TW202034323A - 非揮發性半導體記憶裝置 - Google Patents

非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TW202034323A
TW202034323A TW108121248A TW108121248A TW202034323A TW 202034323 A TW202034323 A TW 202034323A TW 108121248 A TW108121248 A TW 108121248A TW 108121248 A TW108121248 A TW 108121248A TW 202034323 A TW202034323 A TW 202034323A
Authority
TW
Taiwan
Prior art keywords
memory
bit line
layer
insulating layer
conductive layer
Prior art date
Application number
TW108121248A
Other languages
English (en)
Other versions
TWI699782B (zh
Inventor
滋賀秀裕
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI699782B publication Critical patent/TWI699782B/zh
Publication of TW202034323A publication Critical patent/TW202034323A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態提供一種能夠提高控制性之非揮發性半導體記憶裝置。  實施形態之非揮發性半導體記憶裝置包含：記憶體串群，其積層形成有k層由複數個非揮發性記憶胞串聯連接而構成之記憶體串；選擇電晶體群，其包含分別對應於各記憶體串而設置之k個選擇電晶體；n條位元線群，其與各記憶體串並列配置；及n條位元線接點，其配置於垂直方向，且分別與n條位元線群連接；且選擇電晶體群區分為包含k/n個選擇電晶體之n個選擇電晶體部分群，屬於該部分群之k/n個選擇電晶體分別與對應之n條位元線接點之一連接。

Description

非揮發性半導體記憶裝置
本揭示之實施形態係關於一種非揮發性半導體記憶裝置。
作為非揮發性半導體記憶裝置，眾所周知的是NAND(「反及」)型快閃記憶體。為了使該NAND型快閃記憶體大容量化而採用積層眾多記憶胞之構成之三維NAND型快閃記憶體已實用化。三維NAND型快閃記憶體中有沿縱向形成胞串之方式與沿水平方向形成胞串之方式。存在將後者稱為VGNAND(Virtical Gate NAND，垂直閘「反及」)之情形。
實施形態提供能夠提高控制性之非揮發性半導體記憶裝置。
本實施形態之非揮發性半導體記憶裝置包含：記憶體串群，其積層形成有k層由複數個非揮發性記憶胞串聯連接而構成之記憶體串；選擇電晶體群，其包含分別對應於各記憶體串而設置之k個選擇電晶體；n條位元線群，其與各記憶體串並列配置；及n條位元線接點，其配置於垂直方向，且分別與n條位元線群連接；且選擇電晶體群區分為包含k/n個選擇電晶體之n個選擇電晶體部分群，屬於該部分群之k/n個選擇電晶體分別與對應之n條位元線接點之一連接。
以下，參照圖式對本實施形態之非揮發性半導體記憶裝置具體地進行說明。
再者，以下說明中，對具有大致相同之功能及構成之構成要素附上相同符號，僅於必要之情形時進行重複說明。又，以下所示之各實施形態例示用以將該實施形態之技術性思想具體化之裝置或方法，實施形態之技術性思想並未將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術性思想可於申請專利之範圍內加以各種變更。  [半導體記憶裝置之整體構成]
首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本整體構成之區塊圖之一例。再者，圖1中，藉由箭頭線表示各區塊之連接之一部分，但區塊間之連接並未限定於此。
如圖1所示，半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、待命/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22。
輸入輸出電路10控制與外部控制器2之信號DQ之輸入輸出。信號DQ包含例如資料DAT、位址ADD、及指令CMD。更具體而言，輸入輸出電路10將從外部控制器2接收到之資料DAT發送至資料暫存器21，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。又，輸入輸出電路10將從狀態暫存器12接收到之狀態資訊STS、從資料暫存器21接收到之資料DAT、及從位址暫存器13接收到之位址ADD等發送至外部控制器2。
邏輯控制電路11從外部控制器2接收各種控制信號。而且，邏輯控制電路11根據接收到之控制信號而控制輸入輸出電路10及定序器15。
狀態暫存器12例如暫時保存寫入動作、讀出動作、及刪除動作中之狀態資訊STS，且對外部控制器2通知動作是否正常結束。
位址暫存器13暫時保存接收到之位址ADD。而且，位址暫存器13將列位址RADD向列解碼器19傳送，將行位址CADD向行解碼器22傳送。
指令暫存器14暫時保存接收到之指令CMD且傳送至定序器15。
定序器15控制半導體記憶裝置1整體之動作。更具體而言，定序器15根據接收到之指令CMD，控制例如狀態暫存器12、待命/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22等，執行寫入動作、讀出動作、及刪除動作等。
待命/忙碌電路16根據定序器15之動作狀況，將待命/忙碌信號RBn發送至外部控制器2。
電壓產生電路17根據定序器15之控制，而產生寫入動作、讀出動作、及刪除動作所需之電壓，並將產生之電壓供給至例如記憶胞陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加至記憶胞陣列18內之記憶胞電晶體。
記憶胞陣列18具備包含與列及行建立對應之複數個非揮發性之記憶胞電晶體(以下，亦記為「記憶胞」)之複數個區塊BLK(BLK0～BLK3、…)。各個區塊BLK包含複數個記憶體單元MU。而且，各個記憶體單元MU包含複數個記憶體組MG。再者，記憶胞陣列18內之區塊BLK、區塊BLK內之記憶體單元MU、及記憶體單元MU內之記憶體組MG之個數為任意。對於記憶胞陣列18之詳細情形將於下文敍述。
列解碼器19對列位址RADD進行解碼。列解碼器19基於解碼結果，對記憶胞陣列18施加需要之電壓。
感測放大器20於讀出動作時對自記憶胞陣列18讀出之資料進行感測。而且，感測放大器20將讀出資料發送至資料暫存器21。又，感測放大器20於寫入動作時將寫入資料發送至記憶胞陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路暫時保存寫入資料或讀出資料。
行解碼器22例如於寫入動作、讀出動作、及刪除動作時，對行位址CADD進行解碼，並根據解碼結果而選擇資料暫存器21內之鎖存電路。  [記憶胞陣列之電路構成]
接下來，使用圖2對記憶胞陣列18之電路構成進行說明。圖2係記憶胞陣列18之電路圖。再者，圖2之例表示與於Z方向積層且共通連接於4個位元線接點CBL之複數個半導體層對應之複數個記憶體組MG。以下，於與最上層之半導體層31(記憶體組MG)對應之選擇閘極線中將汲極側記為SGD1，將源極側記為SGS1。於與最下層之半導體層31(記憶體組MG)對應之選擇閘極線中將汲極側記為SGDk(k為2以上之整數)，將源極側記為SGSk。
如圖2所示，記憶胞陣列18包含複數個記憶體組MG。記憶體組MG之各者包含2個記憶體串MSa、MSb以及選擇電晶體ST1、ST2。以下，於不限定記憶體串MSa、MSb之情形時，記為記憶體串MS。
記憶體串MSa包含例如4個記憶胞電晶體MCa0～MCa3。同樣地，記憶體串MSb包含例如4個記憶胞電晶體MCb0～MCb3。以下，於不限定記憶胞電晶體MCa0～MCa3及MCb0～MCb3之情形時，記為記憶胞電晶體MC。
記憶胞電晶體MC具備控制閘極與電荷儲存層，非揮發地保存資料。再者，記憶胞電晶體MC可為於電荷儲存層使用絕緣層之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化物-氮氧化物-矽)型，亦可為於電荷儲存層使用導電層之FG(floating gate，浮動閘)型。以下，本實施形態中，以FG型為例進行說明。又，記憶體串MS之各者中所包含之記憶胞電晶體MC之個數亦可為8個或16個、32個、48個、64個、96個、128個等，其數量並未限定。
記憶體串MSa中所包含之記憶胞電晶體MCa0～MCa3之電流路徑串聯連接。同樣地，記憶體串MSb中所包含之記憶胞電晶體MCb0～MCb3之電流路徑串聯連接。記憶胞電晶體MCa0及MCb0之汲極共通連接於選擇電晶體ST1之源極。記憶胞電晶體MCa3及MCb3之源極共通連接於選擇電晶體ST2之汲極。再者，記憶體組MG中所包含之選擇電晶體ST1及ST2之個數為任意，只要分別為1個以上即可。
沿Z方向配置之複數個記憶體組MG之記憶胞電晶體MC之閘極經由接觸插塞CWL共通連接於1條字元線WL。更具體而言，例如沿Z方向配置之複數個記憶胞電晶體MCa0之閘極共通連接於字元線WLa0。同樣地，記憶胞電晶體MCa1、MCa2、及MCa3之閘極分別連接於字元線WLa1、WLa2、及WLa3。記憶胞電晶體MCb0～MCb3之閘極分別連接於字元線WLb0～WLb3。
沿Z方向配置之複數個記憶體組MG之選擇電晶體ST1之汲極，經由位元線接點CBL1～CBL4之任一者連接於對應之1條位元線BL1～BL4。又，沿Z方向配置之複數個記憶體組MG之選擇電晶體ST1之閘極分別連接於不同之選擇閘極線SGD。更具體而言，例如，與配置於最上層之記憶體組MG對應之選擇電晶體ST1之閘極連接於選擇閘極線SGD1。與配置於最下層之記憶體組MG對應之選擇電晶體ST1之閘極連接於選擇閘極線SGDk。再者，圖2中針對與共通之位元線接點CBL連接之複數個記憶體組MG中之最上層之每一記憶體組MG，於Z方向排列配置有位元線接點CBL1～CBL4、位元線BL1～BL4。然而，位元線接點CBL～CBL4亦可於Z方向具有相同長度，此時，位元線BL1～BL4亦可集中配置於同層上。
沿Z方向配置之複數個記憶體組MG之選擇電晶體ST2之源極經由接觸插塞CSL共通連接於1個源極線SL。又，沿Z方向配置之複數個記憶體組MG之選擇電晶體ST2之閘極分別連接於不同之選擇閘極線SGS。更具體而言，例如，與配置於最上層之記憶體組MG對應之選擇電晶體ST2之閘極連接於選擇閘極線SGS1，與配置於最下層之記憶體組MG對應之選擇電晶體ST2之閘極連接於選擇閘極線SGSk。  [複數個SGD之同時選擇]
對圖2所示之記憶胞陣列之動作進行說明。如果設記憶體串對之層數為k，設相對於記憶體串(對)1間距之位元線為n，則記憶體串對被分組為k/n個記憶體單元MU。各個記憶體單元MU包含m層記憶體串對，且各自包含m個SGD。
作為具體例，以記憶體串對之層數k＝12，且位元線n＝4條對應於記憶體串(對)1間距之情形為例進行說明。記憶體串(對)積層有MS1、MS2、MS3、MS4、MS5、・・・MS12等12層。SGD亦針對每一記憶體串(對)而設置，與SGD1、SGD2、SGD3、SGD4、SGD5、・・・SGD12對應。由於位元線4條對應於記憶體串(對)1間距，因此位元線BL1、BL2、BL3、BL4於記憶體串之延伸方向延伸。該等位元線於垂直方向上分別連接於位元線接點CBL1、CBL2、CBL3及CBL4。SGD1、SGD2及SGD3連接於位元線接點CBL1。SGD4、SGD5及SGD6連接於位元線接點CBL2。SGD7、SGD8及SGD9連接於位元線接點CBL3。SGD10、SGD11及SGD12連接於位元線接點CBL4。
如此一來，分別自MS1、MS2及MS3構成記憶體單元MU0，自MS4、MS5及MS6構成記憶體單元MU1，自MS7、MS8及MS9構成記憶體單元MU2，自MS10、MS11及MS12構成記憶體單元MU3。
記憶體單元MU0、MU1、MU2及MU3構成同時動作之1個區塊BLK。因此，例如同時選擇SGD1、SGD4、SGD7及SGD10(將足以使該等電晶體導通之電位自列解碼器19供給至閘極，用於此之控制由定序器15進行)。作為其他例，亦存在同時選擇SGD2、SGD5、SGD8及SGD11，及同時選擇SGD3、SGD6、SGD9及SGD12之情形。
這樣，能夠自積層之複數個層之記憶體串中同時選擇複數個層。刪除單位亦為該等區塊BLK。  [記憶胞區域、SGD區域、階梯接觸區域之構造]
接下來，使用圖3對記憶胞區域MCA、SGD區域SGDA、及與選擇閘極線SGD對應之階梯接觸區域SCDA中之記憶胞陣列18之平面構成之詳細情形進行說明。
如圖3所示，於沿X方向配置之2個半導體層31之間設置有記憶體溝槽MT，記憶體溝槽MT中埋入有未圖示之絕緣層。
於記憶胞區域MCA中，於半導體層31之側面設置有絕緣層32。絕緣層32作為形成後述之絕緣層36(隧道絕緣膜)及電荷儲存層35時之蝕刻終止層發揮功能。
又，於記憶胞區域MCA中，以將記憶體溝槽MT分離之方式設置有複數個字元線柱WLP。字元線柱WLP包含沿Z方向延伸之導電層33及與導電層33之側面接觸之絕緣層34。導電層33作為接觸插塞CWL發揮功能。絕緣層34作為記憶胞電晶體MC之阻擋絕緣膜發揮功能。
於Y方向上，於字元線柱WLP與半導體層31之間，以將絕緣層32分離之方式設置有電荷儲存層35及絕緣層36。絕緣層36作為隧道絕緣膜發揮功能。更具體而言，於XY平面上，沿X方向之電荷儲存層35之一側面與字元線柱WLP之絕緣層34接觸，且另一側面(沿X方向之另一側面、及沿Y方向之2個側面)與絕緣層36接觸。而且，絕緣層36之側面之一部分與半導體層31及絕緣層32接觸。
因此，於導電層33與半導體層31之間，自導電層33向半導體層31依序形成有絕緣層34、電荷儲存層35、及絕緣層36。包含半導體層31之一部分、導電層33之一部分、絕緣層34之一部分、電荷儲存層35、及絕緣層36之區域(亦記為半導體層31與字元線柱WLP之交叉區域)作為記憶胞電晶體MC發揮功能。圖3之例中，於1個半導體層31中，半導體層31與設置於圖3之紙面下側之字元線柱WLP之交叉區域作為記憶胞電晶體MCa發揮功能，半導體層31與設置於圖3之紙面上側之字元線柱WLP之交叉區域作為記憶胞電晶體MCb發揮功能。又，例如與1個半導體層31對應之複數個記憶胞電晶體MCa自SGD區域SGDA向SGS區域SGSA依序記為MCa0、MCa1、…。記憶胞電晶體MCb0、MCb1、…亦相同。
於SGD區域中，設置有貫通半導體層31之導電層371、372、373、374。導電層371、372、373、374分別作為位元線接點CBL1、CBL2、CBL3、CBL4發揮功能。圖3之例中，半導體層31於與導電層371、372、373、374之連接區域中具有圓形之形狀。而且，該圓形之形狀於Y方向上逐個偏移1/4間距而連結有複數個。與導電層371、372、373、374之連接區域中之半導體層31之形狀為任意。例如，連接區域之形狀亦可為複數個連結而成之多邊形群。連接區域只要為可於XY平面確保用以於加工貫通半導體層31之位元線接點CBL1、CBL2、CBL3、CBL4之通孔時，不使位元線接點CBL之通孔因製造不均等原因自半導體層31露出之充分裕度之形狀即可。
於SGD區域SGDA中，以包圍半導體層31之側面之方式設置有絕緣層38，即該絕緣層38與X方向上之半導體層31之端部及沿X方向斜向(X-Y方向)之半導體層31之側面接觸。絕緣層38作為選擇電晶體ST1-1～ST1-k之閘極絕緣膜發揮功能。絕緣層38之與半導體層31接觸之側面所對向之側面與導電層39接觸。絕緣層38較理想為SiON膜。如果需要調整選擇電晶體ST1-1～ST1-k之閾值，則絕緣層38較理想為包含SiO2/SiN/SiO2之3層構造之ONO膜，以此代替SiON膜。
導電層39作為選擇閘極線SGD1～SGDk發揮功能。更具體而言，導電層39包含：第1部分，於Y方向延伸；及複數個第2部分，於SGD區域中於X方向斜向延伸，且沿X方向斜向之一側面與絕緣層38接觸，端部連接於導電層39之第1部分。
於SGD區域中，包含自記憶胞區域至導電層371、372、373、374為止之半導體層31、絕緣層38、及導電層39之第2部分之區域作為選擇電晶體ST1-1～ST1-k發揮功能。更具體而言，導電層39之第2部分作為選擇電晶體ST1-1～ST1-k之閘極電極發揮功能，絕緣層38作為選擇電晶體ST1-1～ST1-k之閘極絕緣膜發揮功能，且於半導體層31形成有選擇電晶體ST1-1～ST1-k之通道。
導電層371、372、373、374與半導體層31選擇性地連接。即，導電層371、372、373、374之一與半導體層31電性連接，剩餘之3個於與半導體層31之間形成有絕緣層371i、372i、373i、374i。圖3之例中，僅導電層371與半導體層31電性連接，導電層372、373、374不與半導體層31電性連接。其結果，該部分未形成選擇電晶體。於電性連接之導電層371與半導體層31之間配置有導電層371c。於電性連接之導電層372、373、374與半導體層31之間配置有絕緣層372i、373i、374i。關於SGD區域之詳細構成將於下文敍述。
於階梯接觸區域SCDA中，設置有貫通導電層39之第1部分之導電層40及絕緣層44。導電層40作為接觸插塞CSGD發揮功能。絕緣層44作為虛設柱HR發揮功能。導電層40與於Z方向上積層之導電層39之第1部分之任一者電性連接。於未電性連接之導電層39與導電層40之間形成有絕緣層40i。絕緣層40i包含絕緣層41、42、43。絕緣層41以接觸於導電層40之側面(以下，亦記為「外表面」)之方式設置。絕緣層42以接觸於絕緣層41之外表面之一部分之方式設置。絕緣層43以相接於絕緣層42之外表面之方式設置。  [SGD電晶體之構造與動作]
SGD電晶體之局部構造為以下上述。半導體層31為i型多晶矽或摻雜有B(硼)之p型多晶矽。另一方面，導電層371等(CBL1等)為高濃度摻雜有P(磷)或As(砷)之n+型多晶矽。其結果，於導電層371等之周圍形成有n-擴散層。
SGD電晶體之動作為以下上述。與導電層40連接之導電層39相當於SGD電晶體之閘極，絕緣層38相當於SGD電晶體之閘極絕緣膜。當施加至導電層39之電壓Vg較低時，由於半導體層31為i型多晶矽或p型多晶矽，因此電晶體為截止狀態。當提高施加至導電層39之電壓Vg時，自半導體層31之絕緣層38附近形成有反轉層。當施加至導電層39之電壓Vg十分高時，形成於半導體層31之反轉層便會與導電層371等之周圍之n-擴散層接觸。即，電晶體導通。  [SGD區域之剖面構造]
圖4係圖3之A-A'之剖面圖。該圖4表示SGD1～SGDk(SGD12)連接於各記憶體串之情形。於未圖示之半導體基板上之絕緣層500上，依序積層形成有絕緣層51與半導體層31。導電層371、372、373、374垂直貫穿該等積層體而形成，於其等之周圍形成有絕緣層371i、372i、373i、374i。絕緣層371i、372i、373i、374i分別包含絕緣層371i1～3、372i1～3、373i1～3、374i1～3。例如，絕緣層371i1以接觸於導電層371之側面(以下，亦記為「外表面」)之方式設置。絕緣層371i2以接觸於絕緣層371i1之外表面之一部分之方式設置。絕緣層371i3以接於絕緣層371i2之外表面之一部分之方式設置。絕緣層371i、372i、373i、374i之一部分被切斷，導電層371c、372c、373c、374c局部地形成於此處。絕緣層371i、372i、373i、374i由二氧化矽形成，導電層371c、372c、373c、374c由高濃度摻雜有P(磷)或As(砷)之n+型多晶矽或W(鎢)或TiN(氮化鈦)等金屬乃至金屬氮化物形成。導電層371c、372c、373c、374c由於為連接複數個層之層，因此作為HU(接線)層發揮功能。
導電層371、372、373、374分別與導電層511、512、513、514連接，且分別經由導電插塞521、522、523、524與位元線BL1、BL2、BL3、BL4連接。如此，SGD1、SGD2及SGD3連接於位元線接點CBL1。又，SGD4、SGD5及SGD6連接於位元線接點CBL2。又，SGD7、SGD8及SGD9連接於位元線接點CBL3。又，SGD10、SGD11及SGD12連接於位元線接點CBL4。  [記憶胞區域、SGS區域、階梯接觸區域之構造]
接下來，使用圖5對記憶胞區域MCA、SGS區域SGSA、及與選擇閘極線SGS對應之階梯接觸區域SCSA中之記憶胞陣列18之平面構成之詳細情形進行說明。
如圖5所示，2個半導體層31共通連接於SGS區域SGSA之附近，於SGS區域中設置有貫通半導體層31之導電層45。導電層45作為接觸插塞CSL發揮功能。與圖3同樣地，於圖5之例中，半導體層31於與導電層45之連接區域中具有圓形之形狀。再者，導電層45亦可由與導電層371、372、373、374(位元線接點CBL1～CBL4)相同之導電材料構成。
於SGS區域SGSA中，與絕緣層38相同，以包圍半導體層31之側面之方式設置有絕緣層46。絕緣層46作為選擇電晶體ST2之閘極絕緣膜發揮功能。再者，絕緣層46亦可由與絕緣層38相同之絕緣材料構成。
絕緣層46之與半導體層31接觸之側面所對向之側面與導電層47接觸。導電層47作為選擇閘極線SGS發揮功能。更具體而言，導電層47包含：第1部分，於Y方向上延伸；及複數個第2部分，於SGS區域中，一側面接觸於絕緣層46，且端部接觸於導電層47之第1部分。再者，導電層47亦可由與導電層39(選擇閘極線SGD1～SGDk)相同之導電材料構成。
於SGS區域中，包含自記憶胞區域至導電層45為止之半導體層31、絕緣層46、及導電層47之第2部分之區域作為選擇電晶體ST2發揮功能。更具體而言，導電層47之第2部分作為選擇電晶體ST2之閘極電極發揮功能，絕緣層46作為選擇電晶體ST2之閘極絕緣膜發揮功能，於半導體層31形成有選擇電晶體ST2之通道。
於階梯接觸區域中，設置有貫通導電層47之第1部分之導電層49及絕緣層44。導電層49作為接觸插塞CSGS發揮功能。導電層49與於Z方向上積層之導電層47之第1部分之任一者電性連接。與對應於選擇閘極線SGD之階梯接觸區域相同，以包圍導電層49之方式設置有絕緣層41～43。再者，導電層49亦可由與導電層40(接觸插塞CSGD)相同之導電材料構成。
再者，表示於SGS區域SGSA中針對每一個記憶體串對配置1個SGS之例，但此亦可與SGD區域SGDA相同，針對每一個記憶體串對配置複數個(例如4個)SGS。該情形時，能夠從兩方端子進行對記憶體串對之寫入或刪除。  [實施形態之效果]
藉由如以上般構成記憶胞陣列，能夠使區塊尺寸變小。當將1對記憶體串MSa及MSb形成於半導體基板上時，其間距為4條位元線之量之間距。即，可於1對記憶體串MSa及MSb之寬度收容4條位元線BL1、BL2、BL3及BL4。根據上述實施形態，分別對應於位元線BL1、BL2、BL3及BL4而設置有位元線接點CBL1、CBL2、CBL3及CBL4，分別經由選擇閘極ST1連接於不同之層之記憶體串MSa及MSb之對。各個位元線接點CBL1、CBL2、CBL3及CBL4連接於全層1/4之SGD。換言之，將SGD分組為4個，且將每4條BL紮成束來分別對應連接。
將比較例之VGNAND示於圖6及圖7。於VGNAND中，1條位元線BL對應於沿Z方向配置之多對記憶體串MSa及MSb。與此相對，本實施形態中多條(4條)位元線對應於沿Z方向配置之多對記憶體串MSa及MSb。其結果，能夠使區塊尺寸小至1/4而將區塊數增加至4倍。如果將此通用化，則根據本實施形態，能夠使n條位元線對應於沿Z方向配置之多對及多條記憶體串，使區塊尺寸小至1/n而將區塊數增加至n倍。其結果，根據本實施形態，具有記憶體控制器之控制變得容易，可改善對區塊內之非選擇單元之干擾之效果。
以上，對本揭示之幾個實施形態進行了說明，但該等實施形態係作為例提示之，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式實施，可於不脫離發明主旨之範圍進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利之範圍中所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2019-45059號(申請日：2019年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:控制器 10:輸入輸出電路 11:邏輯控制電路 12:狀態暫存器 13:位址暫存器 14:指令暫存器 15:定序器 16:待命/忙碌電路 17:電壓產生電路 18:記憶細陣列 19:列解碼器 20:感測放大器 21:資料暫存器 22:行解碼器 31:半導體層 32:絕緣層 33:導電層 34:絕緣層 35:導電層 36:絕緣層 38:絕緣層 39:導電層 40:導電層 40i:絕緣層 41:絕緣層 42:絕緣層 43:絕緣層 44:絕緣層 45:導電層 46:絕緣層 47:導電層 49:導電層 51:絕緣層 371:導電層 371c:導電層 371i:絕緣層 371i1:絕緣層 371i2:絕緣層 371i3:絕緣層 372:導電層 372c:導電層 372i:絕緣層 373:導電層 373c:導電層 373i:絕緣層 374:導電層 374c:導電層 374i:絕緣層 500:絕緣層 511 :導電層 512:導電層 513:導電層 514:導電層 521:導電插塞 522:導電插塞 523:導電插塞 524:導電插塞 ADD:位址 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 BLK0:區塊 BLK1:區塊 BLK2:區塊 BLK3:區塊 CADD:行位址 CBL1:位元線接點 CBL2:位元線接點 CBL3:位元線接點 CBL4:位元線接點 CMD:指令 CSGD:接觸插塞 CSGS:接觸插塞 CSL:接觸插塞 CWL:接觸插塞 DAT:資料 DQ:信號 HR:虛設柱 MC:記憶胞電晶體 MCA:記憶胞區域 MCa0:記憶胞電晶體 MCa1:記憶胞電晶體 MCa2:記憶胞電晶體 MCa3:記憶胞電晶體 MCb0:記憶胞電晶體 MCb1:記憶胞電晶體 MCb2:記憶胞電晶體 MCb3:記憶胞電晶體 MG:記憶體組 MS1:記憶體串 MS10:記憶體串 MS11:記憶體串 MS12:記憶體串 MS2:記憶體串 MS3:記憶體串 MS4:記憶體串 MS5:記憶體串 MS6:記憶體串 MS7:記憶體串 MS8:記憶體串 MS9:記憶體串 MSa:記憶體串 MSb:記憶體串 MT:記憶體溝槽 MU:記憶體單元 MU0:記憶體單元 MU1:記憶體單元 MU2:記憶體單元 MU3:記憶體單元 RADD:列位址 RBn:待命/忙碌信號 SCDA:階梯區域 SGD1:選擇閘極線 SGD10:選擇閘極線 SGD11:選擇閘極線 SGD12:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGD5:選擇閘極線 SGD6:選擇閘極線 SGD7:選擇閘極線 SGD8:選擇閘極線 SGD9:選擇閘極線 SGDA:SGD區域 SGDk:選擇閘極線 SGS:選擇閘極線 SGS1:選擇閘極線 SGSA:SGS區域 SGSk:選擇閘極線 SGSk:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST1-1:選擇電晶體 ST1-k:選擇電晶體 ST2:選擇電晶體 ST2-1:選擇電晶體 ST2-k:選擇電晶體 WLa0:字元線 WLa1:字元線 WLa2:字元線 WLa3:字元線 WLb0:字元線 WLb1:字元線 WLb2:字元線 WLb3:字元線 WLP:字元線柱 X:方向 Y:方向 Z:方向
圖1係本實施形態之非揮發性半導體記憶裝置之區塊圖。  圖2係本實施形態之第1實施形態之非揮發性半導體記憶裝置所具備之記憶胞陣列之電路圖。  圖3係表示本實施形態之非揮發性半導體記憶裝置之記憶胞區域及SGD區域之俯視圖。  圖4係本實施形態之非揮發性半導體裝置之SGD區域之剖面圖。  圖5係表示本實施形態之非揮發性半導體記憶裝置之記憶胞區域及SGS區域之俯視圖。  圖6係表示比較例之非揮發性半導體記憶裝置之記憶胞區域及SGD區域之俯視圖。  圖7係比較例之非揮發性半導體裝置之SGD區域之剖面圖。
31:半導體層
32:絕緣層
33:導電層
34:絕緣層
35:導電層
36:絕緣層
38:絕緣層
39:導電層
40:導電層
40i:絕緣層
41:絕緣層
42:絕緣層
43:絕緣層
44:絕緣層
371:導電層
371c:導電層
372:導電層
372i:絕緣層
373:導電層
373i:絕緣層
374:導電層
374i:絕緣層
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
CBL1:位元線接點
CBL2:位元線接點
CBL3:位元線接點
CBL4:位元線接點
CSGD:接觸插塞
CWL:接觸插塞
HR:虛設柱
SCDA:階梯區域
SGDA:SGD區域
MCA:記憶胞區域
MCa0:記憶胞電晶體
MCa1:記憶胞電晶體
MCb0:記憶胞電晶體
MT:記憶體溝槽
WLP:字元線柱
X:方向
Y:方向
Z:方向

Claims (7)

  1. 一種非揮發性半導體記憶裝置，其包含：  記憶體串群，其積層形成有k層由複數個非揮發性記憶胞串聯連接而構成之記憶體串；  選擇電晶體群，其包含分別對應於上述各記憶體串而設置之k個選擇電晶體；  n條位元線群，其與上述各記憶體串並列配置；及  n條位元線接點，其等配置於垂直方向且分別與上述n條位元線群連接；且  上述選擇電晶體群區分為包含k/n個選擇電晶體之n個選擇電晶體部分群，屬於該部分群之k/n個選擇電晶體分別與對應之上述n條位元線接點之一連接。
  2. 如請求項1之非揮發性半導體記憶裝置，其中屬於上述部分群之k/n個選擇電晶體積層形成於對應之上述n條位元線接點之周圍。
  3. 如請求項1之非揮發性半導體記憶裝置，其中上述記憶體串以2行構成對，以該記憶體串之對排列為行狀之間距之1/4之間距配置位元線，且上述n為4。
  4. 如請求項2之非揮發性半導體記憶裝置，其中上述n條位元線接點分別於不與對應之k/n個選擇電晶體連接之部分之周圍形成有絕緣層。
  5. 如請求項1之非揮發性半導體記憶裝置，其中進而具有針對上述n個選擇電晶體部分群之每一者同時選擇複數個選擇電晶體之列解碼器。
  6. 如請求項1之非揮發性半導體記憶裝置，其中與上述選擇電晶體群連接之上述記憶體串群構成一個區塊。
  7. 如請求項6之非揮發性半導體記憶裝置，其中將屬於上述區塊之記憶體串之記憶胞依每一區塊進行刪除。
TW108121248A 2019-03-12 2019-06-19 非揮發性半導體記憶裝置 TWI699782B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-045059 2019-03-12
JP2019045059A JP2020150083A (ja) 2019-03-12 2019-03-12 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TWI699782B TWI699782B (zh) 2020-07-21
TW202034323A true TW202034323A (zh) 2020-09-16

Family

ID=72422638

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121248A TWI699782B (zh) 2019-03-12 2019-06-19 非揮發性半導體記憶裝置

Country Status (4)

Country Link
US (1) US10910059B2 (zh)
JP (1) JP2020150083A (zh)
CN (1) CN111696604B (zh)
TW (1) TWI699782B (zh)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515327A (en) * 1993-12-21 1996-05-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a small number of internal boosting circuits
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR100674952B1 (ko) 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4478982B2 (ja) * 2005-03-16 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置
JP5010192B2 (ja) * 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR101469106B1 (ko) * 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
JP2010098067A (ja) * 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8437192B2 (en) * 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8929142B2 (en) * 2013-02-05 2015-01-06 Sandisk Technologies Inc. Programming select gate transistors and memory cells using dynamic verify level
US9202750B2 (en) 2013-10-31 2015-12-01 Macronix International Co., Ltd. Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
TW201535390A (zh) 2013-11-08 2015-09-16 Conversant Intellectual Property Man Inc 具有上體連接的三維非揮發性記憶體單元結構
JP2015176622A (ja) * 2014-03-14 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
US20160172037A1 (en) * 2014-12-15 2016-06-16 Peter Wung Lee Novel lv nand-cam search scheme using existing circuits with least overhead
US9972391B2 (en) * 2014-12-17 2018-05-15 Micron Technology, Inc. Apparatus, systems, and methods to operate a memory
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US10134752B2 (en) 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
JP2020092141A (ja) 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
CN111696604A (zh) 2020-09-22
US10910059B2 (en) 2021-02-02
US20200294595A1 (en) 2020-09-17
CN111696604B (zh) 2023-10-31
TWI699782B (zh) 2020-07-21
JP2020150083A (ja) 2020-09-17

Similar Documents

Publication Publication Date Title
US10991714B2 (en) Three-dimensional semiconductor memory device
TWI819090B (zh) 半導體記憶裝置
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
CN109087919B (zh) 半导体器件
JP2019117894A (ja) 半導体記憶装置
US11227832B2 (en) Semiconductor memory device having a memory cell and semiconductor layer
US11348910B2 (en) Non-volatile memory device
US11744071B2 (en) Semiconductor memory device having a passivation film and a plurality of insulating patterns on a memory cell array
TWI759811B (zh) 記憶體裝置
TW202113837A (zh) 半導體記憶裝置
TWI699782B (zh) 非揮發性半導體記憶裝置
KR20210083545A (ko) 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
TWI832707B (zh) 半導體裝置
US11967380B2 (en) Semiconductor memory device
JP2019161177A (ja) 半導体装置
KR20230046003A (ko) 비휘발성 메모리 장치
TW202114169A (zh) 半導體記憶裝置