TW201535390A - 具有上體連接的三維非揮發性記憶體單元結構 - Google Patents

具有上體連接的三維非揮發性記憶體單元結構 Download PDF

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Hyoung-Seub Rhie
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Abstract

一種三維集成電路的非揮發性記憶體陣列包括連接在基板源極線和上層連接線之間的垂直通道NAND快閃串的記憶體陣列，每一個上層連接線都包括n型汲極區域和p型體接觸線區域交替地設置在未摻雜或稍摻雜串體區域的每一側，使得每個NAND快閃串包括垂直串體部分，連接到從上體連接線的串體區域形成的水平串體部分。

Description

具有上體連接的三維非揮發性記憶體單元結構
本發明涉及一般涉及集成電路裝置及其製造方法。在一個方面中，本發明涉及非揮發性記憶體裝置，諸如NAND快閃記憶體和其他類型的快閃記憶體。
隨著對在具有大容量儲存的消費電子產品的非揮發性的數據儲存的需求不斷增加，如視頻或音頻播放器，數碼相機和其它計算機化裝置，對於使非揮發性記憶體裝置興趣隨時間的進展而朝向具有更小的尺寸，更大的儲存容量，和改進的性能仍是具有興趣的。快閃記憶體是非揮發性記憶體的一種常用的類型，其可以利用記憶卡或USB型記憶棒的形式，每個都具有至少一個記憶體裝置和形成於其中的記憶體控制器。例如，降低製造每個數據位元成本的必要驅動NAND快閃工業不斷降低單元電晶體的尺寸。但當製造工藝的限制(例如，通過光刻工具所施加的限制)限制了減少實體電晶體尺寸的能力，已經出現了 提出增加記憶體密度的結構和/或設計方案，諸如，例如，在垂直於晶片表面的方向上堆疊NAND單元，從而降低每個數據位元的有效晶片面積，而不需要縮小實體單元電晶體的尺寸。然而，仍然有一些與設計，製造和操作垂直NAND快閃記憶體裝置相關聯的挑戰。
2‧‧‧阱層，基板，單元體，單元體節點
3‧‧‧源極/汲極區域
3A‧‧‧源極/汲極區域，源極/汲極節點，源極
3B‧‧‧源極/汲極區域，源極/汲極節點，汲極
3C‧‧‧源極/汲極區域，源極/汲極節點
4A‧‧‧通道
4B‧‧‧通道
5‧‧‧記憶體膜結構，隧道介電層
6‧‧‧記憶體膜結構，電荷儲存層
6A‧‧‧浮動節點(或儲存節點)
6B‧‧‧浮動節點(或儲存節點)
7‧‧‧記憶體膜結構，電介質層
8A‧‧‧控制閘極
8B‧‧‧控制閘極
11‧‧‧電晶體
12‧‧‧電晶體
20‧‧‧陣列
20A‧‧‧串
20B‧‧‧頁面
30‧‧‧記憶體
32‧‧‧方塊
34‧‧‧頁面
36‧‧‧數據字段
38‧‧‧備用字段
40‧‧‧垂直堆疊陣列
41‧‧‧基板
42‧‧‧串
43‧‧‧串
44‧‧‧串
45‧‧‧串
46‧‧‧記憶體單元
50‧‧‧垂直堆疊陣列
51‧‧‧基板
52‧‧‧串
53‧‧‧串
54‧‧‧串
55‧‧‧串
56‧‧‧記憶體單元
100‧‧‧快閃記憶體陣列，VC NAND快閃記憶體，垂直通道 NAND快閃記憶體陣列架構
100C‧‧‧橫截面視圖
100D‧‧‧橫截面視圖
100F‧‧‧透視圖
100G‧‧‧橫截面視圖
101‧‧‧基板
102‧‧‧串體膜，源極層，源極線區域，源極線擴散，源極 線，源極擴散層
103‧‧‧半導體本體，隧道電介質層，串
103A‧‧‧串體，多晶矽層，行，列，串
103B‧‧‧多晶矽層，列，串
103C‧‧‧多晶矽層，列，串
103D‧‧‧列，串
103E‧‧‧串結構，串體，串，行
103F‧‧‧串結構，串
103G‧‧‧串結構，串
103H‧‧‧串結構，串
103I‧‧‧串結構
103J‧‧‧串結構
103K‧‧‧串結構
103L‧‧‧串結構
103M‧‧‧串，行
103N‧‧‧串結構
103O‧‧‧串結構
103P‧‧‧串結構
103-H‧‧‧水平部分，蓋部分
103-V‧‧‧垂直部分，圓筒成型部分，支柱部分
104‧‧‧記憶體膜結構
104A‧‧‧記憶體膜結構，行，列
104B‧‧‧記憶體膜結構，列
104C‧‧‧記憶體膜結構，列
104D‧‧‧記憶體膜結構，列
104E‧‧‧串結構，記憶體膜結構，串，行
104F‧‧‧串結構
104G‧‧‧串結構
104H‧‧‧串結構
104I‧‧‧串結構，記憶體膜結構，串，行
104J‧‧‧串結構
104K‧‧‧串結構
104L‧‧‧串結構
104M‧‧‧串結構，記憶體膜結構，串，行
104N‧‧‧串結構
104O‧‧‧串結構
104P‧‧‧串結構
106A‧‧‧閘極電介質層，閘極電介質
106H‧‧‧閘極電介質層
107A‧‧‧閘極電介質層
107E‧‧‧閘極電介質層
108‧‧‧閘極端子，閘極材料，字線，單元控制閘極，閘極結構
108A‧‧‧閘極結構，導電層
108B‧‧‧閘極結構，導電層
108C‧‧‧閘極結構，導電層
108D‧‧‧閘極字線，閘極結構，導電層
108E‧‧‧閘極結構
108F‧‧‧閘極結構
108G‧‧‧閘極結構
108H‧‧‧閘極字線，閘極結構
108I‧‧‧閘極結構
108J‧‧‧閘極結構
108K‧‧‧閘極結構
108L‧‧‧閘極字線，閘極結構
108M‧‧‧閘極結構
108N‧‧‧閘極結構
108O‧‧‧閘極結構
108P‧‧‧閘極字線，閘極結構
109‧‧‧閘極端子，閘極材料，串選擇閘極/線，選擇閘極結構
109A‧‧‧串選擇電晶體，串選擇電晶體閘極，閘極結構，導電層
109B‧‧‧串選擇電晶體，串選擇電晶體閘極，閘極結構
109C‧‧‧串選擇電晶體，串選擇電晶體閘極，閘極結構
109D‧‧‧串選擇電晶體，串選擇電晶體閘極，多晶矽閘極結構
110‧‧‧閘極端子，閘極材料，接地選擇閘極，接地選擇 線，選擇閘極結構
110A‧‧‧多晶矽閘極結構，下選擇閘極，導電層
110B‧‧‧閘極結構
110C‧‧‧閘極結構
110D‧‧‧閘極結構
115‧‧‧電介質填充材料，電介質晶片
115A‧‧‧電介質填充層
115E‧‧‧電介質填充層，串結構
115F‧‧‧串結構
115G‧‧‧串結構
115H‧‧‧串結構
115I‧‧‧電介質填充層，串結構
115J‧‧‧串結構
115K‧‧‧串結構
115L‧‧‧串結構
115M‧‧‧電介質填充層，串結構
115N‧‧‧串結構
115O‧‧‧串結構
115P‧‧‧串結構
120‧‧‧上層連接線
121‧‧‧汲極區域
122‧‧‧串體蓋區域，串體區域
123‧‧‧體線區域，體線接觸區域，p型導電區域
124‧‧‧串體蓋區域，串體區域
125‧‧‧多晶矽膜，汲極區域，n型導電區域
126‧‧‧串體蓋區域，串體區域，多晶矽膜，蓋部分
127‧‧‧體線區域，多晶矽膜，體線接觸區域，p型導電區域
128‧‧‧串體蓋區域，串體區域，多晶矽膜，蓋部分
129‧‧‧多晶矽膜，汲極區域，n型導電區域，串汲極/位線節點
130‧‧‧上層連接線
135‧‧‧汲極區域
136‧‧‧串體區域
137‧‧‧體線區域
139‧‧‧汲極區域
140‧‧‧上層連接線
146‧‧‧串體區域
147‧‧‧體線區域
150‧‧‧上層連接線
151‧‧‧汲極區域
152‧‧‧串體蓋區域
153‧‧‧體線接觸區域
154‧‧‧串體蓋區域
155‧‧‧汲極區域
156‧‧‧串體蓋區域，串體區域
157‧‧‧體線接觸區域，體線區域
158‧‧‧串體蓋區域
159‧‧‧汲極區域
161‧‧‧體線，體線導體
161V1‧‧‧互連或通孔結構
161V2‧‧‧互連或通孔結構
161V3‧‧‧互連或通孔結構
161V4‧‧‧互連/通孔結構
162‧‧‧體線，體線導體
162V4‧‧‧互連或通孔結構
163‧‧‧位線
164‧‧‧位線
165‧‧‧位線
166‧‧‧位線
163V1‧‧‧互連/通孔結構
190‧‧‧串
190A‧‧‧閘極導體
190-V‧‧‧垂直導電部分
190-H‧‧‧水平導電部分
190-H‧‧‧n型通道
191‧‧‧串，串體
192‧‧‧串，串體
193‧‧‧串，串體
194‧‧‧串，串體
200‧‧‧平面圖
201‧‧‧多晶矽膜層，上體連接層
220‧‧‧串
230‧‧‧串
240‧‧‧串
250‧‧‧串
210‧‧‧p型導電區域
211‧‧‧p型導電區域
212‧‧‧p型導電區域
213‧‧‧p型導電區域
214‧‧‧p型導電區域
221‧‧‧n型導電汲極區域
222‧‧‧水平半導體體區域
223‧‧‧n型導電汲極區域
224‧‧‧水平半導體體區域
225‧‧‧n型導電汲極區域
226‧‧‧水平半導體體區域
227‧‧‧n型導電汲極區域
228‧‧‧水平半導體體區域
229‧‧‧n型導電汲極區域
231‧‧‧n型導電汲極區域
233‧‧‧n型導電汲極區域
235‧‧‧n型導電汲極區域
237‧‧‧n型導電汲極區域
239‧‧‧n型導電汲極區域
241‧‧‧n型導電汲極區域
243‧‧‧n型汲極區域，n型導電汲極區域
245‧‧‧n型汲極區域，n型導電汲極區域
247‧‧‧n型汲極區域，n型導電汲極區域
249‧‧‧n型導電汲極區域
251‧‧‧n型導電汲極區域
253‧‧‧n型導電汲極區域
255‧‧‧n型導電汲極區域
257‧‧‧n型導電汲極區域
259‧‧‧n型導電汲極區域
261‧‧‧虛體線
262‧‧‧虛體線
263‧‧‧虛體線
264‧‧‧虛體線
265‧‧‧虛線
V_erase‧‧‧擦除電壓
當下面的詳細說明被與下面的附圖結合考量時，本發明及它的許多目的，特徵和得到的優點可以被理解，其中：圖1a示出了兩個串聯連接的NAND快閃記憶體單元電晶體的簡化電路示意圖；圖1b示出圖1a中所示的NAND快閃記憶體單元電晶體的簡化橫截面圖；圖2示出了NAND快閃記憶體單元陣列的簡化電路示意圖，其中串，頁面，和數據的方塊被標識；圖3示出了使用方塊和頁面定址以支持讀取，程式化和擦除操作的一個多方塊的NAND快閃單元陣列記憶體；圖4示出在基板上形成的垂直通道NAND快閃單元串的垂直堆疊陣列的簡化橫截面示意圖；圖5示出在基板上形成的垂直通道NAND快閃單元串的垂直堆疊陣列的簡化橫截面示意圖；圖6示出了使用具有n型的位線節點和p型 的體節點的上層連接線用於堆疊垂直通道NAND快閃單元串的三維垂直通道NAND快閃記憶體陣列架構的簡化透視圖；圖7根據本發明的選擇的實施例示出了在圖6中所示的垂直通道NAND快閃記憶體結構中的上層連接線的平面圖；圖8示出在通過上層連接線的位線方向上所截，如圖6中所示的垂直通道NAND快閃記憶體結構的局部分橫截面圖；圖9示出了單個橫向平面中的電晶體閘極線的平面圖，顯示在圖6中所示的垂直通道NAND快閃記憶體結構的快閃單元串的附加結構細節；圖10示出了在通過一列快閃單元串的字線方向上所截，如圖6中所示的垂直通道NAND快閃記憶體結構的局部分橫截面圖；圖11示出了在通過快閃單元串的相鄰列之間的字線方向上所截，如圖6中所示的垂直通道NAND快閃記憶體結構的局部分橫截面圖；圖12示出在圖6中所示的垂直通道NAND快閃記憶體結構的一部分的簡化透視圖，以顯示在基板和上層連接線之間的半導體串體的連接；圖13示出在用於讀取操作的快閃單元串的選擇期間，圖8中所示的垂直通道NAND快閃記憶體結構的局部分橫截面視圖；
圖14示出了在快閃單元串的一個方塊的擦除期間，圖8中所示的垂直通道NAND快閃記憶體結構的局部分橫截面視圖；和圖15示出了在垂直通道NAND快閃記憶體結構中的上體連接層的平面圖，根據本公開內容選擇的實施例，其中上體連接層中的n型和p型區域分開快閃單元串的水平半導體本體部分。
應該理解的是，為了簡單和清楚地說明，在附圖中所示的元件沒有必要按比例繪製。例如，為了促進和改善清楚和理解的目的而相對於其它元件去誇大一些元件的尺寸。此外，在認為適當時，已經被重複在附圖中的附圖標記代表對應的或類似的元件。
【發明內容及實施方式】
在一個三維垂直通道NAND快閃記憶體裝置中，一個堆疊記憶體架構和單元陣列結構設置有以半導體串或在一個單一的半導體層中形成的上連接線。上連接線包括用於通過水平串體部分連接到垂直串通道的n型位線節點。上連接線還包括p型體節點，用於通過水平串體部分直接電連接至垂直串通道以在擦除操作期間通過公共體節點提供直接充電。通過連接形成在基板中的上連接線和n型源極線之間的快閃單元串，在每串上的電晶體可包括多個串聯連接的電晶體，包括具有被電連接到上連接線的n型位線節點的汲極的串選擇電晶體和被連接到多個單元 電晶體之一的源極，通過接地選擇電晶體而串聯連接到在基板中的n型源極線。在選擇的實施例中，多個在位線方向上延伸的上連接線形成在垂直閘極NAND快閃單元串的堆疊陣列的上方，如通過沉積，圖案化，以及蝕刻多晶矽層，以形成多個上連接線，然後有選擇地注入上連接線以限定交替的n型位線接觸區域和p型體接觸區域，其由形成在上連接線中的水平串體部分從底層快閃單元串的垂直串體部分橫向分隔開。在其它實施例中，上連接線可以通過沉積，圖案化，和選擇地注入多晶矽層而形成，以形成具有注入n型位線接觸區域和p型體接觸區域的上連接線，其圍繞底層快閃單元串的垂直串體部分周圍形成的水平串體部分。通過形成和定位每個上連接線以包括在與對應的垂直串體部分直接電接觸的水平串體部分，該單元陣列電晶體的各半導體本體並不限於直支柱結構，並且在對應的上連接線中連接到n型的位線接觸區域和p型體接觸區域。此外，通過在待由水平串體部分從垂直串體部分橫向分隔開的堆疊的單元結構的製造之後在上連接線中形成n型和p型節點區域，摻雜劑離子擴散至垂直串體中的風險可以減少或消除。
在本公開中，一種改進的系統，裝置和製造方法被描述用於製造具有與位於相鄰NAND串的相對的端部分上連接線的結構和基板源極線的垂直通道NAND快閃記憶體裝置，其解決了本領域技術的各種問題，其中各種限制和傳統的解決方案和技術的缺點對於本領域技術具有 通常知識者將在參照附圖和本文提供的詳細描述審視本案的其餘部分之後變得顯而易見。例如，由於在這樣的記憶體中具有直接充電單元體的困難，在傳統的浮體類型堆疊NAND快閃記憶體中進行擦除操作具有性能限制。也有製造挑戰，其可能損害裝置性能，如當源極線通過堆疊單元結構被注入到基板中，由於有限的注入區域和/或摻雜劑濃度，從而提高電阻。雖然已經嘗試解決這種限制，這樣的解決方案典型地包括形成在垂直串體的頂部分上摻雜的n型汲極接觸區域，從而當摻雜劑在用於使堆疊單元結構的高溫製造處理期間擴散到串體結構時，導致其他技術挑戰。本發明的各種說明性實施方式現在將詳細地參照附圖進行說明。雖然各種細節被闡述在下面的描述中，將會理解的是，本發明可以在沒有這些具體細節的情況下實踐，這眾多特定於實現的變型可以對達成到本發明這裡所描述的實現以達到裝置設計者的特定目標，諸如符合工藝技術或設計相關的約束，其將從一個實施到另一個變化。而這樣的開發努力可能是複雜且耗時的，但對於本領域技術具有通常知識者，具有本公開的益處將是一個例行工作。例如，選擇的方面參照簡化的附圖和快閃記憶體裝置的表示被描述，而不包括每個裝置特徵，幾何形狀，或電路細節，以避免限制或模糊本發明。這些描述和表示是由本領域技術具有通常知識者描述和傳達其工作的實質給本領域技術其他具有的通常知識者。另外，雖然具體的例子的材料在本文中描述，本領域技術具有通常知識者將認識到， 具有相似性質的其他材料可以在不喪失功能下取代。還應當注意的是，在整個本詳細描述中，某些材料將被形成並移除以製造半導體結構。其中，用於形成或去除這類材料的具體流程不詳述如下，應旨在傳統的技術對於本領域技術具有通常知識者用於生長，沉積，去除或以其他方式在適當的厚度形成這些層。這些細節是公知的並且不認為是必要的以教導本領域技術具有通常知識者如何製造或使用本發明。
為了對本公開內容的選擇的實施方式提供了一個上下文框架，現在參考圖1a，它說明兩個串聯連接的NAND快閃單元電晶體11，12的簡化的電路示意圖1。每個電晶體11，12包括控制閘極8A，8B和浮動節點(或儲存節點)6A，6B。源極/汲極節點3A，3B，3C和單元體節點2也示出。NAND快閃記憶體單元電晶體11，12可以通過施加適當的電壓執行擦除，程式化，和讀取操作至所指示的節點，從而俘獲在電荷儲存節點6A，6B中的電子來修改各單元電晶體的閾值電壓到不同準位，取決於儲存在該單元中的數據(0或1)。每個單元電晶體的閾值電壓確定對應的通道4A，4B的電阻。在選擇的實施例中，其中每個NAND快閃記憶體單元儲存兩個邏輯狀態(數據“1”和數據“0”)，每個記憶體單元對應於一個位元，但是在其他實施例中，其中NAND快閃記憶體單元可以被程式化到四個或更多個閾值的準位，多個位元可以儲存在每個實體單元，這被稱為多準位單元 (MLC)。有了NAND快閃記憶體單元，數據通常被擦除並通過施加適當大的電壓到控制閘極8A，8B(程式化例如，20V)而用福勒-諾德海姆(F-N)隧穿來提供或除去電荷從浮閘極/電荷儲存節點6A，6B，同時保持基板2和源極/汲極區域3到較低的電壓(例如，地或0V)來感應隧道電介質5下面的通道的4A，4B的形成，其將電子注入到浮動閘極上/電荷儲存節點6A，6B。其結果是，在程式化單元的單元的閾值電壓Vth在正方向上偏移。
為了讀取單元數據，控制閘極8A，8B被偏壓到較低的電壓(例如，Vss=0V)。如果該單元處於擦除狀態中，該擦除單元具有負的閾值電壓，使得從汲極3B到源極3A的單元電流(Icell)在給定的讀取偏壓條件下流動。另一方面，如果單元處於程式化狀態時，程式化單元具有正的閾值電壓，以便在讀取偏壓條件下從汲極3B到源極3A沒有單元電流。因此，擦除單元(開放單元)經讀取或感測為數據“1”和程式化單元(關閉單元)被讀取或感測為數據“0”。
在擦除操作期間，一個單元的控制閘極8A，8B是偏壓到低電壓(例如，Vss=0V)，而單元體2被偏壓到一擦除電壓V_erase(例如18V)且單元的源極和汲極3A/3B被浮動。在擦除偏壓的條件下，沒有導電反轉層通道4A，4B的存在，因為單元電晶體被強烈截止，在這種情況下，在浮動節點6A，6B中俘獲的電子通過該隧道電介質5被均勻地發射到基板2。其結果，擦除單元的 單元閾值電壓(Vth)變為負。換言之，如果控制閘極的閘極偏壓為0V，擦除單元電晶體處於導通狀態。因為用於擦除偏壓條件的單元體偏壓要求，擦除操作不會應用到個別NAND快閃記憶體單元，而是將施加以擦除單元的整個方塊。
為了進一步說明對選擇的本公開內容的實施例的上下文框架，現在參考圖1b，其示出圖1a中所示的NAND快閃記憶體單元電晶體11，12的簡化橫截面圖了NAND型快閃單元電晶體11，12中，形成於半導體基板或串結構中。示出的NAND快閃單元包括半導體本體或阱層2，形成有合適的半導體材料(例如，單晶或多晶矽)，具有第一極性的類型(例如，p型矽)，例如體半導體基板，絕緣層上矽晶(SOI)基板，或者多晶矽層。多個半導體基板或串結構可以垂直疊置在一個體或SOI基板上並通過層間電介質層彼此分離。
在半導體本體或阱層2上或圍繞半導體本體或阱層2，多層記憶體膜結構5-7被形成用於每個電晶體11，12，包括隧道電介質層5，其在半導體本體/阱層2上形成(例如，沉積或生長)，電荷儲存層6，其在隧道電介質層5上形成，和耦合電介質層7(又名，阻擋電介質)，其在電荷儲存層6上形成(例如，沉積)。夾在隧道電介質層5和耦合電介質層7之間，電荷儲存層6由包括電荷儲存節點或位置6A，6B執行電荷陷阱功能，其中電子被捕獲。在選擇的實施例中，電荷儲存節點6A，6B 可以形成為一個SONOS(矽-氧化物-氮化物-氧化物-矽)的結構，但是也可使用其他的電荷儲存節點的結構。如將要理解的，形成電荷儲存節點6A，6B以防止非期望的電荷在相鄰單元之間流動，例如通過形成具有電介質電荷捕獲材料或具有導電材料的電荷儲存層6在鄰近的單元隔離的各單元中(例如，由相鄰浮動閘極間的圖案化電介質層)。在選擇的浮動閘極的實施例(未示出)中，電荷儲存層6被圖案化成彼此隔離而獨立的浮動閘極。然而，在電荷儲存層6和儲存節點6A，6B形成為單一連續層的實施例中，多層記憶體膜的結構5-7被製造為連續膜，而無圖案化，隔離段。在多層記憶體膜結構5-7上，圖案化控制閘極8A，8B形成，例如通過沉積在耦合電介質7上的多晶矽層或其它導電控制閘極層。
在半導體本體/阱層2中，源極/汲極區域3A-3C是使用任何期望的技術來形成。例如，該源極/汲極區域3可以由注入或擴散有適當的極性的摻雜劑(例如，n型摻雜)的區域來形成。在其它實施例中，源極/汲極區域3沒有通過離子注入為永久性導電注入區域被形成，而是使其導電率通過施加從控制閘極8A，8B的電邊緣場來控制。例如，施加在控制閘極8A，8B的大偏壓可在源極/汲極區域3A-3C中感應導電反轉層，以當電晶體被接通時通道反轉層形成的相同的方式。這些類型的單元被稱為“接合-自由”或“無接合”單元。在這樣的接合-自由的單元中，如果電荷儲存節點6A，6B和基板2之間的電場 是足夠大以感應的反轉層，通道區域4A，4B和源極/汲極區域3A，3B，3C只導電。此電場是由儲存在電荷儲存層6A，6B的電荷和被施加到控制閘極8A，8B的外部分偏壓的組合造成的。
現在轉到圖2，示出了NAND快閃記憶體單元陣列的簡化電路示意圖，其被組織和安排成多個列和行，其中每一行連接到個別的位線導體(例如，BL0-BL(j+k)*8-1)和每一列被連接到個別的字線導體(例如，WL(0)-WL(15))。如所描繪，NAND快閃記憶體單元陣列20可被細分為數據串，數據頁，和數據方塊，如由一個數據串20A，數據頁面20B，以及數據方塊20C的例子。
在所描繪的NAND串20A中，單元被串聯連接在一組預定數的單元(例如，16，32或64)。將每個串連接至其對應的源極線(SL)與位線(例如，BL(j+k)*8-2)，選擇電晶體被放置在串的邊緣。例如，NAND單元串20A包括至少一個串選擇電晶體(SST，SSL閘極或SSL電晶體)和至少一個接地選擇電晶體(GST，GSL閘極或GSL電晶體)。串選擇電晶體(SST)的閘極被連接到串選擇線(SSL)，而串選擇電晶體(SST)的汲極被連接到用於串的位線(例如，BL(j+k)*8-2)。接地選擇電晶體(GST)的閘極被連接到接地選擇線(GSL)，而接地選擇電晶體(GST)的源極被連接到用於串的源極線(SL或CSL)。在串選擇電晶 體SST和接地選擇電晶體GST之間串聯連接是多個記憶體單元電晶體CT(i)，每個具有連接到對應的字線WL(i)的控制閘極。在所描繪的配置中，NAND串20A與另一串共用位線接觸，且記憶體單元電晶體的任何期望數量可被連接在一個串中，使得每串的單元數目可以每個串4單元，每串8單元，每串16個單元，每串32個單元，每串64個單元，每串128單元，等等變化。規範串20A內的方向，朝向串的串選擇線SSL的方向被稱為“汲極方向”或“汲極側”，且朝向串的接地選擇線GSL的方向被稱為“源極方向”或“源極側。”在所描繪的NAND頁面20B中，該單元是由列地址定尋址以規範讀取或程式化操作可以對於其進行的單元的最小單位。在選擇的實施例中，頁面20B包括連接到同一字線的單元(例如，WL(2))。在其它實施例中，每個字線的頁面數取決於記憶體單元的儲存能力。例如，連接到特定的字線的單元可以被細分成多個子組，使陣列20包括每個字線的多個頁面，由此，在一條字線的多個頁面的每一個具有不同的列地址。在多位元儲存在一個實體單元中的情況下，儘管它們在實體上位於相同的單元電晶體中，且因此連接到同一字線，不同的位元可以屬於不同的網頁。
NAND快閃陣列20也可被分組為一系列的方塊(例如，20C)。例如，所描繪的NAND快閃方塊20C包括共享相同的字線，串選擇線和接地選擇線的所有串。 換句話說，一個方塊20C包括共享相同串選擇線和接地選擇線的所有頁面。在其他實施例中，NAND快閃單元的不同分組可用於快閃擦除方塊。在選擇的實施例中，對於其中執行擦除操作的最小單位是一個單元方塊，其通常是命名為“擦除方塊”。
為了說明NAND閃存陣列基於方塊的擦除操作，現在參考圖3，其示出了使用方塊和頁面定址以支持讀取，程式化和擦除操作的一個多方塊的NAND快閃記憶體30。如所描繪，快閃記憶體30組織上劃分成方塊32和頁面34。所描述的快閃記憶體30包括2M的方塊，儘管更一般地，兩個方塊的功率可以存在於任何快閃記憶體內。每方塊(例如，方塊7)包含多個頁面34，其是典型的64，128，或更廣義地是在每個方塊中的2N頁面。再次，一個頁面是用於讀取和寫入的最小可定址單位，並且可以包括用於儲存數據的主區域和進行糾錯的備用區域與，系統指針，和/或其它關於儲存在主區域中的數據資訊。假設列定址包含M個位元用於方塊地址和N個位元用於頁面地址，多方塊NAND快閃記憶體30包括2M擦除方塊，具有細分成2N可程式化為頁面的每個方塊。每一頁面(例如，頁面0)包括第(j+k)的位元組(8倍位元)，其被分成第j個位元組數據儲存區域或數據字段36和一個獨立的K-位元組區域或備用字段38，其通常用於錯誤管理功能。正如在圖3中的實施例，1頁=第(j+k)的位元組，1方塊=2M頁=第(j+k)的位元組* 2M，總記憶體陣 列尺寸=2N方塊=(J+K)的位元組* 2M+N。
隨著記憶體陣列尺寸的增加，減少每個數據位元的製造成本的需求正驅動NAND快閃工業以不斷降低的單元電晶體的尺寸。由於通過光刻工具所造成的限制和實體電晶體尺寸縮小的限制，已提出方案，從而NAND單元在垂直於晶片表面的方向上堆疊。從而，每個數據位元的有效晶片面積可減小，而不依賴於實體單元電晶體尺寸的收縮。一般而言，堆疊的NAND快閃記憶體裝置有兩種主要類型的架構。首先，如在圖4中示出的簡化的橫截面示意圖的形式，垂直堆疊陣列40可以形成在基板41上的垂直通道NAND快閃單元串42-45製成以在垂直於或正交於晶片基板41的方向運行。在垂直通道NAND架構中，屬於同一個串的記憶體單元46被垂直地堆疊在彼此的頂部分上，而不同的串42-45被佈置為被橫向定位彼此相鄰的支柱。按照習知，用於垂直堆疊陣列40的裝置架構可以被稱為垂直通道的NAND或VC的NAND。第二，如在圖5中示出簡化的橫截面示意圖的形式，垂直堆疊陣列50可以形成在基板51上的垂直閘極NAND快閃單元串52-55製成以在平行於晶片基板51的方向上運行。在此架構中，屬於同一個串(例如，52)的記憶體單元56在平行於晶片表面的方向上對準，如習知平面NAND單元，但附加的串(例如，53-55)是垂直堆疊在彼此的頂部分上。按照習知，用於垂直堆疊陣列50的裝置架構可以被稱作垂直閘極NAND或VG的NAND。
圖6示出了使用具有形成在多個堆疊垂直通道NAND快閃單元串103上的上層連接線120，130，140，150的三維垂直通道NAND快閃記憶體陣列架構100的簡化透視圖，其具有周圍的多層結構記憶體膜結構104和堆疊單元和選擇閘極結構108-110，其中每個上層連接線包括n型位線節點和p型體節點，用於連接到底層快閃單元串103。在VC NAND快閃記憶體100中，多個NAND快閃單元串(例如，103A-D)佈置成矩陣的列(例如，103A/104A，103B/104B，103C/104C，103D/104D)和行(例如，103A/104A，103E/104E，103I/104I，103M/104M)。當形成時，NAND快閃單元串103垂直地從晶片基板101中的源極擴散層102延伸並通過用於直接連接到上層連接線120，130，140，150的絕緣層(未示)而彼此分開的導電層(例如，108A-D，109A，110A)的分開的堆疊。如下所述，每個NAND串可以以單元體層形成(例如，圓筒狀的多晶矽層103A)，其中通道形成以在垂直於晶片的表面的垂直方向上運行，當從上視圖觀察時，不同的NAND串(例如，圓柱形的多晶矽層103B，103C)被彼此橫向分開，並佈置成矩陣形狀。此外，每個單元串包括底部分或垂直支柱部分103-V和頂部分或水平蓋部分103-H。底部分支柱部分103-V被直接連接到在晶片基板101中的源極擴散層102，成形如包裝非導電電介質晶片115周圍的管，並且由多層記憶體膜結構104所包圍。水平蓋部分103-H被直接連接到底部分支 柱部分103-V並形成作為上層連接線的部分(例如，120)，以作出直接電連接到在其中形成的位線接觸區域和體線接觸區域。
在圖示的例子中，沿每個矽快閃單元串(例如，103A-D)所形成的單元電晶體通過形成具有多層記憶體膜結構104A-D的堆疊字線閘極結構108A-D形成為閘極全週裝置以包圍具有形成每個單元通道的單元電晶體閘極的矽快閃單元串。此外，字線閘極結構108E-H，108I-L，108M-P的分開堆疊可以其他組快閃單元串(如103E/104E，103I/104I，103M/104M)周圍形成。雖然沒有單獨示出，但是可以理解的是，用於每個記憶體單元電晶體的每個串103周圍形成的每個多層記憶體膜結構104可以包括隧道電介質層形成以圍繞矽帶的通道區域，隧道電介質層(例如，氮化矽)的周圍形成的電荷儲存層，以及電荷儲存層的周圍形成的耦合電介質。在每個多層記憶體膜結構(例如，104A-D)周圍，字線閘極結構(例如，108A-D)的堆疊可以以一個或多個圖案化的多晶矽層形成以跨越多個串(例如，103A-D)延伸。雖然形成在每個矽串中的電晶體可包括注入和/或擴散的源極/汲極區域(例如n+區域)用於每個定義的電晶體單元，在其它實施例中，形成於至少底部分或垂直支柱部分103-V中的電晶體可以被形成為具有虛擬源極/汲極區域形成的接合-自由單元以具有導電性，取決於相鄰於源極/汲極區域的閘極和源極/汲極矽本身之間的電邊緣場的存在。
除了定義多個記憶體單元的堆疊字線閘極結構(例如，108A-D)，每串還可以包括在串的兩端的附加閘極結構以限定接地和串選擇線電晶體。例如，接地選擇線電晶體可以在每個具有分開的多晶矽閘極結構的串的底部分被形成為下選擇閘極(例如，110A)，其連接每一垂直快閃單元串(例如，103A-D)的源極節點至形成在基板101中的共享或公共源極線擴散102。另外，串選擇電晶體可以在具有分開的多晶矽閘極結構的每個垂直快閃單元串(例如，103A-D)的頂部分形成為上選擇閘極(例如，109A)，其連接每個垂直快閃單元串(例如，103A-D)的汲極節點至形成在上層連接線對應的汲極區域(例如，120)，其在串選擇信號的控制下電連接至單元陣列的位線(例如，163)。以這種方式，指定方塊中的所有的串中的源極節點連接到在基板101中的共享源極線102，但每個串(例如，103A)的汲極節點是僅在水平方向與其他串(例如，103E，103I，103M)在第一橫向方向上經由共享位線(例如，163)共享，而不與在第二橫向方向上的串共享。如果需要的話，在接地和串選擇電晶體大致可以形成為如上所述的閘極全週裝置。例如，在每個串的汲極節點的串選擇電晶體可以以對應的多層記憶體膜結構(例如，104A，104E，104I，104M)的周圍形成的多晶矽閘極結構(例如，109A-D)形成，而在每一個串的源極節點的接地選擇電晶體可以以對應的多層記憶體膜結構的周圍形成的多晶矽閘極結構(例如，110A- D)形成。
正如描述在圖6中，垂直通道的NAND快閃記憶體陣列100包含在z方向上運行的NAND快閃串103，其中每個串包括形成有串選擇閘極/線109的串選擇電晶體，形成有單元控制閘極108的單元電晶體路，和形成有接地選擇閘極110的接地選擇電晶體。在每個NAND快閃串中，電晶體被與位於串的上方的串選擇電晶體，在串的中間的單元電晶體，以及在串的底部分的接地選擇電晶體來串聯連接。如下面要詳細說明，每個串選擇電晶體包括形成在上層連接線中的汲極區域(暗灰色示出)(例如，120)，其電連接至單元陣列的位線(例如，163)，和源極，其連接到在相關聯的NAND快閃串中的多個串聯連接的單元電晶體的一個。另外，每個接地選擇電晶體具有被直接電連接到源極線區域102的源極，以及連接到在相關聯的NAND快閃串中的多個串聯連接的單元電晶體的一個的汲極。串選擇電晶體，單元電晶體和接地選擇電晶體具有連接到串選擇線109，字線108，和接地選擇線110的閘極，每個分別在x方向上運行。
每個NAND快閃串上形成有一個半導體本體103，其是由屬於該串103的串選擇，單元，和接地選擇電晶體共享。在選擇的實施例中，每個NAND快閃串具有類似於一個圓筒或垂直支柱的形狀，以使串體或通道在z方向上沿著圓筒的長軸運行。如在圖12中更清楚所示的，每個電晶體可以包括具有近似圓形或橢圓形橫截面的 半導體本體103，使得每個閘極電極形成閘極全週型閘極結構。在選擇的實施例中，這樣的串可以在垂直，圓筒狀的記憶體的“洞”內來製造，“洞”由“記憶洞”的內側依次形成層而切割通過導電閘極材料108-110和層間電介質的堆疊的交替層，包括閘極電介質或多層記憶體膜結構104，半導體串體膜102(例如，多晶矽)，和電介質填充材料115(例如，氧化矽)。在選擇的實施例中，記憶體膜結構104可以形成有最外的阻擋(或耦合)的電介質，內電荷儲存層和最內的隧道電介質。此外，儘管閘極電介質層可以在串選擇電晶體和/或接地選擇電晶體的情況下更換記憶體膜結構104，因為這些電晶體不會儲存任何數據，串選擇電晶體和接地選擇電晶體可以具有與單元電晶體相同的基本結構。
當一個電晶體導通時，第一導電類型(例如n型)的導電通道形成在電晶體本體103中。當一個串的所有電晶體在讀取或程式化操作期間被導通，第一導電型的連續導電通道形成從串汲極到該串源極貫穿整個串103，從而形成從位線到源極線節點的導電路徑。在擦除操作期間，串體103被充有高的正電壓(例如，18V-20V)，由此感應相反的第二導電類型(例如p型)。為了控制不同的讀取，程式化和擦除模式，每個單元串具有四個不同的端子，其中外部分電壓可以施加至該端子：在上層連接線中的汲極端子(位線節點)，在基底中的源極端子(源極線節點)，在上層連接線中的本體端子(體線)，以及多 個閘極端子108-110，其是串選擇電晶體，單元電晶體和接地選擇電晶體的閘極端子。
通過形成各字線的閘極結構(例如，108A)以水平地延伸跨越包圍垂直通道NAND快閃單元串(例如，103A-D)的分開多層記憶體膜結構(例如，104A-D)，單獨的字線(WLi)信號可以跨越該字線閘極結構108A在第一水平或橫向方向連接到相鄰的快閃單元串中的單元電晶體，其共享多晶矽閘極節點108A。位線也可以由在第二水平或橫向方向上形成的一個或多個相鄰的快閃單元串(例如，103E，103I，103M)共享，通過在上層連接線(例如，120)中的位線接觸區域連接串到共享的位線(例如，163)，其用於從所連接的串通過一個或多個通孔接觸或導體163V1-3建立電連接到公共位線。如圖所示，每一個位線導體163-165是通過通孔接觸或導體連接於對應的上層連接線120，130，140，150)中的位線接觸區域。出於同樣的原因，分開體充電電壓可以在第二水平或橫向方向上連接到相鄰的快閃單元串，其通過在上層連接線路(例如，120，130，140，150)中的體接觸區域連接串到而共享體線導體(例如，161)，通過一個或多個通孔接觸或導體(例如，161V3-4)到共享體線(例如，161)，其施加電壓，用於保持所連接的串的體節點在預定的或低的電壓。
所描繪的垂直通道NAND快閃記憶體100示出了三維垂直通道的NAND快閃記憶體陣列的選擇的示例 性實施例，其允許個別頁面被選擇用於讀取和程式化操作，且其可使用上層連接線120，130，140，150擦除VG NAND結構中選擇的方塊來連接位線和擦除電壓至快閃單元串。然而，將被理解的是，垂直通道NAND快閃可以以不同的功能和結構來實現。例如，該單元串結構說明已經具有電介質填料在垂直柱結構的核心，但是，這樣的結構在所有實施例中並非功能上所需要。此外，不同的半導體結構，如快閃串或電晶體閘極，可以多晶矽或任何所需的半導體材料形成。也存在電荷儲存結構中的許多變化，電荷儲存結構用於儲存電荷在NAND快閃裝置中，例如，浮動閘極裝置，電荷陷阱裝置等。雖然串體可以以注入的p型半導體材料形成，選擇的實施例可以以未摻雜或甚至輕n型摻雜的半導體材料，例如矽，形成串體。即使在這種情況下，導電類型可以通過外部分偏壓條件在讀取/程式化或擦除操作期間來控制。還應當理解的是，在圖6中所示的垂直通道NAND快閃記憶體100示出了導電元件，如互連，接觸，串體和閘極材料，以顯明構成元件的連接性，而非隔離的材料，如閘極電介質，層間電介質，金屬間電介質等。本領域的技術人員將理解，電介質層位於導體元件周圍以提供電隔離。
現在轉到圖7-14，提供了參考x，y和z軸方向的圖6中的其中上示出的垂直通道NAND快閃記憶體陣列100中的單元結構的各種平面和橫截面圖。在這些圖中，沿x軸的方向是指平行於字線108的方向，沿y軸的 方向是指平行於位線163-165的方向，並且沿z軸的方向是指向垂直於晶片基板101的表面的方向。例如，圖7示出了在圖6中示出的多個上層連接線120，130，140，150的平面圖100A，根據本公開選擇的實施例。為了便於說明，連接到這些區域的該接觸通孔和金屬線未在圖中示出。堆疊單元陣列結構示出的上視圖100A示出了每個上層連接線包括多個具有不同導電類型的半導體區域。例如，第一上層連接線120包括第一導電類型(例如，N+)的汲極區域121，125，129和第二，相反導電類型(例如，P+)的體線區域123，127，其交替地設置在未摻雜或輕摻雜串體區域的每一側122，124，126，128上。以類似的方式，其他的上層連接線130，140，150同樣包括第一導電型汲極區域(例如，151，155，159)和第二導電型體線區域(例如，153，157)交替地設置在串體區域(例如，152，154，156，158)每側上。
在選擇的實施例中，上層連接線路120，130，140，150可以形成有不同的多晶矽膜區域(例如，121-129)，其每一個都包括輕摻雜(或不摻雜)的串體蓋區域(以交叉影線示出)，串汲極區域(以暗灰色示出)，和體線接觸區域(以淺灰色示出)。串體蓋區域(例如，122，124，126，128，152，154，156，158)定位和對準以連接到底層垂直快閃單元串(例如，103M，103I，103E，103A，103P，103L，103H，103D)，並且可以形成有輕摻雜或者未摻雜的半導體材料(例如，多晶 矽)，其不是永久的n型或p型導電或永久絕緣的，並且可以包括n型或p型的子區域，取決於外部分施加電壓的條件。例如，該串體蓋區域(例如，122，124，126，128，152，154，156，158)可以被輕摻雜有p型摻雜劑，因此當電晶體是在關斷狀態時，有時候也可以是p型導電的。在類似的方式中，串汲極區域(例如，121，125，129，151，155，159)可以形成有多晶矽膜區域，多晶矽膜區域具有永久n型導電以形成用於底層垂直快閃單元串連接到其之串汲極(例如，103M，103I，103E，103A，103P，103L，103H，103D)。此外，體線接觸區域(例如，123，127，153，157)形成用於底層垂直快閃單元串連接到其之體線接觸區域(例如，103M，103I，103E，103A，103P，103L，103H，103D)。用於串體蓋區域，串汲極區域，和體線接觸區域的導電型和濃度可以通過使用圖案掩模和注入技術來控制以選擇性地注入期望的導電類型和量的離子進入目標區域。
為了說明在圖6中所示的垂直通道NAND快閃記憶體的附加結構細節，現在參考圖8，其示出通過以圖7所示的8-8'視線指示的上層連接線120的位線方向所截取的垂直橫截面視圖100B。如圖所示，一列NAND快閃串103A，103E，103I，103M和包圍的多層記憶體膜結構104A，104E，104I，104M從基板源極線102延伸，通過堆疊單元以及選擇閘極結構108-110，並到上層連接線120。特別是，第一NAND快閃串103A是由閘極電介質 層107A，記憶體膜結構104A和上閘極電介質層106A所包圍，並通過堆疊閘極結構110A，108A，108B，108C，108D，和109A延伸。同樣，NAND快閃串103E，103I，103M和包圍的閘極電介質層106A，記憶體膜結構104E，104I，104M，和上閘極電介質層106A通過堆疊閘極結構110B/108E-H/109B，110C/108I-L/109C，和110D/108M-P/109D延伸。每個NAND快閃串包括第一垂直部分103-V和第二水平部分103-H。
每個串103A，103E，103I，103M的第一垂直部分可被成形為圍繞電介質填充層115A，115E，115I，115M的中空的(或任選填充)圓柱形半導體管，其直接電連接到形成在基板101中的n型源極線區域102。每個垂直串部分在串源極線102和相鄰串選擇電晶體閘極109A，109B，109C，109D的最上面垂直部分之間運行。因此，第一垂直部分103-V的最上分由對應的串選擇電晶體109A，109B，109C，109D的側壁相對部分來控制。
每個串103A，103E，103I，103M的第二水平部分103-V形成有在上層連接線120中的串體區域122，124，126，128，被設置在串堆疊的上側，並面對對應串選擇電晶體109A，109B，109C，109D。第二水平部分跨越閘極電介質106A面對對應串選擇電晶體閘極109A，109B，109C，109D，並且因此由串選擇電晶體109A，109B，109C，109D的朝上的部分控制，以串選擇 電晶體通道的垂直部分被控制相同的方式。形成為上層連接線120的一部分，每串103A，103E，103I，103M的第二水平部分103-V被直接連接到對應的汲極區域121，125，129(以淺灰色顯示)具有永久第一導電類型(例如，N+)以用作串汲極區域。在對於串103A，103E，103I，103M讀取和程式化操作中，每個汲極區域121，125，129通過一個或多個互連或通孔結構163V1-3連接到共享的位線163。每個串103A，103E，103I，103M的第二水平部分103-V也直接電連接到第二，相反導電類型(例如，P+)(以淺灰色顯示)之對應的體線區域123，127。對於串103A，103E，103I，103M的擦除操作期間，每個體線區域123，127通過一個或多個對應的互連或通孔結構161V4，162V4被連接到對應的體線161，162。
為了說明在圖6中所示的垂直通道NAND快閃記憶體的附加結構細節，現在參考圖9，其示出在以在圖8所示9-9'視圖線表示的多個電晶體閘極字線108D，108H，108L，108P所取的垂直橫截面視圖100C。如圖所示，每個字線可形成有導電材料的圖案化層，例如摻雜多晶矽，其是由在x軸方向對準的多個NAND快閃串共享。特定地，第一電晶體閘極字線108D跨越一列NAND快閃串103A-D水平地延伸，其中的每一個圍繞一個對應的電介質核心115A-D而形成並通過對應的多層記憶體膜結構104A-D所包圍，由此形成閘極全周型閘極電極108D。在 同一層中，第二，獨立的電晶體閘極字線108H跨越NAND快閃串結構103E-H/115E-H/104E-H的另一行水平地延伸。此外，第三電晶體閘極字線108L跨越NAND快閃串結構103I-L/115I-L/104I-L的另一行水平地延伸，和第四電晶體閘極字線108P跨越NAND快閃串結構103M-P/115M-P/104M-P的另一行水平地延伸。如將要理解的是，圖9中所示的電晶體閘極的字線同樣的佈局和安排可以用於堆疊陣列中的其它準位，包括其它電晶體閘極字線，接地選擇電晶體線，和/或串選擇電晶體線。
為了說明在圖6中所示的垂直通道NAND快閃記憶體的附加結構細節，現在參考圖10，其示出在以在圖7所示10-10'視圖線表示的一列NAND快閃串103E-H所取的垂直橫截面視圖100D。如圖所示，在x軸方向上對準的一列NAND快閃串103E-H和周圍的多層記憶體膜結構104E-H從基板源極線102通過堆疊單元以及選擇閘極結構110B，108E-H，109B延伸到上層連接線120，130，140，150中的串體區域126，136，146，156。尤其是，第一NAND快閃串103E是由閘極電介質層107E，記憶體膜結構104E和上閘極電介質層106H包圍，並通過堆疊閘極結構110B，108E-H，109B延伸。同樣，NAND快閃串103F，103G，103H和周圍的閘極電介質層106H，記憶體膜結構104F，104G，104H和上閘極電介質層106H通過堆疊閘極結構110B，108E-H，109B延伸。再次，每個NAND快閃串103E-H包括形成有從上層連接 線120，130，140，150的串體區域126，136，146，156的第一垂直部分103-V和第二水平部分103-H。
為了說明在圖6中所示的垂直通道NAND快閃記憶體的附加結構細節，現在參考圖11，其示出在以在圖7所示11-11'視圖線表示的字線方向所取的垂直橫截面視圖100E。如圖所示，從上層連接線120，130，140，150的體線區域127，137，147，157被形成在基板101和源極線區域102上，並且越過互連或通孔結構161V1-3被連接在到相關聯的體線(例如，體線<0>161)，其於位線163-166之下垂直於x軸方向上運行。體線區域127，137，147，157被對準在x軸方向在NAND快閃串103A-D，103E-H(未示出)相鄰的兩行之間，並且用於連接相鄰的串到相關聯的體線(例如，體線<0>161)。例如，當從體線161的擦除電壓通過一個或多個互連或通孔結構163V4施加時，從上層連接線120的體線區域127是直接電連接到用於NAND快閃串103A，103E的串體區域128，126以用作擦除操作期間的有源極體線。從體線161的相同擦除電壓可以通過一個或多個附加的互連或通孔結構161V1-3施加到在其他上層連接線130，140，150中的體線區域137，147，157，並交替到分別與其相連之NAND快閃串103B-D，103F-H。
為了提供該裝置由半導體材料所組成的部分的三維形狀的一個更清楚的了解，現在參考圖12，其示出在圖6中所示的垂直通道NAND快閃記憶體結構的一部 分的簡化透視圖100F，以顯示在基板101和上層連接線120之間的半導體串體103A，103E的連接。特別地，上層連接線120包括n型導電區域125，129，其是電連接至接觸孔和金屬位線(未示出)。此外，上層連接線120包括p型導電區域127，其被電連接至接觸孔和金屬體線(未示出)，其與位線不同。最後，上層連接線120包括未摻雜或輕摻雜串體區域126，128，其在該n型導電區域125，129和p型導電區域127之間形成作為每串的頂或水平蓋部分103-H。向下延伸形成水平蓋部分126，128，每串103A，103E包括垂直圓筒成型部分103-V，其直接連接到在基板101中的N+源極層102。儘管n型區域，p型區域，以及輕摻雜(或不摻雜)區域已被描述為單獨的實體，但是應當理解，它們也可以彼此在連續的薄的多晶矽膜125-129中連接，其可以在相同的製造步驟中被沉積，然後以不同的摻雜類型的離子摻雜以描繪不同導電類型的分離的區域。例如，每個上層連接線的選擇的示例性實施例可以包括沿著在堆疊的陣列上形成的半導體串橫向圖案化之水平部分線，以具有沿著位線方向(y軸)的長軸線和沿字方向(x軸)的短軸以便彼此電隔離。以這種方式，在上層連接線120中形成的n型導電汲極區域125，129從在x方向上相鄰的n型汲極區域(例如，139，135)隔離。然而，屬於同一串120的多個n型汲極區域被連接到相同的位線(未示出)，而屬於不同串的n型汲極區域(換言之具有不同的x坐標)被連接到不同的 位線。因此，串在y方向上共享位線，如在大多數已知的NAND快閃裝置中，但不是在x方向上。
在操作中，本文所描述的垂直通道的NAND快閃記憶體陣列100的選擇的實施例可用於使用本文公開的單元結構而執行基本的讀取，程式化和擦除操作。這樣的操作的實例現在將參考圖13和14提供，其說明選擇的裝置的操作。然而，下面的描述不旨在是包括所有可能的方案的裝置操作的詳盡描述，而是被提供以說明示例讀取/程式化和擦除操作來說明其中電路徑形成在VC NAND快閃記憶體陣列100的方法。
現在轉到圖13，示出在用於讀取操作的快閃單元串的選擇期間，圖8中所示的垂直通道NAND快閃記憶體結構的局部分橫截面視圖100G。如圖所示，最左邊的串103A被選擇作為串190，其中通過施加適當的電壓至串端子從該串190讀取數據。特別是，一個正讀取電壓(例如，Vcc=1.8V)被施加至位線163，和一個正的讀通電壓(例如，4.5V)施加到選擇的串190上的所有串選擇，儲存單元，和接地選擇電晶體的閘極，除了一個目的是要讀取的單元電晶體之外。此外，讀取電壓(例如，0V)被施加到字線的閘極用於單元電晶體被讀取，且保持電壓(例如，0V)被施加到體線161用於選擇的串190以保持串的體節點103A在低電壓。因為選擇的串190的最上面的選擇電晶體(又名，串選擇電晶體)通過施加讀通電壓到閘極導體190A接通，其通道是在n型導電性的狀 態。如上所述，最上面的串選擇電晶體的通道包括垂直導電部分190-V和水平導電部分190-H，由於導電n型反轉層被閘極導體190A在串體103A中的水平和垂直部分感應。感應n型通道190-H的水平部分被電連接到永久n型雜質的汲極區域129，並且因此也跨越互連/通孔結構(多個)163V1到位線163。其結果是，選擇的串190中的所有電晶體都導通，以從位線163到源極線102建立一個連續的導電通道在整個選擇的串190。此導通狀態是由選擇的串190的暗灰色顏色指示。在其他讀取方案中，將理解的是導電的n型串通道可以只從串汲極/位線節點129到期望被讀取的單元中途在串103向下延伸。因此，圖示的例子只顯示了導電串通道通過串選擇電晶體的垂直和水平部分連接到上層連接線120中的永久n型汲極區域129。以類似用於選擇的串(例如，190)的方式，程式操作可以在讀取操作期間以相同的方式形成從上層連接線120中的n型汲極區域129的導電串通道通過串選擇電晶體的水平和垂直通道部分。
現在轉到圖14，示出了在快閃單元串191-194的方塊的擦除期間，圖8中所示的垂直通道NAND快閃記憶體結構的局部分橫截面視圖100H。如圖所示，該串被通過施加外部分偏壓電壓到串端子而擦除。特別是，所有的串191-194的體可以被以高的正擦除電壓V_erase(例如，18-20V)充電，其是從體線導體161，162和相關聯的互連/通孔結構161V4，162V4施加並通過在上層連 接線120中的體線接觸區域127，123。此外，期望被擦除的單元方塊的字線可被保持在低電壓(例如，0V)，而位線(例如，163)和源極線(如102)可以留著浮動，但仍然可以通過在串源極/汲極和串體之間的界限的正向偏壓的p-n接合而被動充電至一定的電壓(例如，由內置接合電位所減少的V_erase)。通過用連接到上層連接線120的永久p型導電區域127，123之體線161，162施加擦除電壓V_erase到串體191-194，擦除期間的p型導電串體是與永久p型導電區域127，123直接接觸，從而形成具有串體的單個節點，而無任何n-p接合在兩者之間。其結果是，該擦除電壓V_erase施加到體線161，162是以擦除電壓V_erase同時充電串體191-194。
儘管任何期望的製造順序可以被用於形成本文所公開的垂直通道NAND快閃記憶體結構，製造過程可以包括形成一NAND快閃記憶體單元陣列的初始步驟，其中電晶體被垂直地堆疊在排列成矩陣圖案的NAND快閃串，以從基板向上延伸。例如，多晶矽和電介質絕緣層的交替的層可以被沉積，圖案化，並且選擇性地蝕刻以在基板上定義圖案化閘極導體層的層疊堆。在層疊堆中，記憶體孔的矩陣圖案可被選擇性地向下蝕刻到基板，然後依次以記憶體膜結構層和半導體本體層填充，從而形成垂直通道NAND快閃串。在VC NAND快閃串上，多個體連接層串然後可形成有交替的包圍n型汲極和摻雜的或輕摻雜的串體接觸區域的p型體接觸區域，其位於並連接到底層垂 直串結構。隨後，附加的互連結構形成以連接位線導體到n型汲極接觸區域，並以連接體線導體到p型體接觸區域。
正如將要理解的，在上體連接層中汲極和體接觸區域圖案化和定位可以被以防止具有不同的x坐標的兩個相鄰串被連接到相同的位線的任何方式佈置。如上參照圖7，該這可以通過圖案化隔離的多晶矽膜串的水平部分來完成以具有沿y軸的長軸，從而分離關聯於彼此不同串的n型區域。然而，這不是隔離位線節點(n型區域)的唯一方法，也有多種不同的方式以形成提供所需的位線節點隔離的上體連接層。例如，現在參考圖15，其示出了垂直通道NAND快閃記憶體中的上體連接層201的平面圖200，根據本發明選擇的實施例，其中n型和p型區域形成在上體連接層201的串220，230，240，250以分離和包圍快閃單元串的水平半導體體區域(例如，222，224，226，228)。如平面圖200所示，體連接層的水平串220，230，240，250形成在連續的多晶矽膜層201中而不是被圖案化成隔離的串。在每個體連接層串(例如，220)中，n型導電汲極區域221，223，225，227，229均與體連接層串(例如，230)中的n型導電汲極區域231，233，235，237，239電隔離，其藉由p型導電區域(例如，213，214在x軸方向上相鄰，其在y軸方向上延伸(例如，213)形成在它們之間。類似地，其他體連接層串(例如，240)具有n型導電汲極區域241，243， 245，247，249，其藉由在y軸方向上延伸的p型導電區域211，212而在x軸方向上的每側上包圍，從而提供了與在相鄰的體連接層串(例如，250，230)中的相鄰的n型導電汲極區域251，253，255，257，259，231，233，235，237，239的電隔離。在這種佈置中，屬於同一串250的n型汲極區域253，255，257可被連接到相同的位線，如以虛線265所指示。然而，在相鄰連接層串(例如，240)中的n型汲極區域243，245，247被連接到不同的位線，使得串在y方向上共享位線而不是在x方向上。出於同樣的原因，也可以使用位於n型導電汲極區域之間的p型導電區域210-214的部分可作為用於串單元的體線接觸區域，如以虛體線261-264所指示。
可使用本文所公開的垂直通道NAND快閃記憶體的選擇的實施方式，以提供一個VC NAND單元結構，其有利於外部分電壓的施加以存取單元節點(如串閘極，汲極，源極和體)以提高性能。例如，通過形成具有用於串汲極和體的不同橫向位置之上體連接層，這些位置被以如下這樣一種方式暴露，即它們可以很容易地連接到接觸通孔和金屬互連線。另外，上體連接層促進串體節點的直接偏壓，使得串體節點不浮動，並且可以在擦除操作期間從外部分連接被直接偏壓。通過上體連接層提供串體節點連接的另一個好處是，基板源極線擴散層並不限於被形成或圖案化成任何特定的形狀。另外，基板源極線擴散層不必圖案化成為細長的高電阻線路，其就如同在傳統的 方案下的情況，其中體連接位於單元堆疊之下。然而，從選擇的實施方式的另一個好處是，在上體連接層中的n型和p型區域可橫向定位並從底層垂直單元串部分移開，並連接到水平串部分，以減少或消除摻雜劑擴散到垂直串部分的危險，其可不利地影響串選擇電晶體或單元電晶體的電晶體特性。上體連接層中的n型和p型區域的形成還允許這些區域被在單元堆疊過程之後被注入，使其在單元堆疊過程期間發生的任何高溫製造過程不會引起任何不希望的n型/p型摻雜劑的擴散。
至此，應當理解，在本文中提供三維集成電路的非揮發性記憶體裝置，具有用於提供位線和體線電壓的上連接線。公開的NVM裝置包括一種非揮發性記憶體裝置包括形成在基板之上的NAND快閃記憶體陣列，該基板，包括形成在該基板的表面的第一導電類型(例如，重摻雜的N+源極線區域)的源極線區域。該NAND快閃記憶體陣列包括多個NAND快閃串，每個都包括垂直通道串體，連接在該源極線區域和平行於該基板的該表面延伸的上半導體層之間。在選擇的實施例中，該NAND快閃記憶體陣列包括在位線方向上運行的多個上半導體層串，其在字線方向上彼此電隔離，每個上半導體層串通過在該上半導體層串中的一或多個汲極區域從不同的字線電連接共享位線到NAND快閃串。在這種情況下，該多個上半導體層串通過在該上半導體層串中的體線接觸區域電連接共享體線到NAND快閃串以共享一或多個公共字線。在其他實施 例中，該上半導體層包括在該位線方向上運行並在連續半導體層中形成的交替的第一和第二連接串。在NAND快閃串的行上形成，每個第一連接串包括連接到每一底層NAND快閃串的水平串體區域，和連接到每個水平串體區域的汲極區域，用於通過該汲極區域和水平串體區域電連接位線到該底層NAND快閃串。每個第二連接串鄰近於對應的第一連接串形成，並且包括連接到每個水平串體區域的線接觸區域在該對應的第一連接串中，用於通過該體線接觸區域和每個連接的水平的串體區域而電連接體線到該底層NAND快閃串。在這種情況下，該上半導體層可包括在位元線方向上運行的多個NAND快閃串行上形成的對應的多個第一連接串，以及該多個第一連接串之間形成的多個第二連接串，用於通過形成於每個第二連接串的體線接觸區域而電連接一或多個共享的體線導體到該多個NAND快閃串。每個NAND快閃串包括沿著該源極線區域和該上半導體層之間的對應的垂直通道串體形成的多個串聯連接的電晶體，其包括水平串體區域，連接到每個垂直通道串體，該第一導電類型的汲極區域，連接到每個水平串體區域，和第二，相對導電類型的體線接觸區域，連接到每個水平串體區域。例如，該汲極區域包括形成在該上半導體層中而從該垂直通道串體橫向偏移的n+摻雜區域，並且其中該體線接觸區域包括形成在該上半導體層中而從該垂直通道串體橫向偏移的p+摻雜區域。該多個串聯連接的電晶體可包括上選擇閘極電晶體，下選擇閘極電晶體，和 在該上和該下選擇閘極電晶體之間形成的多個記憶體單元電晶體。上選擇閘極電晶體包括串選擇電晶體：該串選擇電晶體形成鄰近於對應的水平串體區域，其連接到該垂直通道串體，從而限定用於該NAND快閃串的水平和垂直串體部分。如此，該上選擇閘極電晶體具有平行於該基板的該表面運行的第一通道部分，和垂直於該基板的該表面的第二通道部分。此外，該上選擇閘極電晶體包括位於該上選擇閘極電晶體的該第一通道部分和該基板的該表面之間的閘極電極。
在另一種形式中，提供了一種在基板之上形成的NAND快閃記憶體單元陣列，包括在垂直該基板的表面的方向上運行的多個半導體串體。如所形成，每個半導體串體在該基板中形成的n型源極區域和在該基板上形成的上半導體層之間連接，其中每個上半導體層包括：水平串體區域，在相關的半導體串體上連接並形成，n型導電區域，通過每個水平串體區域連接到該相關的半導體串體，和p型導電區域，通過每個水平串體區域連接到該相關的半導體串體，其中該n型導電區域和p型導電區域的每個從該相關的半導體串體橫向地偏移。此外，上選擇閘極可形成在每個半導體串體的上端，其中每個上選擇閘極控制平行於該基板的該表面運行而在該水平串體區域中形成的第一通道部分和垂直於該基板的該表面運行而在該半導體串體中形成的第二通道部分。如此，該上選擇閘極可位於該第一通道部分和該基板的該表面之間。每個上選擇 閘極可在施加第一電壓時被定位和連接，以感應在該第一和第二通道部分中的n型導電以電連接該第一通道部分到在該上半導體層中的相關聯的n型導電的區域。每個上選擇閘極亦可在施加第二電壓時被定位和連接，以感應在該第一和第二通道部分中的p型導電以電連接該第一通道部分到在該上半導體層中的相關聯的p型導電的區域。在每個該上半導體層中的n型導電區域電連接到第一導電線，並且在每個該上半導體層中的p型導電連接區域電連接到第二導電線。有了這些連接，該第一導電線可作用為用於傳送數據位元到或從一或多個半導體串體的位線，並且該第二導電線可作用為用於傳送正電壓到一或多個半導體串體的體線。
在另一種形式中，提供了一種用於從多個NAND快閃串讀取定址記憶體單元電晶體的方法，其中每個串包括垂直通道串體，其中多個串聯連接的電晶體在基板源極線區域和上半導體層之間形成。每個串上的串聯連接的電晶體可包括上選擇閘極電晶體，下選擇閘極電晶體，和上和下選擇閘極電晶體之間形成的多個記憶體單元電晶體。在所公開的方法中，位線讀取電壓施加到位線導體，其通過形成在上半導體層中的n型串汲極區域連接到選擇的快閃串，其中定址記憶體單元電晶體在選擇的快閃串上被形成。此外，體電壓施加到體線導體，其通過形成在上半導體層中的p型串區域連接到選擇的快閃串，其中定址記憶體單元電晶體在選擇的快閃串上被形成。最後， 讀取閘極電壓被施加到定址記憶體單元電晶體，不然的話施加正閘極電壓到形成在選擇的快閃串上的另一串聯連接的電晶體，從而讀取從定址記憶體單元電晶體的值，其通過在上半導體層中形成的n型串汲極區域傳送並在用於選擇的快閃串的上選擇閘極電晶體的控制下到位線導體。在選擇的實施例中，正閘極電壓施加到另一串聯連接的電晶體包括施加正閘極電壓到形成在選擇的快閃串的上端的上選擇閘極來控制在上半導體層中形成的水平串體區域的第一通道部分和在選擇的快閃串中形成的垂直串體的第二通道部分。
在又一形式中，提供了一種用於擦除NAND快閃串的擦除方塊的方法，其中每個串包括垂直通道串體，其中多個串聯連接的電晶體在基板源極線區域和上半導體層之間形成。串聯連接的電晶體可包括上選擇閘極電晶體，下選擇閘極電晶體，和上和下選擇閘極電晶體之間形成的多個記憶體單元電晶體。在所公開的方法，大的正擦除電壓施加到體線導體，其通過形成在上半導體層中的p型串區域連接到NAND快閃串的擦除方塊，從而充電在NAND快閃串的擦除方塊中的垂直通道串體。此外，更小的擦除閘極電壓被施加到形成在NAND快閃串的擦除方塊上的串聯連接的電晶體。而且，基板源極線與一或多個位線導體浮動，其通過形成在上半導體層中的n型串汲極區域連接到NAND快閃串的擦除方塊。
儘管本文所公開的示例性實施例是針對各種
非揮發性儲存器裝置的結構和用於通過在一個堆疊NAND串陣列上形成體接觸區域和串汲極區域來製造和操作其之方法，本發明並不一定限於示例性實施例，其說明了適用於各種各樣的製造工藝和/或結構的本發明的創造性方面。因此，上面公開的特定實施例僅僅是說明性的，而不應被視為對本發明的限制，因為對於具有教導的受益於本文的本領域技術人員，本發明可採顯然不同但等效的方式被修改和實踐。例如，當NAND單元電晶體被描述為p型(或不摻雜)上基板的n通道電晶體，這僅僅是為了說明的目的，並且應當理解的是，n和p型雜質可以互換以便在n型基板上形成p通道電晶體，或者基板可以由未摻雜的矽組成。另外，快閃記憶體單元在本文中示出為被實現為垂直通道NAND記憶體單元串，但是這僅是為了便於說明，而不是意在限制，且本領域技術人員將理解，這裡所教導的原理也適用其他合適的類型的單元結構和所造成的不同偏壓條件。還應當理解，對於讀取，程式，和擦除操作所公開的單元陣列結構的偏壓方案不依賴於任何特定的單元的技術。例如，附圖示出的例子，其中有16個垂直通道NAND串，其每個有四個記憶體單元和兩個選擇閘極電晶體；然而，其他的實施例並不限於串或電晶體中的任何特定數目，甚至對於單層單元陣列的工作。另外，在本說明書和申請專利範圍中使用相對位置的術語，如果有的話，在適當情況下可以互換，使得本文中所描述的本發明的實施方式，例如，能夠在所示出的其它取向或在此描述 的其他方式中運行。這裡使用的“耦合”的術語被定義為直接或間接地連接以電或非電的方式。因此，前面的描述並不意圖限制本發明至所闡述的特定形式，而相反地是，旨在涵蓋如所附的申請專利範圍所定義之可以在本發明的精神和範圍內被包括這樣的替代，修改和等同物，使得本領域技術人員應當理解，他們可以在不脫離本發明的精神和範圍的最廣泛的形式下而作出各種改變，替換和變更。
關於特定實施例對問題的益處，其他優點和解決方案已經描述如上。然而，這些對問題的益處，優點，解決方案，以及可能會導致任何益處，優點或解決方案發生或變得更顯著的任何(多個)元件不應被解釋為任何或所有的申請專利範圍中關鍵的，必需的，或基本上的特徵或元件。如本文所用，術語“包含”，“包括”，“具有”或它們的任何其它變型均旨在涵蓋非排他性的包括以使得包括元件列表的過程，方法，物品或裝置不只包括那些元件，而是可以包括這些過程，方法，物品或裝置的其他未明確列出或固有的元件。
100‧‧‧快閃記憶體陣列，VC NAND快閃記憶體，垂直通道NAND快閃記憶體陣列架構
101‧‧‧基板
102‧‧‧串體膜，源極層，源極線區域，源極線擴散，源極線，源極擴散層
103A‧‧‧串體，多晶矽層，行，列，串
103B‧‧‧多晶矽層，列，串
103C‧‧‧多晶矽層，列，串
103D‧‧‧列，串
103E‧‧‧串結構，串體，串，行
103I‧‧‧串結構
103M‧‧‧串，行
103-H‧‧‧水平部分，蓋部分
103-V‧‧‧垂直部分，圓筒成型部分，支柱部分
104A‧‧‧記憶體膜結構，行，列
104B‧‧‧記憶體膜結構，列
104C‧‧‧記憶體膜結構，列
104D‧‧‧記憶體膜結構，列
104E‧‧‧串結構，記憶體膜結構，串，行
104I‧‧‧串結構，記憶體膜結構，串，行
104M‧‧‧串結構，記憶體膜結構，串，行
108A‧‧‧閘極結構，導電層
108B‧‧‧閘極結構，導電層
108C‧‧‧閘極結構，導電層
108D‧‧‧閘極字線，閘極結構，導電層
108E‧‧‧閘極結構
108F‧‧‧閘極結構
108G‧‧‧閘極結構
108H‧‧‧閘極字線，閘極結構
108I‧‧‧閘極結構
108J‧‧‧閘極結構
108K‧‧‧閘極結構
108L‧‧‧閘極字線，閘極結構
108M‧‧‧閘極結構
108N‧‧‧閘極結構
108O‧‧‧閘極結構
108P‧‧‧閘極字線，閘極結構
109A‧‧‧串選擇電晶體，串選擇電晶體閘極，閘極結構，導電層
110A‧‧‧多晶矽閘極結構，下選擇閘極，導電層
110B‧‧‧閘極結構
110C‧‧‧閘極結構
110D‧‧‧閘極結構
115A‧‧‧電介質填充層
115E‧‧‧電介質填充層，串結構
115I‧‧‧電介質填充層，串結構
115M‧‧‧電介質填充層，串結構
120‧‧‧上層連接線
130‧‧‧上層連接線
140‧‧‧上層連接線
150‧‧‧上層連接線
161‧‧‧體線，體線導體
161V3‧‧‧互連或通孔結構
161V4‧‧‧互連/通孔結構
162‧‧‧體線，體線導體
162V4‧‧‧互連或通孔結構
163‧‧‧位線
164‧‧‧位線
165‧‧‧位線
163V1‧‧‧互連/通孔結構
163V2‧‧‧互連/通孔結構
163V3‧‧‧互連/通孔結構

Claims (21)

  1. 一種非揮發性記憶體裝置，包括：基板，包括形成在該基板的表面的第一導電類型的源極線區域；和形成在該基板之上的NAND快閃記憶體陣列，包括多個NAND快閃串，每個都包括垂直通道串體，連接在該源極線區域和平行於該基板的該表面延伸的上半導體層之間，其中該上半導體層包括：水平串體區域，連接到每個垂直通道串體，該第一導電類型的汲極區域，連接到每個水平串體區域，和第二，相對導電類型的體線接觸區域，連接到每個水平串體區域。
  2. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該源極線區域包括形成在該基板中的重摻雜的N+源極線區域。
  3. 如申請專利範圍第1項之非揮發性記憶體裝置，其中每個NAND快閃串包括沿著該源極線區域和該上半導體層之間的對應的垂直通道串體形成的多個串聯連接的電晶體，包括上選擇閘極電晶體，下選擇閘極電晶體，和在該上和下選擇閘極電晶體之間形成的多個記憶體單元電晶體。
  4. 如申請專利範圍第3項之非揮發性記憶體裝置，其中上選擇閘極電晶體包括串選擇電晶體：該串選擇電晶 體形成鄰近於對應的水平串體區域，其連接到該垂直通道串體，從而限定用於該NAND快閃串的水平和垂直串體部分。
  5. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該NAND快閃記憶體陣列包括在位線方向上運行的多個上半導體層串，其在字線方向上彼此電隔離，每個上半導體層串通過在該上半導體層串中的一或多個汲極區域從不同的字線電連接共享位線到NAND快閃串。
  6. 如申請專利範圍第5項之非揮發性記憶體裝置，其中該多個上半導體層串通過在該上半導體層串中的體線接觸區域電連接共享體線到NAND快閃串以共享一或多個公共字線。
  7. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該上半導體層包括在該位線方向上運行並在連續半導體層中形成的交替的第一和第二連接串，其中，每個第一連接串在NAND快閃串的行上形成，並包括連接到每一底層NAND快閃串的水平串體區域，和連接到每個水平串體區域的汲極區域，用於通過該汲極區域和水平串體區域而電連接位線到該底層NAND快閃串；和其中，每個第二連接串鄰近於對應的第一連接串形成，並且包括連接到每個水平串體區域的體線接觸區域在該對應的第一連接串中，用於通過該體線接觸區域和每個連接的水平的串體區域而電連接體線到該底層NAND快閃 串。
  8. 如申請專利範圍第7項之非揮發性記憶體裝置，其中該上半導體層包括在位元線方向上運行的多個NAND快閃串行上形成的對應的多個第一連接串，以及該多個第一連接串之間形成的多個第二連接串，用於通過形成於每個第二連接串的體線接觸區域而電連接一或多個共享的體線導體到該多個NAND快閃串。
  9. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該汲極區域包括形成在該上半導體層中而從該垂直通道串體橫向偏移的n+摻雜區域，並且其中該體線接觸區域包括形成在該上半導體層中而從該垂直通道串體橫向偏移的p+摻雜區域。
  10. 如申請專利範圍第3項之非揮發性記憶體裝置，其中該上選擇閘極電晶體具有平行於該基板的該表面運行的第一通道部分，和垂直於該基板的該表面的第二通道部分。
  11. 如申請專利範圍第10項之非揮發性記憶體裝置，其中該上選擇閘極電晶體包括位於該上選擇閘極電晶體的該第一通道部分和該基板的該表面之間的閘極電極。
  12. 一種在基板之上形成的NAND快閃記憶體單元陣列，包括在垂直該基板的表面的方向上運行的多個半導體串體，其中每個半導體串體在該基板中形成的n型源極區域和在該基板上形成的上半導體層之間連接，其中每個上半導體層包括： 水平串體區域，在相關的半導體串體上連接並形成，n型導電區域，通過每個水平串體區域連接到該相關的半導體串體，和p型導電區域，通過每個水平串體區域連接到該相關的半導體串體，其中該n型導電區域和p型導電區域的每個從該相關的半導體串體橫向地偏移。
  13. 如申請專利範圍第12項之NAND快閃記憶體單元陣列，還包括形成在每個半導體串體的上端的上選擇閘極，每個上選擇閘極控制平行於該基板的該表面運行而在該水平串體區域中形成的第一通道部分和垂直於該基板的該表面運行而在該半導體串體中形成的第二通道部分。
  14. 如申請專利範圍第13項之NAND快閃記憶體單元陣列，其中該上選擇閘極位於該第一通道部分和該基板的該表面之間。
  15. 如申請專利範圍第13項之NAND快閃記憶體單元陣列，其中每個上選擇閘極在施加第一電壓時被定位，以感應在該第一和第二通道部分中的n型導電以電連接該第一通道部分到在該上半導體層中的相關聯的n型導電的區域。
  16. 如申請專利範圍第13項之NAND快閃記憶體單元陣列，其中每個上選擇閘極在施加第二電壓時被定位，以感應在該第一和第二通道部分中的p型導電以電連接該第一通道部分到在該上半導體層中的相關聯的p型導電的 區域。
  17. 如申請專利範圍第12項之NAND快閃記憶體單元陣列，其中每個n型導電區域電連接到第一導電線，並且其中每個p型導電連接區域電連接到第二導電線。
  18. 如申請專利範圍第17項之NAND快閃記憶體單元陣列，其中該第一導電線包括用於傳送數據位元到或從一或多個半導體串體的位線，並且其中該第二導電線包括用於傳送正電壓到一或多個半導體串體的體線。
  19. 一種用於從多個NAND快閃串讀取定址記憶體單元電晶體的方法，每個串包括垂直通道串體，其中多個串聯連接的電晶體在基板源極線區域和上半導體層之間形成，該多個串聯連接的電晶體包括上選擇閘極電晶體，下選擇閘極電晶體，和該上和下選擇閘極電晶體之間形成的多個記憶體單元電晶體，該方法包括：施加位線讀取電壓到位線導體，其通過形成在該上半導體層中的n型串汲極區域連接到選擇的快閃串，其中定址記憶體單元電晶體在該選擇的快閃串上被形成；施加體電壓到體線導體，其通過形成在該上半導體層中的p型串區域連接到該選擇的快閃串，其中該定址記憶體單元電晶體在該選擇的快閃串上被形成；且施加讀取閘極電壓到該定址記憶體單元電晶體，不然的話施加正閘極電壓到形成在該選擇的快閃串上的另一串聯連接的電晶體，從而讀取從該定址記憶體單元電晶體的值，其通過在該上半導體層中形成的該n型串汲極區域傳 送並在用於該選擇的快閃串的該上選擇閘極電晶體的控制下到該位線導體。
  20. 如申請專利範圍第19項之方法，其中施加該正閘極電壓到該另一串聯連接的電晶體包括施加該正閘極電壓到形成在該選擇的快閃串的上端的上選擇閘極來控制在該上半導體層中形成的水平串體區域的第一通道部分和在該選擇的快閃串中形成的垂直串體的第二通道部分。
  21. 一種用於擦除NAND快閃串的擦除方塊的方法，每個包括垂直通道串體，其中多個串聯連接的電晶體在基板源極線區域和上半導體層之間形成，該多個串聯連接的電晶體包括上選擇閘極電晶體，下選擇閘極電晶體，和該上和下選擇閘極電晶體之間形成的多個記憶體單元電晶體，該方法包括：施加大的正擦除電壓到體線導體，其通過形成在該上半導體層中的p型串區域連接到NAND快閃串的該擦除方塊，從而充電在NAND快閃串的該擦除方塊中的該垂直通道串體；施加更小的擦除閘極電壓到形成在NAND快閃串的該擦除方塊上的該多個串聯連接的電晶體；且浮動該基板源極線與一或多個位線導體，其通過形成在該上半導體層中的n型串汲極區域連接到NAND快閃串的該擦除方塊。
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