KR20120134869A - 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
기판 상에 하부 몰딩 막이 형성된다. 상기 하부 몰딩 막 상에 제1 수평 배선이 형성된다. 상기 제1 수평 배선 상에 상부 몰딩 막이 형성된다. 상기 상부 몰딩 막, 상기 제1 수평 배선 및 상기 하부 몰딩 막을 수직으로 관통하여 상기 기판과 연결되는 필라가 형성된다. 상기 필라는 하부(lower part) 및 상부(upper part)를 갖는다. 상기 하부(lower part)는 상기 제1 수평 배선과 동일 레벨에 위치하고 제1폭을 갖는다. 상기 상부(upper part)는 상기 제1 수평 배선보다 높은 레벨에 위치하고 상기 제1폭과 다른 제2폭을 갖는다.
Description
본 발명은 수직 적층된 다수의 메모리 셀들을 갖는 비-휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비-휘발성 메모리 소자의 크기를 축소하고 성능을 개선하기 위하여, 다수의 메모리 셀들을 기판 상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하려는 과제는, 저항 변화 체의 특성 저하를 방지할 수 있는 비 휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 다른 과제는, 저항 변화 체의 특성 저하를 방지할 수 있는 비 휘발성 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 비-휘발성 메모리 소자(non-volatile memory device)를 제공한다. 이 소자는 기판 상에 형성된 하부 몰딩 막을 포함한다. 상기 하부 몰딩 막 상에 제1 수평 배선이 형성된다. 상기 제1 수평 배선 상에 상부 몰딩 막이 형성된다. 상기 상부 몰딩 막, 상기 제1 수평 배선 및 상기 하부 몰딩 막을 수직으로 관통하여 상기 기판과 연결되는 필라가 제공된다. 상기 필라는 상기 제1 수평 배선과 동일 레벨에 위치하고 제1폭을 갖는 하부(lower part) 및 상기 제1 수평 배선보다 높은 레벨에 위치하고 상기 제1폭과 다른 제2폭을 갖는 상부(upper part)를 포함한다.
응용 실시 예에서, 상기 상부 몰딩 막 상에 제1 층간 절연 막이 형성될 수 있다. 상기 상부(upper part)는 상기 제1 층간 절연 막과 동일 레벨에 형성될 수 있다. 상기 하부 몰딩 막, 상기 상부 몰딩 막 및 상기 제1 수평 배선의 측벽들을 덮는 제2 층간 절연 막이 형성될 수 있다. 상기 제2 층간 절연 막은 상기 제1 층간 절연 막 상으로 연장될 수 있다.
다른 실시 예에서, 상기 상부(upper part)의 중심축 및 상기 하부(lower part)의 중심축은 서로 오-정렬될(misaligned) 수 있다. 상기 제2 폭은 상기 제1 폭보다 넓을 수 있다.
또 다른 실시 예에서, 상기 필라와 상기 제1 수평 배선 사이에 저항 변화 체가 형성될 수 있다. 상기 저항 변화 체는 상기 상부(upper part) 및 상기 하부(lower part)의 측벽들을 둘러쌀 수 있다.
또 다른 실시 예에서, 상기 필라는 전극 막 및 반응성 금속 막(reactive metal layer)을 포함할 수 있다. 상기 반응성 금속 막(reactive metal layer)은 상기 전극 막의 측벽을 둘러싸고 상기 저항 변화 체와 접촉될 수 있다.
또 다른 실시 예에서, 상기 필라는 상기 전극 막으로 둘러싸인 코어(core)를 더 포함할 수 있다.
또 다른 실시 예에서, 상기 제1 수평 배선들 및 상기 필라 사이에 다이오드 막이 형성될 수 있다. 상기 다이오드 막은 상기 상부(upper part) 및 상기 하부(lower part)의 측벽들을 둘러쌀 수 있다.
또 다른 실시 예에서, 상기 상부(upper part) 상에 도전성 패드(conductive pad)가 형성될 수 있다. 상기 도전성 패드 상에 제2 수평 배선이 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 비-휘발성 메모리 소자(non-volatile memory device)를 제공한다. 이 소자는 기판 상에 번갈아 적층된 다수의 몰딩 막들 및 다수의 제1 수평 배선들을 포함한다. 상기 몰딩 막들 상에 층간 절연 막이 형성된다. 상기 층간 절연 막, 상기 몰딩 막들 및 상기 제1 수평 배선들을 관통하며, 상부(upper part) 및 하부(lower part)를 갖는 필라(pillar)가 형성된다. 상기 상부에 접속된 제2 수평 배선이 형성된다. 상기 하부 및 상기 제1 수평 배선들 사이에 저항 변화 체가 형성된다. 상기 상부(upper part) 및 상기 하부(lower part)는 서로 비대칭 정렬된다. 상기 상부는 상기 하부에 연속된다(in continuity with). 상기 상부 및 상기 하부는 동일한 물질을 갖는다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 워드 라인들을 형성하는 동안 비트 홀 내에 희생 플러그가 보존될 수 있다. 상기 워드 라인들을 형성하는 공정은 몰딩 막들 사이의 희생 막들을 선택적으로 제거하기 위한 식각 공정을 포함할 수 있다. 또한, 상기 워드 라인들을 형성하는 공정은 고온 공정을 수반할 수 있다. 상기 고온 공정 및 상기 식각 공정이 완료된 후 상기 희생 플러그를 제거하여 상기 비트 홀이 노출될 수 있다. 상기 비트 홀 내에 저항 변화 체 및 비트 필라가 형성될 수 있다. 결과적으로, 상기 저항 변화 체는 상기 고온 공정 및 상기 식각 공정을 회피할 수 있다. 이에 따라, 우수한 전기적 특성을 갖는 비-휘발성 메모리 소자(non-volatile memory device)가 형성될 수 있다.
도 1 및 도 2는 본 발명 기술적 사상의 제1 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 3 및 도 4는 본 발명 기술적 사상의 제2 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 5 및 도 6은 본 발명 기술적 사상의 제3 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 7 및 도 8은 본 발명 기술적 사상의 제4 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 9 및 도 10은 본 발명 기술적 사상의 제5 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 11 및 도 12는 본 발명 기술적 사상의 제6 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 13 및 도 14는 본 발명 기술적 사상의 제7 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 15 및 도 16은 본 발명 기술적 사상의 제8 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 17 내지 도 42는 본 발명 기술적 사상의 제9 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)의 형성방법을 설명하기 위한 사시도들 및 단면도들이다.
도 43은 본 발명 기술적 사상의 제10 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 44는 본 발명 기술적 사상의 제11 실시 예에 따른 전자 장치의 시스템 블록도 이다.
도 3 및 도 4는 본 발명 기술적 사상의 제2 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 5 및 도 6은 본 발명 기술적 사상의 제3 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 7 및 도 8은 본 발명 기술적 사상의 제4 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 9 및 도 10은 본 발명 기술적 사상의 제5 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 11 및 도 12는 본 발명 기술적 사상의 제6 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 13 및 도 14는 본 발명 기술적 사상의 제7 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 15 및 도 16은 본 발명 기술적 사상의 제8 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 및 단면도이다.
도 17 내지 도 42는 본 발명 기술적 사상의 제9 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)의 형성방법을 설명하기 위한 사시도들 및 단면도들이다.
도 43은 본 발명 기술적 사상의 제10 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 44는 본 발명 기술적 사상의 제11 실시 예에 따른 전자 장치의 시스템 블록도 이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 제1 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 2는 도 1의 수직 절단면을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(11) 상을 덮는 버퍼 막(19)이 형성될 수 있다. 상기 버퍼 막(19) 상에 다수의 몰딩 막들(21, 22, 23, 24, 25) 및 다수의 워드 라인들(61, 62, 63, 64)이 번갈아 가며 반복적으로(alternately and repeatedly) 형성될 수 있다.
구체적으로, 상기 버퍼 막(19) 상에 제1 몰딩 막(21)이 형성될 수 있다. 상기 제1 몰딩 막(21) 상에 제1 워드 라인(61)이 형성될 수 있다. 상기 제1 워드 라인(61) 상에 제2 몰딩 막(22)이 형성될 수 있다. 상기 제2 몰딩 막(22) 상에 제2 워드 라인(62)이 형성될 수 있다. 상기 제2 워드 라인(62) 상에 제3 몰딩 막(23)이 형성될 수 있다. 상기 제3 몰딩 막(23) 상에 제3 워드 라인(63)이 형성될 수 있다. 상기 제3 워드 라인(63) 상에 제4 몰딩 막(24)이 형성될 수 있다. 상기 제4 몰딩 막(24) 상에 제4 워드 라인(64)이 형성될 수 있다. 상기 제4 워드 라인(64) 상에 제5 몰딩 막(25)이 형성될 수 있다.
상기 제5 몰딩 막(25) 상에 제1 층간 절연 막(45)이 형성될 수 있다. 상기 제1 층간 절연 막(45) 상에 제2 층간 절연 막(71, 72)이 형성될 수 있다. 상기 제2 층간 절연 막(71, 72)은 상기 몰딩 막들(21, 22, 23, 24, 25), 상기 워드 라인들(61, 62, 63, 64) 및 상기 제1 층간 절연 막(45)의 측벽들을 덮고 상기 제1 층간 절연 막(45) 상에 신장될 수 있다. 상기 제2 층간 절연 막(71, 72)은 차례로 적층된 질화 막(71) 및 산화 막(72)을 포함할 수 있다.
상기 제2 층간 절연 막(71, 72), 상기 제1 층간 절연 막(45), 상기 몰딩 막들(21, 22, 23, 24, 25) 및 상기 워드 라인들(61, 62, 63, 64)을 관통하는 저항 변화 체(75) 및 비트 필라(76, 77)가 형성될 수 있다.
상기 비트 필라(76, 77)는 반응성 금속 막(reactive metal layer; 76) 및 전극 막(77)을 포함할 수 있다. 상기 반응성 금속 막(76)은 상기 전극 막(77)의 측벽 및 바닥을 둘러싸도록 형성될 수 있다. 상기 저항 변화 체(75)는 상기 비트 필라(76, 77)의 측벽 및 바닥을 둘러싸도록 형성될 수 있다. 상기 반응성 금속 막(76)은 상기 저항 변화 체(75) 및 상기 전극 막(77) 사이에 형성될 수 있다. 상기 반응성 금속 막(76)은 상기 저항 변화 체(75) 및 상기 전극 막(77)에 접촉될 수 있다. 상기 비트 필라(76, 77)는 상부(upper part; 77U) 및 하부(lower part; 77L)로 구분될 수 있다.
상기 제2 층간 절연 막(71, 72) 상에 상기 상부(upper part; 77U)를 덮는 비트 패드(81)가 형성될 수 있다. 상기 제2 층간 절연 막(71, 72) 및 상기 비트 패드(81)를 덮는 상부 절연 막(83)이 형성될 수 있다. 상기 상부 절연 막(83)을 관통하여 상기 비트 패드(81)에 접촉된 비트 플러그(85)가 형성될 수 있다. 상기 상부 절연 막(83) 상에 상기 비트 플러그(85)에 접촉된 비트 라인(87)이 형성될 수 있다.
상기 상부(upper part; 77U)는 상기 제1 층간 절연 막(45) 및 상기 제2 층간 절연 막(71, 72)과 동일 레벨에 형성될 수 있다. 상기 상부(upper part; 77U)는 상기 제1 층간 절연 막(45) 및 상기 제2 층간 절연 막(71, 72)을 관통할 수 있다. 상기 하부(lower part; 77L)는 상기 몰딩 막들(21, 22, 23, 24, 25) 및 상기 워드 라인들(61, 62, 63, 64)을 관통할 수 있다. 상기 상부(upper part; 77U)는 상기 하부(lower part; 77L)에 연속될(in continuity with) 수 있다. 나아가서, 상기 상부(upper part; 77U) 및 상기 하부(lower part; 77L)는 일체형 구조를 보일 수 있다. 상기 상부(upper part; 77U) 및 상기 하부(lower part; 77L)는 동시에 형성된 동일 물질을 포함할 수 있다. 상기 저항 변화 체(75)는 상기 상부(upper part; 77U) 및 상기 하부(lower part; 77L)의 측벽들 및 바닥을 둘러싸도록 형성될 수 있다.
상기 상부(upper part; 77U) 및 상기 하부(lower part; 77L)는 서로 다른 수평 폭을 가질 수 있다. 상기 상부(upper part; 77U)는 상기 하부(lower part; 77L)보다 큰 수평 폭을 가질 수 있다. 상기 상부(upper part; 77U) 및 상기 하부(lower part; 77L)는 서로 비대칭 정렬될 수 있다. 상기 상부(upper part; 77U)는 상기 하부(lower part; 77L)에 대하여 정렬오차를 가질 수 있다. 상기 상부(upper part; 77U)의 중심은 상기 하부(lower part; 77L)의 중심에서 어긋나게 형성될 수 있다. 즉, 상기 상부(upper part; 77U)의 중심축 및 상기 하부(lower part; 77L)의 중심축은 서로 오-정렬될(misaligned) 수 있다. 상기 상부(upper part; 77U)의 수직 측벽은 상기 하부(lower part; 77L)의 수직 측벽과 어긋나게 형성될 수 있다.
응용 실시 예에서, 상기 워드 라인들(61, 62, 63, 64)은 제1 수평 배선들로 지칭될 수 있으며, 상기 비트 라인(87)은 제2 수평 배선으로 지칭될 수 있고, 상기 비트 패드(81)는 도전성 패드(conductive pad)로 지칭될 수 있다. 이 경우에, 상기 제4 워드 라인(64)은 상부 배선에 해당될 수 있으며, 상에 제5 몰딩 막(25)은 상부 몰딩 막에 해당될 수 있다.
도 3은 본 발명 기술적 사상의 제2 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 4는 도 3의 수직 절단면을 보여주는 단면도이다. 도 3 및 도 4를 참조하면, 상부(upper part; 77U)의 중심은 하부(lower part; 77L)의 중심과 일치하도록 형성될 수 있다.
도 5는 본 발명 기술적 사상의 제3 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 6은 도 5의 수직 절단면을 보여주는 단면도이다. 도 5 및 도 6을 참조하면, 상부(upper part; 77U)의 중심은 하부(lower part; 77L)의 중심에서 어긋나게 형성될 수 있다. 상기 상부(upper part; 77U)의 수직 측벽은 상기 하부(lower part; 77L)의 수직 측벽과 어긋나게 형성될 수 있다. 이 경우에, 제1 층간 절연 막(45)은 상기 하부(lower part; 77L)의 상부표면을 부분적으로 덮을 수 있다.
도 7은 본 발명 기술적 사상의 제4 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 8은 도 7의 수직 절단면을 보여주는 단면도이다.
도 7 및 도 8을 참조하면, 비트 필라(76, 77) 및 워드 라인들(61, 62, 63, 64) 사이에 다이오드 막(74)이 형성될 수 있다. 예를 들면, 상기 다이오드 막(74)은 저항 변화 체(75) 및 상기 워드 라인들(61, 62, 63, 64) 사이에 개재될 수 있다. 상기 다이오드 막(74)은 상부(upper part; 77U) 및 하부(lower part; 77L)의 측벽을 둘러쌀 수 있다. 이 경우에, 상기 저항 변화 체(75)는 상기 다이오드 막(74) 및 상기 비트 필라(76, 77) 사이에 개재될 수 있다. 상기 다이오드 막(74)은 TiO, NiO, HfO, AlO, ZrO,ZnO, TaO, NbO, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 다이오드 막(74)은 상기 저항 변화 체(75) 및 상기 비트 필라(76, 77) 사이에 개재될 수 있다. 이 경우에, 상기 다이오드 막(74)은 금속 실리사이드, TiO, NiO, HfO, AlO, ZrO,ZnO, TaO, NbO, 또는 이들의 조합을 포함할 수 있다.
도 9는 본 발명 기술적 사상의 제5 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 10은 도 9의 수직 절단면을 보여주는 단면도이다.
도 9 및 도 10을 참조하면, 몰딩 막들(21R, 22R, 23R, 24R, 25R)은 워드 라인들(61, 62, 63, 64)의 측벽들에 대하여 상대적으로 리세스될(recessed) 수 있다. 즉, 상기 워드 라인들(61, 62, 63, 64)은 상기 몰딩 막들(21R, 22R, 23R, 24R, 25R)의 측벽들 보다 수평 돌출될 수 있다. 이 경우에, 다이오드 막(74) 및 저항 변화 체(75)는 상기 워드 라인들(61, 62, 63, 64)의 상부표면들 및 하부표면들을 부분적으로 덮을 수 있다.
도 11은 본 발명 기술적 사상의 제6 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 12는 도 11의 수직 절단면을 보여주는 단면도이다. 도 11 및 도 12를 참조하면, 워드 라인들(61R, 62R, 63R, 64R)은 몰딩 막들(21, 22, 23, 24, 25)의 측벽들에 대하여 상대적으로 리세스될(recessed) 수 있다. 즉, 상기 몰딩 막들(21, 22, 23, 24, 25)은 상기 워드 라인들(61R, 62R, 63R, 64R)의 측벽들 보다 수평 돌출될 수 있다.
도 13은 본 발명 기술적 사상의 제7 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 14는 도 13의 수직 절단면을 보여주는 단면도이다. 도 13 및 도 14를 참조하면, 상부(upper part; 77U)는 비트 플러그(85)에 접촉될 수 있다. 이 경우에, 상기 상부(upper part; 77U)는 비트 패드의 역할을 수행할 수 있다.
도 15는 본 발명 기술적 사상의 제8 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)를 설명하기 위한 사시도 이고, 도 16은 도 15의 수직 절단면을 보여주는 단면도이다.
도 15 및 도 16을 참조하면, 비트 필라(76, 77, 79)는 반응성 금속 막(reactive metal layer; 76), 전극 막(77) 및 코어(core; 79)를 포함할 수 있다. 상기 전극 막(77)은 상기 코어(79)의 측벽 및 바닥을 둘러쌀 수 있다. 상기 코어(79)는 매립 특성이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 코어(79)는 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 코어(79)는 금속과 같은 도전성 물질을 포함할 수 있다.
도 17 내지 도 42는 본 발명 기술적 사상의 제9 실시 예에 따른 비-휘발성 메모리 소자(non-volatile memory device)의 형성방법을 설명하기 위한 사시도들 및 단면도들이다.
도 17 및 도 18을 참조하면, 반도체 기판(11) 상에 버퍼 막(19)이 형성될 수 있다. 상기 버퍼 막(19)은 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의한 실리콘 산화 막일 수 있다. 상기 버퍼 막(19) 상에 다수의 몰딩 막들(21, 22, 23, 24, 25) 및 다수의 희생 막들(31, 32, 33, 34)이 번갈아 가며 반복적으로(alternately and repeatedly) 형성될 수 있다. 상기 희생 막들(31, 32, 33, 34)은 상기 몰딩 막들(21, 22, 23, 24, 25)에 대하여 식각 선택 비를 갖는 물질 막일 수 있다. 예를 들면, 상기 몰딩 막들(21, 22, 23, 24, 25)은 실리콘 산화 막과 같은 산화 막일 수 있다. 이 경우에, 상기 희생 막들(31, 32, 33, 34)은 실리콘 질화 막일 수 있다.
구체적으로, 화학 기상 증착(chemical vapor deposition; CVD) 방법을 사용하여 상기 버퍼 막(19) 상에 제1 몰딩 막(21)이 형성될 수 있다. 상기 제1 몰딩 막(21) 상에 제1 희생 막(31)이 형성될 수 있다. 상기 제1 희생 막(31) 상에 제2 몰딩 막(22)이 형성될 수 있다. 상기 제2 몰딩 막(22) 상에 제2 희생 막(32)이 형성될 수 있다. 상기 제2 희생 막(32) 상에 제3 몰딩 막(23)이 형성될 수 있다. 상기 제3 몰딩 막(23) 상에 제3 희생 막(33)이 형성될 수 있다. 상기 제3 희생 막(33) 상에 제4 몰딩 막(24)이 형성될 수 있다. 상기 제4 몰딩 막(24) 상에 제4 희생 막(34)이 형성될 수 있다. 상기 제4 희생 막(34) 상에 제5 몰딩 막(25)이 형성될 수 있다.
도 19 및 도 20을 참조하면, 상기 몰딩 막들(21, 22, 23, 24, 25) 및 상기 희생 막들(31, 32, 33, 34)을 관통하는 비트 홀(41H)이 형성될 수 있다. 상기 비트 홀(41H)은 여러 개 형성될 수 있으며, 상기 비트 홀(41H)은 행 및 열 방향으로 2차원 배열될 수 있다. 상기 비트 홀(41H)은 상기 반도체 기판(11)의 표면에 대하여 수직할 수 있다. 상기 비트 홀(41H)은 상부의 폭이 하부보다 큰 역사다리 꼴과 같이 다양한 모양으로 형성될 수 있으나, 이하에서는, 간략한 설명을 위하여 상부와 하부의 폭이 동일한 경우를 상정하여 설명하기로 한다.
도 21 및 도 22를 참조하면, 상기 비트 홀(41H) 내에 희생 플러그(42, 43)가 형성될 수 있다. 상기 희생 플러그(42, 43)는 제1 희생 플러그(42) 및 제2 희생 플러그(43)를 포함할 수 있다. 상기 제1 희생 플러그(42)는 상기 제2 희생 플러그(43)의 측벽 및 바닥을 감쌀 수 있다. 상기 희생 플러그(42, 43)는 박막 형성 공정 및 화학 기계적 연마(chemical mechanical polishing; CMP)공정을 사용하여 형성될 수 있다.
상기 희생 플러그(42, 43)는 상기 몰딩 막들(21, 22, 23, 24, 25)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 희생 플러그(42)는 상기 희생 막들(31, 32, 33, 34)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 희생 플러그(43)는 실리콘 질화 막일 수 있으며, 상기 제1 희생 플러그(42)는 실리콘 산화 막일 수 있다. 상기 제1 희생 플러그(42)는 상기 제2 희생 플러그(43)보다 얇은 두께를 갖도록 형성될 수 있다. 상기 제2 희생 플러그(43)는 상기 비트 홀(41H)을 완전히 채울 수 있다.
도 23 및 도 24를 참조하면, 상기 희생 플러그(42, 43)를 갖는 상기 반도체 기판(11) 상에 제1 층간 절연 막(45)이 형성될 수 있다. 상기 제1 층간 절연 막(45)은 상기 제5 몰딩 막(25) 및 상기 희생 플러그(42, 43)를 덮을 수 있다. 상기 제1 층간 절연 막(45)은 상기 희생 막들(31, 32, 33, 34)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 층간 절연 막(45)은 실리콘 산화 막일 수 있다.
도 25 및 도 26을 참조하면, 상기 제1 층간 절연 막(45), 상기 몰딩 막들(21, 22, 23, 24, 25), 상기 희생 막들(31, 32, 33, 34) 및 상기 버퍼 막(19)을 패터닝하여 제1 그루브(48G)를 형성할 수 있다. 상기 제1 그루브(48G)는 서로 평행하게 여러 개 형성될 수 있다. 상기 제1 그루브(48G)의 측벽들에 상기 희생 막들(31, 32, 33, 34)이 노출될 수 있다. 상기 제1 층간 절연 막(45)은 상기 희생 플러그(42, 43)를 덮을 수 있다.
도 27 및 도 28을 참조하면, 상기 희생 막들(31, 32, 33, 34)을 제거하여 슬릿들(slits; 31G, 32G, 33G, 34G)이 형성될 수 있다. 상기 슬릿들(31G, 32G, 33G, 34G)은 등방성 식각 공정과 같은 풀백(pull-back) 공정에 의하여 상기 몰딩 막들(21, 22, 23, 24, 25) 사이에 형성될 수 있다. 상기 슬릿들(31G, 32G, 33G, 34G) 내에 상기 제1 희생 플러그(42)가 노출될 수 있다.
도 29 및 도 30을 참조하면, 상기 슬릿들(31G, 32G, 33G, 34G) 및 상기 제1 그루브(48G) 내에 워드 도전 막(60L)이 형성될 수 있다. 상기 워드 도전 막(60L)은 Ru, W, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, 또는 Zr을 포함할 수 있다. 상기 워드 도전 막(60L)은 상기 슬릿들(31G, 32G, 33G, 34G)을 완전히 채울 수 있다. 상기 워드 도전 막(60L)은 상기 제1 그루브(48G)의 측벽을 덮을 수 있다.
다른 실시 예에서, 상기 워드 도전 막(60L)은 폴리실리콘을 포함할 수 있다.
도 31 및 도 32를 참조하면, 상기 워드 도전 막(60L)을 부분적으로 제거하여 상기 슬릿들(31G, 32G, 33G, 34G) 내에 워드 라인들(61, 62, 63, 64)이 형성될 수 있다. 상기 워드 도전 막(60L)의 제거에는 트리밍(trimming) 공정이 적용될 수 있다. 그 결과, 상기 제1 그루브(48G)의 측벽들에 상기 워드 라인들(61, 62, 63, 64) 및 상기 몰딩 막들(21, 22, 23, 24, 25)이 노출될 수 있다.
도 33 및 도 34를 참조하면, 상기 제1 그루브(48G)를 완전히 채우고 상기 제1 층간 절연 막(45) 상을 덮는 제2 층간 절연 막(71, 72)이 형성될 수 있다. 상기 제2 층간 절연 막(71, 72)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막을 포함할 수 있다. 예를 들면, 상기 제2 층간 절연 막(71, 72)은 차례로 적층된 질화 막(71) 및 산화 막(72)을 포함할 수 있다. 상기 제2 층간 절연 막(71, 72)의 상부표면은 평탄화될 수 있다.
도 35 및 도 36을 참조하면, 상기 제2 층간 절연 막(71, 72) 및 상기 제1 층간 절연 막(45)을 패터닝하여 상기 희생 플러그(42, 43)를 노출하는 비트 개구부(73H)가 형성될 수 있다. 상기 제2 층간 절연 막(71, 72) 및 상기 제1 층간 절연 막(45)의 패터닝에는 사진 공정 및 이방성 식각 공정이 적용될 수 있다. 이 경우에, 상기 비트 개구부(73H)는 정렬오차(SK)가 발생될 수 있다. 예를 들면, 상기 비트 개구부(73H)의 중심축은 상기 희생 플러그(42, 43)의 중심축에서 상기 정렬오차(SK)에 해당하는 거리만큼 빗나갈 수 있다.
도 37 및 도 38을 참조하면, 상기 희생 플러그(42, 43)를 제거하여 상기 비트 홀(41H)이 노출될 수 있다. 상술한 바와 같이, 상기 정렬오차(SK)에 기인하여 상기 비트 개구부(73H)의 중심축은 상기 비트 홀(41H)의 중심축에서 어긋나게 형성될 수 있다. 즉, 상기 비트 개구부(73H) 및 상기 비트 홀(41H)은 오-정렬될(misaligned) 수 있다. 상기 비트 홀(41H)의 측벽들에 상기 워드 라인들(61, 62, 63, 64) 및 상기 몰딩 막들(21, 22, 23, 24, 25)이 노출될 수 있다.
도 39 및 도 40을 참조하면, 상기 비트 홀(41H) 및 상기 비트 개구부(73H) 내에 저항 변화 체(75) 및 비트 필라(76, 77)가 형성될 수 있다. 상기 비트 필라(76, 77)는 반응성 금속 막(reactive metal layer; 76) 및 전극 막(77)을 포함할 수 있다. 상기 반응성 금속 막(76)은 상기 전극 막(77)의 측벽 및 바닥을 둘러싸도록 형성될 수 있다. 상기 저항 변화 체(75)는 상기 비트 필라(76, 77)의 측벽 및 바닥을 둘러싸도록 형성될 수 있다. 상기 반응성 금속 막(76)은 상기 저항 변화 체(75) 및 상기 전극 막(77) 사이에 형성될 수 있다. 상기 반응성 금속 막(76)은 상기 저항 변화 체(75)에 접촉될 수 있다. 상기 비트 필라(76, 77)는 상부(upper part; 77U) 및 하부(lower part; 77L)로 구분될 수 있다. 상기 상부(upper part; 77U)는 상기 비트 개구부(73H)에 대응될 수 있으며, 상기 하부(lower part; 77L)는 상기 비트 홀(41H)에 대응될 수 있다.
상기 저항 변화 체(75)는 TiO 막, TaO 막, NiO 막, ZrO 막, HfO 막, 또는 이들의 조합 막과 같은 전이 금속 산화물(transition metal oxide; TMO)을 포함할 수 있다. 상기 반응성 금속 막(76)은 Ti, Ta, Hf, Zr, 또는 이들의 조합을 포함할 수 있다. 상기 전극 막(77)은 Ru, W, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, Zr, 또는 이들의 조합을 포함할 수 있다.
도 41 및 도 42를 참조하면, 상기 제2 층간 절연 막(71, 72) 상에 상기 상부(upper part; 77U)를 덮는 비트 패드(81)가 형성될 수 있다. 상기 비트 패드(81)는 금속 막과 같은 도전성 물질 막으로 형성될 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 비트 패드(81)를 갖는 상기 반도체 기판(11) 상에 상부 절연 막(83)이 형성될 수 있다. 상기 상부 절연 막(83)을 관통하여 상기 비트 패드(81)에 접촉된 비트 플러그(85)가 형성될 수 있다. 상기 상부 절연 막(83) 상에 상기 비트 플러그(85)에 접촉된 비트 라인(87)이 형성될 수 있다.
한편, 상기 저항 변화 체(75)는 전기적인 신호의 인가에 의하여 높은 저항(high resistivity)의 갖게 하거나 낮은 저항(low resistivity)을 갖게 할 수 있다. 예를 들면, 상기 저항 변화 체(75)가 TiO 막, TaO 막, NiO 막, ZrO 막, 또는 HfO 막과 같은 전이 금속 산화 막(transition metal oxide; TMO)일 경우, 상기 저항 변화 체(75)는 리셋(reset) 상태에서 높은 저항(high resistivity)을 보일 수 있다. 상기 저항 변화 체(75)에 쓰기 전류가 흐르는 경우, 상기 저항 변화 체(75) 내부에 전류가 흐를 수 있는 통로가 생성되어 낮은 저항(low resistivity)을 보일 수 있다. 상기 저항 변화 체(75)에 상기 쓰기 전류보다 낮은 읽기 전류가 흐르는 경우, 상기 저항 변화 체(75)는 계속하여 낮은 저항(low resistivity)을 보일 수 있다. 상기 저항 변화 체(75)에 상기 쓰기 전류보다 높은 리셋(reset) 전류가 흐르는 경우, 상기 저항 변화 체(75)는 높은 저항(high resistivity)을 보일 수 있다.
본 발명의 실시 예들에 따르면, 상기 워드 라인들(61, 62, 63, 64)을 형성하는 동안 상기 비트 홀(41H) 내에 상기 희생 플러그(42, 43)가 보존될 수 있다. 상기 워드 라인들(61, 62, 63, 64)을 형성하는 공정은 상기 희생 막들(31, 32, 33, 34)을 제거하기 위한 식각 공정을 포함할 수 있다. 또한, 상기 워드 라인들(61, 62, 63, 64)을 형성하는 공정은 고온 공정을 수반할 수 있다. 결과적으로, 상기 저항 변화 체(75)는 상기 고온 공정 및 상기 식각 공정을 회피할 수 있다. 이에 따라, 우수한 전기적 특성을 갖는 비-휘발성 메모리 소자(non-volatile memory device)를 형성할 수 있다.
도 43은 본 발명 기술적 사상의 제10 실시 예에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1011)와 같은 데이터 저장장치일 수 있다.
도 43을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 1011)는 인터페이스(1013), 제어기(controller; 1015), 비-휘발성 메모리(non-volatile memory; 1018), 및 버퍼 메모리(buffer memory; 1019)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1011)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1011)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열/소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1011)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(1015)는 상기 인터페이스(1013)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1015)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(1015)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1011)의 데이터 저장용량은 상기 비-휘발성 메모리(1018)에 대응할 수 있다. 상기 버퍼 메모리(1019)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1013)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1013)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)를 경유하여 상기 인터페이스(1013)에 접속될 수 있다. 상기 비-휘발성 메모리(1018)는 상기 인터페이스(1013)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(1011)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1018)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1019)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1019)는 상기 비-휘발성 메모리(1018)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1013)의 데이터 처리속도는 상기 비-휘발성 메모리(1018)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1019)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1013)를 통하여 수신된 데이터는, 상기 제어기(1015)를 경유하여 상기 버퍼 메모리(1019)에 임시 저장된 후, 상기 비-휘발성 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1018)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1018)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1019)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1019)는 상기 솔리드 스테이트 디스크(1011)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1018)는 도 1 내지 도 42를 참조하여 설명한 것과 유사한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1018)는 상기 저항 변화 체(75), 상기 워드 라인들(61, 62, 63, 64) 및 상기 비트 필라(76, 77)를 포함할 수 있다. 상기 저항 변화 체(75)는 상기 비트 필라(76, 77), 상기 비트 라인(87) 및 상기 접속 터미널(T)를 경유하여 상기 제어기(controller; 1015)에 전기적으로 접속될 수 있다. 상기 저항 변화 체(75)는 종래에 비하여 현저히 우수한 전기적 특성을 갖는다. 이에 따라, 우수한 전기적 특성을 갖는 솔리드 스테이트 디스크(SSD; 1011)를 구현할 수 있다.
도 44는 본 발명 기술적 사상의 제11 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 44를 참조하면, 도 1 내지 도 22를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 42를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120) 또는 상기 기능 유닛(2140)은 상기 저항 변화 체(75), 상기 워드 라인들(61, 62, 63, 64) 및 상기 비트 필라(76, 77)를 포함할 수 있다. 상기 저항 변화 체(75)를 갖는 상기 전자 시스템(2100)은 종래에 비하여 현저히 우수한 전기적 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 반도체 기판 19: 버퍼 막
21, 22, 23, 24, 25: 몰딩 막 31, 32, 33, 34: 희생 막
41H: 비트 홀 42, 43: 희생 플러그
48G: 그루브 31G, 32G, 33G, 34G: 슬릿들(slits)
60L: 워드 도전 막 SK: 정렬오차
45, 71, 72: 층간 절연 막 61, 62, 63, 64: 워드 라인
73H: 비트 개구부 74: 다이오드 막
75: 저항 변화 체
76: 반응성 금속 막(reactive metal layer)
77: 전극 막
77U: 상부(upper part) 77L: 하부(lower part)
79: 코어(core) 81: 비트 패드
83: 상부 절연 막 85: 비트 플러그
87: 비트 라인
1002: 호스트 1011: 솔리드 스테이트 디스크
1013: 인터페이스 1015: 제어기
1018: 비-휘발성 메모리 1019: 버퍼 메모리
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
21, 22, 23, 24, 25: 몰딩 막 31, 32, 33, 34: 희생 막
41H: 비트 홀 42, 43: 희생 플러그
48G: 그루브 31G, 32G, 33G, 34G: 슬릿들(slits)
60L: 워드 도전 막 SK: 정렬오차
45, 71, 72: 층간 절연 막 61, 62, 63, 64: 워드 라인
73H: 비트 개구부 74: 다이오드 막
75: 저항 변화 체
76: 반응성 금속 막(reactive metal layer)
77: 전극 막
77U: 상부(upper part) 77L: 하부(lower part)
79: 코어(core) 81: 비트 패드
83: 상부 절연 막 85: 비트 플러그
87: 비트 라인
1002: 호스트 1011: 솔리드 스테이트 디스크
1013: 인터페이스 1015: 제어기
1018: 비-휘발성 메모리 1019: 버퍼 메모리
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (10)
- 기판 상의 하부 몰딩 막;
상기 하부 몰딩 막 상의 제1 수평 배선;
상기 제1 수평 배선 상의 상부 몰딩 막; 및
상기 상부 몰딩 막, 상기 제1 수평 배선 및 상기 하부 몰딩 막을 수직으로 관통하여 상기 기판과 연결되는 필라를 포함하고,
상기 필라는 상기 제1 수평 배선과 동일 레벨에 위치하고 제1폭을 갖는 하부(lower part) 및 상기 제1 수평 배선보다 높은 레벨에 위치하고 상기 제1폭과 다른 제2폭을 갖는 상부(upper part)를 포함하는 비-휘발성 메모리 소자(non-volatile memory device). - 제1 항에 있어서,
상기 상부 몰딩 막 상에 형성된 제1 층간 절연 막을 더 포함하는 비-휘발성 메모리 소자(non-volatile memory device). - 제2 항에 있어서,
상기 상부(upper part)는 상기 제1 층간 절연 막과 동일 레벨에 형성된 비-휘발성 메모리 소자(non-volatile memory device). - 제2 항에 있어서,
상기 하부 몰딩 막, 상기 상부 몰딩 막 및 상기 제1 수평 배선의 측벽들을 덮는 제2 층간 절연 막을 더 포함하는 비-휘발성 메모리 소자(non-volatile memory device). - 제4 항에 있어서,
상기 제2 층간 절연 막은 상기 제1 층간 절연 막 상으로 연장하는 비-휘발성 메모리 소자(non-volatile memory device). - 제1 항에 있어서,
상기 상부(upper part)의 중심축 및 상기 하부(lower part)의 중심축은 서로 오-정렬된(misaligned) 비-휘발성 메모리 소자(non-volatile memory device). - 제1 항에 있어서,
상기 제2 폭은 상기 제1 폭보다 넓은 비-휘발성 메모리 소자(non-volatile memory device). - 제1 항에 있어서,
상기 필라와 상기 제1 수평 배선 사이의 저항 변화 체를 더 포함하는 비-휘발성 메모리 소자(non-volatile memory device). - 제8 항에 있어서,
상기 저항 변화 체는 상기 상부(upper part) 및 상기 하부(lower part)의 측벽들을 둘러싸는 비-휘발성 메모리 소자(non-volatile memory device). - 기판 상에 번갈아 적층된 다수의 몰딩 막들 및 다수의 제1 수평 배선들;
상기 몰딩 막들 상의 층간 절연 막;
상기 층간 절연 막, 상기 몰딩 막들 및 상기 제1 수평 배선들을 관통하며, 상부(upper part) 및 하부(lower part)를 갖는 필라(pillar);
상기 상부에 접속된 제2 수평 배선; 및
상기 하부 및 상기 제1 수평 배선들 사이의 저항 변화 체를 포함하되,
상기 상부(upper part) 및 상기 하부(lower part)는 서로 비대칭 정렬되고, 상기 상부는 상기 하부에 연속되며(in continuity with), 상기 상부 및 상기 하부는 동일한 물질을 갖는 비-휘발성 메모리 소자(non-volatile memory device).
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| JP2008277543A (ja) | 2007-04-27 | 2008-11-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009016400A (ja) * | 2007-06-29 | 2009-01-22 | Toshiba Corp | 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法 |
| JP5390918B2 (ja) | 2009-04-14 | 2014-01-15 | シャープ株式会社 | 不揮発性半導体記憶装置とその製造方法 |
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2012
- 2012-06-04 US US13/487,570 patent/US8884262B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
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