KR20120022676A - 메모리 스트링에 다이오드를 갖춘 3ｄ 어레이의 메모리 구조 - Google Patents

메모리 스트링에 다이오드를 갖춘 3ｄ 어레이의 메모리 구조 Download PDF

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Abstract

3차원 메모리 소자는 디코딩 회로를 통해 센스 증폭기로 연결될 수 있는 스트링으로 배열되는, 절연 물질에 의해 분리되는 전도 물질의 복수의 스트립 형태로, 복수의 리지-형 스택을 포함한다. 다이오드는 스트링의 공통 소스 선택 단부의 스트링 선택에서 비트라인 구조에 연결된다. 전도 물질의 스트립은 리지-형 스택의 측부 상에 측부 표면을 갖는다. 로우 디코더에 연결될 수 있는 워드라인으로 배열되는 복수의 전도 라인은 복수의 리지-형 스택에 걸쳐 직교하여 연장된다. 메모리 요소는 전도 라인 및 스택 상의 전도 스트립의 측부 표면 사이의 교차점에서 인터페이스 영역의 다층 어레이에 놓인다.

Description

메모리 스트링에 다이오드를 갖춘 3Ｄ 어레이의 메모리 구조 {MEMORY ARCHITECTURE OF 3D ARRAY WITH DIODE IN MEMORY STRING}
관련 출원에 대한 상호 참조
본 출원은 2010년 9월 1일자 미국특허가출원 제61/379,297호에 기초하여 우선권을 주장하며, 그 내용은 본 발명에서 참고자료로 포함된다.
본 발명은 고밀도 메모리 소자에 관한 것으로서, 특히, 3차원 어레이를 제공하도록 복수의 메모리 셀 평면이 배열되는 메모리 소자에 관한 것이다.
집적 회로 내 소자들의 CD(Critical Dimension)가 공통 메모리 셀 기술의 임계치로 수렴함에 따라, 설계자들은 메모리 셀들의 복수의 평면을 적층시켜서 더 우수한 기억 용량을 달성하고 비트당 비용을 절감하는 기술을 찾고자 노력하고 있다. 예를 들어, 전하 트래핑 메모리 기술에 박막 트랜지스터 기술을 적용할 수 있고, 이와 관련하여, Lai 외, "A Multi_Layer Stackable Thin Film Transistor (TFT) NAND Type Flash Memory", IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006과, Jung 외, "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node", IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006를 참조할 수 있다.
또한, 안티-퓨즈 메모리용으로 교차점(cross-point) 어레이 기술이 적용되고 있고, 이와 관련하여, Johnson 외, "512-Mb PROM with a Three-Dimesional Array of Diode/Anti-fuse Memory Cells", IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003을 참조할 수 있다. Johnson 외의 논문에 기재된 설계에서, 복수층의 워드라인 및 비트라인이 제공되며, 메모리 요소들은 교차점에 놓인다. 메모리 요소들은 워드라인에 연결된 p+ 폴리실리콘 애노드와, 비트라인에 연결된 n-폴리실리콘 캐소드를 포함하며, 애노드 및 캐소드는 안티-퓨즈 물질에 의해 분리된다.
Lai와 Jung, 그리고 Johnson의 논문에 개시된 프로세스에서, 각각의 메모리층에 대해 여러개의 주요 리소그래피 단계들이 존재한다. 따라서, 소자 제작에 필요한 주요 리소그래피 단계들의 수가, 구현되는 층들의 수와 곱하여진다. 따라서, 3D 어레이를 이용하여 고밀도의 장점을 얻을 수 있지만, 제작 비용이 높아 기술 이용에 제한이 있다.
전하 트래핑 메모리 기술에 수직 NAND 셀을 제공하는 다른 구조가, Tanaka 외, "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Falsh Memory", 2007 Symposium on VLSI Technology Digest of Techncial Papers; 12-14 June 2007, pages 14-15에 개시되어 있다. Tanaka의 논문에 개시된 구조는 NAND 게이트와 같이 작동하는 수직 채널을 갖는 멀티-게이트 전계 효과 트랜지스터 구조를 포함하며, 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 SONOS 전하 트래핑 기술을 이용하여 각각의 게이트/수직 채널 인터페이스에서 기억 사이트를 생성한다. 이러한 메모리 구조는 멀티-게이트 셀에 대한 수직 채널로 배열되는 반도체 물질의 필라(pillar)를 기반으로 하며, 기판에 인접하여 하부 선택 게이트가, 상부에 상부 선택 게이트가 존재한다. 필라와 상호작용하는 평면형 전극층을 이용하여 복수의 수평 제어 게이트가 형성된다. 제어 게이트용으로 사용되는 평면형 전극층은 중요 리소그래피를 필요로하지 않으며, 따라서 비용이 절감된다. 그러나, 많은 주요 리소그래피 단계들이 각각의 수직 셀에 대해 요구된다. 또한, 사용되고 있는 수직 채널의 전도도, 프로그램 및 소거 프로세스와 같은 인자들에 의해 결정되는, 이러한 방식으로 층상화될 수 있는 제어 게이트의 수에 제한이 있다.
신뢰가능한 초소형 메모리 요소를 포함하는 저렴한 제작 비용의 3차원 집적 회로 메모리를 위한 구조를 제공하는 것이 바람직하다.
본 발명의 일 형태는 집적 회로 기판과, 반도체 물질 스트립의 복수의 스택과, 복수의 워드라인과, 메모리 요소와, 다이오드를 포함하는 메모리 소자다. 반도체 물질 스트립의 복수의 스택은 집적 회로 기판으로부터 연장된다. 복수의 스택은 리지-형태로서, 절연 물질에 의해 복수의 평면 위치 중 서로 다른 평면 위치로 분리되는 적어도 2개의 반도체 물질 스트립을 포함한다. 상기 복수의 워드라인은 상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 가지며, 상기 복수의 워드라인과 상기 복수의 스택의 표면들 간의 교차점에서 인터페이스 영역의 3차원 어레이가 구축된다. 인터페이스 영역의 메모리 요소는 상기 복수의 반도체 물질 스트립 및 상기 복수의 워드라인을 통해 액세스가능한 메모리 셀의 3차원 어레이를 구축한다. 상기 메모리 셀은 비트라인 구조와 소스 라인 사이에 스트링으로 배열된다. 다이오드는 상기 소스 라인과 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에서, 스트링에 연결된다.
일부 실시예에서, 상기 스트링이 NAND 스트링이다.
일부 실시예에서, 상기 비트라인 구조의 특정 비트라인, 상기 소스 라인의 특정 소스 라인, 그리고, 상기 복수의 워드라인의 특정 워드라인의 조합된 선택이, 메모리 셀의 3차원 어레이의 특정 메모리 셀을 식별한다.
일부 실시예에서, 상기 다이오드는, 비트라인 구조와 메모리 셀의 스트링 사이에서 스트링에 연결된다.
일부 실시예에서, 상기 다이오드는, 소스 라인과 메모리 셀의 스트링 사이에서 스트링에 연결된다.
일부 실시예는 스트링 선택 라인과 접지 선택 라인을 포함한다. 스트링 선택 라인은, 상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 가지며, 상기 스트링 선택 라인과 상기 복수의 스택의 표면 사이의 교차점에서 스트링 선택 소자가 구축된다. 상기 접지 선택 라인은 상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 가지며, 상기 접지 선택 라인과 상기 복수의 스택의 표면들 사이의 교차점에서 접지 선택 소자가 구축된다.
일부 실시예에서, 상기 스트링 선택 소자와 상기 비트라인 구조 사이에서 다이오드가 연결된다. 일부 실시예에서, 상기 접지 선택 소자와 상기 소스 라인 사이에서 다이오드가 연결된다.
일부 실시예에서, 상기 인터페이스 영역의 전하 트래핑 구조는 터널링층, 전하 트래핑층, 및 차단층을 각각 포함한다.
일부 실시예에서, 상기 반도체 스트립은 n-타입 실리콘을 포함하고, 상기 다이오드는 상기 스트립에 p-타입 영역을 포함한다. 일부 실시예에서, 상기 반도체 스트립은 n-타입 실리콘을 포함하고 상기 다이오드는 상기 스트립과 접촉하는 p-타입 플러그를 포함한다.
일부 실시예는 상기 메모리 셀의 프로그래밍 중 메모리 셀의 선택되지 않은 스트링의 다이오드를 역방향 바이어스시키는 로직을 포함한다.
본 발명의 일 형태는 집적 회로 기판과, 상기 집적 회로 기판 상의 메모리 셀의 3차원 어레이를 포함하는 메모리 소자다. 상기 3차원 어레이는 메모리 셀의 NAND 스트링의 스택과, 소스 라인과 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에서, 스트링에 연결되는 다이오드를 포함한다.
일부 실시예에서, 상기 비트라인 구조의 특정 비트라인, 상기 소스 라인의 특정 소스 라인, 그리고, 상기 복수의 워드라인의 특정 워드라인의 조합된 선택이, 메모리 셀의 3차원 어레이의 특정 메모리 셀을 식별한다.
일부 실시예에서, 상기 다이오드는, 비트라인 구조와 메모리 셀의 스트링 사이에서 스트링에 연결된다. 일부 실시예에서, 상기 다이오드는, 소스 라인과 메모리 셀의 스트링 사이에서 스트링에 연결된다.
일부 실시예는 메모리 셀의 스트링과 비트라인 구조 사이에 스트링 선택 소자와, 메모리 셀의 스트링과 소스 라인 사이에 접지 선택 소자를 포함한다.
일부 실시예에서, 상기 스트링 선택 소자와 상기 비트라인 구조 사이에서 다이오드가 연결된다. 일부 실시예에서, 상기 접지 선택 소자와 상기 소스 라인 사이에서 다이오드가 연결된다.
일부 실시예에서, 상기 인터페이스 영역의 전하 트래핑 구조는 터널링층, 전하 트래핑층, 및 차단층을 각각 포함한다.
본 발명의 일 형태는 3차원 NAND 플래시 메모리를 작동시키는 방법이다. 이 방법은, 소스 라인 구조 및 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에 다이오드가 놓이도록 스트링에 연결되는 다이오드를 갖는 3D NAND 플래시 메모리에 프로그램 바이어스 배열 시퀀스를 적용하는 단계를 포함한다.
선택되지 않은 스트링 중 하나 이상은 충전되고, 선택되지 않은 스트링은 프로그램 바이어스 배열에 의해 프로그래밍될 메모리 셀을 포함하지 않는다.
다양한 실시예에서, 충전은 비트라인 구조로부터 또는 소스 라인 구조로부터 이루어진다. 다양한 실시예에서, 충전은 다이오드를 통해 이루어질 수도 있고 다이오드를 통하지 않고 이루어질 수도 있다. 소스 라인 구조 및 비트라인 구조는 프로그램 바이어스 배열에 의해 프로그래밍될 하나 이상의 메모리 셀을 포함하는 선택된 스트링과 선택되지 않은 스트링으로부터 분리된다. 프로그램 바이어스 배열에 의해 프로그래밍될 하나 이상의 메모리 셀의 하나 이상의 워드라인을 통해, 선택되지 않은 스트링 및 선택된 스트링에 프로그램 전압이 인가된다.
메모리 요소는 대응하는 비트라인 구조와 공통 소스 라인 사이에 스트링으로 배열되고, 비트라인 구조와 공통 소스 라인 중 하나와 메모리 셀의 스트링 사이에서 각자의 스트링에 연결되는 다이오드를 포함한다. 제 1 선택 게이트(가령, SSL)이대응하는 비트라인 구조와 메모리 셀의 스트링 사이에 연결될 수 있고, 제 2 선택 게이트(가령, CSL)가 대응하는 공통 소스 라인과 메모리 셀들의 스트링 사이에 연결될 수 있다. 다이오드는 제 1 선택 게이트와 대응하는 비트라인 구조 사이에 연결될 수 있다. 다이오드는 제 2 선택 게이트와 대응하는 공통 소스 라인 사이에 연결될 수 있다.
3D 메모리 소자는 디코딩 회로를 통해 센스 증폭기에 연결될 수 있는 스트링으로 여기서 설명한 예에서 배열되는, 절연 물질에 의해 분리되는 반도체 물질의 복수의 스트립 형태로, 복수의 리지-형 스택을 포함한다. 반도체 물질의 스트립은 리지-형 스택의 측부 상에 측부 표면을 갖는다. 로우 디코더에 연결될 수 있는 워드라인으로 여기서 설명되는, 본 예에서 배열되는 복수의 전도 라인은 복수의 리지-형 스택에 걸쳐 직교하여 연장된다. 전도 라인은 스택의 표면에 대해 공형인 표면(가령, 하부 표면)을 갖는다. 이러한 공형 구조는 전도 라인과 스택 상의 반도체 물질 스트립의 측부 표면 사이의 교차점에서 인터페이스 영역의 다층 어레이로 나타난다. 메모리 요소는 전도 라인과 스트립의 측부 표면 사이의 인터페이스 영역에 놓인다. 메모리 요소는 아래 설명되는 실시예에서 프로그래머블 레지스턴스 구조 또는 전하 트래핑 구조처럼 프로그래밍가능하다. 특정 인터페이스 영역에서 스택 내의 공형 전도 라인, 메모리 요소, 및 반도체 물질 스트립의 조합은, 메모리 셀의 스택을 형성한다. 어레이 구조의 결과로, 메모리 셀의 3차원 어레이가 제공된다.
메모리 셀이 자체 정렬되도록 복수의 리지-형 스택 및 복수의 전도 라인이 제작될 수 있다. 예를 들어, 리지-형 스택 내의 복수의 반도체 물질 스트립은 단일 에칭 마스크를 이용하여 구획될 수 있어서, 에칭으로부터 나타나는 리지의 가늘어지는 측부 상에 반도체 물질 스트립의 측부 표면이 수직으로 정렬되는 스택과, 상대적으로 깊은 교번적 트렌치를 형성할 수 있다. 메모리 요소는 복수의 스택 위에 블랭킷 증착으로 만들어진 물질층을 이용하여 형성될 수 있고, 주요 정렬 단계없이 다른 프로세스를 이용할 수 있다. 또한, 메모리 요소를 제공하는데 사용되는 물질층 위에 공형 증착을 이용하여, 그리고, 이어서, 단일 에칭 마스크를 이용하여 라인들을 구획하는데 에칭 프로세스를 이용함으로써, 복수의 전도 라인이 형성될 수 있다. 그 결과, 자체 정렬 메모리 셀의 3차원 어레이가 복수의 스택 내 반도체 물질 스트립에 대해 단 하나의 정렬 단계만을 이용하여 구축될 수 있고, 복수의 전도 라인에 대해 하나의 정렬 단계만을 이용하여 구축될 수 있다.
BE-SONOS 기술에 기초한 3차원 매립-채널, 정션없는, NAND 플래시 구조가 여기서 또한 개시된다.
본 발명은 3차원 VG NAND 플래시 설계용의 매우 효율적인 어레이 디코딩 방법을 제공한다. 다이 크기는 현재의 FG NAND 플래시 설계와 부합할 수 있으나, 그 밀도는 1Tb까지 확장될 수 있다.
본 특허 제안은 초고밀도 3D NAND 플래시용의 실용적인 회로 설계 구조를 제공한다.
도 1은 복수의 리지-형 스택 위에 배열되는 공형 하부 표면을 갖는 복수의 전도 라인과, 반도체 물질 스트립의 측부 표면 상의 메모리층과, 복수의 리지-형 스택 내에 배열되는, Y-축에 평행한 반도체 물질 스트립들의 복수의 평면을 포함하는 3차원 메모리 구조의 사시도다.
도 2는 도 1의 구조로부터 X-Z 평면에서 취한 메모리 셀의 단면도다.
도 3은 도 1의 구조로부터 X-Y 평면에서 취한 메모리 셀의 단면도다.
도 4는 도 1의 구조를 갖는 안티-퓨즈 기반 메모리의 개략도다.
도 5는 복수의 리지-형 스택 위에 배열되는 공형 하부 표면을 갖는 복수의 전도 라인과, 반도체 물질 스트립의 측부 표면 상의 전하 트래핑 메모리층과, 복수의 리지-형 스택 내에 배열되는, Y-축에 평행한 반도체 물질 스트립의 복수의 평면을 포함하는, 3차원 NAND 플래시 메모리 구조의 사시도다.
도 6은 도 5의 구조로부터 X-Z 평면에서 취한 메모리 셀의 단면도다.
도 7은 도 5의 구조로부터 X-Y 평면에서 취한 메모리 셀의 단면도다.
도 8은 도 5 및 도 23의 구조를 갖는 NAND 플래시 메모리의 개략도다.
도 9는 전도 라인들 사이에서 메모리 층이 제거되는 형태로 형성되는, 도 5의 경우와 유사한 3차원 NAND 플래시 메모리 구조의 대안의 구현의 사시도다.
도 10은 도 9의 구조로부터 X-Z 평면에서 취한 메모리 셀의 단면도다.
도 11은 도 9의 구조로부터 X-Y 평면에서 취한 메모리 셀의 단면도다.
도 12는 도 1, 5, 9의 경우와 유사한 메모리 소자의 제작 프로세스의 제 1 단계를 도시한다.
도 13은 도 1, 5, 9의 경우와 유사한 메모리 소자를 제작하기 위한 프로세스의 제 2 단계를 도시한다.
도 14A는 도 1의 경우와 유사한 메모리 소자를 제작하기 위한 프로세스의 제 3 단계를 도시한다.
도 14B는 도 5의 경우와 유사한 메모리 소자를 제작하기 위한 프로세스의 제 3 단계를 도시한다.
도 15는 도 1, 5, 9의 경우와 유사한 메모리 소자를 제작하기 위한 프로세스의 제 3 단계를 도시한다.
도 16은 도 1, 5, 9의 경우와 유사한 메모리 소자를 제작하기 위한 프로세스의 제 4 단계를 도시한다.
도 17은 로우, 칼럼, 및 평면 디코딩 회로를 갖춘, 3D 프로그래머블 레지스턴스 메모리 어레이를 포함하는 집적 회로의 개략도다.
도 18은 로우, 칼럼, 및 평면 디코딩 회를 갖춘, 3D NAND 플래시 메모리 어레이를 포함하는 집적 회로의 개략도다.
도 19는 3D NAND 플래시 메모리 어레이의 일부분의 투과 전자 현미경(TEM) 이미지다.
도 20은 비트라인 구조와 메모리 스트링 사이의 스트링 내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도다.
도 21은 비트라인 구조와 메모리 스트링 사이에서 스트링 내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 개략적 사시도로서, NAND 구조로 배열되는 6개의 전하 트래핑 셀을 갖는 메모리 셀들의 2개의 평면을 도시한다.
도 22는 도 21의 경우와 유사한 어레이에서 프로그래밍 작동을 위한 타이밍도다.
도 23은 읽기 작동을 수행하는, 비트라인 구조와 메모리 스트링 사이에서 스트링 내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도다.
도 24는 프로그램 작동을 수행하는, 비트라인 구조와 메모리 스트링 사이에서 스트링 내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도다.
도 25는 비트라인 구조와 메모리 스트링 사이에서 스트링 내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도로서, 다이오드들이 폴리실리콘 플러그에 의해 구현된다.
도 26은 소스 라인 구조와 메모리 스트링 사이의 스트링내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도다.
도 27은 소스 라인 구조와 메모리 스트링 사이의 스트링내 다이오드를 포함하는 3D NAND 플래시 메모리 구조의 사시도로서, 2개의 메모리 셀 평면을 도시한다.
도 28은 도 27의 경우와 유사한 어레이에서 프로그래밍 작동의 제 1 예에 대한 타이밍도다.
도 29는 도 27의 경우와 유사한 어레이에서 프로그래밍 작동의 제 2 예의 타이밍도다.
도 30은 도 21의 경우와 유사한 어레이에서 프로그래밍 작동의 제 3 예의 타이밍도다.
도 31은 소스 라인 구조와 메모리 스트링 사이에서 스트링 내 다이오드를 포함하는 도 27의 3D NAND 플래시 메모리 구조의 3차원 개략도다.
도 32는 도 31의 경우와 유사한 어레이로 프로그래밍 작동의 일례에 대한 타이밍도다.
도 33A 및 33B는 3D NAND 플래시 메모리 어레이의 일부분의 투과 전자 현미경(TEM) 이미지다.
도 34는 실험적으로 측정된 폴리실리콘 다이오드의 IV 특성의 그래프다.
도 35는 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리의 읽기 전류의 그래프다.
도 36은 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리의 프로그램 방지 특성의 그래프다.
도 37은 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리의 프로그램 교란에 대한 소스 바이어스 효과의 그래프다.
도 38은 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리의 블록 소거 전이 전류의 그래프다.
도 39는 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리의 블록 소거 전이 전류의 그래프다.
도 40은 다양한 개수의 프로그램/소거 사이클을 갖는, 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리에 대한 프로그래밍된 상태 및 소거된 상태의 IV 특성의 그래프다. 임계 전압 분포의 그래프로서, 프로그래밍된/소거된 메모리 셀의 체커보드 분포를 갖는다.
도 41은 실험적으로 측정된 폴리실리콘 다이오드에 연결된 3D NAND 메모리에 대한 임계 전압 분포의 그래프로서, 프로그래밍된/소거된 메모리 셀의 체커보드 분포를 갖는다.
실시예에 대한 상세한 설명이 도면을 참조하여 제공된다.
도 1은 3차원 어레이를 구성하는 직교 전도 라인 및 반도체 물질 스트립의 스택을 도시하기 위해 도면으로부터 충전 물질을 제거한, 3차원 프로그래머블 레지스턴스 메모리 어레이의 2x2 부분의 사시도다. 도면에서, 2개의 평면만이 도시된다. 그러나, 평면의 수는 매우 큰 개수로 확대될 수 있다. 도 1에 도시되는 바와 같이, 하부의 반도체 또는 그외 다른 구조(도시되지 않음) 위에 절연층(10)을 갖는 집적 회로 기판 상에 메모리 어레이가 형성된다. 메모리 어레이는 절연 물질(21, 22, 23, 24)에 의해 분리되는 반도체 물질 스트립(11, 12, 13, 14)의 복수의 스택을 포함한다. 스택은 도면에 도시되는 바와 같이 Y-축 상에서 연장되는 리지-형태여서, 반도체 물질 스트립(11-14)이 스트링으로 구성될 수 있다. 반도체 물질 스트립(11, 13)은 제 1 메모리 평면의 스트링으로 작용할 수 있다. 반도체 물질 스트립(12, 14)은 제 2 메모리 평면의 스트링으로 작용할 수 있다. 안티-퓨즈 물질과 같은 메모리 물질층(15)이 본 예에서 반도체 물질 스트립의 복수의 스택을 코팅하고, 다른 예에서 반도체 물질 스트립의 측벽 상을 코팅한다. 복수의 전도 라인(16, 17)이 반도체 물질 스트립의 복수의 스택 위에 직교하여 배열된다. 전도 라인(16, 17)은 반도체 물질 스트립의 복수의 스택과 공형인 표면을 가져서, 복수의 스택에 의해 구획되는 트렌치(예를 들어, 20)를 충전하고, 전도 라인(16, 17)과 스택 상의 반도체 물질 스트립(11-14)의 측부 표면 사이의 교차점에서 인터페이스 영역의 다층 어레이를 구획한다. 전도 라인(16, 17)의 상부 표면 위에 실리사이드층(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드)(18, 19)이 형성될 수 있다.
메모리 물질층(15)은 예를 들어, 1 내지 5 나노미터 수준의 두께를 갖는, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 또는 그외 다른 실리콘 옥사이드와 같은 안티-퓨즈 물질로 구성될 수 있다. 실리콘 나이트라이드와 같은, 다른 안티-퓨즈 물질이 사용될 수도 있다. 반도체 물질 스트립(11-14)은 제 1 전도도 타입(예를 들어, p-타입)을 갖는 반도체 물질일 수 있다. 전도 라인(16, 17)은 제 2 전도도 타입(예를 들어, n-타입)을 갖는 반도체 물질일 수 있다. 예를 들어, 반도체 물질 스트립(11-14)은 p-타입 폴리실리콘을 이용하여 제작되고, 전도 라인(16, 17)은 n+ 타입 폴리실리콘을 이용하여 제작될 수 있다. 반도체 물질 스트립의 폭은 다이오드 작동을 지원하기 위해 공핍 영역을 위한 공간을 제공하기에 충분하여야 한다. 그 결과, 애노드와 캐소드 사이에서 프로그래머블 안티-퓨즈층을 갖춘 p-n 정션에 의해 형성되는 정류기를 포함하는 메모리 셀이, 폴리실리콘 스트립과 라인 사이에서 교차점들의 3D 어레이에 형성된다. 다른 실시예에서, 서로 다른 프로그래머블 레지스턴스 메모리 물질이 사용될 수 있으며, 텅스텐 상의 텅스텐 옥사이드와 같은 전이 금속 산화물 또는 도핑된 금속 옥사이드 전도 스트립을 포함할 수 있다. 이러한 물질은 프로그래밍 및 소거될 수 있고, 셀 당 복수의 비트를 저장하기 위한 작동을 위해 구현될 수 있다.
도 2는 전도 라인(16) 및 반도체 물질 스트립(14)의 교차부에 형성되는 메모리 셀의 X-Z 평면의 단면도다. 전도 라인(16)과 반도체 물질 스트립(14) 사이에서 스트립(14)의 양 측부 상에 활성 영역(25, 26)이 형성된다. 원시 상태에서, 안티-퓨즈 물질층(15)은 저항이 크다. 프로그래밍 이후, 안티-퓨즈 물질이 항복을 일으켜서, 안티-퓨즈 물질 내 활성 영역(25, 26) 중 적어도 하나가 저저항 상태를 갖게 된다. 여기서 설명되는 실시예에서, 각각의 메모리 셀은 반도체 물질 스트립(14)의 각 측부 상에 한개씩, 2개의 활성 영역(25, 26)을 갖는다. 도 3은 반도체 물질 스트립(14)과 전도 라인(16, 17)의 교차부에 형성되는 메모리 셀의 X-Y 평면의 단면도를 도시한다. 전도 라인(16)에 의해 구획되는 워드라인으로부터 안티-퓨즈 물질층(15)을 통해 반도체 물질 스트립(14)까지의 전류 경로가 도시된다.
도 3에 점선으로 도시되는 전류는 n+ 전도 라인(16)으로부터 p-타입 반도체 물질 스트립 내로, 그리고 반도체 물질 스트립(-- 화살표)을 따라 센스 증폭기로 흐르며, 센스 증폭기에서, 선택된 메모리 셀의 상태를 표시하기 위해 전류가 측정될 수 있다. 전형적인 실시예에서, 안티-퓨즈 물질로 약 1 나노미터 두께의 실리콘 옥사이드층을 이용하여, 프로그래밍 펄스는 도 17을 참조하여 아래에서 설명되는 바와 같이 온-칩 제어 회로의 제어 하에 인가되는, 약 1 마이크로초의 펄스 폭을 갖는 5 내지 7 볼트의 펄스를 포함할 수 있다. 읽기 펄스는 도 17을 참조하여 아래에서 설명되는 바와 같이 온-칩 제어 회로의 제어 하에 인가되는, 구조에 따라 좌우되는 펄스 폭을 갖는 1 내지 2 볼트 펄스를 포함할 수 있다. 읽기 펄스는 프로그래밍 펄스보다 훨씬 짧을 수 있다.
도 4는 각각 6개의 셀을 갖는 2개의 메모리 셀 평면을 도시하는 개략도다. 메모리 셀들은 다이오드 심볼에 의해 표시되고, 점선은 애노드와 캐소드 사이에서 안티-퓨즈 물질층을 나타낸다. 2개의 메모리 셀 평면은 제 1 워드라인 WLn 및 제 2 워드라인 WLn+1로 작용하는 전도 라인(60, 61)의 교차점에서 구획되며, 반도체 물질 스트립(51, 52)의 제 1 스택, 반도체 물질 스트립(53, 54)의 제 2 스트립, 및 반도체 물질 스트립(55, 56)의 제 3 스택은 어레이의 제 1, 2 층에서 스트링 BLn, BLn+1, 및 BLn+2로 작용한다. 제 1 메모리 셀 평면은 반도체 물질 스트립(52) 상에 메모리 셀(30, 31)을, 반도체 물질 스트립(54) 상에 메모리 셀(32, 33)을, 그리고, 반도체 물질 스트립(56) 상에 메모리 셀(34, 35)을 포함한다. 제 2 메모리 셀 평면은 반도체 물질 스트립(51) 상에 메모리 셀(40, 41), 반도체 물질 스트립(53) 상에 메모리 셀(42, 43), 그리고, 반도체 물질 스트립(55) 상에 메모리 셀(44, 45)을 포함한다. 도면에 도시되는 바와 같이, 워드라인 WLn으로 작용하는 전도 라인(60)은, 각 평면에서 3개의 도시되는 반도체 물질을 따라 전도 라인(60)을 메모리 셀에 연결하기 위해, 스택들 간에 도 1에 도시되는 트렌치(20) 내 물질에 대응하는 수직 확장부(60-1, 60-2, 60-3)를 포함한다. 많은 층들을 갖는 어레이가 여기서 설명되는 바와 같이 구현될 수 있어서, 칩당 테라비트에 달하거나 접근하는 초고밀도 메모리를 구현가능하게 한다.
도 5는 3차원 어레이를 구성하는 직교 전도 라인 및 반도체 물질 스트립의 스택을 도시하기 위해 도면으로부터 충전 물질을 제거한 3차원 전하 트래핑 메모리 어레이의 2x2 부분의 사시도다. 이 도면에서는 2개의 층만이 도시되고 있다. 그러나, 층들의 개수는 매우 많은 개수로 확장될 수 있다. 도 5에 도시되는 바와 같이, 아래의 반도체 또는 그외 다른 구조물(도시되지 않음) 위에 절연층(110)을 갖는 집적 회로 기판 상에 메모리 어레이가 형성된다. 메모리 어레이는 절연 물질(121, 122, 123, 124)에 의해 분리되는 반도체 물질 스트립(111, 112, 113, 114)의 복수의 스택(도면에 2개가 도시됨)을 포함한다. 스택은 도면에서 도시되는 바와 같이 Y-축 상에서 연장되는 리지-형태여서, 반도체 물질 스트립(111-114)이 스트링으로 구성될 수 있다. 반도체 물질 스트립(111, 113)은 제 1 메모리 평면의 스트링으로 작용할 수 있다. 반도체 물질 스트립(112, 114)은 제 2 메모리 평면의 스트링으로 작용할 수 있다.
제 1 스택 내 반도체 물질 스트립(111, 112) 사이의 절연 물질(121)과 제 2 스택 내 반도체 물질 스트립(113, 114) 사이의 절연 물질(123)은, 약 40 nm 또는 그보다 큰 두께를 갖는 유효 옥사이드를 가지며, 유효 옥사이드 두께(EOT)는 선택한 절연 물질의 유전 상수와 실리콘 다이옥사이드의 유전 상부의 비에 따라 정규화되는 절연 물질의 두께다. "약 40 nm"라는 용어는 이러한 타입의 구조물 제작에 있어 통상적으로 나타나는 바와 같이, 10% 전후의 변화를 고려한 값을 의미한다. 절연 물질의 두께는 구조물의 인접층 내 셀들 간의 간섭을 감소시킴에 있어 중요한 역할을 할 수 있다. 일부 실시예에서, 절연 물질의 유효 옥사이드 두께(EOT)는 층들 간의 충분한 절연츨 달성하면서도 30nm만큼 작을 수 있다.
유전체 전하 트래핑 구조물과 같은 메모리 물질층(115)은, 본 예에서 반도체 물질 스트립의 복수의 스택을 코팅한다. 복수의 전도 라인(116, 117)이 반도체 물질 스트립의 복수의 스택 위에 직교하여 배열된다. 전도 라인(116, 117)은 반도체 물질 스트립의 복수의 스택과 공형인 표면을 갖고, 복수의 스택에 의해 구획되는 트렌치(가령, 120)를 충전하고, 전도 라인(116, 117)과 스택 상의 반도체 물질 스트립(111-114)의 측부 표면 사이의 교차점에서 인터페이스 영역의 다층 어레이를 구획한다. 실리사이드층(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드)(118, 119)이 전도 라인(116, 117)의 상부 표면 위에 형성될 수 있다.
Paul 외, "Impact of a Process Variation on Nanowire and Nanotube Device Performance", IEEE Transactions on Elctron Devices, Vol. 54, No. 9, September 2007에 개시된 바와 같이, 전도 라인(111-114) 상의 채널 영역에 나노와이어 또는 나노튜브를 제공함으로써, 나노와이어 MOSFET 타입 셀이 이러한 방식으로 또한 구성될 수 있고, 위 논문 내용은 본 발명에서 참고자료로 포함된다.
그 결과, NAND 플래시 어레이에서 구성되는 SONOS-타입 메모리 셀의 3차원 어레이가 형성될 수 있다. 소스, 드레인, 및 채널이 실리콘 반도체 물질 스트립(111-114)에 형성되고, 메모리 물질층(115)은 실리콘 옥사이드(O)로 형성될 수 있는 터널링 유전층(97)과, 실리콘 나이트라이드(N)로 형성될 수 있는 전하 저장층(98)과, 실리콘 옥사이드(O)로 형성될 수 있는 차단 유전층(99)을 포함하며, 게이트는 전도 라인(116, 117)의 폴리실리콘(S)을 포함한다.
반도체 물질 스트립(111-114)은 p-타입 반도체 물질일 수 있다. 전도 라인(116, 117)은 동일한 전도도 타입의 반도체 물질일 수도 있고 앞서와는 다른 전도도 타입(가령, p+ 타입)의 반도체 물질일 수도 있다. 예를 들어, 반도체 물질 스트립(111-114)이 p-타입 폴리실리콘 또는 p-타입 에피택셜 단결정 실리콘을 이용하여 제작될 수 있고, 전도 라인(116, 117)은 비교적 헤비하게 도핑된 p+ 타입 폴리실리콘을 이용하여 제작될 수 있다.
대안으로서, 반도체 물질 스트립(111-114)이 n-타입 반도체 물질일 수 있다. 전도 라인(116, 117)은 동일한 전도도 타입을 갖는 반도체 물질일 수도 있고, 앞서와는 다른 전도도 타입(가령, p+ 타입)의 반도체 물질일 수도 있다. 예를 들어, 반도체 물질 스트립(111-114)이 n-타입 폴리실리콘 또는 n-타입 에피택셜 단결정 실리콘을 이용하여 제작될 수 있고, 전도 라인(116, 117)은 비교적 헤비하게 도핑된 p+ 타입 폴리실리콘을 이용하여 제작될 수 있다. n-타입 반도체 물질 스트립에 대한 전형적인 도핑 농도는 1018/cm3 근방일 수 있고, 가용한 실시예에서는 1017/cm3 내지 1019/cm3 의 범위를 갖는다. n-타입 반도체 물질 스트립을 이용함으로써, 특히 정션없는 실시예에서, NAND 스틸을 따라 전도도를 개선시켜서 높은 읽기 전류를 얻을 수 있다.
따라서, 전하 저장 구조물을 갖는 전계 효과 트랜지스터를 포함하는 메모리 셀이 교차점들의 3차원 어레이로 형성된다. 25 nm 수준의 전도 라인 및 반도체 물질 스트립의 폭에 대한 치수를 이용하고, 리지-형 스택 간의 갭이 25 nm 수준일 때, 수십개의 층(예를 들어, 30개의 층)을 갖는 소자는 단일 칩에서 테라비트(1012) 용량에 접근할 수 있다.
메모리 물질층(115)은 다른 전하 저장 구조를 포함할 수 있다. 예를 들어, 밴드갭-공정 SONOS(BE-SONOS) 전하 저장 구조는 제로 바이어스 하에서 역전된 U-형 밸런스 밴드를 형성하는 복합 물질을 포함하는 유전 터널링층(97)을 포함하는 형태로 사용될 수 있다. 일 실시예에서, 복합 터널링 유전층은 정공 터널링층이라 불리는 제 1 층과, 밴드 오프셋층으로 불리는 제 2 층과, 절연층으로 불리는 제 3 층을 포함한다. 정공 터널링층은 본 실시예에서, 인-시츄 스팀 발생(ISSG)을 이용하여 형성되는 반도체 물질의 측부 표면 상에 실리콘 다이옥사이드를 포함하며, 증착 중 주위에 NO를 첨가함으로써 또는 포스트 증착 NO 어닐링에 의해 부가적인 나이트라이드화가 진행된다. 실리콘 다이옥사이드의 제 1 층의 두께는 20옹스트롬 미만이고, 15 옹스트롬 또는 그 미만인 것이 바람직하다. 대표적인 실시예에서의 두께는 10 옹스트롬 또는 12 옹스트롬이다.
본 실시예에서 밴드 오프셋층은 680℃에서 디클로로실레인(DCS) 및 NH3 프리커서를 이용하여 저압 화학 기상 증착(LPCVD)를 이용하여 형성되는, 정공 터널링층 상의 실리콘 나이트라이드층을 포함한다. 대안의 프로세스에서, 밴도 오프셋층은 N2O 프리커서와 유사한 프로세스를 이용하여 제작되는 실리콘 옥시나이트라이드를 포함한다. 실리콘 나이트라이드의 밴드 오프셋층 두께는 30옹스트롬보다 작고, 25 옹스트롬이거나 그 미만인 것이 바람직하다.
본 실시예에서 절연층은 LPCVD 고온 옥사이드(HTO) 증착을 이용하여 형성되는, 실리콘 나이트라이드의 밴드오프셋층 상에 놓이는, 실리콘 다이옥사이드를 포함한다. 실리콘 다이옥사이드의 절연층 두께는 35 옹스트롬 미만이고, 25 옹스트롬 또는 그 미만인 것이 바람직하다. 이러한 3-층 터닐링층은 역전된 U-형 밸런스 밴드 에너지 레벨로 나타난다.
제 1 위치에서의 밸런스 밴드 에너지 레벨의 경우, 제 1 위치와 반도체 보디를 갖는 인터페이스 사이의 얇은 영역을 통해 정공 터널링을 유도하기에 충분한 전기장이, 제 1 위치 다음에서 복합 터널링 유전층에서 정공 터널링 장벽을 효과적으로 제거하는 레벨까지 제 1 위치 다음의 밸런스 밴드 에너지 레벨을 상승시키기에 또한 충분하다. 이러한 구조는 3-층 터널링 유전층에서 역전된 U-형 밸런스 밴드 에너지 레벨을 구축하며, 고속으로 전기장-보조 정공 터널링을 구현하여, 셀로부터 데이터를 읽거나 인접한 셀을 프로그래밍하는 등과 같은 다른 작동의 용도로 유도되는 미미한 전기장의 존재 또는 전기장의 결여시 복합 터널링 유전층을 통해 전하 누설을 효과적으로 방지할 수 있다.
대표적인 소자에서, 메모리 물질층(115)은 2nm 미만 두께의 실리콘 다이옥사이드층과, 3nm 미만 두께의 실리콘 나이트라이드층과, 4nm 미만 두께의 실리콘 다이옥사이드층을 포함하는 밴드갭-공정 복합 터널링 유전층을 포함한다. 일 실시예에서, 복합 터널링 유전층은 초박형 실리콘 옥사이드층 O1(가령, 15 옹스트롬 이하), 초박형 실리콘 나이트라이드층 N1(가령, 30 옹스트롬 이하), 및 초박형 실리콘 옥사이드층 O2(가령, 35 옹스트롬 이하)로 구성되며, 이에 따라, 반도체 보디와의 인터페이스로부터 15 옹스트롬 또는 그 미만의 오프셋에서 약 2.6 eV의 밸런스 밴드 에너지 레벨 증가를 가져온다. O2층은 높은 전도 밴드 에너지 레벨과 낮은 밸런스 밴드 에너지 레벨(높은 정공 터널링 배리어)의 영역에 의해, 제 2 오프셋(가령, 인터페이스로부터 약 30 옹스트롬 내지 45 옹스트롬)에서 전하 트래핑층으로부터 N1층을 분리시킨다. 정공 터널링을 유도하기에 충분한 전기장은, 제 2 위치 이후 밸런스 밴드 에너지 레벨을, 정공 터널링 장벽을 효과적으로 제거하는 레벨까지 상승시키며, 이는 제 2 위치가 인터페이스로부터 더 먼 거리에 위치하기 때문이다. 따라서, O2층은 전기장-보조 정공 터널링과 그다지 간섭하지 않으며, 낮은 전기장 중에도 누설을 차단하도록 공정 터널링 유전층의 기능을 개선시킨다.
본 실시예에서 메모리 물질층(115)의 전하 트래핑층은 50 옹스트롬보다 큰 두께의 실리콘 나이트라이드를 포함하며, 예를 들어, LPCVD를 이용하여 형성되는 약 70 옹스트롬 두께의 실리콘 나이트라이드를 포함한다. 다른 전하 트래핑 물질 및 구조물이 이용될 수 있으며, 예를 들어, 실리콘 옥시나이트라이드(SixOyNz), 실리콘-풍부 나이트라이드, 실리콘-풍부 옥사이드, 트래핑층(매립형 나노-입자, 등)을 포함한다.
본 실시예에서 메모리 물질층(115)의 차단 유전층은 50 옹스트롬보다 큰 두께(예를 들어, 본 실시예에서 약 90 옹스트롬)의 실리콘 다이옥사이드층을 포함하며, 습식 노 산화 프로세스에 의해 나이트라이드로부터 습식 변환에 의해 형성될 수 있다. 고온 옥사이드(HTO) 또는 LPCVD SiO2를 이용하여 다른 실시예가 구현될 수 있다. 다른 블록 유전층은 알루미늄 옥사이드와 같은 고-κ 물질을 포함할 수 있다.
대표적인 실시예에서, 정공 터널링층은 13옹스트롬의 실리콘 다이옥사이드일 수 있고, 밴드 오프셋층은 20 옹스트롬의 실리콘 나이트라이드일 수 있으며, 절연층은 25옹스트롬의 실리콘 다이옥사이드일 수 있고, 전하 트래핑층은 70 옹스트롬의 실리콘 나이트라이드일 수 있으며, 차단 유전층은 90 옹스트롬 두께의 실리콘 옥사이드일 수 있다. 게이트 물질은 전도 라인(116, 117)에 사용되는 p+ 폴리실리콘(일함수 약 5.1 eV)이다.
도 6은 전도 라인(116)과 반도체 물질 스트립(114)의 교차부에 형성되는 전하 트래핑 메모리 셀의 X-Z 평면의 단면도를 도시한다. 전도 라인(116)과 스트립(114) 사이에 스트립(114)의 양 측부 상에 활성 전하 트래핑 영역(125, 126)이 형성된다. 여기서 개시된 실시예에서, 도 6에 도시되는 바와 같이, 각각의 메모리 셀은 반도체 물질 스트립(114)의 각 측부 상에 하나씩 활성 전하 저장 영역(125, 126)을 갖는 더블 게이트 전계 효과 트랜지스터다.
도 7은 전도 라인(116)과 반도체 물질 스트립(114)의 교차부에 형성되는 전하 트래핑 메모리 셀의 X-Y 평면의 단면도를 도시한다. 반도체 물질 스트립(114)을 따라 전류 경로가 도시된다. 도면에서 점선으로 표시되는 전류는 p-타입 반도체 물질 스트립을 따라 센스 증폭기로 흐리고, 센스 증폭기에서 선택된 메모리 셀의 상태를 표시하기 위해 전류가 측정될 수 있다. 워드라인으로 작용하는 전도 라인(116, 117) 사이의 소스/드레인 영역(128, 129, 130)은, 워드 라인 아래 채널 영역의 전도도 타입과 반대인 전도도 타입을 갖는 소스 및 드레인의 도핑이 없는, "정션없는" 영역일 수 있다. 정션 없는 실시예에서, 전하 트래핑 전계 효과 트랜지스터는 p-타입 채널 구조를 가질 수 있다. 또한, 소스 및 드레인 도핑이 일부 실시예에서, 워드라인 구획 후 자체-정렬 임플랜트로 구현될 수 있다.
대안의 실시예에서, 반도체 물질 스트립(111-114)은 정션없는 배열에서 라이트하게 도핑된 n-타입 반도체 보디를 이용하여 구현될 수 있어서, 전하 트래핑 셀에 대해 자연스럽게 시프트된 하측 임계치 분포를 갖는, 공핍 모드로 작동할 수 있는 매립-채널 전계 효과 트랜지스터를 도출할 수 있다.
도 8은 NAND 구조로 배열되는 9개의 전하 트래핑 셀을 갖는 2개의 메모리 셀 평면을 도시하는 개략도로서, 이러한 NAND 구조는 여러개의 평면 및 여러개의 워드라인을 포함할 수 있는 큐브로 제시된다. 2개의 메모리 셀 평면은 워드라인 WLn-1, WLn, WLn+1로 작용하는 전도 라인(160, 161, 162)의 교차점에서 구획되며, 반도체 물질의 제 1 스택, 제 2 스택, 제 3 스택을 포함한다.
제 1 메모리 셀 평면은 하나의 반도체 물질 스트립 상에 NAND 스트링으로 메모리 셀(70, 71, 72)과, 하나의 반도체 물질 스트립 상에 NAND 스트링으로 메모리 셀(73, 74, 75)과, 하나의 반도체 물질 스트립 상에 NAND 스트링으로 메모리 셀(76, 77, 78)을 포함한다. 제 2 메모리 셀 평면은 본 예에서 큐브의 하부 평면에 대응하며, 제 1 평면과 유사한 방식으로 NAND 스트링으로 배열되는 메모리 셀(가령, 80, 82, 84)을 포함한다.
도면에 도시되는 바와 같이, 워드라인 WLn으로 작용하는 전도 라인(161)은, 모든 평면의 반도체 물질 스트립들 사이의 트렌치 내 인터페이스 영역에서 전도 라인(161)을 메모리 셀(제 1 평면의 경우 셀(71, 74, 77)에 연결하기 위해, 스택들 간에 도 5에 도시된 트렌치(120) 내 물질에 대응하는 수직 확장부를 포함한다.
비트라인 및 소스 라인은 메모리 스트링의 대향 단부에 놓인다. 비트라인(106, 107, 108)은 메모리 스트링의 서로 다른 스택에 연결되고, 비트라인 신호 BLn-1, BLn, BLn+1에 의해 제어된다. 신호 SSLn에 의해 제어되는 소스 라인(86)은 본 배열에서 상부 평면의 NAND 스트링을 종료시킨다. 마찬가지로, 신호 SSLn+1에 의해 제어되는 소스 라인(87)은, 본 배열에서 하부 평면의 NAND 스트링을 종료시킨다.
스트링 선택 트랜지스터(85, 88, 89)는 본 배열에서 비트라인 NLn+1, BLn, BLn+1 중 대표 비트라인과 NAND 스트링 사이에서 연결된다. 스트링 선택 라인(83)이 워드라인에 평행하다.
블록 선택 트랜지스터(90-95)는 NAND 스트링을 소스 라인 중 하나에 연결한다. 본 예에서 접지 선택 신호 GSL은 블록 선택 트랜지스터(90-95)의 게이트에 연결되고, 전도 라인(160, 161, 162)과 동일한 방식으로 구현될 수 있다. 스트링 선택 트랜지스터 및 블록 선택 트랜지스터는 일부 실시예에서 메모리 셀로 게이트 옥사이드와 동일한 유전 스택을 이용할 수 있다. 다른 실시예에서, 전형적인 게이트 옥사이드가 대신에 사용된다. 또한, 트랜지스터에 대해 스위칭 기능을 제공하기 위해 설계자의 설계에 따라 채널 길이 및 폭이 조정될 수 있다.
도 9는 도 5의 경우와 유사한 대안의 구조의 사시도다. 유사한 구조의 도면 부호가 재사용되며, 다시 설명하지 않는다. 도 9는 절연층(110)의 표면(110A)과 반도체 물질 스트립(113, 114)의 측부 표면(113A, 114A)이, 워드라인을 형성하는 에치 프로세스의 결과로, 워드라인으로 작용하는 전도 라인(116) 사이에서 노출된다는 점에서 도 5와 차이를 보인다. 따라서, 메모리 물질층(115)은 손상 작용없이 워드라인 사이에서 완전하게 또는 부분적으로 에칭될 수 있다. 그러나, 여기서 설명되는 사항과 유사한 유전 전하 트래핑 구조를 형성하는 메모리층(115)을 통한 에칭이, 일부 구조에서는 전혀 필요가 없다.
도 10은 도 6의 경우와 유사한 X-Z 평면의 메모리 셀의 단면도다. 도 10은 도 9의 경우와 유사한 구조가 본 단면도에서 도 5의 구조로 구현되는 것과 동일한 메모리 셀로 나타나는 점을 설명하는 도 6과 동일하다. 도 11은 도 7의 경우와 유사한 X-Y 평면의 메모리 셀의 단면도다. 도 11은 반도체 물질 스트립(114)의 측부 표면(114A)을 따른 영역(128a, 129a, 130a)들이 제거된 메모리 물질을 가질 수 있다는 점에서 도 7과 다르다.
도 12-16은 어레이 형성을 위해 주요 정렬 단계인 단 2개의 패턴 마스킹 단계를 이용하여 앞서 설명한 바와 같이 3D 메모리 어레이를 구현하기 위한 기본 흐름의 단계들을 도시한다. 도 12에서, 칩의 어레이 영역의 블랭킷 증착에서 도핑된 반도체를 이용하여 형성되는 전도층(211, 213) 및 절연층(210, 212, 214)의 증착을 교대로 하여 나타나는 구조가 도시된다. 구현예에 따라, 전도층(211, 213)이 n-타입 또는 p-타입 도핑을 갖는 에피택셜 단결정 실리콘 또는 폴리실리콘을 이용하여 구현도리 수 있다. 레벨간 절연층(210, 212, 214)이 실리콘 다이옥사이드, 다른 실리콘 옥사이드, 또는 실리콘 나이트라이드를 이용하여 구현될 수 있다. 이러한 층들은, 당 분야에서 가용한 저압 화학 기상 증착 프로세스를 포함한, 다양한 방식으로 형성될 수 있다.
도 13은 반도체 물질 스트립의 복수의 리지-형 스택(250)을 구획하는데 사용되는 제 1 리소그개피 패턴처리 단계의 결과를 도시하며, 반도체 물질 스트립들은 전도층(211, 213)의 물질을 이용하여 구현되고 절연층(212, 214)에 의해 분리된다. 깊은, 고애스펙트비의 트렌치가 스택 내에 형성되어, 여러개의 층들을 지지하며, 카본 하드 마스크 및 반응성 이온 에칭을 적용하는 리소그래피 기반 프로세스를 이용한다.
도 14A 및 14B는 안티-퓨즈 셀 구조와 같은 프로그래머블 레지스턴스 메모리 구조를 포함하는 실시예와, SONOS 타입 메모리 셀 구조와 같은 프로그래머블 전하 트래핑 메모리 구조를 포함하는 실시예에 대해 각각의 다음 단계를 도시한다.
도 14A는 도 1에 도시되는 경우와 유사한 안티-퓨즈 구조의 경우에서와 같이 단일층으로 메모리 물질이 구성되는 실시예에서의 메모리 물질층(215)의 블랭킷 증착 결과를 도시한다. 대안으로서, 블랭킷 증착보다는 산화 프로세스를 이용하여 반도체 물질 스트립의 노출 측부 상에 옥사이드를 형성할 수 있고, 옥사이드는 메모리 물질로 작용한다.
도 14B는 도 4와 연계하여 앞서 설명한 터널링층(397), 전하 트래핑층(398) 및 차단층(399)을 포함하는 다층 전하 트래핑 구조를 포함하는 층(315)의 블랭킷 증착 결과를 도시한다. 도 14A 및 14B에 도시되는 바와 같이, 메모리층(215, 315)은 반도체 물질 스트립의 리지-형 스택(도 13의 250) 위에 공형으로 증착된다.
도 15는 워드라인으로 작용하는 전도 라인에 사용될, n-타입 또는 p-타입 도핑을 갖는 폴리실리콘과 같은, 전도 물질이 증착되어 층(225)을 형성하게 되는 고애스펙트비 충전 단계의 결과를 도시한다. 또한, 폴리실리콘이 사용되는 실시예에서, 층(225) 위에 실리사이드층(226)이 형성될 수 있다. 도면에 도시되는 바와 같이, 도시되는 실시예에서 폴리실리콘의 저압 화학 기상 증착과 같은 고애스펙트비 증착 기술을 이용하여, 리지-형 스택 사이에서 트렌치(220)를, 심지어, 고액스펙트비의 10nm 폭 수준의 매우 좁은 트렌치를, 완전히 충전시킬 수 있다.
도 16은 3차원 메모리 어레이의 워드라인으로 작용하는 복수의 전도 라인(260)을 구획하는데 사용되는 제 2 리소그래피 패턴처리 단계의 결과를 도시한다. 제 2 리소그래피 패턴처리 단계는, 리지-형 스택을 통한 에칭없이, 어레이의 CD에 대해 단일 마스크를 이용하여, 전도 라인들 사이의 고애스펙트비 트렌치를 에칭한다. 실리콘 옥사이드나 실리콘 나이트라이드 위에 폴리실리콘에 대해 고도로 선택적인 에칭 프로세스를 이용하여 폴리실리콘을 에칭할 수 있다. 따라서, 동일한 마스크를 이용하여 전도체 및 절연층을 통한 에칭을 수행하는 교번식 에칭 프로세스가 사용되며, 이 프로세스는 아래의 절연층(210) 상에서 정지된다.
부가적인 제작 단계는, 워드라인, 접지 선택 라인, 및 스트링 선택 라인을 포함하는 복수의 전도 라인 위에 하드 마스크를 형성하는 단계를 포함한다. 하드 마스크는 이온 임플랜테이션 프로세스를 차단할 수 있는 실리콘 나이트라이드의 비교적 두꺼운 층 또는 다른 물질을 이용하여 형성될 수 있다. 하드 마스크가 형성된 후, 임플랜트를 이용하여 반도체 물질 스트립 내 도핑 농도를 증가시킬 수 있고, 따라서, 반도체 물질 스트립을 따른 전류 경로의 저항을 감소시킬 수 있다. 제어형 임플랜트 에너지를 이용함으로써, 임플랜트는 하부의 반도체 물질 스트립까지 통과할 수 있고, 각각의 임플랜트는 스택 내 반도체 물질 스트립의 위에 놓인다.
하드 마스크를 제거하여, 전도 라인의 상부 표면을 따라 실리사이드층들을 노출시킨다. 어레이의 상부 위에 층간 유전체가 형성된 후, 비아가 오픈되고 비아 내에서 텅스텐 충전을 이용한 접촉 플러그가 형성된다. 위에 놓이는 금속 라인을 패턴처리하여 BL 라인으로 디코더 회로에 연결할 수 있다. 3-평면 디코딩 네트워크가 도시되는 방식으로 구축되어, 하나의 워드라인, 하나의 비트라인, 및 하나의 소스 라인을 이용하여 선택된 셀에 액세스할 수 있다. 미국특허공보 제6,906,940호(발명의 명칭: "Plane Decoding Method and Device for Three Dimensional Memories")을 참고할 수 있다.
선택된 안티-퓨즈 타입 셀을 프로그래밍하기 위해, 본 실시예에서, 선택된 워드라인은 -7볼트로 바이어스될 수 있고, 선택되지 않은 워드라인은 0볼트로 설정될 수 있으며, 선택된 비트라인은 0볼트로, 그리고 선택되지 않은 비트라인은 0볼트로 설정될 수 있으며, 선택된 SL 라인은 -3.3볼트로, 그리고 선택되지 않은 SL 라인은 0볼트로 설정될 수 있다. 선택된 셀을 읽기 위해, 본 실시예에서 선택된 워드라인은 -1.5볼트로 바이어스될 수 있고, 선택되지 않은 워드라인은 0볼트로 설정될 수 있으며, 선택된 비트라인은 0볼트로, 선택되지 않은 비트라인은 0볼트로 설정될 수 있으며, 선택된 SL 라인은 -3.3볼트로, 선택되지 않은 SL 라인은 0볼트로 설정될 수 있다.
도 17은 본 발명의 일 실시예에 따른 집적 회로의 개략적 블록도다. 집적 회로 라인(875)은 반도체 기판 상에, 여기서 설명되는 바와 같이 구현되는 3D 프로그래머블 레지스턴스 메모리 어레이(860)(RRAM)를 포함한다. 로우 디코더(861)가 복수의 워드라인(862)에 연결되고, 메모리 어레이(860) 내 로우를 따라 배열된다. 칼럼 디코더(863)가 메모리 어레이(860)의 칼럼을 따라 배열되는 복수의 비트라인(864)(또는 상술한 바와 같이 SSL 라인)에 연결되어, 어레이(860) 내 메모리 셀로부터 데이터를 읽거나 데이터를 프로그래밍한다. 평면 디코더(858)가 SSL 라인(859)(또는 비트라인) 상의 메모리 어레이(860) 내의 복수의 평면에 연결된다. 버스(865) 상에서 어드레스가 칼럼 디코더(863), 로우 디코더(861) 및 평면 디코더(858)에 공급된다. 블록(866)의 센스 증폭기 및 데이터-인 구조는 본 예에서 데이터 버스(867)를 통해 칼럼 디코더(863)에 연결된다. 데이터는 집적 회로(875) 상의 입/출력 포트로부터, 또는 집적 회로(875) 내부 또는 외부의 다른 데이터 소스로부터, 데이터-인 라인(871)을 통해 블록(866)의 데이터-인 구조로 공급된다. 도시되는 실시예에서, 집적 회로 상에 다른 회로(874)가 포함되며, 그 예로는 범용 프로세스 또는 전용 애플리케이션 회로, 또는, 프로그래머블 레지스턴스 셀 어레이에 의해 지원되는 시스템-온-칩 기능을 제공하는 모듈들의 조합이 있다. 데이터는 블록(866)의 센스 증폭기로부터 데이터-아웃 라인(872)을 통해 집적 회로(875) 상의 입/출력 포트로, 또는, 집적 회로(875) 내부 또는 외부의 다른 데이터 수신지로 공급된다.
바이어스 배열 상태 머신(869)을 이용하여 본 예에서 구현되는 컨트롤러는, 읽기 및 프로그램 전압과 같이, 블록(868)에서 전압 공급원을 통해 발생되거나 제공되는 바이어스 배열 공급 전압의 인가를 제어한다. 컨트롤러는 당 분야에 알려진 바와 같이 전용 로직 회로를 이용하여 구현될 수 있다. 대안의 실시예에서, 컨트롤러는 동일한 집적 회로 상에서 구현될 수 있는, 범용 프로세서를 포함하며, 소자의 작동을 제어하도록 컴퓨터 프로그램을 실행시킨다. 또 다른 실시에에서, 전용 로직 회로 및 범용 프로세서의 조합을 이용하여 컨트롤러를 구현한다.
도 18은 본 발명의 일 실시예에 따른 집적 회로의 개략적인 블록도다. 집적 회로 라인(975)은 반도체 기판 상의 메모리 스트링을 위한 로컬 비트라인 경로에 다이오드를 포함하는, 여기서 기재된 바와 같이 구현되는 3D NAND 플래시 메모리 어레이(960)를 포함한다. 로우 디코더(961)가 복수의 워드라인(962)에 연결되고, 메모리 어레이(960) 내 로우를 따라 배열된다. 칼럼 디코더(963)가 메모리 어레이(960) 내 칼럼을 따라 배열되는 복수의 비트라인(964)(또는 SSL 라인)에 연결되어, 어레이(960) 내 메모리 셀로부터 데이터를 읽고 프로그래밍한다. 평면 디코더(958)가 SSL 라인(959)(또는 비트라인)을 통해 메모리 어레이(960) 내 복수의 평면에 연결된다. 어드레스가 버스(965) 상에서, 페이지 버퍼를 포함하는 칼럼 디코더(963), 로우 디코더(961), 및 평면 디코더(958)에 공급된다. 블록(966)의 센스 증폭기 및 데이터-인 구조가 본 예에서 데이터 버스(967)를 통해 칼럼 디코더(963)에 연결된다. 데이터가 집적 회로(975) 상의 입/출력 포트로부터, 또는, 집적 회로(975) 내부 또는 외부의 다른 데이터 소스로부터 데이터-인 라인(971)을 통해 블록(966)의 데이터-인 구조에 공급된다. 도시되는 실시예에서, 집적 회로 상에 다른 회로(974)가 포함되며, 그 예로는 범용 프로세서나 전용 애플리케이션 회로, 또는, NAND 플래시 메모리 셀 어레이에 의해 지원되는 시스템-온-칩 기능을 제공하는 모듈들의 조합이 있다. 데이터는 블록(966)의 센스 증폭기로부터 데이터-아웃 라인(972)을 통해 집적 회로(975) 상의 입/출력 포트로, 또는, 집적 회로(975) 내부 또는 외부의 다른 데이터 수신지로 공급된다.
본 예에서 바이어스 배열 상태 머신(969)을 이용하여 구현되는 컨트롤러가, 읽기, 소거, 프로그램, 소거 확인, 및 프로그램 확인 전압과 같이, 블록(968)에서 전압 공급원을 통해 발생되거나 제공되는 바이어스 배열 공급 전압의 인가를 제어한다. 컨트롤러는 당 분야에 잘 알려진 바와 같이 전용 로직 회로를 이용하여 구현될 수 있다. 대안의 실시예에서, 컨트롤러는 동일 집적 회로 상에서 구현될 수 있는, 범용 프로세서를 포함하고, 컴퓨터 프로그램을 실행하여 소자의 작동을 제어한다. 또 다른 실시예에서, 전용 로직 회로 및 범용 프로세서의 조합을 이용하여 컨트롤러를 구현할 수 있다.
도 19는 도 8 및 도 23에 도시되는 바와 같이 디코딩을 위해 배열되는, 제작 및 테스트된 8-층 수직 게이트, 박막 트랜지스터, BE-SONOS 전하 트래핑 NAND 소자의 일부분의 TEM 단면도다. 소자는 75nm 하프 피치로 제작되었다. 채널은 약 18nm 두께의 n-타입 폴리실리콘이었다. 어떤 추가적인 정션 임플랜트도 사용하지 않아, 정션없는 구조가 나타났다. Z-방향으로 채널들을 고립시키기 위한 스트립들 사이의 절연 물질은 약 40nm 두께의 실리콘 다이옥사이드였다. 게이트는 p+ 폴리실리콘에 의해 제공되었다. SSL 및 GSL 소자는 메모리 셀보다 긴 채널 길이를 가졌다. 테스트 소자는 32개 워드라인의, 정션없는 NAND 스트링을 구현하였다. 도 19의 하부 스트립의 폭은 상부 스트립의 폭보다 크며, 이는, 구조물 형성에 사용되는 트렌치 에치가, 트렌치 에칭이 깊어짐에 따라 점차 폭넓은 스트립을 갖는 가늘어진 측벽으로 나타나기 때문이고, 스트립들 사이의 절연 물질은 폴리실리콘보다 훨씬 크게 에칭된다.
도 20은 NAND 스트링의 반도체 보디에 다이오드(가령, 다이오드(1492))를 포함하는 실시예의 사시도를 도시한다. 이 구조는 기판(1410) 상에 리지-형 스택의 각 평면에 반도체 물질 스트립(1414, 1413, 1412)을 포함하는 복수의 리지-형 스택을 포함한다. 복수의 전도 라인(1425-1~1415-n)(도면에서는 2개만 도시됨)이 워드라인으로 작용하여, 스택들 간에 직교하여 연장되고 상술한 바와 같이 메모리층 위에 공형으로 형성된다. 전도 라인(1427)은 스트링 선택 라인(SSL)으로 작용하고, 전도 라인(1428)은 공통 소스 선택 라인(GSL)으로 작용하며, 이러한 라인들은 워드라인으로 작용하는 복수의 전도 라인에 평행하게 배열된다. 이러한 전도 라인들은 워드라인으로 작용하는 복수의 전도 라인용으로 사용될, n-타입 또는 p-타입 도핑을 갖는 폴리실리콘과 같은, 전도 물질(1491)에 의해 형성된다. 실리사이드층은 워드라인, 스트링 선택 라인, 및 공통 소스 선택 라인으로 작용하는 전도 라인의 상부 위에 놓일 수 있다.
영역(1415)에서, 반도체 물질 스트립(1414, 1413, 1412)들은 공통 소스 라인 상호연결에 의해 동일 평면의 다른 반도체 물질 스트립에 연결되고, 평면 디코더(도시되지 않음)에 연결된다. 반도체 물질 스트립은 상술한 바와 같이 게단형 접촉 영역을 이용하여 공통 소스 라인 상호연결부에서 연장된다.
다이오드(가령, 1492)는 워드라인(1425-1~1425-n)에 연결되는 메모리 셀과, 반도체 물질 스트립(1414, 1413, 1412)을 비트라인(BLn, BLn+1)에 연결하는 플러그(1450, 1451) 사이에 위치한다. 도시되는 예에서, 다이오드는 반도체 물질 스트립의 P+ 임플랜트 영역(가령, 1449)에 의해 형성된다. 플러그(1450, 1451)는 도핑된 폴리실리콘, 텅스텐, 또는 그외 다른 수직 인터커넥트 기술을 포함할 수 있다. 위에 놓인 비트라인 BLn, BLn+1은 플러그(1450, 1451)와 칼럼 디코딩 회로(도시되지 않음) 사이에 연결된다. 각 층의 SL 소스 라인은 개별적으로 디코딩되다. SSL 스트링 선택 라인/GSL 접지 선택 라인, WL 워드라인, 및 BL 비트라인은 다층 스택에 대해 수직으로 공통이다.
도 20에 도시되는 구조에서, 스트링 선택 게이트 및 공통 소스 선택 게이트를 얻기 위해 어레이 내에서 어떤 접촉도 형성될 필요가 없다.
도 21은 많은 평면 및 많은 워드라인을 포함할 수 있는 큐브를 나타내는 NAND 구조로 배열되는 6개의 전하 트래핑 셀을 갖는 2개의 메모리 셀 평면을 도시하는 개략도다. 2개의 메모리 셀 평면은 워드라인 WLn-1, WLn, WLn+1로 작용하는 전도 라인(1160, 1161, 1162)의 교차점에서 구획되며, 반도체 물질 스트립의 제 1 스택, 제 2 스택, 제 3 스택을 포함한다.
제 1 메모리 셀 평면은 반도체 물질 스트립 상에 NAND 스트링에 메모리 셀(1170, 1171, 1172)을 포함하고, 반도체 물질 스트립 상에 NAND 스트링에 메모리 셀(1173, 1174, 1175)을 포함한다. 제 2 메모리 셀 평면은 본 예에서 큐브 내 하부 평면에 대응하고, 제 1 평면의 것과 유사한 방식으로 NAND 스트링에 배열되는 메모리 셀(가령, 1182, 1184)을 포함한다.
도면에 도시되는 바와 같이, 워드라인 WLn으로 작용하는 전도 라인(1161)은, 모든 평면의 반도체 물질 스트립들 간에 트렌치 내 인터페이스 영역의 메모리 셀(제 1 평면의 경우, 1171, 1174)에 전도 라인(1161)을 연결하기 위해, 스택들 간에 도 5에서 도시되는 트렌치(120) 내 물질과 대응하는 수직 확장부를 포함한다.
스트링 선택 트랜지스터(1196, 1197)는 본 배열에서 각자의 NAND 스트링과 대응하는 비트라인 BL1, BL2 사이에 연결된다. 마찬가지로, 큐브 내 하부 평면의 유사한 스트링 선택 트랜지스터가 본 배열에서 각자의 NAND 스트링 및 대응하는 비트라인 BL1, BL2 사이에 연결되어, 칼럼 디코딩이 비트라인에 대해 이루어진다. 스트링 선택 라인(1106)은 스트링 선택 트랜지스터(96, 97)에 연결되고, 도 20에 도시되는 바와 같이 워드라인에 평행하게 배열된다.
다이오드(1110, 1111, 1112, 1113)가, 본 예에서, 스트링과 대응하는 비트라인 사이에 연결된다.
접지 선택 트랜지스터(1190, 1191)는 NAND 스트링의 대향 단부에 위치하고, 공통 소스 기준 라인에 선택된 층의 NAND 스트링을 연결하는데 사용된다. 공통 소스 기준 라인은 이러한 구조에서 평면 디코더에 의해 디코딩된다. 접지 선택 신호 GSL은 전도 라인(1160-1162)과 동일한 방식으로 구현될 수 있다. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터는 일부 실시예에서 메모리 셀로 게이트 옥사이드와 동일한 유전체 스택을 이용할 수 있다. 다른 실시예에서는 대신에 전형적인 게이트 옥사이드가 사용된다. 또한, 트랜지스터에 대해 스위칭 기능을 제공하기 위해 설계자의 작업에 따라 채널 길이 및 폭을 조정할 수 있다. 프로그래밍 작동에 대한 설명이 제공되고, 표적 셀은 도 21의 셀 A이며, 프로그램 교란 조건은 표적 셀로 동일 평면/소스 라인 및 동일 로우/워드라인, 그러나 서로 다른 칼럼/비트라인 상의 셀들을 나타내는 셀 B에 대해, 표적 셀로 동일 로우/워드라인 및 동일 칼럼/비트라인, 그러나 서로 다른 평면/소스 라인 상의 셀들을 나타내는 셀 C에 대해, 그리고, 표적 셀로 동일 로우/워드라인 상의 셀, 그러나, 표적 셀과는 다른 칼럼/비트라인 및 서로 다른 평면/소스 라인 상의 셀을 나타내는 셀 D에 대해, 그리고, 표적 셀로 동일 평면/소스 라인 및 동일 칼럼/비트라인, 그러나 서로 다른 로우/워드라인 상의 셀들을 나타내는 셀 E에 대해 고려된다.
본 배열에 따르면, 스트링 선택 및 공통 소스 선택 라인이 큐브 단위로 디코딩된다. 워드라인은 로우 단위로 디코딩된다. 공통 소스 라인은 평면 단위로 디코딩된다. 비트라인은 칼럼 단위로 디코딩된다.
도 22는 도 20의 경우와 유사한 어레이에서 프로그래밍 작동의 타이밍도다. 프로그램 구간은 3개의 주 세그먼트(T1, T2, T3)로 나누어진다. T1의 제 1 부분에서, 큐브에 대한 접지 선택 라인 GSL 및 선택되지 않은 공통 소스 라인 CSL(도면에서 소스 라인 SL로 도시됨)은 VCC로 설정되고, 이는 약 3.3V일 수 있으며, 선택된 공통 소스 라인 CSL(도면에 소스 라인 SL로 도시됨)은 0V로 남게 된다. 큐브에 대한 스트링 선택 라인 역시 약 0V로남게 된다. 이는, 선택되지 않은 공통 소스 라인과 공통 소스 선택 라인 간의 차이가 공통 소스 선택 게이트를 온 시키는데 충분치 않기 때문에, 선택된 평면을 0V에 연결시키고 선택되지 않은 평면을 부동 상태로 남기게 되는 결과로 나타난다. 작은 전이 구간 이후에, 선택되지 않은 워드라인 및 회로 내 그외 다른 패스 게이트(가령, 더미 워드라인 및 선택 게이트)가 패스 전압 레벨에 연결되며, 이 레벨은 약 10V일 수 있다. 마찬가지로, 선택된 워드라인은 동일 전압에 연결되거나 동일 전압에 가까우며, 접지 선택 라인 GSL 및 선택되지 않은 공통 소스 라인 CSL(도면에서 소스 라인 SL로 도시됨)은 VCC에서 유지된다. 이는 큐브 내 선택되지 않은 평면에 대해 보디 영역들을 자체-부스팅하는 효과를 갖는다. 도 21을 참조할 때, 셀 C와 D는 세그먼트 T1 동안 이 작동의 결과로 부스팅된 채널 영역을 갖는다.
세그먼트 T2동안, 접지 선택 라인 GSL 및 선택되지 않은 공통 소스 라인 CSL은 다시 0V로 전이하고, 워드라인 및 패스 게이트는 패스 전압에 머무른다. 접지 선택 라인 및 선택되지 않은 공통 소스 라인에 대해 0V로 전이한 이후 짧은 시간에, 큐브에 대한 스트링 선택 라인이 VCC로 전이하고, 이는 상술한 바와 같이 약 3.3V일 수 있다. 마찬가지로, 선택되지 않은 비트 라인이 VCC로 전이한다. 세그먼트 T2 중 바이어싱의 결과로, 선택된 평면, 선택된 로우, 선택되지 않은 칼럼(가령, 셀 B)과, 선택되지 않은 평면, 선택된 로우, 및 선택되지 않은 칼럼(가령, 셀 D)의 메모리 셀들의 채널이 자체 부스팅에 의해 부스팅된다. 셀 C의 부스팅된 채널 전압은 BL에 의해 다이오드로 인해 누설되지 않는다. 세그먼트 T2 이후, 스트링 선택 라인 및 선택되지 않은 비트라인은 0V로 다시 전이한다.
세그먼트 T3 중, 스트링 선택 라인 및 선택되지 않은 비트라인이 0V로 다시 되돌아간 후, 선택된 워드라인 상의 전압은 약 20V와 같은 프로그램 전위로 부스팅되고, 스트링 선택 라인, 접지 선택 라인, 선택된 비트라인, 선택되지 않은 비트라인, 선택된 공통 소스 라인, 및 선택되지 않은 공통 소스 라인은 0V에 머무른다. 세그먼트 T1 및 T2 중 선택된 셀에 역전 채널이 형성되어, 스트링 선택 게이트 및 공통 소스 선택 게이트가 모두 오프됨에도 불구하고 프로그래밍이 달성된다. 표적 셀과 동일 평면, 동일 칼럼에 있으나 다른 로우에 있는 셀 E는 선택되지 않은 워드라인에 패스 전압이 인가되는 경우에만 교란이 나타난다는 점을 주목하여야 한다. 그 결과, 인가되는 패스 전압은 이러한 셀에 저장된 데이터의 교란을 방지할만큼 충분히 낮아야 한다(가령, 10V 미만).
프로그램 구간의 종료시 모든 전압은 약 0V로 되돌아왔다.
도 20의 구조의 다양한 실시예는 드레인-측(비트라인) 순방향 감지를 이용한다. 다양한 실시예에서, 다이오드는 읽기 및 프로그램 금지 작동 중 스트레이 전류 경로를 억제한다.
도 20의 구조에 적합한 읽기 바이어스 조건이 도 23에 도시된다. 도 23에 도시되는 기판(410) 상의 구조의 바이어스 조건에 따라, 선택되지 않은 워드라인에 패스 전압을 인가함으로써 그리고 선택된 워드라인에 읽기 기준 전압을 인가함으로써, 큐브 내 셀들의 일 평면이 읽기용으로 바이어스된다. 선택된 공통 소스 라인이 약 0V에 연결되고, 선택되지 않은 공통 소스 라인이 약 Vcc에 연결되며, 큐브에 대한 접지 선택 라인 GSL 및 스트링 선택 라인 SSL이 약 3.3V에 모두 연결된다. 큐브 BLn 및 BLn+1에 대한 비트라인들이 약 1.5V의 프리차지 레벨에 연결된다.
본 예에서의 페이지 디코딩은 공통 소스 라인, 평면 디코딩을 이용하여 달성될 수 있다. 따라서, 주어진 읽기 바이어스 조건에서, 존재하는 비트라인들과 동일한 개수의 비트를 갖는 페이지가, 큐브 내 각각의 선택된 공통 소스 라인 또는 평면에 대해 읽혀질 수 있다. 선택된 공통 소스 라인은 기준 전압으로 설정되거나 접지되며, 다른 공통 소스 라인들은 약 3.3V로 설정된다. 이러한 방식으로, 선택되지 않은 공통 소스 라인이 부동한다. 선택되지 않은 평면에 대한 비트라인 경로의 다이오드는 스트레이 전류를 방지한다.
페이지 읽기 작동에서, 각각의 워드라인은 큐브 내 각각의 평면에 대해 한번씩 읽혀진다. 마찬가지로, 페이지 기준으로 작동하는 프로그램 작동 중, 프로그램 금지 조건은, 페이지에 대해 요구되는 프로그래밍 작동 수, 즉, 각 평면당 하나를 감내하기에 충분하여야 한다. 따라서, 8개의 메모리 셀 평면을 포함하는 큐브의 경우, 프로그램 금지 조건은 선택되지 않은 셀에 대해 8개의 프로그램 사이클을 감내하여야 한다.
비트라인 상의 바이어스가 통상적으로 약 0.7V인 다이오드 정션 강하를 보상하도록 약간 증가되는 것을 비트라인 스트링 내 다이오드가 요구한다.
도 24는 큐브 소거 작동에 대한 바이어싱 조건들을 도시한다. 도면에 도시되는 배열에서, 워드라인은 약 -5V와 같은 음전압에 연결되고, 공통 소스 라인 및 비트라인은 약 +8V의 양전압에 연결되며, GSL 접지 선택 라인은 약 +8V아같은 적절히 높은 패스 전압에 연결된다. 이는 소스 라인 바이어스의 펀치-스루(punch-through) 기준을 억제한다. 다른 블록의 SSL/GSL도 오프된다. BL의 고전압 요건은 BL 드라이버 설계에 의해 충족된다. 대안으로서, 워드라인 및 스트링 선택 라인이 접지될 수 있고, 공통 소스 라인 및 접지 선택 라인은 13V와 같은 고전압에 연결된다.
도 25는 대안의 실시예에 대한 도면으로서, 플러그 형성 중 동 위치에서의 p+ 도핑에 의해 형성되는 폴리실리콘 플러그(1550, 1551)를 이용함으로써 다이오드(1492)가 구현된다. 이러한 방식으로, 다이오드가 자체 정렬되고 제작 단계가 축소될 수 있다. 그렇지 않을 경우 구조는 도 20에 도시되는 구조와 동일하다. 트위스트-레이아웃 접촉 구조가 40nm 미만에 대해 사용된다(도 27 참조).
자체-부스팅 중, PN 다이오드는 수십 마이크로초 내에서 ~8V의 부스팅된 채널 전위를 유지하여야 한다. 8V의 역방향 바이어스의 추정된 누설 전류는 부스팅된 전위를 유지하기 위해 100pA보다 작아야만 한다. 물론, 항복은 8V보다 훨씬 높아야 한다. 로우 턴-온 전압(가령, 0.7V 미만)이 감지 어려움의 방지를 돕는다.
도 26은 대안의 구현예로서, 다이오드들이 메모리 셀의 스트링의 공통 소스 라인 단부 상에 위치한다. 따라서, 영역(1515)에서, 각 평면의 소스 라인들은 p+ 라인 또는 임플랜트에 의해 함께 연결되어, 공통 소스 라인 디코더와 접지 선택 라인 GSL 사이의 라인들의 각각의 스트링 상에 PN 다이오드를 형성한다. 그렇지 않을 경우, 구조물은 도 20의 구조물과 유사하다.
도 26의 구조물의 다양한 실시예는 소스-측 (소스 라인) 역방향 감지를 이용한다. 다양한 실시예에서, 다이오드는 읽기 및 프로그램 방지 작동 중 스트레이 전류 경로를 억제한다.
도 27은 공통 소스 라인 CSL0 및 공통 소스 라인 CSL1에 대응하는 셀들의 2개의 평면과, 비트라인 BL0 및 비트라인 BL1에 대응하는 셀들의 2개의 칼럼과, 도면에 도시되는 워드라인에 대응하는 셀들의 4개의 로우를 도시하는 큐브의 개략도다. 스트링 선택 라인 SSL은 큐브에 대한 스트링 선택 게이트에 연결되고, 접지 선택 라인 GSL은 큐브에 대한 선택 게이트의 공통 소스에 연결된다. 상술한 바와 유사한 자체 부스팅 프로그램 작동은 프로그래밍에 사용되고, 2-단계 프로그램 전압이 아래 상세하게 설명되는 바와 같이 선택된 워드라인에 인가된다. 다이오드는 공통 소스 라인 CSL0와 공통 소스 라인 CSL1 및 셀들의 대응하는 스트링 사이에 연결된다.
다음의 설명에서, 로컬 비트 라인이 스트링에 대한 다른 항목으로 사용된다. 이 구조에서, 모든 CSL은 프로그램 방지를 위한 고전압을 인가할 수 있다. 선택된 CSL이 낮아질 때, 로컬 비트라인 고전압이 낮아지지는 않을 것이다. 페이저 버퍼는 어떤 셀이 프로그래밍되어야 하는 지를 결정할 수 있다. BL 전압이 VDD일 때, 어떤 프로그래밍도 이루어지지 않는다. BL 전압이 GND일 때, 프로그래밍이 이루어진다.
NAND 플래시 셀의 경우, 파울러 노드하임 터널링을 이용하여, 선택된 셀을 프로그래밍할 수 있다. 선택해제된 셀의 프로그래밍을 방지하기 위해, 셀의 채널 또는 로컬 비트라인에 고전압이 인가되어야 한다. 방지 기능을 갖춘 프로그래밍을 달성하기 위해, 도 28 및 도 29에 도시되는 바와 같은 프로그래밍 시퀀스가 적용될 수 있다.
프로그램 작동은, 선택되지 않은 공통 소스 라인에 고전압을 인가하고 선택되지 않은 비트라인에 VCC(약 3.3V)를 인가하는 단계를 포함한다. 선택되지 않은 비트라인에 대한 로컬 비트라인은 워드라인이 고전압 또는 VCC의 패스 전압으로 진행할 때 고전압으로 부스팅될 것이다. 선택된 비트라인의 로컬 비트라인은 비트라인에 의해 접지까지 풀다운되거나 공통 소스 선택 라인에 의해 고전압으로 강제될 것이다. 선택된 셀의 워드라인이 프로그램 전위로 변화할 때, 모든 로컬 비트라인은 부동할 것이다. 작동 중 인가되는 전력은, 선택해제된 비트라인 상의 로컬 비트라인 상의 전압 레벨에 의해 야기되는 임의의 파이팅 전류(fighting current)(VCC/고전압으로부터 접지까지)가 프로그램에 영향을 미치지 않거나 프로그램 교란 조건을 야기하지 않도록, 충분하여야 한다.
도 28은 프로그래밍 달성을 위한 5-단계 시퀀스를 도시한다. 제 1 단계에서, 접지 선택 라인은 접지 선택 게이트를 온 시키고, 스트링 선택 라인은 스트링 선택 게이트를 오프시킨다. 선택되지 않은 공통 소스 라인 상의 고전압은 큐브 내 선택되지 않은 평면의 로컬 비트라인을 고전압으로 충전시킨다. 모든 워드라인들에 대한 워드라인 전압은 제 1 워드라인 레벨로 계단식으로 변화한다. 제 2 단계에서, 선택되지 않은 컬럼 상의 로컬 비트라인은, 스트링 선택 게이트를 온시키고 접지 선택 게이트를 오프시킴으로써, 그리고, 선택되지 않은 비트라인에 공급 전위를 인가하고 선택된 비트라인에 접지 전위를 인가함으로써, VCC로 충전된다. 제 3 단계에서, 워드라인은 다음 통과 전압 레벨로 바이어스되고, 스트링 선택 게이트는 온 상태로 유지되며, 접지 선택 게이트는 오프 상태로 유지된다. 이는 선택되지 않은 로컬 비트라인 상의 로컬 비트를 고전압에 연결하게 한다. 제 4 단계에서, 선택된 비트라인 및 선택해제된 공통 소스 라인을 공유하는 로컬 비트라인이 고전압으로 충전된다. 이 단계에서, 스트링 선택 라인은 오프이고 접지 선택 라인은 온이다. 제 5 단계에서, 워드라인 전압은 프로그램 전압으로 바이어스되었고, 스트링 선택 라인 및 접지 선택 라인은 오프 상태로 유지되었다.
도 29는 대안의 5-단계 시퀀스를 도시한다. 제 1 단계에서, 큐브의 공통 소스 라인을 고전압으로 바이어스시킴으로써 모든 로컬 비트라인이 공통 소스 라인을 통해 고전압으로 충전되어, 접지 선택 게이트 GSL을 온 시키고 큐브에 대한 스트링 선택 게이트 SSL을 오프시킨다. 그후 접지 선택 게이트가 오프되고 스트링 선택 게이트가 온 되며, 이는 선택된 로컬 비트 라인 상의 로컬 비트라인을 접지 전압으로 구동시킨다.
제 3 단계에서, 워드라인은 패스 전압으로 구동되고 스트링 선택 게이트와 접지 선택 게이트는 오프 상태로 유지된다. 선택된 비트라인 상의 로컬 비트라인은 접지 상태로 유지되고, 선택되지 않은 비트라인 상의 로컬 비트라인은 부동하며, 워드라인으로부터 부스팅된다. 제 4 단계에서, 접지 선택 게이트를 온시키고 스트링 선택 게이트를 오프시킴으로써 선택되지 않은 공통 소스 라인을 바이어스시킴으로써, 선택된 비트라인 및 선택되지 않은 공통 소스 라인 상의 로컬 비트라인이 고전압으로 충전된다. 제 5 단계에서, 선택된 워드라인은 프로그램 전압을 수신하고, 스트링 선택 게이트 및 접지 선택 게이트는 오프된다. 도 28의 알고리즘에 비해 도 29의 알고리즘은 더 큰 전력을 소모하면서 더 우수한 부스트 방지 특성을 가질 수 있다. 개선된 부스트 방지는 LBL 전압이 더 높도록 고전압으로부터 LBL3를 부스팅함으로써 나타나서, 방지를 개선시킨다. 전력 소모 증가는 CSL이 고전압으로 상승하여 접지부로 방전되면서 나타난다.
따라서, 이러한 작동 기술에서, 프로그램 방지를 위해 소스 라인으로부터 고전압이 인가된다. 프로그래밍된 비트라인은 프로그램 전압이 선택된 비트라인에 인가될 때 부동하며, 선택되지 않은 소스 라인을 접지 전위로 당겨진다. 또한, 바이어스 전압의 시퀀스가, 프로그램 방지를 위한 적절한 부스팅을 유지하도록 하는 방식으로 인가된다. 전류 경로의 이러한 다이오드는 프로그래밍 중 공통 소스로 전류가 다시 흐르는 것을 방지한다.
CSL이 전역형(global)이기 때문에, CSL은 전체 어레이에 대해 한번씩 디코딩될 수 있다. 이와는 달리, SSL의 디코딩은 추가의 SSL 드라이버 및 접촉 영역을 필요로할 수 있다.
다양한 실시예에서, 다이오드-디코딩되는 메모리 어레이는 SSL 스트링 선택 라인 게이트의 수를 블록당 하나의 SSL 스트링 선택 라인 구조로, 또는, NAND 스트링 당 하나의 SSL 스트링 선택 라인 게이트로 감소시킨다. 이 구조는 처리 난이도를 크게 완화시키고 매우 대칭적이며 스케일러블하다. 이 구조는 3D 메모리 어레이에서 메모리 셀 층들의 수를 증가시킬 때 많은 개수의 SSL 스트링 선택 라인들을 필요로하지 않는다. 마찬가지로, 일 블록에서 하나의 GSL 접지 선택 라인이면 충분하다.
3D 수직 게이트(VG) 소자가 TFT BE-SONOS 소자에 의해 최적으로 사용된다. 다른 한편, 안티 퓨즈 또는 다른 메모리 기술(가령, 고-K 상부 유전자를 갖춘 일부 다른 전하-트래핑 소자를 이용)을 이용하여 다른 유사 소자들을 발전시키는 것이 가능하다.
도 30은 도 21의 경우와 유사한 어레이의 프로그래밍 작동의 추가적인 예에 대한 타이밍도다.
구간 T1 중, 소스 라인은 GSL 접지 선택 라인 및 선택되지 않은 SL 소스 라인 상에서 Vccp 의해 자체-부스팅된다.
구간 T2 중, 선택되지 않은 BL 비트라인은 SSL 스트링 선택 라인 상의 그리고 선택되지 않은 BL 비트라인 상의 HV 고전압에 의해 HV 고전압으로 상승한다. Vch 채널전압이 셀 C와 같은 선택되지 않은 SL 소스 라인에 대해 직접 상승한다. 셀 B의 이미 부스팅된 Vch 채널전압은, 소스 라인 SL=0V이고 GSL 접지 선택 라인이 온 상태로 될 때, 낮은 누설로 역방향 바이어스되는 SL 소스 라인에서의 다이오드로 인해, 누설되지 않는다.
구간 T3 중, 셀 A는 SSL 스트링 선택 라인이 오프됨에도 불구하고 프로그래밍된다. 구간 T1 중 역전 채널이 이미 형성되었다.
도 33A 및 33B는 3D NAND 플래시 메모리 어레이의 일부분의 TEM 이미지다.
75nm 하프 피치(4F2) VG 소자의 TEM 사진이 도시된다. 채널 폭 및 길이는 각각 30nm 및 40nm이며, 채널 높이는 30nm이다. 각각의 소자는 더블-게이트(수직 게이트) 수평-채널 소자로서, 읽기 전류를 증가시키기 위해 채널 도핑은 라이트하게 도핑된 n-타입이다(매립식-채널 소자). BL 비트라인 프로파일이 최적화되어 평면형 ONO 토폴로지를 구성한다. 이러한 공정을 최적화시킴으로써 작은 측벽 리세스가 나타난다. BL 비트라인의 측벽에서 높은 평면도의 ONO가 증착된다.
도 33A는 어레이의 ㅌ-방향 단면도다. 전하-트래핑 BE-SONOS 소자가 각 채널의 두 측부 상에서 성장한다. 각각의 소자는 더블-게이트 소자다. 채널 전류는 수평으로 흐르고, 게이트는 수직으로 공통이다. 측벽 ONO 리세스가 최소화된다.
도 33B는 어레이의 Y-방향 단면도다. 치밀한 피치 및 작은 비트라인(BL) 폭으로 인해, 포커스 이온 빔(FIB) TEM 이미지는 비트라인의 라인(수평 반도체 스트립) 및 공간에서 나타나는 폴리게이트를 포함하는 더블 이미지를 보여준다. 채널 길이는 도시되는 소자에서 약 40nm 수준이다.
도 34는 실험적으로 측정되는 폴리실리콘 다이오드의 IV 특성의 그래프다.
폴리실리콘 PN 다이오드의 순방향 및 역방향 IV 특성이 VG NAND 수직 게이트 3D NAND 어레이에서 연결된 PN 다이오드에서 직접 측정된다. 폴리실리콘 높이/폭 측정치는 30nm/30nm다. 역방향 누설은 -8V에서 10pA보다 훨신 작고, 이는 자체 부스팅 요건 측면에서 이미 충분하며, 프로그램 교란 제거를 돕는다. 소스 바이어스 Vs가 인가되고, 7V의 Vpass 패스전압이 모든 WL 워드라인에 인가된다. (P+)-(N) 다이오드는 106보다 큰 성공적인 온/오프 비를 보여준다. 순방향 전류는 NAND 스트링 시리얼 저항에 의해 클램핑된다.
도 35는 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 읽기 전류의 그래프다.
3D NAND 메모리는 32개의 워드라인(WL)을 갖는다. 워드라인의 Vpass 및 Vread 전압은 모두 7V다. Vs1 소스 라인 전압은 2.5V, 2.0V, 1.0V, 0.5V, 및 0.1V로부터 변화한다. 그래프에서, 1.0V를 넘는 소스 라인 전압이 적절한 감지 전류로 나타났다. 읽기 바이어스가 소스측(소스-측 감지 기술)에 인가된다(이 경우에 양전압이다). 요구되는 바이어스는 충분한 턴-온 전압을 필요로하는 PN 다이오드에 의해 상승하여, 1.5V를 넘는 소스 바이어스가 충분한 읽기 전류로 나타난다.
도 36은 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 프로그램 방지 특성의 그래프다.
셀 A, B, C, D의 전형적인 프로그램 방지 특성이 도시된다. 이 경우에, Vcc=3.3V, HV=8V, Vpass=9V 다. ISPP(스테핑 바이어스 채택) 방법이 셀 A에서 적용된다. 그래프는 5V보다 큰 교란없는 윈도를 도시한다. 이는 다이오드 고립 성질의 산물이다.
도 37은 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 프로그램 교란에 대한 소스 바이어스 효과의 그래프다.
소스 라인 방지 바이어스(HV)는 프로그램 교란 윈도에 대해 영향을 미친다. 셀 C 교란은 HV > 7V에 의해 최소화된다.
도 38은 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 프로그램 교란에 대한 패스 게이트 전압 효과의 그래프다.
패스-게이트 전압은 프로그램 교란에 대해 영향을 미친다. 셀 C 교란은 Vpass>6V에 의해 감소된다.
도 39는 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 블록 소거 전이 전류의 그래프다.
SL 소스 라인 상의 다양한 바이어스들은 블록 소거 전이를 변화시킨다. 소거는 모든 워드라인이 접지될 때 양의 소스 라인 바이어스를 인가함으로써 수행된다. 이는 3D NAND 어레이의 부동 보디의 관점이다. SSL/GSL에 적절한 양전압이 인가되어 교란을 회피한다. 소거 전이가 도 10에 도시되어 있다. 일부 실시예에서, 어레이는 (평면형 ONO로 인한) 전계 개선 효과를 이용하지 않아서, 소거가 BE-SONOS의 정공 터널링 주입에 의해 주로 지원된다.
도 40은 다양한 수의 프로그램/소거 사이클을 갖는, 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모의 프로그래밍 및 소거 상태의 IV 특성의 그래프다.
IV 곡선은 10K 미만의 사이클링 스트레스(특히, 1k 사이클 및 1 사이클)에서 작은 저하를 도시한다. 내구성 저하(endurance degradation)가 인터페이스 상태(Dit) 발생에 자주 관련되어, 한도 미만 기울기(subthreshold slope)가 저하되고, 메모리 윈도는 저하되지 않는다. BE-SONOS 스택을 최적화시킴으로써, 이 소자는 ㅂ벌크 소자들에 비해, 10K 사이클링 이후 비교적 작은 저하를 나타낸다.
도 41은 프로그래밍된/소거된 메모리 셀의 체커보드 분포를 갖는, 실험적으로 측정된 폴리실리콘 다이오드 연결 3D NAND 메모리의 임계 전압 분포의 그래프다.
PN 다이오드 디코딩 3D 메모리 어레이에 대해 SLC(싱글 레벨 셀) 체커보드(CKB) 분포가 사용되었다. 최근접 이웃 셀이 최악의 경우의 교란에 대해 반대 상태로 프로그래밍되었다. 종래의 페이지 프로그래밍 및 프로그램 방지(셀 B 조건) 방법이 각각의 층에서 수행되고, 그후, 나머지 선택되지 않은 소스 라인(셀 C 및 D)들이 방지되었다. 페이지 프로그래밍은 다른 층에서 이어서 수행된다. 선택되지 않은 셀은 3차원 어레이의 로우 스트레스 및 칼럼 스트레스의 여러 소스들로 문제점을 나타낸다.
다양한 실시예에서, 대안의 실시예로서, 다이오드가 드레인-측(비트라인) 또는 소스-측(소스 라인)에 연결되고, SSL/GSL 및BL/SL의 역할이 교환된다. 이러한 대안의 동작은 소자 레벨에서 확인된다. 그러나, 회로 설계에서, 소스 라인은 더욱 낮은 커패시턴스 로딩을 갖고, 따라서, 소스 라인에 고전압(HV)을 인가하는 것은 속도 및 전력 소모 측면에서 더 유익하다.

Claims (12)

  1. 메모리 소자에 있어서,
    집적 회로 기판과,
    상기 집적 회로 기판 상에 반도체 물질 스트립의 복수의 스택으로서, 상기 복수의 스택은 리지-형태로서, 절연 물질에 의해 복수의 평면 위치 중 서로 다른 평면 위치로 분리되는 적어도 2개의 반도체 물질 스트립을 포함하는, 상기 복수의 스택과,
    상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 갖는, 복수의 워드라인으로서, 상기 복수의 워드라인과 상기 복수의 스택의 표면들 간의 교차점에서 인터페이스 영역의 3차원 어레이가 구축되는, 상기 복수의 워드라인과,
    상기 인터페이스 영역의 메모리 요소로서, 상기 메모리 요소는 상기 복수의 반도체 물질 스트립 및 상기 복수의 워드라인을 통해 액세스가능한 메모리 셀의 3차원 어레이를 구축하고, 상기 메모리 셀은 비트라인 구조와 소스 라인 사이에 스트링으로 배열되는, 상기 메모리 요소와,
    상기 소스 라인과 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에서, 스트링에 연결되는 다이오드
    를 포함하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 스트링이 NAND 스트링인
    메모리 소자.
  3. 제 1 항에 있어서,
    상기 비트라인 구조의 특정 비트라인, 상기 소스 라인의 특정 소스 라인, 그리고, 상기 복수의 워드라인의 특정 워드라인의 조합된 선택이, 메모리 셀의 3차원 어레이의 특정 메모리 셀을 식별하는
    메모리 소자.
  4. 제 1 항에 있어서,
    상기 다이오드는, 비트라인 구조와 메모리 셀의 스트링 사이에서, 또는, 소스 라인과 메모리 셀의 스트링 사이에서, 스트링에 연결되는
    메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 갖는, 스트링 선택 라인으로서, 상기 스트링 선택 라인과 상기 복수의 스택의 표면 사이의 교차점에서 스트링 선택 소자가 구축되는, 상기 스트링 선택 라인과,
    상기 복수의 스택 위에 직교하여 배열되고, 상기 복수의 스택과 공형인 표면을 갖는, 접지 선택 라인으로서, 상기 접지 선택 라인과 상기 복수의 스택의 표면들 사이의 교차점에서 접지 선택 소자가 구축되는, 상기 접지 선택 라인
    을 포함하는 메모리 소자.
  6. 제 5 항에 있어서,
    상기 스트링 선택 소자와 상기 비트라인 구조 사이에서, 또는, 상기 접지 선택 소자와 상기 소스 라인 사이에서 다이오드가 연결되는
    메모리 소자.
  7. 제 1 항에 있어서,
    상기 인터페이스 영역의 메모리 요소는 터널링층, 전하 트래핑층, 및 차단층을 각각 포함하는
    메모리 소자.
  8. 제 1 항에 있어서,
    상기 반도체 스트립은 n-타입 실리콘을 포함하고, 상기 다이오드는 상기 스트립에 p-타입 영역을, 또는, 상기 스트립과 접촉하는 p-타입 플러그를 포함하는
    메모리 소자.
  9. 제 1 항에 있어서,
    상기 메모리 셀의 프로그래밍 중 메모리 셀의 선택되지 않은 스트링의 다이오드를 역방향 바이어스시키는 로직을 포함하는
    메모리 소자.
  10. 메모리 소자에 있어서,
    집적 회로 기판과,
    상기 집적 회로 기판 상의 메모리 셀의 3차원 어레이를 포함하되,
    상기 3차원 어레이는 메모리 셀의 NAND 스트링의 스택과, 소스 라인과 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에서, 스트링에 연결되는 다이오드를 포함하는
    메모리 소자.
  11. 3차원 NAND 플래시 메모리를 작동시키는 방법에 있어서,
    소스 라인 구조 및 비트라인 구조 중 하나와 메모리 셀의 스트링 사이에 다이오드가 놓이도록 스트링에 연결되는 다이오드를 갖는 3D NAND 플래시 메모리에 프로그램 바이어스 배열 시퀀스를 적용하는 단계
    를 포함하는 3D NAND 플래시 메모리 작동 방법.
  12. 제 11 항에 있어서,
    프로그램 바이어스 배열 시퀀스를 적용하는 단계는,
    다이오드 중 하나 이상을 통해, 또는 통하지 않으면서, 소스 라인 또는 비트라인 구조 중 하나 이상으로부터 선택되지 않은 스트링 중 하나 이상을 충전하는 단계로서, 선택되지 않은 스트링은 프로그램 바이어스 배열에 의해 프로그래밍될 메모리 셀을 포함하지 않는, 단계와,
    프로그램 바이어스 배열에 의해 프로그래밍될 하나 이상의 메모리 셀을 포함하는 선택된 스트링과 선택되지 않은 스트링으로부터 비트라인 구조 및 소스 라인 구조를 분리시키는 단계와,
    프로그램 바이어스 배열에 의해 프로그래밍될 하나 이상의 메모리 셀의 하나 이상의 워드라인을 통해 선택되지 않은 스트링 및 선택된 스트링에 프로그램 전압을 인가하는 단계
    를 포함하는 3D NAND 플래시 메모리 작동 방법.




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