CN104766862A - 三维存储器结构及其制造方法 - Google Patents

Abstract

本发明公开了一种三维存储器结构及其制造方法。三维存储器结构包括一基底、多个叠层结构、多个电荷捕捉层(charge trapping layer)、多个位线以及多个阶梯结构。叠层结构形成于基底上，各叠层结构包括多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于基底上方。电荷捕捉层形成于叠层结构的侧壁上。位线正交设置于叠层结构之上，位线的表面与叠层结构交错以形成多个存储元件。阶梯结构叠层于基底上方，各阶梯结构电性连接至不同的栅极。

Description

三维存储器结构及其制造方法

技术领域

本发明是有关于一种存储器结构及其制造方法，且特别是有关于一种具有三维存储阵列的三维存储器结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度及具有小尺寸的存储装置。

因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的特性与稳定性。

发明内容

本发明是有关于一种三维存储器结构及其制造方法。实施例中，多个阶梯结构电性连接至不同的栅极，经由阶梯结构选择不同平面的栅极，使得整个存储阵列在基板(二维平面)上所占的面积可以减小，且用于设置接触点所需的面积也可以减小。

根据本发明的一实施例，是提出一种三维存储器结构。三维存储器结构包括一基底、多个叠层结构、多个电荷捕捉层(charge trapping layer)、多个位线以及多个阶梯结构。叠层结构形成于基底上，各叠层结构包括多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于基底上方。电荷捕捉层形成于叠层结构的侧壁上。位线正交设置于叠层结构之上，位线的表面与叠层结构交错以形成多个存储元件。阶梯结构叠层于基底上方，各阶梯结构电性连接至不同的栅极。

根据本发明的另一实施例，是提出一种三维存储器结构的制造方法。三维存储器结构的制造方法包括以下步骤。提供一基底；形成多个叠层结构于基底上，各叠层结构包括多个栅极和多个栅极绝缘层交错叠层于基底上方；形成多个电荷捕捉层于叠层结构的侧壁上；形成多个位线，位线正交设置于叠层结构之上，位线的表面与叠层结构交错以形成多个存储元件；以及形成多个阶梯结构，阶梯结构叠层于基底上方，各阶梯结构电性连接至不同的栅极。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明的一实施例的三维存储器结构的俯视示意图。

图2A绘示沿剖面线2A-2A’的剖面示意图。

图2B绘示沿剖面线2B-2B’的剖面示意图。

图2C绘示沿剖面线2C-2C’的剖面示意图。

图2D绘示沿剖面线2D-2D’的剖面示意图。

图3绘示本发明的另一实施例的沿剖面线2A-2A’的剖面示意图。

图4A绘示本发明的又一实施例的三维存储器结构的俯视示意图。

图4B绘示沿剖面线4B-4B’的剖面示意图。

图5A～图14绘示依照本发明的一实施例的一种三维存储器结构的制造方法示意图。

【符号说明】

100：三维存储器结构

110：基底

120：叠层结构

120s、170s、171s：侧壁

121：栅极

121c：栅极接触结构

123：栅极绝缘层

130、330：电荷捕捉层

140：位线

140c：位线接触结构

150：阶梯结构

160：底部源极层

160c、460c：源极接触结构

170：选择线

170c：选择线接触结构

180：接地选择线

190、571、581：氧化层

195：层间介电层

521：导电层

523：绝缘层

570、580：导电材料层

650：区域

840：半导体材料层

940：掩模层

D1、D2：方向

PR：图案化光刻胶

2A-2A’、2B-2B’、2C-2C’、2D-2D’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、11A-11A’、11B-11B’、13-13’：剖面线

具体实施方式

在此发明的实施例中，是提出一种三维存储器结构及其制造方法。实施例中，多个阶梯结构电性连接至不同的栅极，经由阶梯结构选择不同平面的栅极，使得整个存储阵列在基板(二维平面)上所占的面积可以减小，且用于设置接触点所需的面积也可以减小。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。

图1绘示本发明的一实施例的三维存储器结构100的俯视示意图，图2A绘示沿剖面线2A-2A’的剖面示意图，图2B绘示沿剖面线2B-2B’的剖面示意图，图2C绘示沿剖面线2C-2C’的剖面示意图，图2D绘示沿剖面线2D-2D’的剖面示意图。

如图1及图2A～图2C所示，三维存储器结构100包括基底110、多个叠层结构120、多个电荷捕捉层(charge trapping layer)130、多个位线140以及多个阶梯结构150。叠层结构120形成于基底110上，各个叠层结构120包括多个栅极(gate)121和多个栅极绝缘层(gate insulator)123交错叠层于基底110上方。电荷捕捉层130形成于叠层结构120的侧壁120s上。位线140正交设置于叠层结构120之上，位线140的表面与叠层结构120交错以形成多个存储元件，而构成三维存储阵列。阶梯结构150叠层于基底110上方，各阶梯结构150电性连接至不同的栅极121。

于一实施例中，多个叠层结构120中在相同平面中的多个栅极121通过对应的一个阶梯结构150电性耦合，而栅极121例如是三维存储器结构100的字线。换言之，各个阶梯结构150电性连接于不同的栅极121(字线)，字线用以连接译码电路，以选择三维存储阵列中的平面。如此一来，经由阶梯结构150选择不同平面的栅极121(字线)，使得整个三维存储阵列在基板(二维平面)上所占的面积可以减小，且用于设置接触点所需的面积也可以减小。

实施例中，位线140是由半导体材料制成，例如是多晶硅、锗、硅化锗等。

如图2A～图2D所示，三维存储器结构100更可包括底部源极层160、源极接触结构160c及氧化层190。底部源极层160形成于基底110上，并位于叠层结构120以及基底110之间。氧化层190将底部源极层160和基底110分隔开来。实施例中，底部源极层160是由导电材料制成，例如是多晶硅、重掺杂的多晶硅、钛、氮化钛或钨。一实施例中，源极接触结构160c电性连接于底部源极层160，多个源极接触结构160c可经由底部源极层160电性连接。

如图1及图2C所示，三维存储器结构100更可包括多个栅极接触结构121c，各个栅极接触结构121c经由各个阶梯结构150电性连接至各个对应的栅极121。实施例中，多个栅极接触结构121c是沿着位线140的延伸方向D1排列。

根据本发明的实施例，多个阶梯结构150分别电性连接于不同的栅极121(字线)，以选择三维存储阵列中的平面，且多个栅极接触结构121c是沿着位线140的延伸方向D1排列，而非朝向叠层结构120的延伸方向D2延伸。如此一来，阶梯结构150与门极接触结构121c在存储阵列的二维平面上占的面积相较于叠层结构120占的面积的比例可以最小化，使得叠层结构120、阶梯结构150与门极接触结构121c(三维存储阵列)整体在基板(二维平面)上所占的面积可以减小，且用于设置接触点所需的面积也可以减小。

如图1及图2B所示，三维存储器结构100更可包括多个位线接触结构140c，位线接触结构140c电性连接至各个位线140。

如图1及图2A～图2B所示，三维存储器结构100更可包括多条选择线(selection lines)170，选择线170分隔地位于栅极121上方且独立控制，选择线170之间是彼此绝缘，选择线170和栅极121之间经由栅极绝缘层123而彼此绝缘。实施例中，栅极121和选择线170是由导电材料制成，选择线170该层的厚度不限制地例如是大于各栅极121的层的厚度。举例而言，选择线170的厚度例如是0.05～0.5微米(μm)，栅极121的厚度例如是10～100纳米(nm)。实施例中，栅极121包括多晶硅，例如是重掺杂的多晶硅，栅极绝缘层123包括氧化硅。

根据本发明的实施例，各个叠层结构120直接连接至并终止于阶梯结构150，且栅极接触结构121c沿着位线140的延伸方向D1排列，使得栅极接触结构121c与栅极121之间的距离很短。如此一来，多个栅极121以及多个选择线170不需在叠层结构120的延伸方向D2具有很长的长度才能够电性连接接触点，因此叠层结构120具有相对较短的长度，特别是在选择线170(以及后面会提到的接地选择线180的区域)，这不仅使得整个存储阵列所占的面积可以最小化，也使得字线(栅极121)及选择线170(以及接地选择线180)具有较小的电阻，不需为了降低字线及选择线的阻值而额外设置导电材料或元件。

实施例中，三维存储器结构100更可包括多个选择线接触结构170c，选择线接触结构170c电性连接至各选择线170。实施例中，选择线170例如是三维存储器结构100的串行选择线(string selection line，SSL)，选择线接触结构170c例如是串行选择线接触点(SSL contact)。实施例中，如图1所示，以选择线接触结构170c为中心，选择线接触结构170c与两侧的阶梯结构150之间分别可各设置64条位线140，每条位线140对应各个叠层结构120处均设有位线接触结构140c。再者，如图1所示的阶梯结构150/位线140/选择线接触结构170c的配置可以是一个重复单元，并且可以沿着叠层结构120的延伸方向D2继续重复延伸配置。然而，位线140的数量及重复单元的数量可以依照实际应用做适当选择，并不以前述数量为限。

实施例中，上述的栅极接触结构121c、位线接触结构140c、源极接触结构160c及选择线接触结构170c是由导电材料或半导体材料制成，例如是多晶硅、硅、锗、硅化锗等。然而，前述的材料的选用可以依照实际应用做适当选择，并不以前述例子为限。

如图2A～图2C所示，三维存储器结构100更可包括接地选择线(groundselection line，GSL)180，接地选择线180位于基底110之上。实施例中，接地选择线180与底部源极层160经由氧化层181而绝缘。实施例中，接地选择线180是由导电材料制成，例如是重掺杂的多晶硅。接地选择线180的层的厚度不限制地例如是大于各栅极121的层的厚度。举例而言，接地选择线180的层的厚度例如是0.05～0.5微米。

如图2A～图2D所示，三维存储器结构100更可包括层间介电层195，层间介电层195填充于这些位线140外和这些叠层结构120之间。实施例中，层间介电层195是由介电材料制成，例如是硼磷硅玻璃(BPSG)、高密度等离子体氧化物(HEP OX)、等离子体增强氧化物(PEOX)、硅烷材料(TEOS)等。实施例中，层间介电层195的介电材料具有低介电常数，例如是2～15。

实施例中，电荷捕捉层130例如是ONO复合层或ONONO复合层，在此不多作限制。一实施例中，电荷捕捉层130例如包括一阻挡层、一电荷储存层及一隧穿层(未绘示)。阻挡层形成于叠层结构120的侧壁120s上，电荷储存层形成于阻挡层上，隧穿层形成于电荷储存层上。实施例中，阻挡层例如是具有厚度的氧化硅层，电荷储存层例如是具有厚度的氮化硅层，隧穿层例如是ONO层，其中两个氧化硅层的厚度分别例如为以及一个氮化硅层的厚度例如为

一实施例中，如2A～2B图所示，电荷捕捉层130覆盖栅极121的侧壁表面和栅极绝缘层123的侧壁表面，并且也覆盖选择线170的侧壁表面和接地选择线180的侧壁表面。

图3绘示本发明的另一实施例的沿剖面线2A-2A’的剖面示意图。本实施例中，电荷捕捉层330覆盖栅极121的侧壁表面和栅极绝缘层123的侧壁表面，并暴露选择线170的侧壁170s的表面。并且，位于选择线170之上的氧化层171的侧壁171s的表面亦暴露。由于选择线170是用以控制栅极121，也就是说，选择线170并非储存元件，因此选择线170的侧壁170s的表面未覆盖电荷捕捉层330，可以避免存储元件在尚未进行操作之前便已捕捉并储存电荷而提高初始临界电压(initial threshold voltage)。再者，选择线170的侧壁170s的表面未覆盖电荷捕捉层330使得对应的栅极绝缘层123可以具有较小的厚度，例如可以是如此一来可以降低三维存储结构的操作电压，进而提升选择线170控制栅极121的能力。

根据本发明的实施例，三维存储器结构100中，不一样的字线(栅极121)电性连接于不一样的阶梯结构150，因此利用栅极接触结构121c经由阶梯结构150允许字线讯号去选择一特定字线(栅极121)的水平平面。同时，利用位线接触结构140c选取一特定位线140，并且利用选择线接触结构170c经由选择线170选取一特定的叠层结构120，如此一来，是足以从三维的存储单元(存储元件)的阵列中选择一特定存储单元。

相较于已知的三维垂直栅极(vertical gate)存储结构，本发明的实施例中，三维存储器结构100为垂直通道(vertical channel)存储结构，选择线170与装置顶部之间的距离较短，因此较容易对选择线170进行注入以降低其阻值，且该注入工艺的精准度也较佳。并且，字线(栅极121)之间的距离也较近，较没有阻值过高的疑虑，彼此之间的区域在操作时也能轻易开启。

图4A绘示本发明的又一实施例的三维存储器结构200的俯视示意图，图4B绘示沿剖面线4B-4B’的剖面示意图。本实施例与图1及图2A～图2D所示的实施例的不同处在于，本实施例中，多个源极接触结构460c亦可设置于对应于阶梯结构150的位置，多个源极接触结构460c可经由后段金属布线而电性连接(未绘示)。其余相同之处在此不再赘述。

图5A～图14绘示依照本发明的一实施例的一种三维存储器结构100的制造方法示意图。

请参照图5A～图6B，提供基底110以及形成多个叠层结构120于基底110上。实施例中，叠层结构120的制造方法例如包括以下步骤。

如图5A～图5B所示(图5B绘示沿剖面线5B-5B’的剖面示意图)，形成多个导电层521和多个绝缘层523交错叠层于基底110上方。实施例中，更可形成底部源极层160和氧化层190于基底110上，底部源极层160位于导电层521以及基底110之间，氧化层190位于底部源极层160和基底110之间。实施例中，更可形成氧化层581和导电材料层580于基底110上，导电材料层580与底部源极层160经由氧化层581而绝缘。实施例中，更可形成氧化层571和导电材料层570于导电层521和绝缘层523上。

如图6A～图6B所示(图6B绘示沿剖面线6B-6B’的剖面示意图)，图案化氧化层571、导电材料层570、导电层521、绝缘层523、氧化层581以及导电材料层580。实施例中，例如是以蚀刻工艺进行图案化，具有较大厚度的底部源极层160可作为蚀刻停止层。至此，形成多个叠层结构120于基底110上，各叠层结构120包括多个栅极121和多个栅极绝缘层123交错叠层于基底110上方，栅极121是由多晶硅制成，栅极绝缘层123是由氧化硅制成。同时，形成底部源极层160于叠层结构120以及基底110之间，并形成选择线170及氧化层171分隔地位于栅极121上方以及接地选择线180及氧化层181于基底110上。如图6A所示，区域650为预定形成阶梯结构150的位置，此时阶梯结构150亦已形成，唯阶梯结构150之上的某些不需要的层尚未移除。换言之，本实施例中，栅极121及阶梯结构150可以于同一个工艺中形成，栅极121及阶梯结构150均由导电层521所形成。

接着，请参照图7A图～图7B(图7B绘示沿剖面线7B-7B’的剖面示意图)，形成电荷捕捉层130于叠层结构120的侧壁上。实施例中，电荷捕捉层130的制造方法例如包括以下步骤。形成阻挡层于叠层结构120的侧壁上，形成电荷储存层于阻挡层上，以及形成隧穿层于电荷储存层上。实施例中，如图7B所示，电荷捕捉层130亦形成于选择线170和氧化层171的侧壁上。实施例中，例如是先在叠层结构120上形成整面的电荷捕捉材料层后，再以蚀刻方式将氧化层171顶表面上及基底110表面上的部分电荷捕捉材料层移除，而形成电荷捕捉层130。

另一实施例中，更可选择性地移除位于选择线170的侧壁上的部分电荷捕捉层，以形成如图3所示的电荷捕捉层330，选择线170的侧壁170s的表面系暴露。

接着，请参照图8A～图11B，形成多个位线140正交设置于这些叠层结构120之上。实施例中，位线140的制造方法例如包括以下步骤。

如图8A～图8B所示(图8B绘示沿剖面线8B-8B’的剖面示意图)，形成半导体材料层840覆盖基底110、氧化层171及电荷捕捉层130的整个表面。

如图9A～图9B所示(图9B绘示沿剖面线9B-9B’的剖面示意图)，形成掩模层940于半导体材料层840上。掩模层940可以是硬掩模(hard mask)或有机材料掩模层。有机材料掩模层例如是黄宝石(Topaz)或有机介电材料(ODL)/含硅硬掩模(SHB)的复合层。由于叠层结构120具有较高的高度，而一般黄光工艺的聚焦能力有限，难以完全图案化半导体材料层840，因此以图案化的硬掩模或图案化的有机材料掩模层较能进行半导体材料层840的完全的图案化。特别是以图案化的有机材料掩模层完成图案化半导体材料层840，可以在图案化完成之后轻易移除有机材料掩模层，因此尚具有不破坏掩模层的下层(半导体材料层840)结构的优点。

实施例中，采用有机介电材料/含硅硬掩模的复合层时，先形成有机介电材料于半导体材料层840上，再形成含硅硬掩模于有机介电材料上，接着再根据图案化的有机介电材料/含硅硬掩模的复合层图案化半导体材料层840。如此一来，可以享有含硅硬掩模的完全图案化的效果，并且同时可以具有轻易自半导体材料层840移除有机介电材料及其上的含硅硬掩模的功效，使得图案化后的半导体材料层840的结构不受到破坏。

如图10～图11B所示(图11A绘示沿剖面线11A-11A’的剖面示意图，图11B绘示沿剖面线11B-11B’的剖面示意图)，图案化掩模层940，并根据图案化的掩模层图案化半导体材料层840以形成多个位线140，接着移除图案化的掩模层。请注意此处仅绘示4条位线140，然而该数量仅用于简单清楚表示该工艺步骤，并非用以限定形成的位线140的数量。

接着，请参照图12～图14(图13及图14分别绘示于不同工艺步骤的沿剖面线13-13’的剖面示意图)，形成多个阶梯结构150叠层于基底110上方，并且各阶梯结构150电性连接至不同的栅极121。实施例中，阶梯结构150的制造方法例如包括以下步骤。

如图12所示，设置图案化光刻胶PR于氧化层171，暴露出预定作为阶梯结构150的区域的氧化层171的部分表面。然后，如图13～图14所示，移除暴露于图案化光刻胶PR之外的部分氧化层171及选择线170。实施例中，例如是以蚀刻方式进行。

接着，形成层间介电层195，层间介电层195填充于这些位线140外和这些叠层结构120之间。实施例中，例如先沉积介电材料层覆盖位线140和这些叠层结构120之间，接着平坦化介电材料层以形成层间介电层195，例如是以化学机械研磨方式进行层间介电层195的平坦化。

接着，请参照图1及图2A～图2D，形成栅极接触结构121c、位线接触结构140c、源极接触结构160c及选择线接触结构170c。实施例中，例如是采用MiLC工艺制作这些接触结构。至此，形成如图1及图2A～图2D所示的三维存储器结构100。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种三维存储器结构，包括：

一基底；

多个叠层结构，形成于该基底上，各该叠层结构包括：

多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于该基底上方；

多个电荷捕捉层(charge trapping layer)，形成于这些叠层结构的侧壁上；

多个位线，正交设置于这些叠层结构之上，这些位线的表面与这些叠层结构交错以形成多个存储元件；以及

多个阶梯结构，叠层于该基底上方，各该阶梯结构电性连接至不同的这些栅极。

2.根据权利要求1所述的三维存储器结构，更包括：

一底部源极层，形成于该基底上，并位于这些叠层结构以及该基底之间；以及

一源极接触结构，电性连接于该底部源极层。

3.根据权利要求1所述的三维存储器结构，更包括：

多个栅极接触结构，各该栅极接触结构经由各该阶梯结构电性连接至各该对应的栅极。

4.根据权利要求3所述的三维存储器结构，其中这些栅极接触结构是沿着这些位线的一延伸方向排列。

5.根据权利要求1所述的三维存储器结构，更包括：

多个位线接触结构，电性连接至这些位线；

多条选择线(selection lines)分隔地位于这些栅极上方且独立控制，这些选择线之间以及这些选择线和这些栅极之间是彼此绝缘，其中这些电荷捕捉层覆盖这些栅极的侧壁表面和这些栅极绝缘层的侧壁表面，并暴露这些选择线的侧壁表面；以及

多个选择线接触结构，电性连接至这些选择线；

其中各该电荷捕捉层包括：

一阻挡层，形成于这些叠层结构的侧壁上；

一电荷储存层，形成于该阻挡层上；及

一隧穿层，形成于该电荷储存层上；

其中这些栅极包括多晶硅，这些栅极绝缘层包括氧化硅。

6.一种三维存储器结构的制造方法，包括：

提供一基底；

形成多个叠层结构于该基底上，各该叠层结构包括：

多个栅极和多个栅极绝缘层交错叠层于该基底上方；

形成多个电荷捕捉层于这些叠层结构的侧壁上；

形成多个位线，这些位线正交设置于这些叠层结构之上，这些位线的表面与这些叠层结构交错以形成多个存储元件；以及

形成多个阶梯结构，这些阶梯结构叠层于该基底上方，各该阶梯结构电性连接至不同的这些栅极。

7.根据权利要求6所述的三维存储器结构的制造方法，更包括：

形成一底部源极层于该基底上，并位于这些叠层结构以及该基底之间；以及

形成一源极接触结构，该源极接触结构电性连接于该底部源极层。

8.根据权利要求6所述的三维存储器结构的制造方法，更包括：

形成多个栅极接触结构，各该栅极接触结构经由各该阶梯结构电性连接至各该对应的栅极。

9.根据权利要求6所述的三维存储器结构的制造方法，更包括：

形成多个位线接触结构，各该位线接触结构电性连接至各该位线。

10.根据权利要求6所述的三维存储器结构的制造方法，更包括：

形成多条选择线，这些选择线分隔地位于这些栅极上方且独立控制，这些选择线之间以及这些选择线和这些栅极之间是彼此绝缘；

形成多个选择线接触结构，各该选择线接触结构电性连接至各该选择线；

形成这些电荷捕捉层于这些叠层结构的侧壁上及这些选择线的侧壁上；以及

移除位于这些选择线的侧壁上的部分这些电荷捕捉层；

其中形成这些电荷捕捉层包括：

形成一阻挡层于这些叠层结构的侧壁上；

形成一电荷储存层于该阻挡层上；及

形成一隧穿层于该电荷储存层上；

其中这些栅极及这些阶梯结构是于同一个工艺中形成，这些栅极是由多晶硅制成，这些栅极绝缘层是由氧化硅制成。