CN106158871B - 存储器装置及其制造方法 - Google Patents

Abstract

本发明公开了一种存储器装置及其制造方法。存储器装置包括一基板、至少一第一叠层结构以及至少一第二叠层结构。第一叠层结构设置于基板上，且包括多个交错叠层的金属层与氧化层。第二叠层结构设置于基板上并邻接于该第一叠层结构，且包括多个交错叠层的半导体层与氧化层。第一叠层结构的金属层连接第二叠层结构的半导体层。

Description

存储器装置及其制造方法

技术领域

本发明是有关于一种存储器装置及其制造方法与操作方法。

背景技术

存储器装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

设计者开发一种提高存储器装置密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一位的成本。然而，由于重复的导体与绝缘体叠层，三维叠层存储器装置可能会承受较大的字线电容，因此，如何制造出能有效降低字线电容的三维叠层存储器装置，已成为本领域的重要课题。

发明内容

本发明是有关于一种存储器装置及其制造方法与操作方法，透过在叠层结构中插入薄膜晶体管，能有效降低存储器装置内的字线电容。

根据本发明，提出一种存储器装置，包括一基板、至少一第一叠层结构以及至少一第二叠层结构。第一叠层结构设置于基板上，且包括多个交错叠层的金属层与氧化层。第二叠层结构设置于基板上并邻接于该第一叠层结构，且包括多个交错叠层的半导体层与氧化层。第一叠层结构的金属层连接第二叠层结构的半导体层。

根据本发明，提出一种存储器装置的制造方法，包括以下步骤。交错叠层多个氧化层与氮化硅层于一基板上。形成至少一第一贯孔穿过氧化层与氮化硅层。依序沉积一电荷储存层与一通道层于第一贯孔中。沉积一介电结构，以填满第一贯孔。形成至少一第二贯孔于一预定区域。移除预定区域内的氮化硅层。沉积多个半导体层于预定区域内的氧化层之间。沉积至少一栅极氧化层于第二贯孔内，且栅极氧化层位于半导体层的表面。填充一栅极结构于第二贯孔。形成一第三贯孔穿过预定区域外的氧化层与氮化硅层。移除预定区域外的氮化硅层。填充金属材料于预定区域外的氧化层之间，以形成多个金属层。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明实施例的存储器装置的俯视图。

图2A为图1的存储器装置沿A-A’线所绘制的剖面图。

图2B为图1的存储器装置沿B-B’线所绘制的剖面图。

图2C为图1的存储器装置沿C-C’线所绘制的剖面图。

图2D为图1的存储器装置沿D-D’线所绘制的剖面图。

图3A至图9绘示本发明的存储器结构的一制造实施例。

【符号说明】

100：存储器装置

10：基板

1：第一叠层结构

11：金属层

12、120、121、122：氧化层

13：电荷储存层

14：通道层

15：介电结构

16、17：遮蔽层

19、190：氮化硅层

2：第二叠层结构

21：半导体层

23、231：栅极氧化层

24：栅极结构

31：第一贯孔

32：第二贯孔

33：第三贯孔

51：导电结构

52：氧化间隔物

61、62：导电线

A-A’、B-B’、C-C’、D-D’：剖面线

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1绘示本发明实施例的存储器装置100的俯视图。图2A为图1的存储器装置100沿A-A’线所绘制的剖面图。图2B为图1的存储器装置100沿B-B’线所绘制的剖面图。图2C为图1的存储器装置100沿C-C’线所绘制的剖面图。图2D为图1的存储器装置100沿D-D’线所绘制的剖面图。本发明实施例的存储器装置100包括一基板10、至少一第一叠层结构1以及至少一第二叠层结构2。第一叠层结构1与第二叠层结构2是设置于基板10上，且第二叠层结构2邻接于第一叠层结构1。

如图1、图2A所示，第一叠层结构1包括多个交错叠层的金属层11与氧化层12。第一叠层结构1可包括至少一第一贯孔31、一电荷储存层13及一通道层14。第一贯孔31穿过金属层11与氧化层12，且曝露基板10的部分表面。电荷储存层13设置于第一贯孔31的侧壁。通道层14设置于电荷储存层13与曝露的基板10的部分表面上。

举例来说，电荷储存层13可为一氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)结构，通道层14可为多晶硅(polysilicon)或氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)，但本发明并未限定于此。

此外，第一叠层结构1可包括介电结构15，介电结构15是填满第一贯孔31。也就是说，介电结构15可设置于通道层14的表面，并填满第一贯孔31剩余的空间。

在一实施例中，位于第一叠层结构1的最顶部的氧化层121可作为一硬掩模(HardMask,HM)层，位于第一叠层结构1的最底部的氧化层122可作为一埋藏氧化(buriedoxide)。此外，第一叠层结构1也可包括遮蔽层(cap layer)16、17，设置于第一叠层结构1上，也就是说，遮蔽层16、17可覆盖于氧化层(硬掩模层)121与介电结构15的上表面。

在本发明实施例中，第一叠层结构1更包括一高介电材料层(未绘示)，高介电材料层是设置于金属层11与氧化层12之间，以形成一高介电金属栅极(High-κMetal Gate,HKMG)结构。

如图1、图2B所示，第二叠层结构2包括多个交错叠层的半导体层21与氧化层12，且第二叠层结构2的半导体层21是连接第一叠层结构1的金属层11。第二叠层结构2可包括至少一第二贯孔32、至少一栅极氧化层23及一栅极结构24。第二贯孔32穿过半导体层21与氧化层12，且曝露基板10的部分表面。栅极氧化层23设置于第二贯孔32内，且位于半导体层21的表面。栅极结构24填满第二贯孔32。在一实施例中，栅极氧化层23也可设置于曝露的基板10的部分表面上，例如图2B中的栅极氧化层231。

在本发明实施例中，存储器装置100可包括多个第一叠层结构1与第二叠层结构2。此外，存储器装置100更包括至少一导电结构51与至少一氧化间隔物(oxide spacer)52。导电结构51可设置于第一叠层结构1(或第二叠层结构2)之间，氧化间隔物52设置于第一叠层结构1(或第二叠层结构2)与导电结构51之间。举例来说，图1是绘示两个第一叠层结构1与两个第二叠层结构2，且导电结构51设置于两个第一叠层结构1(或两个第二叠层结构2)之间，而氧化间隔物52是分离第一叠层结构1(或第二叠层结构2)与导电结构51。导电结构51可为一源极线(source line)，用以连接底部的与非门(NAND)源极侧(source side)。

在一实施例中，导电结构51例如包括TiN/W或TaN/W，第一叠层结构1的金属层11包括TiN/W，第二叠层结构2的半导体层21包括未掺杂的多晶硅(undoped polysilicon)。以TiN/W为材料制作的导电结构51，可用以减少源极线电阻(resistance)。

图3A至图9绘示本发明的存储器结构100的一制造实施例。首先，如图3A所示，交错叠层多个氧化层120与氮化硅层190于一基板10上。在此，基板10可例如为一P型硅基板。

接着，如图3B所示，形成至少一第一贯孔31穿过氧化层120与氮化硅层190，且曝露基板10的部分表面，即形成多个交错叠层的氧化层12与氮化硅层19。在本实施例中，位于最顶部的氧化层121可作为一硬掩模层，位于最底部的氧化层122可作为一埋藏氧化层。此外，可例如以光刻刻蚀的方式形成第一贯孔31。

如图3C所示，依序沉积一电荷储存层13与一通道层14于第一贯孔31中。在本实施例中，电荷储存层13例如沉积于第一贯孔31的侧壁并曝露基板10的部分表面，通道层14例如沉积于电荷储存层13与曝露的基板10的部分表面上。此外，电荷储存层13可为一氧化硅/氮化硅/氧化硅(ONO)结构、一氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)结构或一氧化硅/氮化硅/氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONONO)结构。接着，沉积一介电结构15，以填满第一贯孔31。

接着，形成一遮蔽层16于介电结构15与交错叠层的氧化层12与氮化硅层19上(即介电结构15与氧化层121)上。在一实施例中，形成遮蔽层16之前可平坦化介电结构15与交错叠层的氧化层12与氮化硅层19的上表面。举例来说，可进行一化学机械研磨(chemicalmechanic polish,CMP)工艺，并停止于氧化层(硬掩模层)121。介电结构15可形成空气间隙(air gap)结构，以降低电容与耦合效应(coupling effect)。

图4为本制造实施例于此阶段的俯视图。也就是说，图3C例如为图4的结构沿A-A’线所绘制的剖面图。在图4中，虚线所围绕的区域即为第二叠层结构2的预定区域，虚线外的区域即为第一叠层结构1的预定区域。也就是说，接续的第5A至5D图的工艺，是于第二叠层结构2的预定区域内完成。

如图5A所示，形成至少一第二贯孔32于第二叠层结构2的预定区域，第二贯孔32穿过氧化层120、氮化硅层190与遮蔽层16，且曝露基板10的部分表面，即形成多个交错叠层的氧化层12与氮化硅层19。类似地，位于最顶部的氧化层121可作为一硬掩模层，位于最底部的氧化层122可作为一埋藏氧化层。此外，可例如以光刻刻蚀的方式形成第二贯孔32。

在此，第二贯孔32与第一贯孔31的临界尺度(critical dimension,CD)可不相同。

接着，如图5B所示，移除第二叠层结构2的预定区域内的氮化硅层19。举例来说，可以化学干法刻蚀(chemical dry etching,CDE)或磷酸(phosphoric acid)(H₃PO₄)移除氮化硅层19。化学干法刻蚀或磷酸对于氧化物具有高度的选择性，因此，可移除氮化硅层19，但保留氧化层12。

如图5C所示，沉积半导体层21于氧化层12之间。在此，半导体层21例如包括未掺杂的多晶硅或本质多晶硅(intrinsic polysilicon)。半导体层21可为一通道材料，且被图2B的栅极结构24所控制。

接着，如图5D所示，沉积至少一栅极氧化层23于第二贯孔32内，且位于半导体层21的表面。在一实施例中，栅极氧化层23也可设置于曝露的基板10的部分表面上，例如图5D中的栅极氧化层231。在此，栅极氧化层23的厚度可介于50至例如介于300至栅极氧化层23可承受更高的字线电压操作。

图6本制造实施例于此阶段的俯视图。也就是说，图5C例如为图6的结构沿B-B’线所绘制的剖面图。

接着，将栅极结构24填满第二贯孔32，即可形成如图2B所绘示的第二叠层结构2。在此，栅极结构24可例如包括N+多晶硅或金属，例如为TiN/W。也就是说，第二叠层结构2可作为一薄膜晶体管结构，栅极结构24为此薄膜晶体管的栅极，半导体层21为此薄膜晶体管的通道。

如图7所示，形成一第三贯孔33于第二叠层结构2的预定区域外(即虚线所围绕的区域外)。类似地，第三贯孔33穿过氧化层12与氮化硅层19。图8A为图7的结构沿C-C’线所绘制的剖面图。图8B为图7的结构沿D-D’线所绘制的剖面图。

如图7、图8A所示，移除第一叠层结构1的预定区域内(即第二叠层结构2的预定区域外)的氮化硅层19。类似地，可以化学干法刻蚀或磷酸移除氮化硅层19。化学干法刻蚀或磷酸对于氧化物具有高度的选择性，因此，可移除氮化硅层19，但保留氧化层12。此外，由于磷酸对于多晶硅与氧化物的高度选择性，在此步骤中也不会对第二叠层结构2中的半导体层21(即薄膜晶体管的通道)造成损伤。

接着，填入金属材料于氧化层12之间，以形成金属层11。在此，金属层11可例如包括TiN/W。此外，在填入金属材料于氧化层12之间的步骤前，可先填入高介电材料(未绘示)，以形成高介电材料层(未绘示)于金属层11与氧化层12之间。

如图7、图8A所示，在填入金属材料于氧化层12之间后，即可形成第一叠层结构1。

接着，如图9所示，依序形成氧化间隔物52与导电结构52于第三贯孔33中。也就是说，氧化间隔物52是位于第一叠层结构1(或第二叠层结构2)与导电结构51之间。在此，导电结构51可例如包括TiN/W或TaN/W。

在依序形成氧化间隔物52与导电结构52于第三贯孔33后，即可形成如图1所绘示的存储器结构100。也就是说，在依序形成氧化间隔物52与导电结构52图8A的第三贯孔33后，即可形成如图2C所绘示的结构；在依序形成氧化间隔物52与导电结构52图8B的第三贯孔33后，即可形成如图2D所绘示的结构。

此外，本发明实施例的存储器装置100更包括一导电线，导电线设置于第二叠层结构2上，且电性连接栅极结构24。举例来说，如图9所示，导电线61、62分别设置于两个叠层结构2上，以分别控制这两个叠层结构2。

本发明实施例的存储器装置100，可以下列方式操作。首先，选择部分第二叠层结构2为一选择的薄膜晶体管结构，其他的第二叠层结构2为一非选择的薄膜晶体管结构。接着，施加一栅极偏压于选择的薄膜晶体管结构。在本实施例中，栅极偏压可介于为2V至10V，例如为3.3V。

此外，选择第一叠层结构1的多个金属层11的其中之一为一选定阵列，其他的金属层11为非选定阵列。其中，与选定阵列连接的选择的薄膜晶体管结构的半导体层21是被导通，使选定阵列的金属层11可通电。在此，金属层11可作为存储器装置100的字线。

举例来说，如图9所示，可藉由导电线61施加一栅极偏压于部分第二叠层结构2，导电线62则不施加偏压。也就是说，电性连接于导电线61的第二叠层结构2即为选择的薄膜晶体管结构，电性连接于导电线62的第二叠层结构2即为非选择的薄膜晶体管结构。

当选定阵列连接于选择的薄膜晶体管结构，由于选择的薄膜晶体管结构具有栅极偏压，其半导体层21是被导通，使选定阵列的金属层11可通电。当选定阵列连接于非选择的薄膜晶体管结构，由于非选择的薄膜晶体管结构不具有栅极偏压，其半导体层21无法导通，使金属层11无法通电。

因此，可透过第二叠层结构2(薄膜晶体管结构)决定选定的阵列中的金属层11是否导通。此外，不需要额外的译码方式，即可决定选择的薄膜晶体管结构。这是因为栅极结构24是连接于(与非门)串行选择线(SSL)，当选择的串行选择线为导通(on)，位于相同选择串行的栅极结构24也会导通，使第二叠层结构2不需要额外的译码电路。由于仅有连接于选择的薄膜晶体管结构的金属层11可通电，因此，能大幅降低金属层11(字线)的电容。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (4)

1.一种存储器装置的制造方法，包括：

交错叠层多个氧化层与氮化硅层于一基板上；

形成至少一第一贯孔穿过这些氧化层与氮化硅层；

依序沉积一电荷储存层与一通道层于该第一贯孔中；

沉积一介电结构，以填满该第一贯孔；

形成至少一第二贯孔于一预定区域；

移除该预定区域内的这些氮化硅层；

沉积多个半导体层于该预定区域内的这些氧化层之间；

沉积至少一栅极氧化层于该第二贯孔内，且该栅极氧化层位于这些半导体层的表面；

填充一栅极结构于该第二贯孔；

形成一第三贯孔穿过该预定区域外的这些氧化层与氮化硅层；

移除该预定区域外的这些氮化硅层；以及

填充金属材料于该预定区域外的这些氧化层之间，以形成多个金属层。

2.根据权利要求1述的制造方法，更包括：

依序形成一氧化间隔物与一导电结构于该第三贯孔中。

3.根据权利要求1述的制造方法，更包括：

平坦化该介电结构与交错叠层的这些氧化层与氮化硅层的上表面；及

形成一遮蔽层于该介电结构与交错叠层的这些氧化层与氮化硅层上。

4.根据权利要求1述的制造方法，其中该电荷储存层是沉积于该第一贯孔的侧壁并曝露该基板的部分表面，该通道层沉积于该电荷储存层与曝露的该基板的部分表面上。