CN111211133B - 使用梳状路由结构以减少金属线装载的存储器件 - Google Patents

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Abstract

一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及所述第一衬底上的一个或多个外围器件。所述第二半导体结构包括与多个竖直结构中的第一组电耦合的第一组导电线以及与所述多个竖直结构中的第二组电耦合的第二组导电线，所述多个竖直结构中的第二组不同于所述多个竖直结构中的第一组。所述第一组导电线与所述多个竖直结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个竖直结构的相对端竖直隔开一定距离。

Description

使用梳状路由结构以减少金属线装载的存储器件
背景技术
本公开的实施例涉及三维(3D)存储器件及其制作方法。
闪速存储器件已经经历了快速发展。闪速存储器件可以在没有电力的情况下对数据进行相当长时间的存储(即，它们具有非易失性存储器的形式)，并且具有诸如高集成度、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度并降低其成本，已经开发出了三维NAND闪速存储器件。
三维NAND闪速存储器件包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道通过字线并且与字线相交，进入p型和/或n型注入衬底。底部/下栅电极起着底部/下选择栅(BSG)的作用。顶部/上栅电极起着顶部/上选择栅(TSG)的作用。后道工序(BEOL)金属起着位线(BL)的作用。顶部/上选择栅电极和底部/下栅电极之间的字线/栅电极起着字线(WL)的作用。字线与半导体沟道的交叉形成了存储单元。WL和BL通常相互垂直(例如，沿X方向和Y方向)布置，并且TSG沿垂直于WL和BL两者的方向(例如，沿Z方向)布置。
发明内容
文中公开了三维存储器件架构及其制作方法的实施例。所公开的结构和方法提供了用于各种金属线(例如，位线)的交错制作，以降低同一平面上的金属线的密度。降低金属线密度带来线之间的降低的串扰以及更快的编程速度。
在一些实施例中，一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及处于所述第一衬底上的一个或多个外围器件。所述第一半导体结构还包括具有第一导体层的一个或多个互连层。所述第二半导体结构包括第二衬底以及设置在所述第二衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述第二半导体结构还包括通过所述堆叠层竖直延伸的多个结构。所述第二半导体结构还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。
在一些实施例中，一种存储器件包括衬底以及设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述存储器件还包括通过所述堆叠层竖直延伸的多个结构。所述存储器件还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。所述存储器件还包括具有处于所述存储器件的顶表面处的第一导体层的一个或多个互连层、以及处于所述存储器件的所述顶表面处的键合表面。另一半导体器件被配置为在所述键合界面处与所述存储器件键合。
在一些实施例中，所述第二半导体结构进一步包括一个或多个第二互连层，所述一个或多个第二互连层包括第二导体层。
在一些实施例中，所述存储器件进一步包括处于所述第一半导体结构和所述第二半导体结构之间的键合界面，其中，所述第一导体层在所述键合界面处接触所述第二导体层。
在一些实施例中，所述多个结构包括一个或多个NAND存储器串。
在一些实施例中，所述一个或多个NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。
在一些实施例中，所述导电材料包括掺杂多晶硅。
在一些实施例中，所述多个结构包括一个或多个导电触点。
在一些实施例中，所述多个结构中的第一组仅包括NAND存储器串，并且所述多个结构中的第二组仅包括导电触点。
在一些实施例中，所述第二组导电线位于所述第二衬底的与所述第一组导电线相对的一侧上。
在一些实施例中，所述第一半导体结构进一步包括被配置为提供与外部器件的电连接的多个导电焊盘。
在一些实施例中，所述第二半导体结构进一步包括被配置为提供与外部器件的电连接的多个导电焊盘。
在一些实施例中，一种形成存储器件的方法包括：在第一衬底之上形成堆叠层，第一堆叠层包括交替的导体和绝缘体层；以及形成竖直延伸通过所述堆叠层的多个结构。所述方法还包括在一端之上形成与所述多个结构竖直隔开一定距离的第一组导电线。所述第一组导电线电耦合至所述多个结构中的第一组。所述方法还包括在第二衬底上形成一个或多个外围器件。所述方法还包括使第一衬底与第二衬底在所述第一衬底和所述第二衬底之间的键合界面处键合，以及在相对端之上形成与所述多个结构隔开一定距离的第二组导电线。所述第二组导电线电耦合至所述多个结构中的第二组。
在一些实施例中，所述方法进一步包括在所述键合之前在所述多个结构之上形成一个或多个互连层，所述一个或多个互连层包括第一导体层。
在一些实施例中，所述方法进一步包括在所述键合之前在所述一个或多个外围器件之上形成一个或多个第二互连层，所述一个或多个互连层包括第二导体层。
在一些实施例中，在所述第一衬底与所述第二衬底的键合期间所述第一导体层接触所述第二导体层。
在一些实施例中，键合所述第一衬底和所述第二衬底包括通过混合键合来键合第一和第二衬底。
在一些实施例中，形成所述多个结构包括：沉积多个存储器层，所述多个存储器层包括阻挡层、存储层、隧道层和沟道层；以及沉积芯绝缘体材料。
在一些实施例中，形成所述多个结构包括形成耦合至所述第二组导电线中的导电线的导电触点。
在一些实施例中，所述方法进一步包括在所述第一衬底上形成一个或多个导电焊盘，所述一个或多个导电焊盘被配置为提供通往外部器件的电连接。
在一些实施例中，所述方法进一步包括在所述第二衬底上形成一个或多个导电焊盘，所述一个或多个导电焊盘被配置为提供通往外部器件的电连接。
本公开提供的三维存储器件包括位线和其它金属路由线，这些线被提供到衬底上方(或下方)的不同高度，以使它们不会被密集地包装在同一平面上。
附图说明
通过结合附图阅读下述详细描述，本发明的各方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了例示和讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1是一种三维存储器件的图示。
图2示出了根据一些实施例的三维存储器件的截面图。
图3A-图3C示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。
图4A-图4D示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。
图5A-图5C示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。
图6是根据一些实施例的用于形成三维存储结构的制作过程的图示。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在本公开中，为了便于描述，“台阶”用于指代沿竖直方向处于大体上相同高度的元件。例如，字线和下层栅极电介质层可以被称为“台阶”，字线和下层绝缘层一起可以被称为“台阶”，大体上相同高度的字线可以被称为“字线台阶”，依此类推。
图1示出了三维NAND闪速存储器件100的部分。闪速存储器件100包括衬底101、衬底101之上的绝缘层103、绝缘层103之上的下选择栅电极104的台阶、以及堆叠在底部选择栅电极104的顶部上的控制栅电极107构成的多个台阶，以形成交替导体/电介质堆叠层。闪速存储器件还包括处于控制栅电极107的堆叠层之上的上选择栅电极109的台阶、处于衬底101中的位于相邻下选择栅电极104之间的部分中的掺杂源极线区域120、以及穿过上选择栅电极109、控制栅电极107、下选择栅电极104和绝缘层103的NAND串114。NAND串114包括处于NAND串114的内表面之上的存储器膜113以及被存储器膜113包围的芯填充膜115。闪速存储器件100进一步包括通过上选择栅电极109连接至NAND串114的多条位线111以及通过多个金属触点117连接至栅电极的多个金属互连119。为了清楚起见在图1中未示出栅电极的相邻台阶之间的绝缘层。栅电极包括上选择栅电极109、控制栅电极107(例如，又称为字线)以及下选择栅电极104。
在图1中，出于例示的目的，示出了控制栅电极的三个台阶107-1、107-2和107-3，连同上选择栅电极109的一个台阶和下选择栅电极104的一个台阶。栅电极的每个台阶在衬底101之上具有大体上相同的高度。每个台阶的栅电极通过穿过栅电极的堆叠层的栅缝隙108-1和108-2分隔开。同一台阶中的栅电极的每者通过金属触点117导电连接至金属互连119。也就是说，形成于栅电极上的金属触点的数量等于栅电极的数量(即，所有的上选择栅电极109、控制栅电极107和下选择栅电极104的总数)。此外，形成相同数量的金属互连，以连接至每个金属触点通孔。在一些布置中，形成额外的金属触点，以连接至栅电极之外的其它结构，例如，虚设结构。
在形成NAND串114时，还可以形成延伸通过控制栅电极的台阶107-1、107-2和107-3向下到达衬底101的其它竖直结构。其它竖直结构的示例包括可以用于与栅电极的台阶上方和/或下方的部件进行电连接的贯穿阵列触点(TAC)。为了清楚起见，在图1中未示出这些其它竖直结构。
出于例示的目的，使用相同的元件编号标记三维NAND器件中的类似或相同部分。然而，元件编号仅用于在具体实施方式部分对相关部分进行区分，而不指示功能性、成分或位置方面的任何相似性或差异。图2所示的存储器件200提供了根据一些实施例的三维NAND存储器件的侧视图。图3A-图3C示出了根据一些实施例的用于形成三维NAND存储器件的部分的示例性制作过程。图4A-图4D示出了根据一些实施例的用于形成三维NAND存储器件的另一部分的示例性制作过程。图5A-图5C示出了根据一些实施例的用于将结构键合到一起以形成三维NAND存储器件的示例性制作过程。为了便于描述而未示出存储器件的其它部分。尽管使用三维NAND器件作为示例，但是在各种应用和设计中，也可以将所公开的结构应用到类似或不同的半导体器件中，从而(例如)降低金属连接或布线的密度。所公开的结构的具体应用不应受到本公开的实施例的限制。出于例示的目的，以可互换的方式使用字线和栅电极来描述本公开。
图2示出了根据一些实施例的示例性存储器件200。存储器件200包括在键合界面205处键合到一起的第一半导体结构202和第二半导体结构204。第一半导体结构202和第二半导体结构204的每者包括在衬底之上形成的多个不同的材料层。在一些实施例中，第一半导体结构202与第二半导体结构204是分开制作的。
第一半导体结构202包括衬底206。衬底206能够提供用于形成后续结构的平台。这样的后续结构形成于衬底206的正(例如，顶)表面上。并且可以说这样的后续结构是沿竖直方向(例如，与衬底206的正表面正交)形成的。在图2中，对于所有后续例示的结构而言，X方向和Y方向沿平行于衬底206的正表面和背表面的平面，而Z方向则处于与衬底206的正表面和背表面正交的方向。
在一些实施例中，衬底206可以包括用于形成三维存储器件的任何适当材料。例如，衬底206可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其它适当III-V化合物。
第一半导体结构202的衬底206可以包括一个或多个外围器件208。外围器件208可以形成于衬底206“上”，其中，在衬底206中(例如，在衬底206的顶表面下方)和/或直接在衬底206上形成整个外围器件208或其部分。任何外围器件208可以包括形成于衬底206上的晶体管。也可以在衬底206中形成用以形成晶体管的源极区/漏极区的掺杂区，这是相关领域技术人员所能够理解的。
在一些实施例中，外围器件208可以包括用于促进存储器件200的操作的任何适当数字、模拟和/或混合信号外围电路。例如，外围器件208可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考、或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术(又称为“CMOS芯片”)将外围器件208形成到衬底206上。
第一半导体结构202可以包括外围器件208上方的一个或多个外围互连层210，以传输通往和来自外围器件208的信号。外围互连层210可以包括一个或多个触点以及诸如顶部导体层214的一个或多个导体层，每一导体层包括一个或多个互连线和/或通孔。如本文所用，术语“接触”可以宽泛地包括任何适当类型的互连，例如中道工序(MEOL)互连和后道工序(BEOL)互连，包括竖直互连接入(例如，通孔)和横向线(例如，互连线)。外围互连层210可以进一步包括通常由电介质材料212表示的一个或多个层间电介质(ILD)层。外围互连层210中的触点和导体层可以包括导体材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。电介质材料212可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、或其任何组合。
第二半导体结构204包括可以具有与衬底206类似的属性的衬底216。在一些实施例中，衬底216的材料不同于衬底206。
包括交替的导体和绝缘体层的堆叠层218设置在衬底216的第一表面(例如，正表面)上。在堆叠层218中可以使用任何数量的交替导体/绝缘体层。导体层可以均具有相同厚度或者可以具有不同厚度。类似地，绝缘体层可以均具有相同厚度或者可以具有不同厚度。导体层可以包括导体材料，所述导体材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。绝缘体层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，绝缘体层表示空的空间(例如，真空)。
多个结构220竖直延伸通过堆叠层218并在衬底216的第一表面之上。多个结构220可以包括任何数量的NAND存储器串222和/或导电触点224。NAND存储器串222的每者提供了由施加至对应的字线(例如，堆叠层218的导体层)的电压来控制的多个存储器位位置。NAND存储器串222的每者的导电顶部部分和底部部分耦合至控制电流流经每个NAND存储器串222的沟道层的位线。
导电触点224可以是贯穿阵列触点(TAC)。导电触点224可以延伸通过堆叠层218，并且向设置在堆叠层218上方和下方这两者的导电层或焊盘输送信号。
根据一些实施例，第二半导体结构204包括两个不同层级的接触线，以用于与多个结构220中的每者进行接触。例如，第一组导电线228可以位于多个结构220的一侧(沿z方向)，并且第二组导电线234可以位于多个结构220的相对侧(沿z方向)。第一组和第二组导电线228和234的每者可以包括耦合至NAND存储器串222中的一者或多者的位线、使用导电通孔226耦合至堆叠层218的导电层的字线、以及耦合至导电触点224的其它接触线。通过在分开的位置之间对这样的导电线进行拆分，能够降低单个位置上的线的密度，从而得到存储器件200的降低的串扰和更快的操作速度。
可以按照任何方式使各导电线在第一组导电线228和第二组导电线234之间交错。对导电线进行交错能够建立导电线的梳状布置。在一个示例中，导电触点224的每者连接至第二组导电线234中的对应接触线，并且NAND存储器串222中的每者连接至第一组导电线228中的对应位线。在另一个示例中，对于多个结构220中的每者而言，导电线沿x方向交替地位于第一组导电线228中或者第二组导电线中。在又一示例中，使连接至NAND存储器串222的位线发生交错，以使得对于NAND存储器串222中的每者而言，位线沿x方向交替地位于第一组导电线228和第二组导电线234中。任何其它布置也是可能的，只要耦合至多个结构220中的每者的导电线并非全部沿同一平面设置即可。
在一些实施例中，多个结构220中的任何第一组结构可以耦合至第一组导电线228中的导电线，并且多个结构220中的任何第二组结构可以耦合至第二组导电线234中的导电线。在一些实施例中，第一组结构可以包括所有的NAND存储器串222，并且第二组结构可以包括所有的导电触点224。第一组结构可以不同于第二组结构。此外，在一些实施例中，第一组结构包括完全不同于第二组结构的结构。
在一些实施例中，第二组导电线234沿z向设置在衬底216的相对表面(例如，背表面)之上。另一电介质材料236也可以存在于衬底216的背表面之上并围绕第二组导电线234。电介质材料236可以具有与电介质材料212大体上相同的属性。类似地，另一电介质材料235设置在衬底216的正表面之上，以围绕并且保护各种导电线和通孔。电介质材料235可以具有与电介质材料212或者电介质材料236大体上相同的属性。
第二半导体结构204包括一个或多个互连层230，其具有与外围互连层210大体上相同的属性。互连层230可以包括导体层232。根据一些实施例，互连层230的导体层232以及外围互连层210的导体层214在键合界面205处相互接触。
取决于芯片封装中的存储器件200的取向，可以沿更加接近衬底216的第一表面238，或者沿衬底206的第二表面240提供被设计为提供通往外部器件的电连接的导电焊盘。为了清楚起见而未示出这些焊盘，但是其使用将是相关领域技术人员所理解的。
图3A-图3C示出了用于形成半导体器件300的示例性制作过程。在一些实施例中，半导体器件300提供了存储器件200的部分。图3A示出了衬底206上的外围器件208的形成。外围器件208可以包括形成于衬底206上的多个晶体管。所述晶体管可以是通过多个处理步骤形成的，所述步骤包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)或其任何组合。在一些实施例中，在衬底206中形成掺杂区，掺杂区充当(例如)晶体管的源极区和/或漏极区。在一些实施例中，还在衬底206中形成隔离区，例如浅沟槽隔离(STI)。这些具体特征并未明确示出，因为它们是相关领域技术人员熟知的结构。可以在衬底206上提供晶体管或者电无源器件(例如，电容器、电阻器等)的任何布置。
图3B示出了外围器件208上方的第一互连层的形成。第一互连层包括一个或多个触点302以及图案化的导体层304。可以提供触点302以接触外围器件208的图案化特征或者衬底206的部分。导体层304表示进出页面延伸的导电迹线。触点302和图案化的导体层304可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用以形成触点和导体层的制作过程还可以包括光刻、CMP、湿法/干法刻蚀或其任何组合。
通过电介质材料212表示一个或多个沉积的电介质层。电介质材料212可以表示任何数量的沉积的电介质层，其包括通过一种或多种薄膜沉积工艺沉积的材料，所述工艺包括但不限于CVD、PVD、ALD或者其任何组合。
图3C示出了用以形成外围互连层210的一个或多个额外互连层的形成。可以形成任何数量的互连层，它们每者具有连接导体层的不同层级的通孔。还沉积额外的电介质层，以提高电介质材料212的总厚度。
根据一些实施例，沿半导体器件300的顶表面306形成顶部导体层214。使用CMP对顶表面306进行抛光，以使所述表面跨越电介质材料210和顶部导体层214两者是平滑的。
图4A-图4D示出了用于形成半导体器件400的示例性制作过程。在一些实施例中，半导体器件400提供了存储器件200的部分。图4A示出了根据一些实施例的具有形成于衬底216之上的交替的牺牲层404和电介质层406的堆叠层402的形成。
堆叠层402的形成可以涉及沉积牺牲层404，以使每个牺牲层具有相同厚度或者具有不同厚度。牺牲层404的示例性厚度可以在从20nm到500nm的范围内。类似地，电介质层406可以均具有相同厚度或者可以具有不同厚度。电介质层406的示例性厚度可以在从20nm到500nm的范围内。
根据一些实施例，牺牲层404的电介质材料不同于电介质层406的电介质材料。例如，牺牲层404的每者可以是氮化硅，而电介质层406的每者可以是二氧化硅。用于牺牲层404的每者的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层406或牺牲层404中任一者的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。应当理解，在堆叠层402中可以包括任何数量的电介质层。
堆叠层402包括具有阶梯结构的部分，在所述阶梯结构中，至少牺牲层404中的每者沿水平“X”方向终止于不同的长度。该阶梯结构允许电触点连接存储器件的字线中的每者，如将在后面示出的。
图4B示出了根据一些实施例的穿过堆叠层402的竖直结构220的形成。竖直结构220包括NAND存储器串222和导电触点224两者。
在一些实施例中，NAND存储器串222包括在衬底216上的外延生长层408与顶部导电材料410之间延伸的多个存储器层403和芯绝缘体材料405。外延生长材料408可以包括外延生长的硅，并且可以延伸到衬底216的部分中。顶部导电材料可以包括掺杂多晶硅或者任何其它导电材料。
每个NAND存储器串222的多个存储器层403可以包括半导体沟道层，例如，非晶硅、多晶硅或者单晶硅。多个存储器层403还可以包括隧道层、存储层(又称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧道层和半导体沟道层在侧壁上按照所列举顺序布置在彼此之上(首先沉积阻挡层，并且最后沉积半导体沟道层)。隧道层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。在一些实施例中，多个存储器层404包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，隧道层包括氧化硅，存储层包括氮化硅，并且阻挡层包括氧化硅)。芯绝缘体406可以是任何电介质材料，例如氧化物。在一些实施例中，多个存储器层403围绕芯绝缘体405。NAND存储器串222的直径可以在大约100nm和200nm之间。
在一些实施例中，NAND存储器串222的形成包括刻蚀出穿过堆叠层402并且进入衬底216的部分中的多个开口。之后，在多个开口的底部形成外延生长材料408，随后沉积多个存储器层403并且沉积芯绝缘体405，以使得多个存储器层403包围所述芯绝缘体405。可以在多个存储器层403和芯绝缘体405之上形成顶部导电材料410，并且顶部导电材料410可以是在对存储器层403和芯绝缘体405的顶部部分进行刻蚀之后形成的。多个存储器层403的各个层中的每者可以是使用任何适当的沉积技术形成的，例如，所述技术为溅射、蒸发或者化学气相沉积(CVD)。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。类似地，芯绝缘体405可以是使用上文描述的而技术中的任何技术形成的。
导电触点224可以是TAC，每个TAC包括被绝缘材料412包围的导电芯。导电芯414可以包括导体材料，所述导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。绝缘材料412可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、或其任何组合。导电芯414和绝缘材料412可以均使用任何适当的沉积技术而形成，例如，所述技术为溅射、蒸发或者化学气相沉积(CVD)。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。
根据一些实施例，可以在形成多个竖直结构220之后执行化学机械抛光(CMP)，以使半导体器件400的顶表面平坦化。
图4C示出了半导体器件400上的额外制作结构和层。根据一些实施例，堆叠层402的牺牲层404被去除并被替换为导体层416，以形成具有交替的导体层416和电介质层406的堆叠层218。导体层416可以充当NAND存储器串222中的每者的字线。可以通过适当刻蚀工艺(例如，各向同性干法刻蚀或湿法刻蚀)去除牺牲层404。刻蚀工艺可以具有牺牲层404的材料相对于所述结构的其它部分的材料的足够高的刻蚀选择性，以使得刻蚀工艺对所述结构的其它部分具有最小的影响。在一些实施例中，牺牲层404包括氮化硅，并且各向同性干法刻蚀的刻蚀剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一者或多者。各向同性干法刻蚀的射频(RF)功率可以低于大约100W，并且偏压可以低于大约10V。在一些实施例中，牺牲层404包括氮化硅，并且湿法刻蚀的刻蚀剂包括磷酸。在一些实施例中，电介质层406可以被去除，以使得在导体层416之间存在空的空间(真空)。导体层416之间的真空空间起着绝缘层的作用，并且可以有助于减小寄生电容。
导体层416可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的适当沉积方法将导体层416中的每者沉积到由于去除牺牲层404而留下的区域中。
使用延伸通过电介质材料235的通孔226来进行与导体层416中的每者的接触。第一组导电线228被形成为与字线中的一者或多者以及与NAND存储器串222和导电触点224中的一者或多者进行电接触。第一组导电线228可以包括通往NAND存储器串222的位线触点。与常规技术相反，并非所有的竖直结构220都包括沿与第一组导电线228相同的平面的接触线。例如，沿x方向的交替竖直结构220包括处于第一组导电线228中的接触线。其它图案也是可能的。
图4D示出了根据一些实施例的用于与第一组导电线228中的一者或多者进行电连接的一个或多个互连层230的形成。可以形成任何数量的互连层，它们每者具有连接导体层的不同层级的通孔。还沉积额外的电介质层，以提高电介质材料235的总厚度。
根据一些实施例，沿半导体器件400的顶表面420形成顶部导体层232。使用CMP对顶表面420进行抛光，以使所述表面跨越电介质材料235和顶部导体层232两者是平滑的。
图5A-图5C示出了半导体器件300和400的键合以及形成存储器件200的最终制作过程。在图5A中，将半导体器件400与半导体器件300放到一起，以使半导体器件400的顶表面420面向半导体器件300的顶表面306。
图5B示出了半导体器件300和半导体器件400在键合界面205处的键合。可以使用混合键合过程执行所述键合，其中，半导体器件300和400中的每者的导电部分在键合界面205处键合到一起，并且半导体器件300和400中的每者的电介质材料在键合界面205处键合到一起。根据一些实施例，半导体器件300的顶部导体层214与半导体器件400的顶部导体层232在键合界面205处键合到一起。
根据一些实施例，形成延伸通过衬底216的厚度的贯穿通孔502。可以在衬底216的相对侧(例如，背侧)上形成开口，并且诸如W、Co、Cu、Al、掺杂硅、硅化物或其组合的导电材料填充所述开口以形成贯穿通孔502。根据一些实施例，贯穿通孔502用于接触不包含处于第一组导电线228内的触点的任何竖直结构220。贯穿通孔502还可以用于接触任何导电触点224。
在一些实施例中，在形成贯穿通孔502之前对衬底216减薄。可以使用诸如CMP或化学刻蚀的任何已知工艺对衬底216进行减薄。可以将衬底216减薄到小于100μm、小于50μm或者小于10μm的最终厚度。在一些实施例中，在使半导体器件400与半导体器件300键合之前对衬底216减薄。
图5C示出了根据一些实施例的用以与贯穿通孔502进行接触的第二组导体线234的形成。可以在衬底216的背侧之上沉积被表示为电介质材料236的一个或多个电介质层，以促进使用标准光刻技术形成第二组导体线234。通过在竖直结构220的相对两侧上形成导电位线和其它接触线中的各种线，极大地降低了沿一个平面的导电线的密度。
图6是根据第一实施例的用于形成NAND存储器件的示例性方法600的流程图。图3-图5大致示出了方法600的操作。应当理解，方法600中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其它操作。在本公开的各种实施例中，方法600的操作可以是按照不同顺序执行的，和/或可以发生变化。
在操作602中，在第一衬底上形成具有交替的导体和绝缘体层的堆叠层。所述堆叠层的形成可以涉及首先沉积交替类型的电介质材料(例如，牺牲层与电介质层交替)。所述交替电介质堆叠层中的层可以包括如下材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。所述交替电介质堆叠层中的层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。随后可以去除牺牲层并采用导体层替换牺牲层，以形成交替的导体和绝缘体层。绝缘体层可以是电介质层，或者可以是处于导体层之间的真空的区域。
在操作604中，形成穿过所述堆叠层的多个竖直结构。竖直结构可以包括一个或多个NAND存储器串，所述NAND存储器串具有围绕芯绝缘体的多个存储器层。形成多个存储器层可以包括沉积诸如非晶硅、多晶硅或单晶硅的半导体沟道层、隧道层、存储层(又称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧道层和半导体沟道层可以均按照所列举顺序沉积在一个或多个第一开口的侧壁上。隧道层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质、或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。在一些实施例中，多个存储器层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，隧道层包括氧化硅，存储层包括氮化硅，阻挡层包括氧化硅)。
其它竖直结构可以包括诸如TAC的导电触点，所述导电触点包括竖直延伸通过所述堆叠层从而与堆叠层的两侧上的结构进行电连接的芯导电材料。
在操作606中，形成耦合至第一组竖直结构的第一组导电线。所述第一组导电线可以被形成为与所述竖直结构的一端竖直隔开一定距离，以使用通孔与所述竖直结构进行连接。所述第一组导电线可以是沿同一平面形成的，并且可以由位线、字线以及用于竖直导电触点的接触线构成。
根据一些实施例，所述第一组导电线并非连接至所述竖直结构中的每者，而是仅连接至第一组竖直结构。所述第一组竖直结构可以包括任何数量的NAND串和竖直导电触点。在一个示例中，第一组竖直结构仅包括NAND串。
在操作608中，在第二衬底上形成外围器件。外围器件可以包括形成于衬底上的多个晶体管。外围器件可以包括晶体管或电无源器件(例如，电容器、电阻器等)的任何布置。晶体管可以是通过多个处理步骤形成的，所述步骤包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)、或其任何组合。在一些实施例中，在第二衬底中形成掺杂区，掺杂区充当(例如)晶体管的源极区和/或漏极区。在一些实施例中，还在第二衬底中形成隔离区，例如浅沟槽隔离(STI)。
在操作608中，还在外围器件上方形成一个或多个互连层。所述一个或多个互连层可以具有存在于所述结构的顶表面处的暴露的导体层。
在操作610中，第一和第二衬底在所述第一和第二衬底之间的键合界面处键合到一起。所述键合可以是混合键合，其中，所述键合界面处的导电部分独立于所述键合界面处的电介质部分而键合到一起。根据一些实施例，形成于第一衬底之上的导体层在所述键合界面处接触形成于所述第二衬底之上的导体层。
在操作612中，形成耦合至第二组竖直结构的第二组导电线。所述第二组竖直结构不同于所述第一组竖直结构，尽管所述竖直结构中的一些可能既处于第一组中又处于第二组中。根据一些实施例，所述第二组竖直结构可以包括任何数量的NAND串和竖直导电触点。在一个示例中，第二组竖直结构仅包括竖直导电触点。
根据一些实施例，第二组导电线形成于与第一组导电线不同的平面上，所述平面要么处于所述多个竖直结构上方，要么处于所述多个竖直结构下方。在一个示例中，第二组导电线可以形成在第一衬底的相对侧(例如，背侧)之上，并且通过穿过第一衬底的厚度形成的通孔而电耦合至第二组竖直结构。与第一组导电线相比，第二组导电线可以形成于相对端之上，与多个竖直结构竖直隔开一定距离。通过在两个不同平面上对各条导电线的位置进行交错，减小了给定平面上的导电线的密度。
本公开描述了三维存储器件及其制作方法的各种实施例。在一些实施例中，一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及处于所述第一衬底上的一个或多个外围器件。所述第一半导体结构还包括具有第一导体层的一个或多个互连层。所述第二半导体结构包括第二衬底以及设置在所述第二衬底的第一表面上方的具有交替的导体层和绝缘体层的堆叠层。所述第二半导体结构还包括竖直延伸通过所述堆叠层的多个结构。所述第二半导体结构还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。
在一些实施例中，一种存储器件包括衬底以及设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述存储器件还包括竖直延伸通过所述堆叠层的多个结构。所述存储器件还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。所述存储器件还包括具有处于所述存储器件的顶表面处的第一导体层的一个或多个互连层、以及处于所述存储器件的顶表面处的键合表面。另一半导体器件被配置为在所述键合界面处与所述存储器件键合。
在一些实施例中，一种形成存储器件的方法包括：在第一衬底之上形成堆叠层，第一堆叠层包括交替的导体和绝缘体层；以及形成竖直延伸通过所述堆叠层的多个结构。所述方法还包括在一端之上形成与所述多个结构竖直隔开一定距离的第一组导电线。所述第一组导电线电耦合至所述多个结构中的第一组。所述方法还包括在第二衬底上形成一个或多个外围器件。所述方法还包括使第一衬底与第二衬底在第一衬底和第二衬底之间的键合界面处键合，以及在相对端之上形成与所述多个结构竖直隔开一定距离的第二组导电线。所述第二组导电线电耦合至所述多个结构中的第二组。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (9)

1.一种存储器件，包括：
衬底；
设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层；
竖直延伸通过所述堆叠层的多个结构；
与所述多个结构中的第一组电耦合的第一组导电线；
与所述多个结构中的不同于所述多个结构中的所述第一组的第二组电耦合的第二组导电线；
其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上，
其中，所述多个结构包括NAND存储器串，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述NAND存储器串中的一者或多者的位线，所述位线在所述第一组导电线和所述第二组导电线之间交错地布置。
2.根据权利要求1所述的存储器件，其中，所述NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。
3.根据权利要求1所述的存储器件，其中，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述堆叠层的导电层的字线，所述字线在所述第一组导电线和所述第二组导电线之间交错地布置。
4.根据权利要求1所述的存储器件，其中，所述多个结构包括导电触点。
5.根据权利要求4所述的存储器件，其中所述多个结构中的所述第一组仅包括所述NAND存储器串，并且所述多个结构中的所述第二组仅包括所述导电触点。
6.根据权利要求1所述的存储器件，其中，还包括：一个或多个互连层，所述一个或多个互连层包括处于所述存储器件的顶表面处的第一导体层；
处于所述存储器件的所述顶表面处的键合界面，其中，半导体器件被配置为在所述键合界面处与所述存储器件键合。
7.根据权利要求6所述的存储器件，其中，所述半导体器件是CMOS器件。
8.一种用于形成存储器件的方法，包括：
在第一衬底上形成具有交替的导体和绝缘体层的堆叠层；
形成竖直延伸通过所述堆叠层的多个结构；
形成电耦合至所述多个结构中的第一组的第一组导电线；
形成电耦合至所述多个结构中的第二组的第二组导电线，
其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上，并且其中，所述多个结构包括NAND存储器串，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述NAND存储器串中的一者或多者的位线，所述位线在所述第一组导电线和所述第二组导电线之间交错地布置。
9.根据权利要求8所述的一种用于形成存储器件的方法，包括：
所述第一组导电线和所述第二组导电线中的每者包括耦合至所述堆叠层的导电层的字线，以及所述字线在所述第一组导电线和所述第二组导电线之间交错地布置。
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