JP2023004446A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置の歩留りの低下を抑制する。【解決手段】実施形態の半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を含む基板と、第３方向に並び、かつ互いに離れて設けられ、第１導電体層を含む複数の導電体層と、ここで、複数の導電体層の各々は、第２領域にわたって第１方向に延びる第１部分と、第１部分と第２方向に並び、上層の導電体層と重ならないように設けられたテラス部分を有する第２部分と、を含み、複数の導電体層の第１部分と複数の導電体層の第２部分との間に設けられた第１絶縁部と、第１絶縁部を介して第１導電体層の第１部分と第２方向に並ぶ第１絶縁体層と、第１領域で、複数の導電体層を貫通し、第１導電体層と交差する部分が第１メモリセルトランジスタとして機能するメモリピラーと、を備える。【選択図】図１０

Description

実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用される。

米国特許出願公開第２０１９／０３７８８５５号明細書

半導体記憶装置の歩留りの低下を抑制する。

実施形態の半導体記憶装置は、互いに交差する第１方向及び第２方向に広がり、上記第１方向に並ぶ第１領域及び第２領域を含む基板と、上記第１方向及び上記第２方向の各々と交差する第３方向に並び、かつ互いに離れて設けられ、第１導電体層を含む複数の導電体層と、ここで、上記複数の導電体層の各々は、上記第２領域にわたって上記第１方向に延びる第１部分と、上記第１部分と上記第２方向に並び、上層の導電体層と重ならないように設けられたテラス部分を有する第２部分と、を含み、上記複数の導電体層の上記第１部分と上記複数の導電体層の上記第２部分との間に設けられた第１絶縁部と、上記第１絶縁部を介して上記第１導電体層の上記第１部分と上記第２方向に並ぶ第１絶縁体層と、上記第１領域で、上記複数の導電体層を貫通し、上記第１導電体層と交差する部分が第１メモリセルトランジスタとして機能するメモリピラーと、を備える。

実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図７のＸ－Ｘ線に沿った断面図である。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図３４のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図である。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図である。 第３変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４４のＸＬＶ－ＸＬＶ線に沿った断面図である。 第４変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第４変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４６のＸＬＶＩＩ－ＸＬＶＩＩ線に沿った断面図である。 第５変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第５変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４８のＸＬＩＸ－ＸＬＩＸ線に沿った断面図である。 第６変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。 第６変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図５０のＬＩ－ＬＩ線に沿った断面図である。 その他の実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図である。

以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

１． 実施形態
１．１ 構成
１．１．１ メモリシステム
図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステム３は、図示しない外部のホスト機器に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤ^ＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、メモリコントローラ２及び半導体記憶装置１を含む。

メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置１を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータを半導体記憶装置１から読み出してホスト機器に送信する。

半導体記憶装置１は、不揮発にデータを記憶するメモリである。半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。

メモリコントローラ２と半導体記憶装置１との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。

１．１．２ 半導体記憶装置
引き続き、図１に示すブロック図を参照して、実施形態に係る半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備える。

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられる。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡは、それぞれワード線、ブロックＢＬＫ、及びビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、及び消去動作等を実行する。

ドライバモジュール１４は、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータの判定を実行する。センスアンプモジュール１６は、当該判定の結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。

１．１．３ メモリセルアレイの回路構成
図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。

各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ１５、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。メモリセルトランジスタＭＴ０～ＭＴ１５の各々は、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、メモリセルトランジスタＭＴ０～ＭＴ１５は、それぞれメモリセルトランジスタＭＴとも呼称される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ１５は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の一端に接続される。選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＲＣに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１５に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。これに対して、複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに共通接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴＳのゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ４に接続されてもよい。

ビット線ＢＬ０～ＢＬｍの各々は、複数のブロックＢＬＫ間で各ストリングユニットＳＵに含まれる１つのＮＡＮＤストリングＮＳを共通接続する。ワード線ＷＬ０～ＷＬ１５のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

なお、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数に設計され得る。

１．１．４ メモリセルアレイ
以下に、実施形態に係る半導体記憶装置の備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図には、図を見易くするために、構成の図示が適宜省略される。各図面に示された構成は、適宜簡略化されて示される。

１．１．４．１ メモリセルアレイの全体構成
図３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域が示される。なお、以下では、偶数番号のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、・・・）のことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、・・・）のことを“ＢＬＫｏ”と呼ぶ。

メモリセルアレイ１０は、積層体、複数の部材ＳＬＴ、及び複数の部材ＳＨＥを含む。積層体は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの積層数に応じてＺ方向に沿って積層される構造である。積層体は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬを含む。また、積層体は、ワード線ＷＬと同じ層に設けられる絶縁体層を含む。以下の説明では、積層体内において、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬを総称して、積層配線とも呼ぶ。積層体内において、積層配線と同じ層に設けられる絶縁体層を総称して、積層絶縁材とも呼ぶ。積層配線と、当該積層配線と同じ層に設けられる積層絶縁材との組を総称して、積層材ＳＬとも呼ぶ。特に、ワード線ＷＬ０～ＷＬ１５に対応する積層材ＳＬはそれぞれ、積層材ＳＬ０～ＳＬ１５と呼ぶ。

メモリセルアレイ１０は、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。なお、以下では、メモリ領域ＭＡ１及びＭＡ２を区別しない場合に、単にメモリ領域ＭＡと呼ぶ。

メモリ領域ＭＡ１及びＭＡ２の各々は、積層配線により形成される領域である。メモリ領域ＭＡ１及びＭＡ２の各々は、データの記憶に使用される。メモリ領域ＭＡ１及びＭＡ２の各々は、複数のＮＡＮＤストリングＮＳを含む。

引出領域ＨＡは、積層材ＳＬにより形成される領域である。引出領域ＨＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。引出領域ＨＡには、メモリセルアレイ１０の積層配線に対するコンタクト等が設けられる。

複数の部材ＳＬＴは、各々がＸ方向に延び、Ｙ方向に並ぶ。複数の部材ＳＬＴの各々は、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡをＸ方向に横切る。各部材ＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋め込まれた構造を有する。１つの部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線を分断する。実施形態では、複数の部材ＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応する。

実施形態では、ブロックＢＬＫｅのＹ方向における一端側（＋Ｙ方向側）に接する部材ＳＬＴのことを、“ＳＬＴｅ”と呼ぶ。また、ブロックＢＬＫｏのＹ方向における一端側（＋Ｙ方向側）に接する部材ＳＬＴのことを、“ＳＬＴｏ”と呼ぶ。つまり、メモリセルアレイ１０には、部材ＳＬＴｅ及びＳＬＴｏの組が、Ｙ方向に複数並ぶ。

複数の部材ＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。実施形態では、メモリ領域ＭＡ１及びＭＡ２のそれぞれにおいて、４つの部材ＳＨＥが、隣り合うＳＬＴの間のそれぞれに配置される。メモリ領域ＭＡ１及びＭＡ２のそれぞれにおいて、複数の部材ＳＨＥは、各々がＸ方向に延び、Ｙ方向に並ぶ。メモリ領域ＭＡ１に配置される複数の部材ＳＨＥの各々は、メモリ領域ＭＡ１を横切る。メモリ領域ＭＡ２に配置される複数の部材ＳＨＥの各々は、メモリ領域ＭＡ２を横切る。各部材ＳＨＥは、絶縁体が埋め込まれた構造を有する。１つの部材ＳＨＥは、例えば当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。実施形態では、部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。

引出領域ＨＡは、Ｙ方向に並ぶ複数の引出部ＨＰを含む。各引出部ＨＰは、２つのブロックＢＬＫ毎に配置される。換言すると、各引出部ＨＰは、引出領域ＨＡ内で、隣り合う２つのブロックＢＬＫを挟む２つの部材ＳＬＴｅに挟まれた領域に配置される。

以下では、ブロックＢＬＫｋ及びＢＬＫ（ｋ＋１）（ｋ＝４×ｉ（ｉは０以上の整数））に対応して配置される引出部ＨＰのことを、“ＨＰｅ”と呼ぶ。ブロックＢＬＫ（ｋ＋２）及びＢＬＫ（ｋ＋３）に対応して配置される引出部ＨＰのことを、“ＨＰｏ”と呼ぶ。図３において、引出部ＨＰｅは、ブロックＢＬＫ０及びＢＬＫ１の組と、ブロックＢＬＫ４及びＢＬＫ５の組とのそれぞれに対応して配置される。引出部ＨＰｏは、ブロックＢＬＫ２及びＢＬＫ３の組と、ブロックＢＬＫ６及びＢＬＫ７の組とのそれぞれに対応して配置される。

各引出部ＨＰは、コンタクト領域ＣＣＴと、２つのコンタクト領域Ｃ４Ｔと、を含む。コンタクト領域ＣＣＴは、積層材ＳＬにより形成される階段構造を含む領域である。コンタクト領域Ｃ４Ｔは、積層絶縁材により形成される絶縁領域である。

各引出部ＨＰにおいて、コンタクト領域ＣＣＴは、隣り合う２つのブロックＢＬＫの間の１つの部材ＳＬＴｏを跨ぎつつ、当該隣り合う２つのブロックＢＬＫの各々の一部の領域と重なるように配置される。コンタクト領域ＣＣＴと重なる部材ＳＬＴｏは、コンタクト領域ＣＣＴに対応する隣り合う２つのブロックＢＬＫの積層体により形成される階段構造を、ブロックＢＬＫに対応して２つに分割する。具体的には、ブロックＢＬＫ０及びＢＬＫ１に対応するコンタクト領域ＣＣＴ、ブロックＢＬＫ２及びＢＬＫ３に対応するコンタクト領域ＣＣＴ、ブロックＢＬＫ４及びＢＬＫ５に対応するコンタクト領域ＣＣＴ、及びブロックＢＬＫ６及びＢＬＫ７に対応するコンタクト領域ＣＣＴは、それぞれ部材ＳＬＴｏによって分割される。

各引出部ＨＰにおいて、２つのコンタクト領域Ｃ４Ｔは、それぞれブロックＢＬＫ毎に設けられる。当該２つのコンタクト領域Ｃ４Ｔは、例えばＹ方向に沿って並ぶ。また、当該２つのコンタクト領域Ｃ４Ｔは、コンタクト領域ＣＣＴとＸ方向に並ぶ。

各コンタクト領域Ｃ４Ｔは、対応するブロックＢＬＫ内において、Ｙ方向に互いに離れて並ぶ２つの部材ＯＳＴに挟まれる。各部材ＯＳＴは、Ｘ方向に延び、内部に絶縁体が埋め込まれた構造を有する。なお、各ブロックＢＬＫの積層配線は、メモリ領域ＭＡ１及びＭＡ２の間で、コンタクト領域Ｃ４Ｔとは異なる領域を介して、電気的に接続される。より具体的には、各ブロックＢＬＫの積層配線は、コンタクト領域Ｃ４ＴとＹ方向に並ぶ部分を有する。当該コンタクト領域Ｃ４ＴとＹ方向に並ぶ部分は、引出部ＨＰにわたってＸ方向に延び、積層配線のうちメモリ領域ＭＡ１側から延びる部分と、積層配線のうちメモリ領域ＭＡ２側から延びる部分とを接続する。

引出領域ＨＡにおいて、コンタクト領域ＣＣＴと、引出部ＨＰに含まれる２つのＣ４Ｔの組とは、例えばＹ方向に沿って交互に配置される。換言すると、引出部ＨＰｅでは、メモリ領域ＭＡ１側にコンタクト領域ＣＣＴが配置され、メモリ領域ＭＡ２側にコンタクト領域Ｃ４Ｔが配置される。引出部ＨＰｏでは、メモリ領域ＭＡ１側にコンタクト領域Ｃ４Ｔが配置され、メモリ領域ＭＡ２側にコンタクト領域ＣＣＴが配置される。

１．１．４．２ メモリ領域
メモリ領域ＭＡにおけるメモリセルアレイ１０の構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫ、すなわちストリングユニットＳＵ０～ＳＵ４を含む領域が示される。なお、図４では、メモリ領域ＭＡ１及びＭＡ２のうち、一方のメモリ領域ＭＡにおけるメモリセルアレイ１０の構造を示すが、メモリ領域ＭＡ１におけるメモリセルアレイ１０の構造と、メモリ領域ＭＡ２におけるメモリセルアレイ１０の構造とは、実質的に同等である。

図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。

１つのメモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つの部材ＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、＋Ｙ方向側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つの部材ＳＨＥが重なる。

複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４の例では、各ビット線ＢＬが、ストリングユニットＳＵ毎に、２つのメモリピラーＭＰと重なるように配置される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。

例えば、部材ＳＨＥと重なるメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。

コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれる。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う複数の導電体層（例えば、ワード線ＷＬ０～ＷＬ１５、並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔される。これにより、コンタクトＬＩと当該コンタクトＬＩとＹ方向に隣り合う複数の導電体層とは、互いに絶縁される。

（断面構造）
図５は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４を更に含む。

具体的には、半導体基板２０の上に、絶縁体層３０が設けられる。絶縁体層３０は、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路（図示せず）を含む。なお、本明細書においては、選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５に対して、これらを上述した回路に接続するためのコンタクトがコンタクト領域ＣＣＴにおいてＺ方向に沿って引き出される方向を上方向とする。

絶縁体層３０の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＲＣとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。

導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。

導電体層２２の上に、絶縁体層３２及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ１５として使用される。導電体層２３は、例えばタングステンを含む。

最上層の導電体層２３の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。

導電体層２４の上に、絶縁体層３４が設けられる。絶縁体層３４の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。導電体層２５は、例えば銅を含む。

メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３１～３３、及び導電体層２２～２４を貫通する。メモリピラーＭＰの底部は、導電体層２１に接する。メモリピラーＭＰと導電体層２２とが交差した部分は、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層２３とが交差した部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分は、選択トランジスタＳＴＤとして機能する。

また、メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられる。コア部材４０の上端は、例えば、導電体層２４よりも上層に含まれる。コア部材４０の下端は、例えば、導電体層２１と同じ高さに達する。半導体層４１は、コア部材４０の周囲を覆う。メモリピラーＭＰの下部において、半導体層４１の一部が、導電体層２１に接する。積層膜４２は、半導体層４１と導電体層２１とが接する部分を除いて、半導体層４１の側面及び底面を覆う。コア部材４０は、例えば酸化シリコン等の絶縁体を含む。半導体層４１は、例えばシリコンを含む。

メモリピラーＭＰ内の半導体層４１の上面上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示される。メモリ領域ＭＡにおいて、部材ＳＨＥと重ならない、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。

コンタクトＣＶの上には、１つの導電体層２５、すなわち１つのビット線ＢＬが接する。１つの導電体層２５には、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間毎に設けられた１つのメモリピラーＭＰと、隣り合う２つの部材ＳＨＥの間毎に設けられた１つのメモリピラーＭＰとが電気的に接続される。

部材ＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４を分割する。部材ＳＬＴ内のコンタクトＬＩは、部材ＳＬＴに沿って設けられる。コンタクトＬＩの上端は、導電体層２４と導電体層２５との間に位置する。コンタクトＬＩの下端は、導電体層２１と接する。コンタクトＬＩは、例えばソース線ＳＲＣの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電体層２２～２４との間に設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁される。

部材ＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２４を分割する。部材ＳＨＥの上端は、導電体層２４と導電体層２５との間に位置する。部材ＳＨＥの下端は、最上層の導電体層２３と導電体層２４との間に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。

実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造について、図６を用いて説明する。図６は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。

図６に示すように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。

導電体層２３を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲む。トンネル絶縁膜４３は、半導体層４１の側面を囲む。絶縁膜４４は、トンネル絶縁膜４３の側面を囲む。ブロック絶縁膜４５は、絶縁膜４４の側面を囲む。導電体層２３は、ブロック絶縁膜４５の側面を囲む。トンネル絶縁膜４３及びブロック絶縁膜４５の各々は、例えば酸化シリコンを含む。絶縁膜４４は、例えば窒化シリコンを含む。

上述したメモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０～ＭＴ１５、並びに選択トランジスタＳＴＤ、及びＳＴＳのチャネル（電流経路）として機能する。また、絶縁膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ１５、並びに選択トランジスタＳＴＤ及びＳＴＳをオン状態にすることによって、ビット線ＢＬとソース線ＳＲＣとの間でメモリピラーＭＰに電流を流す。

１．１．４．３ 引出領域
引出領域ＨＡの構造について、図７を用いて説明する。図７は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図７は、隣り合うブロックＢＬＫ０（ＢＬＫｅ）及びＢＬＫ１（ＢＬＫｏ）の領域に対応する（引出部ＨＰｅに含まれる）コンタクト領域ＣＣＴ、並びに近傍のメモリ領域ＭＡ１の一部が示される。以下では、コンタクト領域ＣＣＴ及びその近傍の構造について主に説明する。

コンタクト領域ＣＣＴ及びその近傍において、複数の積層材ＳＬの各々は、上層の積層材ＳＬと重ならない部分（以下、テラス部分と呼ぶ）を有する。選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５の各々のテラス部分は、コンタクト領域ＣＣＴに含まれる。選択ゲート線ＳＧＤのテラス部分は、例えばコンタクト領域ＣＣＴの外部において、引出領域ＨＡのメモリ領域ＭＡ１側の端部に含まれる。

テラス部分の形状は、階段（ｓｔｅｐ）、段丘（ｔｅｒｒａｃｅ）、及び畦石（ｒｉｍｓｔｏｎｅ）等と類似する。より具体的には、例えば引出領域ＨＡのメモリ領域ＭＡ１側の端部において、選択ゲート線ＳＧＤと積層材ＳＬ１５との間に、段差が設けられる。また、コンタクト領域ＣＣＴにおいて、積層材ＳＬ１５と積層材ＳＬ１４との間、積層材ＳＬ１４と積層材ＳＬ１３との間、・・・、積層材ＳＬ１と積層材ＳＬ０との間、及び積層材ＳＬ０と選択ゲート線ＳＧＳとの間に、それぞれ段差が設けられる。

コンタクト領域ＣＣＴにおいて、メモリセルアレイ１０は、スタジアム状階段部ＳＳ（ＳＳ１及びＳＳ２）、傾斜部ＩＰ（ＩＰ１、ＩＰ２、及びＩＰ３）、複数の部材ＣＳＴ、並びに複数のコンタクトＣＣを含む。

スタジアム状階段部ＳＳは、平面視において中心部から四方に向かって昇順に形成された、複数のテラス部分である。積層体は、スタジアム状階段部ＳＳの中心部に向かって窪む。スタジアム状階段部ＳＳの中心部は、部材ＳＬＴｏを跨ぐように設けられる。スタジアム状階段部ＳＳ１及びＳＳ２は、Ｘ方向に沿って並ぶ。

傾斜部ＩＰは、平面視において矩形状に設けられた、連続する複数（図７の例では、４つ）の積層材ＳＬの端部を含む段差である。積層体は、傾斜部ＩＰの外側から内側に向かって窪む。傾斜部ＩＰ１は、スタジアム状階段部ＳＳ２をＸ方向に横断し、かつスタジアム状階段部ＳＳ１の中心部をＹ方向に縦断するように設けられる。傾斜部ＩＰ２は、傾斜部ＩＰ１の内側において、スタジアム状階段部ＳＳ２をＸ方向に横断し、かつスタジアム状階段部ＳＳ１とスタジアム状階段部ＳＳ２との間をＹ方向に縦断するように設けられる。傾斜部ＩＰ３は、傾斜部ＩＰ２の内側において、スタジアム状階段部ＳＳ２の中心部をＹ方向に縦断するように設けられる。

スタジアム状階段部ＳＳ１及びＳＳ２は、傾斜部ＩＰ１、ＩＰ２、及びＩＰ３によって、階段領域ＳＡ１、ＳＡ２、ＳＡ３、及びＳＡ４に分割される。

階段領域ＳＡ１は、スタジアム状階段部ＳＳ１及びＳＳ２のうち、傾斜部ＩＰ１の外側の領域である。階段領域ＳＡ１には、例えば積層材ＳＬ１１～ＳＬ１５のそれぞれのテラス部分が含まれる。階段領域ＳＡ１において、積層材ＳＬ１１～ＳＬ１５のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。

階段領域ＳＡ２は、スタジアム状階段部ＳＳ１及びＳＳ２のうち、傾斜部ＩＰ１の内側かつ傾斜部ＩＰ２の外側の領域である。階段領域ＳＡ２には、例えば積層材ＳＬ７～ＳＬ１０のそれぞれのテラス部分が含まれる。階段領域ＳＡ２において、積層材ＳＬ７～ＳＬ１０のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって昇順に並ぶ。

階段領域ＳＡ３は、スタジアム状階段部ＳＳ１及びＳＳ２のうち、傾斜部ＩＰ２の内側かつ傾斜部ＩＰ３の外側の領域である。階段領域ＳＡ３には、例えば積層材ＳＬ３～ＳＬ６のそれぞれのテラス部分が含まれる。階段領域ＳＡ３において、積層材ＳＬ３～ＳＬ６のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。

階段領域ＳＡ４は、傾斜部ＩＰ３の内側に設けられる領域である。階段領域ＳＡ４には、例えば積層材ＳＬ０～ＳＬ２、及び選択ゲート線ＳＧＳのそれぞれのテラス部分が含まれる。階段領域ＳＡ４において、選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ２のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって昇順に並ぶ。

階段領域ＳＡ１における積層材ＳＬ１１のテラス部分と、階段領域ＳＡ２における積層材ＳＬ７のテラス部分とは、傾斜部ＩＰ１のうちメモリ領域ＭＡ１側の部分をＸ方向に挟んで隣り合うように設けられる。階段領域ＳＡ３における積層材ＳＬ３のテラス部分と、階段領域ＳＡ４における選択ゲート線ＳＧＳのテラス部分とは、傾斜部ＩＰ３のうちメモリ領域ＭＡ１側の部分を、Ｘ方向に挟んで隣り合うように設けられる。

複数の部材ＣＳＴの各々は、Ｘ方向に延び、内部に絶縁体が埋め込まれた構造を有する。部材ＣＳＴは、積層体を貫通するように設けられる。図７に示す例では、各ブロックＢＬＫにおいて、メモリセルアレイ１０は、例えば２つの部材ＣＳＴを含む。すなわち、メモリセルアレイ１０は、１つのコンタクト領域ＣＣＴ当たり４つの部材ＣＳＴを有する。１つのブロックＢＬＫに含まれる２つの部材ＣＳＴは、Ｘ方向に沿って並ぶ。当該２つの部材ＣＳＴの間と、スタジアム状階段部ＳＳ１とＳＳ２との間とは、Ｙ方向に沿って並ぶように配置される。ブロックＢＬＫｅに含まれる２つの部材ＣＳＴと、ブロックＢＬＫｏに含まれる２つの部材ＣＳＴとは、例えば選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１４のそれぞれのテラス部分をＹ方向に沿って挟むように設けられる。

引出領域ＨＡにおいて、複数のコンタクトＣＣの各々は、各ブロックＢＬＫ内に設けられる複数の積層材ＳＬのテラス部分のうち、対応する積層材ＳＬのテラス部分の上面上に設けられる。

コンタクト領域ＣＣＴにおいて、１つのブロックＢＬＫに含まれる選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５のそれぞれに対応する複数のコンタクトＣＣは、例えばＸ方向に沿って直線上に配置される。積層材ＳＬ１５、ＳＬ１４、ＳＬ１３、ＳＬ１２、ＳＬ１１、ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ１０、ＳＬ６、ＳＬ５、ＳＬ４、ＳＬ３、及び選択ゲート線ＳＧＳ、並びに積層材ＳＬ０、ＳＬ１、及びＳＬ２のそれぞれに対応する複数のコンタクトＣＣは、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって、この順に並ぶように設けられる。しかしながら、選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５のそれぞれに対応する複数のコンタクトＣＣは、必ずしも直線上に配置される必要はなく、Ｙ方向においてずれて配置されてもよい。

また、引出領域ＨＡの端部において、複数のストリングユニットＳＵに対応する複数の選択ゲート線ＳＧＤのそれぞれに対応するコンタクトＣＣは、例えばＹ方向に沿って直線上に配置される。しかしながら、複数の選択ゲート線ＳＧＤのそれぞれに対応するコンタクトＣＣは、必ずしも直線上に配置される必要はなく、Ｘ方向においてずれて配置されてもよい。

なお、引出領域ＨＡにおいて、ブロックＢＬＫ０（ＢＬＫｅ）に対応する部分とブロックＢＬＫ１（ＢＬＫｏ）に対応する部分とは、例えば部材ＳＬＴｏについて、Ｙ方向に対称的な構造を有する。

また、引出部ＨＰｏに含まれるコンタクト領域ＣＣＴの構造は、例えば引出部ＨＰｅに含まれるコンタクト領域ＣＣＴの構造と同等である。引出部ＨＰｅにおいて、コンタクト領域ＣＣＴは、例えばメモリ領域ＭＡ１側に設けられる。一方で、引出部ＨＰｏにおいて、コンタクト領域ＣＣＴは、例えばメモリ領域ＭＡ２側に設けられる。

次に、メモリセルアレイ１０のコンタクト領域ＣＣＴにおける断面構造について図８を用いて説明する。図８は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。

図８に示す断面において、積層体は、ワード線ＷＬ０～ＷＬ１５に対応する複数の導電体層２３、及び選択ゲート線ＳＧＳに対応する導電体層２２のそれぞれのテラス部分を含む。これにより、図８に示す断面において、複数の導電体層２３、及び導電体層２２の各々と、複数のコンタクトＣＣのうち対応するコンタクトＣＣとが接続される。

複数の導電体層２３の上方には、絶縁体層３４が設けられる。

階段領域ＳＡ１に設けられた階段構造と、階段領域ＳＡ２に設けられた階段構造とは、例えば、高さが異なることを除いて、ＹＺ面に関して面対称な構造を有する。階段領域ＳＡ１内の階段構造の高さは、階段領域ＳＡ２内の階段構造の高さよりも高い。

階段領域ＳＡ３に設けられた階段構造と、階段領域ＳＡ４に設けられた階段構造とは、例えば、高さが異なることを除いて、ＹＺ面に関して面対称な構造を有する。階段領域ＳＡ３内の階段構造の高さは、階段領域ＳＡ４内の階段構造の高さよりも高い。

コンタクト領域ＣＣＴにおいて、メモリセルアレイ１０は、複数のコンタクトＣＣに対応する複数の導電体層２６を含む。複数の導電体層２６の各々は、対応するコンタクトＣＣの上面上に設けられる。これにより、導電体層２２及び２３のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。導電体層２６は、例えば導電体層２５と同じ高さの層に含まれる。

以上のようにして積層配線に関連付けられたコンタクトＣＣ及び導電体層２６を介して、ＮＡＮＤストリングＮＳに接続された積層配線が、ロウデコーダモジュール１５と電気的に接続される。コンタクトＣＣとロウデコーダモジュール１５との間は、例えば、コンタクト領域Ｃ４Ｔを介して接続される。なお、コンタクトＣＣは、メモリセルアレイ１０の外側の領域に設けられたコンタクトを介してロウデコーダモジュール１５と接続されてもよい。

図８に示す断面図において、ワード線ＷＬ１５～ＷＬ１１、及びＷＬ７～ＷＬ３のそれぞれに対応する複数のコンタクトＣＣは、積層配線のうちメモリ領域ＭＡ１側から延びる部分に接続される。ワード線ＷＬ２～ＷＬ０のそれぞれに対応する複数のコンタクトＣＣは、積層配線のうちメモリ領域ＭＡ２側から延びる部分に接続される。選択ゲート線ＳＧＳに対応するコンタクトＣＣは、積層配線のうちメモリ領域ＭＡ１側から延びる部分、及び積層配線のうちメモリ領域ＭＡ２側から延びる部分のいずれにも接続される。なお、積層配線のうちメモリ領域ＭＡ１側から延びる部分、及び積層配線のうちメモリ領域ＭＡ２側から延びる部分は、図８には図示しない積層配線の部分を介して接続される。また、ワード線ＷＬ３～ＷＬ１０のそれぞれに対応する（階段領域ＳＡ２及びＳＡ３に含まれる）複数のコンタクトＣＣは、例えば図８には図示しない領域を介して、積層配線のうちメモリ領域ＭＡ１側から延びる部分、及び積層配線のうちメモリ領域ＭＡ２側から延びる部分を接続する部分に接続される。

階段領域ＳＡ２に設けられるコンタクトＣＣと、メモリ領域ＭＡとの間の接続について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図である。図９では、図７に示す領域の、積層材ＳＬ８を含むメモリセルアレイ１０のＸＹ断面の断面図が示される。

図９に示すように、積層材ＳＬ８と同等の高さにおいて、積層材ＳＬ８よりも下層のテラス部分を含む領域には、積層体には含まれない絶縁体層３４が設けられる。より具体的には、各ブロックＢＬＫにおけるメモリ領域ＭＡ１側の領域、及びメモリ領域ＭＡ２側の領域において、絶縁体層３４が、積層材ＳＬ８と同等の高さに２箇所形成される。各絶縁体層３４は、部材ＳＬＴｏに接する。絶縁体層３４が設けられるメモリ領域ＭＡ１側の領域は、積層材ＳＬ７のテラス部分に対応する。絶縁体層３４が設けられるメモリ領域ＭＡ２側の領域は、積層材ＳＬ０～ＳＬ６及び選択ゲート線ＳＧＳのテラス部分に対応する。そして、各ブロックＢＬＫにおいて、下層のワード線ＷＬ７～ＷＬ０、及び選択ゲート線ＳＧＳに対応する複数のコンタクトＣＣの各々が、２箇所の絶縁体層３４のうち対応する絶縁体層３４内を貫通する。なお、図９において、ワード線ＷＬ８に対応するコンタクトＣＣは、ワード線ＷＬ８に対応する導電体層２３の上面上の、点線で示される円の位置に設けられる。

各ブロックＢＬＫにおいて、メモリ領域ＭＡ１側の絶縁体層３４とメモリ領域ＭＡ１側の部材ＣＳＴとの間、及びメモリ領域ＭＡ２側の絶縁体層３４とメモリ領域ＭＡ２側の部材ＣＳＴとの間のそれぞれと対応するように、積層材ＳＬは、２つの犠牲部材ＳＭを含む。犠牲部材ＳＭは、後述する半導体記憶装置１の製造工程において、導電体層２２及び複数の導電体層２３を形成するために設けられる犠牲部材が、導電体層２２及び複数の導電体層２３に置換されずに残存するものである。２つの犠牲部材ＳＭは、それぞれ対応する部材ＣＳＴ及び絶縁体層３４に接する。犠牲部材ＳＭは、絶縁体を含む。犠牲部材ＳＭに含まれる絶縁体は、例えば窒化シリコンである。

２つの部材ＣＳＴと部材ＳＬＴｏとの間において、導電体層２３のうちコンタクトＣＣが設けられる部分は、上述した２箇所の絶縁体層３４及び２つの犠牲部材ＳＭによって、メモリ領域ＭＡ１及びＭＡ２のいずれからも切り離される。一方、導電体層２３のうちコンタクトＣＣが設けられる部分は、２つの部材ＣＳＴの間、及び２つの部材ＣＳＴと部材ＳＬＴｅとの間を介して、メモリ領域ＭＡ１及びＭＡ２のいずれとも接続される。このため、ワード線ＷＬ８に対応する導電体層２３は、対応するコンタクトＣＣとメモリセルトランジスタＭＴとの間を電気的に接続することができる。階段領域ＳＡ２にテラス部分を有する他の導電体層２３についても同様である。

図１０は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図７のＸ－Ｘ線に沿った断面図である。図１０では、階段領域ＳＡ４を含む領域が示される。

図１０に示す断面において、部材ＣＳＴの上面の高さは、例えばワード線ＷＬ１５に対応する導電体層２３の上面の高さよりも高い。部材ＣＳＴの下面の高さは、例えば導電体層２２の下面の高さよりも低い。なお、部材ＣＳＴの上面の高さは、例えば部材ＳＬＴの上面の高さと同等である。また、部材ＣＳＴの下面の高さは、例えば部材ＳＬＴの下面の高さと同等である。

部材ＳＬＴｅと部材ＣＳＴとの間において、メモリセルアレイ１０の積層体は、導電体層２２、及び複数の導電体層２３を含む。導電体層２２、及び複数の導電体層２３の各々は、部材ＳＬＴｅ及び部材ＣＳＴに接する。

部材ＣＳＴと、部材ＳＬＴｏとの間において、メモリセルアレイ１０の積層体は、例えば導電体層２２、及び複数の犠牲部材ＳＭを含む。各ブロックＢＬＫにおいて、複数の犠牲部材ＳＭは、複数の導電体層２３に対応して設けられる。複数の犠牲部材ＳＭの各々は、対応する導電体層２３と同等の高さに設けられる。導電体層２２は、部材ＳＬＴｏ及びＣＳＴに接する。複数の犠牲部材ＳＭは、部材ＣＳＴに接する。一方で、複数の犠牲部材ＳＭは、絶縁体層３４に接するため、部材ＳＬＴｏには接しない。導電体層２２、及び複数の犠牲部材ＳＭは、コンタクト領域ＣＣＴの階段領域ＳＡ４を含むＹＺ断面において、複数の絶縁体層３２とともに、例えばＶ字状の構造を形成する。すなわち、複数の積層材ＳＬは、部材ＳＬＴｏ側から、部材ＳＬＴｅ側に向かって高くなる階段構造を形成する。当該Ｖ字状の構造において、複数の犠牲部材ＳＭの端部、絶縁体層３２の端部、及び導電体層２２により囲まれる部分には、絶縁体層３４が埋め込まれる。

ブロックＢＬＫ０において、複数の犠牲部材ＳＭは、＋Ｙ方向に向かって高くなる傾斜部ＩＰ１～ＩＰ３を含む。また、ブロックＢＬＫ１において、複数の犠牲部材ＳＭは、－Ｙ方向に向かって高くなる傾斜部ＩＰ１～ＩＰ３を含む。より具体的には、各ブロックＢＬＫのワード線ＷＬ１１～ＷＬ１４と同等の高さにおいて、４層の犠牲部材ＳＭのそれぞれの端部は、傾斜部ＩＰ１に含まれる。また、各ブロックＢＬＫのワード線ＷＬ７～ＷＬ１０と同等の高さにおいて、４層の犠牲部材ＳＭのそれぞれの端部は、傾斜部ＩＰ２に含まれる。また、各ブロックＢＬＫのワード線ＷＬ１～ＷＬ４と同等の高さにおいて、４層の犠牲部材ＳＭのそれぞれの端部は、傾斜部ＩＰ３に含まれる。ブロックＢＬＫｅに含まれる傾斜部ＩＰと、ブロックＢＬＫｏに含まれる傾斜部ＩＰとは、例えばＸＺ面に関して、互いに面対称に設けられる。

１．２ 半導体記憶装置の製造方法
図１１は、実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図１２～図３３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す平面図又は断面図である。図１３、１４、１７、２０、２３、２７、２９、及び３２に示す平面図は、図７に対応する領域を示す。図１２、１５、１８、２１、２４、２６、及び３３に示す断面図は、図８に対応する領域を示す。図１６、１９、２２、２５、２８、３０、及び３１に示す断面図は、図１０に対応する領域を示す。以下に、図１１を適宜参照して、実施形態に係る半導体記憶装置１における、積層体の階段構造の形成に関する製造工程の一例について説明する。

図１１に示すように、実施形態に係る半導体記憶装置１の製造工程では、Ｓ１００～Ｓ１１３の処理が順に実行される。

まず、犠牲部材と絶縁体層とが交互に積層される（Ｓ１００）。

より具体的には、図１２に示すように、半導体基板２０の上に、ロウデコーダモジュール１５等に対応する回路（図示せず）を含む絶縁体層３０が形成される。絶縁体層３０の上には、導電体層２１及び絶縁体層３１が順に形成される。絶縁体層３１の上には、１６層の犠牲部材５０、及び１６層の絶縁体層３２が、犠牲部材５０、絶縁体層３２、犠牲部材５０、・・・、犠牲部材５０、絶縁体層３２の順に形成される。最上層の絶縁体層３２の上には、２層の犠牲部材５０、及び１層の絶縁体層３３が、犠牲部材５０、絶縁体層３３、及び犠牲部材５０の順に積層される。なお、図１２に示された複数の犠牲部材５０は、選択ゲート線ＳＧＳ、積層材ＳＬ０～ＳＬ１５、又は選択ゲート線ＳＧＤに関連付けられる。

そして、引出領域ＨＡにおいて、１層の犠牲部材５０の部分が除去される。

より具体的には、図１３に示すように、引出領域ＨＡのうちのメモリ領域ＭＡ１側の一端を除く領域において、少なくとも１層の犠牲部材５０が除去される。これにより、引出領域ＨＡとメモリ領域ＭＡ１との境界近傍において、少なくとも１層の犠牲部材５０による段差が形成される。また、コンタクト領域ＣＣＴにおいて、上述の１層の犠牲部材５０、及び１層の絶縁体層３３が除去される。

そして、図１４に示すように、マスクＭ１が形成される（Ｓ１０１）。マスクＭ１は開口部ＯＰ１及びＯＰ２を含む。開口部ＯＰ１及びＯＰ２は、例えばリソグラフィ処理によって形成される。開口部ＯＰ１は、積層材ＳＬ１１及びＳＬ７の各々のテラス部分が形成される領域に対応する部分を含む。開口部ＯＰ２は、積層材ＳＬ３及び選択ゲート線ＳＧＳの各々のテラス部分が形成される領域に対応する部分を含む。

それから、異方性のエッチング処理と、等方性のエッチング処理との繰り返しにより、２つのスタジアム状の階段構造が形成される（Ｓ１０２）。

より具体的には、マスクＭ１を用いた異方性のエッチング処理が実行され、１層の犠牲部材５０が除去される。そして、マスクＭ１の等方性のエッチング処理が実行される。これにより、開口部ＯＰ１及びＯＰ２がそれぞれ、図１４の点線（１）及び（１’）で示される部分まで等方的に広がる。それから、マスクＭ１を用いた異方性のエッチング処理が実行される。これにより、点線（１）で示される部分まで広がった開口部ＯＰ１、及び点線（１’）で示される部分まで広がった開口部ＯＰ２の各々において、１層の犠牲部材５０が除去される。そして、マスクＭ１の等方性のエッチング処理が実行される。これにより、図１４の点線（２）及び（２’）で示される部分まで、開口部ＯＰ１及びＯＰ２がそれぞれ等方的に広がる。それから、マスクＭ１を用いた異方性のエッチング処理が実行される。これにより、点線（２）で示される部分まで広がった開口部ＯＰ１、及び点線（２’）で示される部分まで広がった開口部ＯＰ２の各々において、１層の犠牲部材５０が除去される。そして、マスクＭ１の等方性のエッチング処理が実行される。これにより、図１４の（３）及び（３’）で示される部分まで、開口部ＯＰ１及びＯＰ２がそれぞれ等方的に広がる。それから、マスクＭ１を用いた異方性のエッチング処理が実行される。これにより、点線（３）で示される部分まで広がった開口部ＯＰ１、及び点線（３’）で示される部分まで広がった開口部ＯＰ２の各々において、１層の犠牲部材５０が除去される。

Ｓ１０２の処理により、図１５及び図１６に示すように、階段領域ＳＡ１及びＳＡ２、並びに階段領域ＳＡ３及びＳＡ４のそれぞれに対応する領域において、Ｘ方向及びＹ方向のそれぞれに延びる階段構造が形成される。階段領域ＳＡ１及びＳＡ２に対応する領域における下層から１段目のテラス部分、並びに階段領域ＳＡ３及びＳＡ４に対応する領域における下層から１段目のテラス部分は、Ｘ方向及びＹ方向のそれぞれにおいて、略同一の幅Ｗ１を有する。階段領域ＳＡ１及びＳＡ２に対応する領域における下層から２段目のテラス部分、並びに階段領域ＳＡ３及びＳＡ４に対応する領域における下層から２段目のテラス部分は、Ｘ方向及びＹ方向のそれぞれにおいて、略同一の幅Ｗ２を有する。階段領域ＳＡ１及びＳＡ２に対応する領域における下層から３段目のテラス部分、並びに階段領域ＳＡ３及びＳＡ４に対応する領域における下層から３段目のテラス部分は、Ｘ方向及びＹ方向のそれぞれにおいて、略同一の幅Ｗ３を有する。幅Ｗ１～Ｗ３は、例えば略同一であるが、異なっていてもよい。Ｓ１０２の処理が完了した後に、マスクＭ１は除去される。

次に、図１７に示すように、マスクＭ２が形成される（Ｓ１０３）。マスクＭ２は開口部ＯＰ３を含む。開口部ＯＰ３は、例えばリソグラフィ処理によって形成される。開口部ＯＰ３は、階段領域ＳＡ２、ＳＡ３、及びＳＡ４が形成される領域を含む。開口部ＯＰ３は、傾斜部ＩＰ１が形成される領域に対応する。

そして、マスクＭ２を用いた異方性のエッチング処理が実行される（Ｓ１０４）。

より具体的には、マスクＭ２を用いた異方性のエッチング処理により、開口部ＯＰ３において、４層の犠牲部材５０、及び４層の絶縁体層３２が除去される。これにより、図１８及び図１９に示すように、傾斜部ＩＰ１が形成される。また、図１８に示すように、階段領域ＳＡ２において、積層材ＳＬ７～ＳＬ１０の各々のテラス部分が形成される予定の部分が形成される。Ｓ１０４の処理が完了した後に、マスクＭ２は除去される。

それから、図２０に示すように、マスクＭ３が形成される（Ｓ１０５）。マスクＭ３は開口部ＯＰ４を含む。開口部ＯＰ４は、例えばリソグラフィ処理によって形成される。開口部ＯＰ４は、階段領域ＳＡ３及びＳＡ４が形成される領域を含む。開口部ＯＰ４は、傾斜部ＩＰ２が形成される領域に対応する。

次に、マスクＭ３を用いた異方性のエッチング処理が実行される（Ｓ１０６）。

具体的には、マスクＭ３を用いた異方性のエッチング処理により、開口部ＯＰ４において、４層の犠牲部材５０、及び４層の絶縁体層３２が除去され、図２１に示すように、傾斜部ＩＰ２が形成される。これにより、階段領域ＳＡ３において、積層材ＳＬ３～ＳＬ６の各々のテラス部分が形成される予定の部分が形成される。また、図２２に示すように、階段領域ＳＡ４を含むＹ方向に沿った断面においても、傾斜部ＩＰ２が形成される。Ｓ１０６の処理が完了した後に、マスクＭ３は除去される。

そして、図２３に示すように、マスクＭ４が形成される（Ｓ１０７）。マスクＭ４は開口部ＯＰ５を含む。開口部ＯＰ５は、例えばリソグラフィ処理によって形成される。開口部ＯＰ５は、階段領域ＳＡ４が形成される領域を含む。開口部ＯＰ５は、傾斜部ＩＰ３が形成される領域に対応する。

それから、マスクＭ４を用いた異方性のエッチング処理が実行される（Ｓ１０８）。

具体的には、マスクＭ４を用いた異方性のエッチング処理により、開口部ＯＰ５において、４層の犠牲部材５０、及び４層の絶縁体層３２が除去される。これにより、図２４に示すように、傾斜部ＩＰ３が形成される。また、図２５に示すように、階段領域ＳＡ４を含むＹ方向に沿った断面においても、傾斜部ＩＰ３が形成される。このようにして、階段領域ＳＡ４において、積層材ＳＬ０～ＳＬ２、及び選択ゲート線ＳＧＳの各々のテラス部分が形成される予定の部分が形成される。Ｓ１０８の処理が完了した後に、マスクＭ４は除去される。

次に、図２６に示すように、引出部ＨＰに設けられた複数の犠牲部材５０の複数のテラス部分の上に、絶縁体層３４が形成される。

より具体的には、引出領域ＨＡの引出部ＨＰに形成された段差が、絶縁体層３４によって、埋め込まれる。そして、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、絶縁体層３４の上面が平坦化される。絶縁体層３４は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。

それから、メモリ領域ＭＡにおいて、メモリピラーＭＰが形成される（Ｓ１０９）。

そして、図２７及び図２８に示すように、複数のスリットＳＨ及びＣＳＨが形成される（Ｓ１１０）。

具体的には、フォトリソグラフィ等によって、部材ＳＬＴ、及び複数の部材ＣＳＴに対応する領域が開口したマスクが形成される。それから、当該マスクを用いた異方性のエッチングによって、例えば絶縁体層３１及び３４、複数の絶縁体層３２、並びに複数の犠牲部材５０を分割するスリットＳＨ及びＣＳＨが形成される。なお、コンタクト領域ＣＣＴの外部の領域において、スリットＳＨは、選択ゲート線ＳＧＤに対応する犠牲部材５０及び絶縁体層３３も分割する。

次に、図２９及び図３０に示すように、各スリットＣＳＨ内に部材ＣＳＴが形成される（Ｓ１１１）。

具体的には、まずスリットＣＳＨの側面及び底面を覆うように絶縁部が形成される。そして、スリットＣＳＨ外に形成された絶縁部が例えばＣＭＰによって除去される。

それから、犠牲部材５０の置換処理が実行され、図３１に示すように、ワード線ＷＬ０～ＷＬ１５等の積層配線が形成される（Ｓ１１２）。例えば、図３０に示す断面においてスリットＳＨに接する複数の犠牲部材５０の部分の各々は、導電体層２２、又は２３に置換される。一方、例えばスリットＳＨに接しない複数の犠牲部材５０の部分は、置換されない。当該置換されない複数の犠牲部材５０の部分は、複数の犠牲部材ＳＭとして残存する。

より具体的には、まず、熱リン酸等によるウェットエッチングによって、スリットＳＨを介して複数の犠牲部材５０の部分が選択的に除去される。ここで、図３０に示す断面において、各ブロックＢＬＫ内の部材ＣＳＴと、各ブロックＢＬＫに接する部材ＳＬＴｅに対応するスリットＳＨとの間に含まれる複数の犠牲部材５０の部分は、当該スリットＳＨを介して、除去される。また、図３０に示す断面において、各ブロックＢＬＫ内の部材ＣＳＴと、各ブロックＢＬＫに接する部材ＳＬＴｏに対応するスリットＳＨとの間に含まれる複数の犠牲部材５０の部分のうち、選択ゲート線ＳＧＳに対応する犠牲部材５０の部分は、部材ＳＬＴｏに対応するスリットＳＨを介して、除去される。一方で、図３０に示す断面において、各ブロックＢＬＫ内の部材ＣＳＴと、各ブロックＢＬＫに接する部材ＳＬＴｏに対応するスリットＳＨとの間に含まれる複数の犠牲部材５０の部分のうち、積層材ＳＬ０～ＳＬ１５の各々に対応する複数の犠牲部材５０の部分は、スリットＳＨに接しないことにより、除去されない。当該除去されない複数の犠牲部材５０の部分は、複数の犠牲部材ＳＭとして残存する。複数の犠牲部材５０の部分が除去されたメモリセルアレイ１０の構造は、残存した複数の犠牲部材ＳＭ、複数のメモリピラーＭＰ、部材ＣＳＴ、及び図示しない支持柱等によって維持される。そして、導電体が、スリットＳＨを介して、犠牲部材５０が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤが使用される。

その後、スリットＳＨ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０～ＷＬ１５としてそれぞれ機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とがそれぞれ形成される。なお、本工程において形成される導電体層２２～２４は、バリアメタルを含んでもよい。この場合、犠牲部材５０の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。

そして、図３２に示すように、スリットＳＨ内に部材ＳＬＴが形成される（Ｓ１１３）。

具体的には、まずスリットＳＨの側面及び底面を覆うように絶縁膜（スペーサＳＰ）が形成される。そして、スリットＳＨの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＨの底部において導電体層２１の一部が露出する。それから、スリットＳＨ内に導電体（コンタクトＬＩ）が形成され、スリットＳＨの外に形成された導電体が例えばＣＭＰによって除去される。この後に、図示しない領域において、Ｙ方向に隣接する部材ＳＬＴ間における部材ＳＨＥに対応する領域に、部材ＳＬＴと平行するように複数の溝が形成される。そして、各溝内に絶縁膜が埋め込まれることによって、導電体層２４をＹ方向に分割する部材ＳＨＥが形成される。

それから、図３３に示すように、複数のコンタクトＣＣが形成される。

具体的には、フォトリソグラフィ等によって、コンタクトＣＣに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えばテラス部分の上方に形成された絶縁体を貫通するホールが形成される。ホールの各々の底部において、対応する導電体層２２～２４が露出する。その後、ホールが、導電体によって埋め込まれる。積層体の上面に形成された導電体が例えばＣＭＰによって除去されることにより、複数のコンタクトＣＣの各々の上端に対応する面が露出する。

以上の工程により、メモリセルアレイ１０の構造が形成される。

なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略又は統合されてもよい。また、各製造工程は、可能な範囲で入れ替えられてもよい。例えば、メモリピラーＭＰが形成される工程と、コンタクト領域ＣＣＴ内の階段構造が形成される工程とは、入れ替えられてもよい。

１．３ 本実施形態に係る効果
実施形態によれば、半導体記憶装置１の歩留まりの低下を抑制することができる。実施形態の効果について、以下に説明する。

実施形態によれば、半導体記憶装置１の製造工程において、コンタクト領域ＣＣＴ内のテラス部分を含む階段構造が形成された後、Ｓ１１２の工程において、複数の犠牲部材５０の部分は、スリットＳＨを介したウェットエッチングにより除去される。そして、犠牲部材５０が除去された空間に導電体が埋め込まれることで、導電体層２２、２４、及び複数の導電体層２３が形成される。実施形態では、Ｓ１１２の工程において犠牲部材５０が置換される前に、部材ＣＳＴが形成される。これにより、犠牲部材５０は、例えば図３０に示すように、半導体記憶装置１のＹＺ断面において、部材ＣＳＴとスリットＳＨとの間に挟まれる部分と、部材ＣＳＴと絶縁体層３４との間に挟まれる部分とを含む。このうち、部材ＣＳＴと絶縁体層３４との間に挟まれる部分は、Ｓ１１２の工程により置換されない。このため、部材ＣＳＴと絶縁体層３４との間に挟まれる犠牲部材５０の部分は、犠牲部材ＳＭとして残る。したがって、導電体層２２、２４、及び複数の導電体層２３の形成の際に生じる積層体の傾き（Ｉｎｃｌｉｎｅ）の発生を抑制することができる。

補足すると、コンタクト領域ＣＣＴ内の各ブロックＢＬＫにおける半導体記憶装置１のＹＺ断面の積層体の構造は、ＸＺ面に関して非対称な構造である。すなわち、半導体記憶装置１は、コンタクト領域ＣＣＴ内の１つのブロックＢＬＫにおいて、例えば図１０に示すように階段領域ＳＡ４においてＹ方向に沿って延びる階段構造に起因する非対称性を有する。これにより、例えばこのような階段構造中の複数の犠牲部材５０の全体が導電体層２２及び複数の導電体層２３に置換される場合に、当該非対称性に起因してＹ方向に沿って比較的大きな応力が発生する。置換処理の際、積層体は上部が支持されないため、当該Ｙ方向に沿った応力により半導体記憶装置１の積層体が倒れる可能性や、破壊される可能性がある。

実施形態によれば、各ブロックＢＬＫに含まれる部材ＣＳＴと、各ブロックＢＬＫに接する部材ＳＬＴｏとにより挟まれる領域において、半導体記憶装置１は、犠牲部材５０の部分が置換されずに残存する犠牲部材ＳＭを含む。このため、全ての犠牲部材５０が置換される場合と比較して、導電体層２２及び複数の導電体層２３がより対称的に形成され、応力の発生が抑制される。したがって、導電体層２２及び複数の導電体層２３の形成の際に生じる積層体の傾きの発生を抑制することができる。さらには、半導体記憶装置１の歩留りを向上させることができる。

また、２つの部材ＣＳＴの間は、スタジアム状階段部ＳＳ１とＳＳ２との間と、Ｙ方向に沿って並ぶように配置される。これにより、置換処理の際、部材ＣＳＴと部材ＳＬＴｏとの間でメモリ領域ＭＡ１及びＭＡ２のいずれからも孤立する配線層の部分と、部材ＣＳＴと部材ＳＬＴｅとの間の配線層の部分とを、２つの部材ＣＳＴの間を介して接続させることができる。

２． 変形例
なお、上述の実施形態は、種々の変形が可能である。

以下に、変形例に係る半導体記憶装置について説明する。以下では、変形例に係る半導体記憶装置の構成及び製造工程について、実施形態に係る半導体記憶装置１と相違する点を中心に説明する。変形例に係る半導体記憶装置によっても、実施形態と同様の効果が奏される。

２．１ 第１変形例
上述の実施形態では、部材ＣＳＴがスリットＣＳＨ内に形成される場合を示したが、これに限られない。例えば、部材ＣＳＴは、ホールを用いて形成されてもよい。第１変形例に係る半導体記憶装置１の構成及び製造方法は、部材ＣＳＴに関する部分を除き、実施形態の構成及び製造方法と同等である。以下の説明では、部材ＣＳＴの構成及び製造方法について主に説明する。

第１変形例に係る半導体記憶装置１の構成について、図３４、３５、及び３６を用いて説明する。図３４は、第１変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図３５は、第１変形例に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図である。図３５では、図３４に示す領域の、積層材ＳＬ８におけるメモリセルアレイ１０のＸＹ断面の構造が示される。図３６は、第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図３４のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。

図３４に示す平面図において、各部材ＣＳＴは、例えば５つの部分ＣＰを含む。５つの部分ＣＰは、それぞれ例えば長軸方向がＸ方向に平行で、短軸方向がＹ方向に平行な楕円形状の内部に、絶縁体が埋め込まれた構造を有する。５つの部分ＣＰは、例えばＸ方向に沿って互いに離間して並ぶ。

部材ＣＳＴの断面構造について、図３５を用いて説明する。

図３５に示す断面図において、複数の部材ＣＳＴの各々は、例えば図３４の平面図で示した部材ＣＳＴに含まれる５つの部分ＣＰに対応する領域を囲むように設けられる。より具体的には、各部材ＣＳＴは、例えば各々が部分ＣＰの平面構造を囲むように設けられる５つの楕円形状がＸ方向に沿って並ぶような形状を有する。ここで、Ｘ方向に沿って並ぶ５つの楕円形状のうち、隣り合う２つの楕円形状の少なくとも一部分は重なるように配置される。

部材ＣＳＴの断面構造について、図３６を用いてさらに説明する。

図３６に示すように、各部分ＣＰは、複数の積層材ＳＬを貫通する。各部分ＣＰの上部は、絶縁体層３４に接する。各部分ＣＰの底部は、導電体層２１に接する。

各部材ＣＳＴに含まれる５つの部分ＣＰのうち、隣り合う２つの部分ＣＰは、導電体層２２、及び積層材ＳＬ０～ＳＬ１５のそれぞれと同等の高さにおいて、部材ＣＳＴの部分により接続される。

部材ＣＳＴは、導電体層２２、及び複数の導電体層２３のそれぞれと同等の高さにおいて、図３５に示す部材ＣＳＴの断面構造と同等の断面構造を有する。また、部材ＣＳＴは、導電体層２１、並びに絶縁体層３１、３２、及び３４のそれぞれと同等の高さにおいて、図３４に示す部材ＣＳＴの平面構造と同等の断面構造を有する。

以上のような構成において、第１変形例に係る半導体記憶装置１は、例えば実施形態と同等に、複数の導電体層２３の各々と同等の高さに犠牲部材ＳＭを含む。

次に、第１変形例に係る半導体記憶装置１の製造方法について、図３７～図４０を用いて、説明する。図３７に示す平面図は、図３４に示す領域に対応する。図３８及び図３９に示す断面図は、図３６に示す領域に対応する。図４０に示す断面図は、図３５に示す領域に対応する。第１変形例に係る半導体記憶装置１の製造方法は、部材ＣＳＴを形成する工程を除き、実施形態に係る半導体記憶装置１の製造方法と実質的に同等である。以下では、部材ＣＳＴを形成する工程（すなわち、図２７～図３０に対応する工程）について、主に説明する。

第１変形例では、積層体の階段構造を形成した後、実施形態のＳ１０９の工程に実施形態のＳ１１１の工程が統合され、メモリピラーＭＰに加えて、部材ＣＳＴを形成する。図３７及び図３８に示すように、例えばメモリピラーＭＰに対応するホールの形成と同じ工程により、部分ＣＰに対応するホールＣＨが形成される。

より具体的には、フォトリソグラフィ等によって、メモリピラーＭＰ及び部分ＣＰのそれぞれに対応する領域が開口したマスクが形成される。それから、当該マスクを用いた異方性のエッチングによって、例えば絶縁体層３１及び３４、複数の絶縁体層３２、並びに複数の犠牲部材５０を貫通するホールＣＨが形成される。

それから、メモリピラーＭＰが形成されるホール内に、メモリピラーＭＰが形成される。

そして、図３９に示すように、ホールＣＨを介した熱リン酸等によるウェットエッチングによって、複数の犠牲部材５０の部分が選択的に除去される。これにより、部材ＣＳＴが形成される予定の空間ＣＳＰが形成される。なお、複数の絶縁体層３２は、ウェットエッチングによって除去されない。

この工程により、図４０に示すように、犠牲部材５０と同等の高さにおいて、図３５に示した部材ＣＳＴの断面構造に対応する空間ＣＳＰの形状が形成される。

その後、絶縁体が、空間ＣＳＰ内に埋め込まれる。空間ＣＳＰ内に埋め込まれる絶縁体は、例えば、酸化シリコンである。

以上の工程により、部材ＣＳＴが形成される。

それから、実施形態のＳ１１０の工程において、スリットＳＨが形成される。実施形態とは異なり、スリットＳＨは部材ＣＳＴが形成された後に形成される。

以上のような構成及び製造方法によっても、実施形態と同等の効果が奏される。

２．２ 第２変形例
上述の第１変形例では、製造工程において、ホールＣＨを介したウェットエッチングによって、複数の犠牲部材５０の部分が除去される例を示したが、これに限られない。例えば、ホールＣＨを介したウェットエッチングによって、複数の犠牲部材５０の部分に加えて、絶縁体層３１の部分、及び複数の絶縁体層３２の部分が除去されてもよい。

第２変形例に係る半導体記憶装置１の構成及び製造方法は、部材ＣＳＴに関する部分を除き、第１変形例に係る半導体記憶装置１の構成及び製造方法と実質的に同等である。以下の説明では、部材ＣＳＴの構成及び製造方法について主に説明する。

第２変形例に係る半導体記憶装置１の構成について、図４１及び４２を用いて説明する。図４１は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図４２は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図である。

図４１に示す平面レイアウトにおいて、複数の部材ＣＳＴはそれぞれ、例えばＸ方向に並ぶ５つの楕円形状のうち隣り合う２つの楕円形状の少なくとも一部分が重なるような構造を有する。すなわち、図４１における複数の部材ＣＳＴの平面構造は、第１変形例の（図３５に示す）部材ＣＳＴの断面構造と同等である。

なお、積層材ＳＬ０～ＳＬ１５、導電体層２２、及び絶縁体層３２の各々と同等の高さにおいて、複数の部材ＣＳＴの断面構造は、図４１に示す複数の部材ＣＳＴの平面構造と実質的に同等である。

次に、部材ＣＳＴの断面構造について、図４２を用いて説明する。

図４２に示すように、コンタクト領域ＣＣＴにおいて、複数の部材ＣＳＴは、複数の積層材ＳＬを貫通する。各部材ＣＳＴの上部は、絶縁体層３４に接する。各部材ＣＳＴの底部は、導電体層２１に接する。より具体的に、複数の部材ＣＳＴの各々の底部は、例えば絶縁体層３１の下面と同等の高さを有する下面を有する部分と、絶縁体層３１の下面よりも低い位置において導電体層２１に接する下面を有する複数の部分とを含む。

なお、以上のような構成においても、第２変形例に係る半導体記憶装置１は、実施形態と同等に、複数の導電体層２３の各々と同等の高さに犠牲部材ＳＭを含む。

次に、第２変形例に係る半導体記憶装置１の製造方法について、図４３を用いて、説明する。図４３に示す断面図は、図４２に示す領域に対応する。以下では、第２変形例に係る半導体記憶装置１の製造方法について、第１変形例における製造方法と異なる点について主に説明する。

まず、第１変形例の図３８に示す工程と同等の工程により、ホールＣＨが形成される。

それから、図４３に示すように、ホールＣＨを介したウェットエッチングによって、複数の犠牲部材５０の部分、絶縁体層３１及び３４の部分、並びに複数の絶縁体層３２の部分が選択的に除去される。これにより、部材ＣＳＴが形成される空間ＣＳＰが形成される。

より具体的には、例えば第１変形例の図３９に示す工程と同等の工程により、複数の犠牲部材５０の部分が選択的に除去される。そして、犠牲部材５０の部分が除去されたホールＣＨを介したフッ酸等によるウェットエッチングによって、絶縁体層３１及び３４の部分、並びに複数の絶縁体層３２の部分が選択的に除去される。なお、例えば絶縁体層３１及び３４の部分、並びに複数の絶縁体層３２の部分は、複数の犠牲部材５０の部分よりも先に除去されてもよい。

その後、絶縁体が、空間ＣＳＰ内に埋め込まれる。

以上の工程により、部材ＣＳＴが形成される。

以上のような構成及び製造方法によっても、実施形態及び第１変形例と同等の効果が奏される。

２．３ 第３変形例
上述の実施形態、第１変形例、及び第２変形例では、複数の積層配線に対応する複数のテラス部分が、ＸＺ断面においてスタジアム状の階段構造を形成する場合を示したが、これらに限られない。半導体記憶装置１は、例えば複数の積層配線に対応する複数のテラス部分が、メモリ領域ＭＡ１側から、メモリ領域ＭＡ２側に向かって、Ｘ方向に沿って昇順、又は降順に並ぶものであってもよい。

第３変形例に係る半導体記憶装置１の構成及び製造方法は、積層体の階段構造に関する部分を除き、実施形態、第１変形例、及び第２変形例に係る半導体記憶装置１の構成及び製造方法と同等である。以下の説明では、積層体の階段構造の構成及び製造方法について主に説明する。

第３変形例に係る半導体記憶装置１の構成について、図４４及び図４５を用いて説明する。図４４は、第３変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。また、図４５は、第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４４のＸＬＶ－ＸＬＶ線に沿った断面図である。

図４４に示すように、コンタクト領域ＣＣＴにおいて、メモリセルアレイ１０は、傾斜部ＩＰ（ＩＰ１、ＩＰ２、及びＩＰ３）、階段領域ＳＡ１、ＳＡ２、ＳＡ３、及びＳＡ４、複数の部材ＣＳＴ、並びに複数のコンタクトＣＣを含む。

第３変形例における傾斜部ＩＰは、実施形態に係る傾斜部ＩＰと同等に、平面視において矩形状に設けられた、連続する４つの積層材ＳＬの端部を含む段差である。傾斜部ＩＰ２は、傾斜部ＩＰ１の内側において、メモリ領域ＭＡ２側に設けられる。傾斜部ＩＰ３は、傾斜部ＩＰ２の内側において、メモリ領域ＭＡ２側に設けられる。

階段領域ＳＡ１は、傾斜部ＩＰ１の外側において、メモリ領域ＭＡ１側の領域である。階段領域ＳＡ１には、積層材ＳＬ１１～ＳＬ１５のそれぞれのテラス部分が含まれる。階段領域ＳＡ１において、積層材ＳＬ１１～ＳＬ１５のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。階段領域ＳＡ１のうち積層材ＳＬ１１～ＳＬ１４のそれぞれのテラス部分は、積層材ＳＬ１５の端部により矩形状に囲まれる。

階段領域ＳＡ２は、傾斜部ＩＰ１の内側かつ傾斜部ＩＰ２の外側において、メモリ領域ＭＡ１側の領域である。階段領域ＳＡ２には、積層材ＳＬ７～ＳＬ１０のそれぞれのテラス部分が含まれる。階段領域ＳＡ２において、積層材ＳＬ７～ＳＬ１０のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。階段領域ＳＡ２において、積層材ＳＬ７～ＳＬ１０のそれぞれのテラス部分は、積層材ＳＬ１１の端部により矩形状に囲まれる。

階段領域ＳＡ３は、傾斜部ＩＰ２の内側かつ傾斜部ＩＰ３の外側において、メモリ領域ＭＡ１側の領域である。階段領域ＳＡ３には、積層材ＳＬ３～ＳＬ６のそれぞれのテラス部分が含まれる。階段領域ＳＡ３において、積層材ＳＬ３～ＳＬ６のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。階段領域ＳＡ３において、積層材ＳＬ３～ＳＬ６のそれぞれのテラス部分は、積層材ＳＬ７の端部により矩形状に囲まれる。

階段領域ＳＡ４は、傾斜部ＩＰ３の内側に設けられる領域である。階段領域ＳＡ４には、積層材ＳＬ０～ＳＬ２、及び選択ゲート線ＳＧＳのそれぞれのテラス部分が含まれる。階段領域ＳＡ４において、積層材ＳＬ０～ＳＬ２、及び選択ゲート線ＳＧＳのそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。階段領域ＳＡ４において、積層材ＳＬ０～ＳＬ２、及び選択ゲート線ＳＧＳのそれぞれのテラス部分は、積層材ＳＬ３の端部により矩形状に囲まれる。

第３変形例では、メモリセルアレイ１０は、各ブロックＢＬＫにおいて、１つの部材ＣＳＴを含む。すなわち、メモリセルアレイ１０は、１つのコンタクト領域ＣＣＴ当たり２つの部材ＣＳＴを有する。

ブロックＢＬＫｅに含まれる部材ＣＳＴと、ブロックＢＬＫｏに含まれる部材ＣＳＴとは、例えば傾斜部ＩＰ１によって囲まれた領域をＹ方向に沿って挟むように設けられる。

コンタクト領域ＣＣＴにおいて、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５のそれぞれに対応する複数のコンタクトＣＣは、例えばＸ方向に沿って直線上に配置される。積層材ＳＬ１５、ＳＬ１４、ＳＬ１３、ＳＬ１２、ＳＬ１１、ＳＬ１０、ＳＬ９、ＳＬ８、ＳＬ７、ＳＬ６、ＳＬ５、ＳＬ４、ＳＬ３、ＳＬ２、ＳＬ１、及びＳＬ０、並びに選択ゲート線ＳＧＳのそれぞれに対応する複数のコンタクトＣＣは、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって、この順に並ぶように設けられる。

図４５に示す断面において、積層体は、複数の導電体層２３のそれぞれのテラス部分を含む。

階段領域ＳＡ１、ＳＡ２、ＳＡ３、及びＳＡ４のそれぞれにおいて導電体層２２、２３により形成された階段構造は、例えば高さが異なることを除いて、実質的に同等の構造を有する。

なお、以上のような構成においても、第３変形例に係る半導体記憶装置１は、例えば実施形態と同等に、複数の導電体層２３の各々と同等の高さに犠牲部材ＳＭを含む。

次に、第３変形例に係る半導体記憶装置１の製造方法について、簡単に説明する。以下では、積層体の階段構造を形成する方法（すなわち、実施形態における図１４～図２６に対応する工程）について主に説明する。

まず、マスクを用いた異方性エッチングを繰り返すことによって、階段領域ＳＡ１、ＳＡ２、ＳＡ３、及びＳＡ４のそれぞれに含まれる階段構造が形成される。

より具体的には、図４４の平面図において、階段領域ＳＡ４において、マスクを用いた異方性エッチングによって、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。それから、階段領域ＳＡ４のうち、積層材ＳＬ１及びＳＬ０、並びに選択ゲート線ＳＧＳのそれぞれのテラス部分を含む領域において、マスクを用いた異方性エッチングによって、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。そして、階段領域ＳＡ４のうち、積層材ＳＬ０、及び選択ゲート線ＳＧＳのそれぞれのテラス部分を含む領域において、マスクを用いた異方性エッチングによって、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。その後、階段領域ＳＡ４のうち、選択ゲート線ＳＧＳのテラス部分を含む領域において、マスクを用いた異方性エッチングによって、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。これらの工程により、階段領域ＳＡ４において、積層材ＳＬ２～ＳＬ０、及び選択ゲート線ＳＧＳのそれぞれに関連する（階段領域ＳＡ４に含まれる）テラス部分が形成される。また、階段領域ＳＡ１に含まれる積層材ＳＬ１１～ＳＬ１４のそれぞれに対応するテラス部分、階段領域ＳＡ２に含まれる積層材ＳＬ７～ＳＬ１０のそれぞれに関連するテラス部分、及び階段領域ＳＡ３に含まれる積層材ＳＬ３～ＳＬ６のそれぞれに関連するテラス部分も、階段領域ＳＡ４に含まれるテラス部分の形成と実質的に同等の工程により形成される。なお、階段領域ＳＡ１、ＳＡ２、ＳＡ３、及びＳＡ４のそれぞれに含まれるテラス部分は、互いに並行に形成されてもよい。

次に、実施形態のＳ１０３及びＳ１０４と同等の工程によって、階段領域ＳＡ２、ＳＡ３、及びＳＡ４を含む領域において、４層の犠牲部材５０、及び４層の絶縁体層３２が一括で除去される。これにより、傾斜部ＩＰ１が形成される。

それから、実施形態のＳ１０５及びＳ１０６と同等の工程によって、階段領域ＳＡ３及びＳＡ４を含む領域において、４層の犠牲部材５０、及び４層の絶縁体層３２が一括で除去される。これにより、傾斜部ＩＰ２が形成される。

そして、実施形態のＳ１０７及びＳ１０８と同等の工程によって、階段領域ＳＡ４を含む領域において、４層の犠牲部材５０、及び４層の絶縁体層３２が一括で除去される。これにより、傾斜部ＩＰ３が形成される。

以上の工程により、第３変形例に係る半導体記憶装置１の積層体の階段構造が形成される。

以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、階段領域ＳＡに含まれるテラス部分の階段構造は、傾斜部ＩＰ１～ＩＰ３が形成された後に形成されてもよい。

以上のような構成によっても、実施形態、第１変形例、及び第２変形例と同等の効果が奏される。

２．４ 第４変形例
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、コンタクト領域ＣＣＴにおいて、積層体の階段構造が複数の傾斜部ＩＰによって囲まれる領域を含む場合を示したが、これらに限られない。例えば、積層体の階段構造は１つの傾斜部ＩＰにより囲まれる領域を有するように設けられてもよい。

第４変形例に係る半導体記憶装置１の構成及び製造方法は、積層体の階段構造に関する部分を除き、第３変形例に係る半導体記憶装置１の構成及び製造方法と同等である。以下の説明では、積層体の階段構造の構成及び製造方法について主に説明する。

第４変形例に係る半導体記憶装置１の構成について、図４６及び図４７を用いて説明する。図４６は、第４変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図４６は、隣り合うブロックＢＬＫ０（ＢＬＫｅ）及びＢＬＫ１（ＢＬＫｏ）の領域に対応する（引出部ＨＰｅに含まれる）コンタクト領域ＣＣＴ、並びに近傍のメモリ領域ＭＡ１の一部が示される。図４７は、第４変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４６のＸＬＶＩＩ－ＸＬＶＩＩ線に沿った断面図である。

図４６に示すように、コンタクト領域ＣＣＴにおいて、メモリセルアレイ１０は、スタジアム状階段部ＳＳ、傾斜部ＩＰ、複数の部材ＣＳＴ、及び複数のコンタクトＣＣを含む。

第４変形例において、メモリセルアレイ１０は、コンタクト領域ＣＣＴにおいて、１つのスタジアム状階段部ＳＳを含む。第４変形例におけるスタジアム状階段部ＳＳは、Ｘ方向に沿って１層分の段差が形成される点では実施形態に係るスタジアム状階段部ＳＳの構造と同等である。

第４変形例における傾斜部ＩＰは、実施形態に係る傾斜部ＩＰと同等に、平面視において矩形状に設けられた、連続する複数の積層材ＳＬの端部を含む段差である。なお、第４変形例において、傾斜部ＩＰは、連続する８つの積層材ＳＬの端部を含む。傾斜部ＩＰは、コンタクト領域ＣＣＴにおいて、スタジアム状階段部ＳＳのメモリ領域ＭＡ２側をＸ方向に横断し、かつスタジアム状階段部ＳＳの中央部をＹ方向に縦断するように設けられる。

スタジアム状階段部ＳＳは、傾斜部ＩＰによって、階段領域ＳＡ１及びＳＡ２に分割される。

階段領域ＳＡ１は、スタジアム状階段部ＳＳのうち、傾斜部ＩＰ１の外側の領域である。階段領域ＳＡ１には、例えば積層材ＳＬ７～ＳＬ１５のそれぞれのテラス部分が含まれる。階段領域ＳＡ１において、積層材ＳＬ７～ＳＬ１５のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。

階段領域ＳＡ２は、スタジアム状階段部ＳＳのうち、傾斜部ＩＰ１の内側の領域である。階段領域ＳＡ２には、例えば積層材ＳＬ０～ＳＬ６、及び選択ゲート線ＳＧＳのそれぞれのテラス部分が含まれる。階段領域ＳＡ２において、積層材ＳＬ０～ＳＬ６、及び選択ゲート線ＳＧＳのそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって昇順に並ぶ。

積層材ＳＬ１５、ＳＬ１４、ＳＬ１３、ＳＬ１２、ＳＬ１１、ＳＬ１０、ＳＬ９、ＳＬ８、及びＳＬ７、選択ゲート線ＳＧＳ、並びに積層材ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、及びＳＬ６のそれぞれに対応する複数のコンタクトＣＣは、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって、この順に並ぶように設けられる。

図４７に示す断面において、積層体は、複数の導電体層２３のそれぞれのテラス部分を含む。

階段領域ＳＡ１、及びＳＡ２のそれぞれに設けられた階段構造は、例えば、高さが異なることを除いて、ＹＺ面に関して面対称な構造を有する。

なお、以上のような構成においても、第４変形例に係る半導体記憶装置１は、例えば実施形態と同等に、複数の導電体層２３の各々と同等の高さに犠牲部材ＳＭを含む。

次に、第４変形例に係る半導体記憶装置１の製造方法について、簡単に説明する。以下では、積層体の階段構造を形成する方法（すなわち、実施形態における図１４～図２６に対応する工程）について主に説明する。

まず、実施形態のＳ１０２と同等の工程によって、階段領域ＳＡ１及びＳＡ２を含む領域において、積層材ＳＬ１５～ＳＬ１１のそれぞれに対応するテラス部分、及び積層材ＳＬ３～ＳＬ６のそれぞれに関連するテラス部分を含む構造が形成される。

それから、実施形態のＳ１０２と同等の工程によって、階段領域ＳＡ１及びＳＡ２を含む領域において、積層材ＳＬ１０～ＳＬ７のそれぞれに対応するテラス部分、並びに積層材ＳＬ２～ＳＬ０、及び選択ゲート線ＳＧＳのそれぞれに関連するテラス部分を含む構造が形成される。

そして、実施形態のＳ１０３及びＳ１０４と同等の工程によって、階段領域ＳＡ２を含む領域において、８層の犠牲部材５０、及び８層の絶縁体層３２が一括で除去される。これにより、傾斜部ＩＰが形成される。

以上の工程により、第４変形例に係る半導体記憶装置１の積層体の階段構造が形成される。

以上のような構成及び製造方法によっても、実施形態、第１変形例、第２変形例、及び第３変形例と同等の効果が奏される。

２．５ 第５変形例
上述の実施形態、第１変形例、第２変形例、第３変形例、及び第４変形例では、コンタクト領域ＣＣＴが傾斜部ＩＰを含む場合を示したが、これに限られない。コンタクト領域ＣＣＴは、傾斜部ＩＰを含まなくてもよい。

第５変形例に係る半導体記憶装置１の構成及び製造方法は、積層体の階段構造を除き、第３変形例、及び第４変形例に係る半導体記憶装置の構成及び製造方法と同等である。以下の説明では、積層体の階段構造の構成及び製造方法について主に説明する。

第５変形例に係る半導体記憶装置１の構成について、図４８及び図４９を用いて説明する。図４８は、第５変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図４９は、第５変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図４８のＸＬＩＸ－ＬＸＩＸ線に沿った断面図である。

図４８に示すように、コンタクト領域ＣＣＴにおいて、メモリセルアレイ１０は、階段領域ＳＡ１、複数の部材ＣＳＴ、及びコンタクトＣＣを含む。

階段領域ＳＡ１には、選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５のそれぞれのテラス部分が含まれる。階段領域ＳＡ１において、選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ１５のそれぞれのテラス部分は、Ｘ方向に沿って、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって降順に並ぶ。

また、例えば各ブロックＢＬＫにおける選択ゲート線ＳＧＳのテラス部分を含むＸ方向の位置において、複数の積層材ＳＬのテラス部分は、Ｙ方向に沿って部材ＳＬＴｏから部材ＣＳＴに向かって昇順に並ぶ。すなわち、各ブロックＢＬＫにおける部材ＣＳＴと部材ＳＬＴｏとにより挟まれる領域において、メモリセルアレイ１０は、複数のテラス部分により形成される階段構造を有する。

積層材ＳＬ１５、ＳＬ１４、ＳＬ１３、ＳＬ１２、ＳＬ１１、ＳＬ１０、ＳＬ９、ＳＬ８、ＳＬ７、ＳＬ６、ＳＬ５、ＳＬ４、ＳＬ３、ＳＬ２、ＳＬ１、及びＳＬ０並びに選択ゲート線ＳＧＳのそれぞれに対応する複数のコンタクトＣＣは、メモリ領域ＭＡ１側からメモリ領域ＭＡ２側に向かって、この順に並ぶように設けられる。

図４９に示す断面において、積層体は、複数の導電体層２３のそれぞれのテラス部分を含む。メモリセルアレイ１０は、図４９に示す断面において、ワード線ＷＬ０～ＷＬ１５、及び選択ゲート線ＳＧＳに対応する複数のコンタクトＣＣを含む。

なお、以上のような構成においても、第５変形例に係る半導体記憶装置１は、例えば実施形態と同等に、複数の導電体層２３の各々と同等の高さに犠牲部材ＳＭを含む。

次に、第５変形例に係る半導体記憶装置１の製造方法について、簡単に説明する。以下では、積層体の階段構造を形成する方法（すなわち、図１４～図２６に対応する工程）について主に説明する。

実施形態のＳ１０２と同等の工程によって、階段領域ＳＡ１内の積層材ＳＬ９～ＳＬ１５のそれぞれのテラス部分を含む構造が形成される。

それから、実施形態のＳ１０２と同等の工程によって、階段領域ＳＡ１内の積層材ＳＬ４～ＳＬ８のそれぞれのテラス部分を含む構造が形成される。

そして、実施形態のＳ１０２と同等の工程によって、階段領域ＳＡ１内の選択ゲート線ＳＧＳ、及び積層材ＳＬ０～ＳＬ３のそれぞれのテラス部分を含む構造が形成される。

以上の工程により、階段領域ＳＡ１の構造が形成される。

以上のような構成及び製造方法によっても、実施形態、第１変形例、第２変形例、第３変形例、及び第４変形例と同等の効果が奏される。

２．６ 第６変形例
上述の実施形態、及び第１変形例～第５変形例では、複数の部材ＣＳＴの各々が、階段領域ＳＡと部材ＳＬＴｅとの間に設けられて、積層材ＳＬ０～ＳＬ１５、及び選択ゲート線ＳＧＳを一括して貫通する場合を例に示したが、これらに限られるものではない。部材ＣＳＴは、例えば階段領域ＳＡ内において、積層材ＳＬ０～ＳＬ１５、及び選択ゲート線ＳＧＳのうち一部の積層材ＳＬを貫通するような領域を含んで設けられたものであってもよい。

第６変形例に係る半導体記憶装置１の構成及び製造方法は、部材ＣＳＴに関する部分を除き、実施形態に係る半導体記憶装置１の構成及び製造方法と同等である。このため、以下の説明では、部材ＣＳＴの構成及び製造方法について主に説明する。

部材ＣＳＴが階段領域ＳＡ内に設けられる場合のコンタクト領域ＣＣＴの構造について、図５０及び５１を用いて説明する。図５０は、第６変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域、及びその近傍における平面レイアウトの一例を示す平面図である。図５１は、第６変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における断面構造の一例を示す、図５０のＬＩ－ＬＩ線に沿った断面図である。

図５０に示すように、複数の部材ＣＳＴは、平面図において、例えばスタジアム状階段部ＳＳ１及びＳＳ２の階段構造と重なるように設けられる。より具体的には、各ブロックＢＬＫにおいて、２つの部材ＣＳＴは、例えば傾斜部ＩＰ１のうちＸ方向に延びる部分よりも部材ＳＬＴｏに近い側に設けられる。すなわち、２つの部材ＣＳＴは、全ての積層材ＳＬを貫通しない部分を有するように設けられる。

図５１に示す断面において、部材ＣＳＴは、Ｙ方向における傾斜部ＩＰ２と傾斜部ＩＰ３との間に設けられる。これにより、部材ＣＳＴは、例えば積層材ＳＬ５よりも上層の積層材ＳＬと接しない。また、部材ＣＳＴは、積層材ＳＬ０～ＳＬ５の各々の高さにおいて、導電体層２３及び犠牲部材ＳＭに接する。また、部材ＣＳＴは、Ｙ方向における両側の導電体層２２に接する。

なお、第６変形例では、メモリセルアレイ１０のコンタクト領域ＣＣＴが、１つのブロックＢＬＫにおいて、１つの部材ＣＳＴと接して６つの犠牲部材ＳＭを含む場合を示したが、これに限られない。メモリセルアレイ１０は、コンタクト領域ＣＣＴにおいて、少なくとも１つの犠牲部材ＳＭを有するように設けられていればよい。

また、第６変形例に係る積層体は、実施形態、第１変形例、及び第２変形例と同等の積層体に限られない。積層体の階段構造は、例えば第３変形例、第４変形例、及び第５変形例のそれぞれと同等の階段構造であってもよい。この場合、各ブロックＢＬＫは、例えば１つの部材ＣＳＴを含む。また、部材ＣＳＴは、実施形態と同等にスリットＳＨを用いて形成されるものではなく、第１変形例、及び第２変形例のそれぞれの部材ＣＳＴと同等の方法により形成されるものであってもよい。

第６変形例に係る半導体記憶装置１は、実施形態に係る半導体記憶装置１と実質的に同等の方法により製造することができる。このため、第６変形例に係る半導体記憶装置１の製造方法の説明は省略する。

以上のような構成によっても、実施形態、及び第１変形例～第５変形例と同等の効果が奏される。

３． その他の実施形態
上述の実施形態及び変形例では、メモリセルアレイ１０が１層（１ｔｉｅｒ）からなる場合を示したが、本発明はこれらに限られるものではない。半導体記憶装置１は、例えばメモリセルアレイ１０が２層（２ｔｉｅｒ）以上からなるものであってもよい。以下では、メモリセルアレイ１０が２層からなる場合を例に説明する。

メモリセルアレイ１０が２層からなるものである場合のメモリ領域ＭＡにおけるメモリセルアレイ１０の断面構造について、図５２を用いて説明する。図５２は、その他の実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図である。図５２に示す断面図は、実施形態の図５の領域に対応する。

図５２に示す断面図において、メモリセルアレイ１０は、第１層群ＬＬ及び第２層群ＵＬを含む。第１層群ＬＬは、例えば選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７を含む。また、第２層群ＵＬは、例えばワード線ＷＬ８～ＷＬ１５、及び選択ゲート線ＳＧＤを含む。

メモリピラーＭＰの各々は、第１層群ＬＬを貫通する第１ホール内に形成される第１部分と、第２層群ＵＬを貫通する第２ホール内に形成される第２部分とを有する。第１部分の底部は、導電体層２１に接する。第１部分の上部は、第２部分の底部に接続される。第１部分と第２部分との境界部分は、例えば接合層３５に含まれる。接合層３５は、例えば酸化シリコンを含む。

メモリピラーＭＰのＸＹ平面における断面構造は、実施形態に係るメモリピラーＭＰのＸＹ平面における断面構造と同等とすることができる。なお、コア部材４０は、例えばメモリピラーＭＰの第１部分及び第２部分のそれぞれにおいて、テーパー形状の断面形状を有する。すなわち、Ｘ方向（及びＹ方向）における第１部分の下部の寸法（直径）は、Ｘ方向（及びＹ方向）における第１部分の上部の寸法（直径）よりも小さい。また、Ｘ方向（及びＹ方向）における第２部分の下部の寸法（直径）は、Ｘ方向（及びＹ方向）における第２部分の上部の寸法（直径）よりも小さい。

次に、メモリセルアレイ１０が２層からなる場合のコンタクト領域ＣＣＴにおけるメモリセルアレイ１０の構造について説明する。その他の実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のコンタクト領域ＣＣＴ及びその近傍における平面レイアウトは、例えば図７の平面レイアウトと同等である。また、メモリセルアレイ１０のコンタクト領域ＣＣＴにおけるＸＺ断面における断面構造、及びＹＺ断面における断面構造はそれぞれ、接合層３５が設けられることを除き、図８の断面構造、及び図１０の断面構造と実質的に同等である。

なお、コンタクト領域ＣＣＴの構造は、これに限られない。その他の実施形態に係るコンタクト領域ＣＣＴの構造は、例えば第３変形例、第４変形例、及び第５変形例のコンタクト領域ＣＣＴの構造と実質的に同等の構造とし得る。

また、部材ＣＳＴの構造は、実施形態に係る部材ＣＳＴと同等の形状に限られるものではない。部材ＣＳＴの構造は、例えば第１変形例、及び第２変形例に係る部材ＣＳＴと同等の形状とすることができる。なお、部材ＣＳＴの構造が、第１変形例、及び第２変形例に係る部材ＣＳＴと同等の形状である場合、部材ＣＳＴのうち第１層群ＬＬを貫通する部分、及び部材ＣＳＴのうち第２層群ＵＬを貫通する部分はそれぞれ、例えばその他の実施形態に係るメモリピラーＭＰのコア部材４０と同等に、テーパー形状の断面形状を有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２６…導電体層、３０～３４…絶縁体層、３５…接合層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０、ＳＭ…犠牲部材、Ｍ１～Ｍ４…マスク、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴＤ、ＳＴＳ…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…積層材、ＳＧＳ、ＳＧＤ…選択ゲート線、ＭＡ…メモリ領域、ＨＡ…引出領域、ＨＰ…引出部、ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４…階段領域、ＳＳ…スタジアム状階段部、ＣＣＴ…コンタクト領域、ＩＰ…傾斜部、ＣＳＴ、ＯＳＴ、ＳＬＴ、ＳＨＥ…部材。

Claims (5)

1. 互いに交差する第１方向及び第２方向に広がり、前記第１方向に並ぶ第１領域及び第２領域を含む基板と、
   前記第１方向及び前記第２方向の各々と交差する第３方向に並び、かつ互いに離れて設けられ、第１導電体層を含む複数の導電体層と、ここで、前記複数の導電体層の各々は、前記第２領域にわたって前記第１方向に延びる第１部分と、前記第１部分と前記第２方向に並び、上層の導電体層と重ならないように設けられたテラス部分を有する第２部分と、を含み、
   前記複数の導電体層の前記第１部分と前記複数の導電体層の前記第２部分との間に設けられた第１絶縁部と、
   前記第１絶縁部を介して前記第１導電体層の前記第１部分と前記第２方向に並ぶ第１絶縁体層と、
   前記第１領域で、前記複数の導電体層を貫通し、前記第１導電体層と交差する部分が第１メモリセルトランジスタとして機能するメモリピラーと、
   を備える、
   半導体記憶装置。
2. 前記第１絶縁部を介して、前記複数の導電体層のうち前記第１導電体層とは異なる第２導電体層の前記第１部分と前記第２方向に並ぶ第２絶縁体層、
   を更に備えた、
   請求項１記載の半導体記憶装置。
3. 前記複数の導電体層のそれぞれのテラス部分は、前記第１方向に沿って並ぶ、
   請求項１記載の半導体記憶装置。
4. 前記第１絶縁部と前記第１方向に並び、前記複数の導電体層の前記第１部分と前記複数の導電体層の前記第２部分との間に設けられた第２絶縁部と、
   前記第２絶縁部を介して前記第１導電体層の前記第１部分と前記第２方向に並び、前記第１絶縁体層と前記第１方向に並ぶ第３絶縁体層と、
   を更に備え、
   前記第１導電体層の前記第１部分と、前記第１導電体層の前記第２部分とは、前記第１絶縁部と前記第２絶縁部との間で接続される、
   請求項１記載の半導体記憶装置。
5. 前記第１絶縁部を介して、前記複数の導電体層のうち前記第１導電体層及び前記第２導電体層とは異なる第３導電体層の前記第１部分と前記第２方向に並ぶ第３絶縁体層、
   を更に備え、
   前記第１絶縁体層は、前記第２絶縁体層及び前記第３絶縁体層より下方に位置し、前記第２絶縁体層及び前記第３絶縁体層と重ならない第１絶縁テラス部分を有し、
   前記第２絶縁体層は、前記第３絶縁体層より下方に位置し、前記第３絶縁体層と重ならない第２絶縁テラス部分を有し、
   前記第２絶縁テラス部分は、前記第２方向において、前記第１絶縁テラス部分と前記第１絶縁部との間に設けられた、
   請求項２記載の半導体記憶装置。

Images