CN115732470A - 存储器装置 - Google Patents

Abstract

根据一个实施例，一种存储器装置包含：第一及第二存储器区域，其各自包含在第一方向上堆叠的导电层；连接部分，其在第二方向上介于第一与第二存储器区域之间，所述连接部分包含平台；及互连件，其与所述平台对应地提供于所述连接部分上方。所述连接部分的第一到第四子阶梯在从所述第一存储器区域向所述第二存储器区域的方向上依所述第一子阶梯、所述第二子阶梯、所述第三子阶梯及所述第四子阶梯的顺序布置，且所述第一到第四子阶梯在从所述互连件向所述平台的方向上依所述第一子阶梯、所述第二子阶梯、所述第四子阶梯及所述第三子阶梯的顺序布置。

Description

存储器装置

相关申请案的交叉参考

本申请案基于且主张来自2021年8月25日申请的第2021-136962号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。

技术领域

本文中描述的实施例大体上涉及一种存储器装置。

背景技术

众所周知，NAND快闪存储器能够以非易失性方式存储数据。

发明内容

一般来说，根据一个实施例，一种存储器装置包含：第一及第二存储器区域，其各自包含在第一方向上堆叠的多个导电层且布置在垂直于所述第一方向的第二方向上；桥接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述桥接部分使所述第一存储器区域的所述多个导电层与所述第二存储器区域的所述多个导电层彼此耦合；连接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述连接部分包含经由所述桥接部分耦合到所述多个导电层的多个平台；多个互连件，其与所述多个平台对应地提供于所述连接部分上方；及多个接触件，其使所述多个平台与所述多个互连件彼此电耦合，其中所述连接部分包含各自包含所述多个平台中的对应者的第一子阶梯、第二子阶梯、第三子阶梯及第四子阶梯，所述第一到第四子阶梯在从所述第一存储器区域的一侧向所述第二存储器区域的一侧的方向上依所述第一子阶梯、所述第二子阶梯、所述第三子阶梯及所述第四子阶梯的顺序布置，且所述第一到第四子阶梯在从所述多个互连件的一侧向所述多个平台的一侧的方向上依所述第一子阶梯、所述第二子阶梯、所述第四子阶梯及所述第三子阶梯的顺序布置。

实施例的存储器装置有助于降低存储器装置的成本。

附图说明

图1是展示第一实施例的存储器装置的整体配置的实例的框图。

图2是展示第一实施例的存储器装置的存储器胞元阵列的电路配置的实例的电路图。

图3是展示第一实施例的存储器装置的存储器胞元阵列的平面布局的实例的平面图。

图4是展示第一实施例的存储器装置的存储器胞元阵列的存储器区域的平面布局的实例的平面图。

图5是展示第一实施例的存储器装置的存储器胞元阵列的存储器区域的横截面结构的实例的横截面图。

图6是展示第一实施例的存储器装置的存储器支柱的横截面结构的实例的横截面图。

图7是展示第一实施例的存储器装置的存储器胞元阵列的连接部分的平面布局的实例的平面图。

图8是展示第一实施例的存储器装置的存储器胞元阵列的连接部分的横截面结构的实例的横截面图。

图9是展示第一实施例的存储器装置的连接部分的横截面结构的实例的横截面图。

图10、11及12中的每一者是展示第一实施例的存储器装置的连接部分的横截面结构的实例的示意图。

图13是说明制造第一实施例的存储器装置的方法中的一个步骤的横截面图。

图14是展示图13的区XIV的横截面图。

图15及16中的每一者是说明制造第一实施例的存储器装置的方法中的一个步骤的横截面图。

图17是展示图16的区XVII的横截面图。

图18及19中的每一者是说明制造第一实施例的存储器装置的方法中的一个步骤的横截面图。

图20是展示图19的区XX的横截面图。

图21及22中的每一者是说明制造第一实施例的存储器装置的方法中的一个步骤的横截面图。

图23是展示图22的区XXIII的横截面图。

图24是说明制造第一实施例的存储器装置的方法中的一个步骤的横截面图。

图25是展示第二实施例的存储器装置的存储器胞元阵列的连接部分的横截面结构的实例的横截面图。

图26是展示图25的区XXVI的示意性横截面图。

图27、28、29及30中的每一者是说明制造第二实施例的存储器装置的方法中的一个步骤的横截面图。

图31是展示图30的区XXXI的横截面图。

具体实施方式

[实施例]

在下文中，将参考附图描述实施例。图式是示意性或概念性的。图式的尺寸及比例不一定相同于实际产品的尺寸及比例。在下文描述中，具有相同功能及配置的结构元件将由相同参考符号标示。参考符号字母之后的数字由含有相同字母的参考符号引用且用于区分具有类似配置的元件。当由包含相同符号的参考符号标示的元件无需彼此区分时，其将由仅包含字母的参考符号标示。

(1)第一实施例

第一实施例的存储器装置将参考图1到24描述。

[a]配置实例

[a-1]存储器装置1的配置

图1是展示实施例的存储器装置1的整体配置的实例的框图。存储器装置1可由外部存储器控制器2控制。存储器装置1是半导体存储器；例如，其是能够以非易失性方式存储数据的NAND快闪存储器。当存储器装置1是NAND快闪存储器时，存储器装置1通过交换各种控制信号及基于NAND快闪存储器的接口标准执行数据传送来与存储器控制器2通信。

如图1中展示，存储器装置1包含例如存储器胞元阵列10、命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16。

存储器胞元阵列10包含多个块BLK0到BLKn(n是1或更大整数)。每一块BLK包含能够以非易失性方式存储数据的多个存储器胞元的聚合。在NAND快闪存储器中，块BLK用作例如数据擦除单元。存储器胞元阵列10被提供多个位线及多个字线。举例来说，每一存储器胞元与一个位线及一个字线相关联。存储器胞元阵列10的详细配置稍后将描述。

命令寄存器11保持存储器装置1从存储器控制器2接收的命令CMD。命令CMD包含例如用于致使序列发生器13执行读取操作、写入操作、擦除操作等的指令。

地址寄存器12保持存储器装置1从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BA、页地址PA及列地址CA。举例来说，块地址BA、页地址PA及列地址CA分别用于选择块BLK、字线及位线。

序列发生器13控制存储器装置1的整体操作。举例来说，序列发生器13基于保持于命令寄存器11中的命令CMD控制驱动器模块14、行解码器模块15、感测放大器模块16等执行读取操作、写入操作、擦除操作等。

驱动器模块14产生用于读取操作、写入操作、擦除操作等中的电压。驱动器模块14例如基于保持于地址寄存器12中的页地址PA将所产生电压施加到对应于选定字线的互连件。

行解码器模块15基于保持于地址寄存器12中的块地址BA选择对应存储器胞元阵列10中的块BLK中的一者。行解码器模块15将例如施加到对应于选定字线的互连件的电压传送到选定块BLK中的选定字线。

在写入操作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT将期望电压施加到每一位线。在读取操作中，感测放大器模块16基于位线的电压(或存在/不存在流过位线的电流)确定存储于存储器胞元中的数据且将确定结果传送到存储器控制器2作为读取数据DAT。

上述存储器装置1及存储器控制器2可通过将其组合在一起来构成一个装置(或一个系统)。此装置的实例包含存储器卡(例如SD^TM卡)、USB(通用串行总线)存储器、UFS(通用快闪存储)装置及SSD(固态硬盘)。

[a-2]存储器胞元阵列10的电路配置

图2是展示包含于本实施例的存储器装置1中的存储器胞元阵列10的电路配置的实例的电路图。图2展示包含于存储器胞元阵列10中的多个块BLK中的一个块BLK。如图2中展示，块BLK包含例如五个串单元SU0到SU4。

每一串单元SU包含分别与位线BL0到BLm-1(m是1或更大整数)相关联的多个NAND串NS。每一NAND串NS包含例如存储器胞元晶体管(下文还简称为存储器胞元)MT0到MTn-1及选择晶体管STD及STS。每一存储器胞元晶体管MT包含控制栅极及电荷存储层。每一存储器胞元晶体管MT可基本上以非易失性方式存储数据。选择晶体管STD及STS中的每一者用于在各种操作期间选择串单元SU。

在每一NAND串NS中，存储器胞元晶体管MT0到MTn-1串联耦合。选择晶体管STD的漏极耦合到多个位线BL0到BLm-1中的一个相关联位线BL。选择晶体管STD的源极耦合到串联耦合的存储器胞元晶体管MT0到MTn-1的一端。选择晶体管STS的漏极耦合到串联耦合的存储器胞元晶体管MT0到MTn-1的另一端。选择晶体管STS的源极耦合到源极线SL。

存储器胞元晶体管MT0到MTn-1的控制栅极中的每一者耦合到多个字线WL0到WLn-1中的一个相关联字线WL。

多个选择晶体管STS的栅极耦合到选择栅极线SGS。

串单元SU0中的多个选择晶体管STD的栅极耦合到选择栅极线SGD0。串单元SU1中的多个选择晶体管STD的栅极耦合到选择栅极线SGD1。串单元SU2中的多个选择晶体管STD的栅极耦合到选择栅极线SGD2。串单元SU3中的多个选择晶体管STD的栅极耦合到选择栅极线SGD3。串单元SU4中的多个选择晶体管STD的栅极耦合到选择栅极线SGD4。

不同列地址指派给位线BL0到BLm-1。每一位线BL由在多个块BLK中被指派相同列地址的NAND串NS共享。选择栅极线SGD0到SGD4及SGS及字线WL0到WLn-1提供给每一块BLK。源极线SL例如由多个块BLK共享。

耦合到一个串单元SU中的共同字线WL的一组存储器胞元晶体管MT称为例如胞元单元CU。举例来说，包含用于存储1位数据的存储器胞元晶体管MT的胞元单元CU的存储容量定义为“1页”。根据存储于存储器胞元晶体管MT中的数据位的数目，胞元单元CU可具有两页或更多的存储容量。

实施例的存储器装置1的存储器胞元阵列10的电路配置不限于上述配置。包含于每一块BLK中的串单元SU的数目及包含于每一NAND串NS中的存储器胞元晶体管MT及选择晶体管STD及STS的数目可根据存储器胞元阵列10的电路配置适当改变。

[a-3]存储器胞元阵列10的结构

将给出本实施例的存储器装置1的存储器胞元阵列10的结构的实例的描述。在下文参考的图式中，X方向对应于字线WL延伸的方向，Y方向对应于位线BL延伸的方向，且Z方向对应于垂直于用于形成存储器装置1的半导体衬底20的表面的方向。在平面图中，视情况添加阴影以使视图易于查看。添加到平面图的阴影不一定与阴影组件的材料或特性相关。在横截面图中，视情况省略配置(构件)的说明以便使视图易于查看。每一图式中的配置视情况以简化方式展示。

<存储器胞元阵列10的平面布局>

图3是展示本实施例的存储器装置1的存储器胞元阵列10的平面布局的实例的平面图。图3展示对应于八个块BLK0到BLK7的区域。

如图3中展示，例如，存储器胞元阵列10的平面布局在X方向上分割成两个存储器区域MA1及MA2及连接区域HA。存储器区域MA1及MA2中的每一者是用于存储数据的区域。存储器区域MA1及MA2中的每一者包含多个NAND串NS。连接区域HA位于布置在X方向上的存储器区域MA1与MA2之间。连接区域HA是其中提供存储器胞元阵列10的互连堆叠的接触件或类似物的区域。

存储器胞元阵列10包含多个狭缝SLT及多个狭缝SHE。

多个狭缝SLT中的每一者具有在X方向上延伸的部分。多个狭缝SLT布置在Y方向上。多个狭缝SLT中的每一者在X方向上穿越存储器区域MA1及MA2及连接区域HA。每一狭缝SLT具有例如其中绝缘体及/或板形接触件嵌入于内部(在互连堆叠的凹槽中)的结构。每一狭缝SLT分割彼此相邻的多个互连件(例如字线WL0到WLn-1、选择栅极线SGD及SGS)，其中介入狭缝SLT。在此实例中，由多个狭缝SLT分区的区中的每一者对应于一个块BLK。在下文给出的描述中，在布置在Y方向上的多个狭缝SLT中，布置于奇数位置处的狭缝SLT将称为“SLTo”，且布置于偶数位置处的狭缝SLT将称为“SLTe”。

多个狭缝SHE布置于存储器区域MA1及MA2中。对应于存储器区域MA1的多个狭缝SHE中的每一者跨存储器区域MA1提供。在存储器区域MA1中，多个狭缝SHE布置在Y方向上。对应于存储器区域MA2的多个狭缝SHE中的每一者跨存储器区域MA2提供。在存储器区域MA2中，多个狭缝SHE布置在Y方向上。在此实例中，四个狭缝SHE布置于相邻狭缝SLT之间。狭缝SHE具有其中绝缘体嵌入于内部(在互连堆叠的凹槽中)的结构。狭缝SHE分割彼此相邻的互连件，其中介入狭缝SHE。狭缝SHE仅分割选择栅极线SGD。在此实例中，由狭缝SLT及狭缝SHE(或由两个狭缝SHE)分区的区中的每一者对应于一个串单元SU。

连接区域HA包含多个连接部分HP及多个桥接部分BRG。

连接部分HP包含包括多个字线WL等的互连堆叠的多个接触件(其还可称为接触部分)。连接部分HP是包含稍后描述的多个子阶梯(及多个球场形阶梯区段)的结构(下文中称为阶梯结构)。连接部分HP经布置用于每两个块BLK。换句话说，连接部分HP布置于相邻狭缝SLTo之间。每一连接部分HP由一个狭缝SLTe分割。在下文给出的描述中，在布置在Y方向上的多个连接部分HP中，位于奇数位置处的连接部分HP将称为“HPo”，且位于偶数位置处的连接部分HP将称为“HPe”。

桥接部分BRG经由存储器胞元阵列10的互连堆叠电耦合存储器区域MA1及MA2及连接部分HP。桥接部分BRG是与两个存储器区域MA1及MA2的互连堆叠连续的结构。桥接部分BRG(为了区别，其还可称为桥接层)的多个导电层中的每一者电耦合到第一存储器区域MA1及第二存储器区域MA2中的对应导电层。桥接部分BRG经布置用于每一块。每一桥接部分BRG布置于相邻狭缝SLTo与SLTe之间。在狭缝SLTo与SLTe之间，桥接部分BRG在Y方向上相邻于连接部分HP。举例来说，桥接部分BRG提供于狭缝SLTo与连接部分HP之间。在Y方向上彼此相邻、其间具有狭缝SLTo的桥接部分BRG由狭缝SLTo分离及绝缘。

以此方式，存储器胞元阵列10的互连堆叠中的导电层(及绝缘层)从存储器区域MA1及MA2延伸到桥接部分BRG，且进一步从桥接部分BRG延伸到连接部分HP。布置在X方向上的两个存储器区域MA1及MA2经由在X方向上延伸的桥接部分BRG电耦合。与连接部分HP中的存储器区域MA连续的部分的每一导电层可具有无需桥接部分BRG直接耦合到存储器区域MA的每一导电层的区。

连接区域HA可进一步包含接触区域(未展示)。多个接触区域经布置例如用于每一块BLK。接触区域包含多个接触件(未展示)。连接部分HP的多个接触件耦合到接触区域中的接触件。接触区域中的接触件将连接部分HP的接触件及存储器胞元阵列10上方的互连件耦合到在存储器胞元阵列10下方的互连件。接触区域可在X方向上提供于连接部分HP与存储器区域MA之间，或可沿着连接部分HP中的狭缝SLTe提供。

在存储器胞元阵列10中，图3中展示的布局重复布置在Y方向上。本实施例的存储器装置1的存储器胞元阵列10可具有在结构上不同于图3中展示的平面布局的平面布局。布置于相邻狭缝SLT之间的狭缝SHE的数目可经设计为任何数。形成于相邻狭缝SLT之间的串单元SU的数目可基于布置于相邻狭缝SLT之间的狭缝SHE的数目改变。

<存储器胞元阵列10的存储器区域MA的结构>

(存储器胞元阵列10的存储器区域MA的平面布局)

图4是展示本实施例的存储器装置1的存储器胞元阵列10中的存储器区域MA的平面布局的实例的平面图。图4显示一个块BLK。如图4中展示，在存储器区域MA中，存储器胞元阵列10包含多个存储器支柱MP、多个接触件CV及多个位线BL。每一狭缝SLT包含接触件LI及间隔件SP。

存储器支柱MP中的每一者用作例如一个NAND串NS。在两个相邻狭缝SLT之间的区中，多个存储器支柱MP布置成例如24行及交错图案。狭缝SHE以预定间隔(间距)与存储器支柱MP重叠。与狭缝SHE重叠的存储器支柱MP与两个不同选择栅极线SGD接触。

多个位线BL布置在X方向上。多个位线BL中的每一者具有在Y方向上延伸的部分。每一位线BL经布置使得其在每一串单元SU中在Z方向上与至少一个存储器支柱MP重叠。在此实例中，两个位线BL经布置以与一个存储器支柱MP重叠。与存储器支柱MP重叠的两个位线BL中的一者经由接触件CV电耦合到存储器支柱MP。

举例来说，省略与狭缝SHE接触的存储器支柱MP与位线BL之间的接触件CV。因此，与狭缝SHE接触的存储器支柱MP与位线BL电分离。

相邻狭缝SLT之间的例如存储器支柱MP及狭缝SHE的组件的数目及组件的布置不限于参考图4描述的配置，而是可视情况改变。与每一存储器支柱MP重叠的位线BL的数目可设计为任何数。

接触件LI是具有在X方向上延伸的部分的导体。间隔件SP是提供于接触件LI的侧面上的绝缘体。接触件LI由间隔件SP夹置。接触件LI通过间隔件SP与在Y方向上相邻于接触件LI的导体(例如字线WL0到WLn-1及选择栅极线SGD及SGS)分离及绝缘。

(存储器胞元阵列10的存储器区域MA的横截面结构)

图5是沿着图4的线V-V截取且展示本实施例的存储器装置1的存储器胞元阵列10的存储器区域MA的横截面结构的实例的横截面图。如图5中展示，存储器胞元阵列10进一步包含半导体衬底(其在下文中可简称为衬底)20、导电层21、22及25及绝缘层32a、32、34及38。存储器胞元阵列10具有其中多个导电层22(22a、22b、22c)在Z方向上堆叠的结构(互连堆叠300)。

绝缘层38提供于半导体衬底20的上表面上。绝缘层38覆盖对应于例如半导体衬底20上的行解码器模块15及/或感测放大器模块16的电路(未展示)。

导电层21提供于绝缘层38的上表面上。导电层21是例如沿着XY平面延伸的板形层。导电层21用作源极线SL。导电层21包含例如掺杂有磷的硅。

绝缘层32a提供于导电层21的上表面上。导电层22a提供于绝缘层32a的上表面上。导电层22a是例如在X-Y平面中扩展的板形层。导电层22a用作选择栅极线SGS。导电层22a包含例如钨。

绝缘层32及导电层22b在Z方向上交替堆叠于导电层22a的上表面上。每一导电层22b是例如在X-Y平面中扩展的板形层。多个堆叠导电层22b从半导体衬底20的侧依序分别用作字线WL0到WLn-1。导电层22b包含例如钨。

导电层22c提供于最上导电层22b上方，其中介入绝缘层32。导电层22c是例如沿着XY平面延伸的板状层。导电层22c用作选择栅极线SGD。导电层22c包含例如钨。

绝缘层34提供于导电层22c的上表面上。绝缘层34可由多个层组成。导电层25提供于绝缘层34的上表面上。导电层25是例如在Y方向延伸的线性层。导电层25用作位线BL。在未展示的区中，多个导电层25布置在X方向上。导电层25包含例如铜。

存储器支柱MP中的每一者经提供以在互连堆叠300中在Z方向上延伸，且穿透绝缘层32及导电层22。每一存储器支柱MP的底部与导电层21接触。存储器支柱MP与导电层22a之间的相交处用作选择晶体管STS。存储器支柱MP与每一导电层22b之间的相交处用作一个存储器胞元晶体管MT。存储器支柱MP与导电层22c之间的相交处用作选择晶体管STD。

存储器支柱MP中的每一者包含例如芯构件40、半导体层41及堆叠膜42。芯构件40经提供以在Z方向上延伸。举例来说，芯构件40的上端包含于比导电层22c靠上的层中，且芯构件40的下端到达导电层21。半导体层41覆盖芯构件40的外围。在存储器支柱MP的底部处，半导体层41的部分与导电层21接触。除其中半导体层41及互连层21彼此接触的部分之外，堆叠膜42覆盖半导体层41的侧面及底面。芯构件40包含例如氧化硅的绝缘体。半导体层41包含例如硅。

柱状接触件CV提供于存储器支柱MP中的半导体层41的上表面上。在所说明区中，描绘对应于六个存储器支柱MP中的两者的两个接触件CV。在存储器区域MA中，接触件CV在未展示的区(例如图纸的深度方向或前方向上的区)中耦合到未与狭缝SHE重叠且未耦合到接触件CV的存储器支柱MP。

一个导电层25(即，一个位线BL)与接触件CV的上表面接触。一个接触件CV耦合到由狭缝SLT及SHE分区的空间中的每一者中的一个导电层25。即，提供于相邻狭缝SLT与SHE之间的存储器支柱MP及提供于两个相邻狭缝SHE之间的存储器支柱MP电耦合到导电层25中的每一者。

狭缝SLT具有例如沿着X-Z平面提供的部分且分割导电层22。狭缝SLT中的接触件LI沿着狭缝SLT提供。接触件LI的上端的部分与绝缘层34接触。接触件LI的下端与导电层21接触。接触件LI用作例如源极线SL的部分。间隔件SP至少提供于接触件LI与导电层22a、22b及22c之间。接触件LI及导电层22a、22b及22c由间隔件SP分离及绝缘。

狭缝SHE具有例如沿着X-Z平面提供的部分且分割至少导电层22c。狭缝SHE的上端与绝缘层34接触。狭缝SHE的下端与最上导电层22b与导电层22c之间的绝缘层32接触。狭缝SHE包含例如氧化硅的绝缘体。狭缝SHE的上端及狭缝SLT的上端可对准或可不对准。狭缝SHE的上端及存储器支柱MP的上端可对准或可不对准。

图6是沿着图5的线VI-VI截取且展示本实施例的存储器装置1中的存储器支柱MP的横截面结构的实例的横截面图。图6展示平行于半导体衬底20的表面且包含导电层22的层中的存储器支柱MP的横截面结构。

如图6中展示，堆叠膜42包含例如隧穿绝缘膜43、电荷俘获膜44及块绝缘膜45。

在包含导电层22的横截面中，芯构件40提供于存储器支柱MP的中心部分中。半导体层41包围芯构件40的侧面。隧穿绝缘膜43包围半导体层41的侧面。电荷俘获膜44包围隧穿绝缘膜43的侧面。块绝缘膜45包围电荷俘获膜44的侧面。导电层22包围块绝缘膜45的侧面。隧穿绝缘膜43包含例如氧化硅。电荷俘获膜44包含例如氮化硅。块绝缘膜45包含例如氧化硅或氧化铝。

在上述存储器支柱MP中的每一者中，半导体层41用作存储器胞元晶体管MT0到MTn-1及选择晶体管STD及STS的沟道区(电流路径)。电荷俘获膜44用作存储器胞元晶体管MT的电荷存储层。存储器装置1通过接通存储器胞元晶体管MT0到MTn-1及选择晶体管STD及STS来允许电流经由存储器支柱MP流动于位线Bl与接触件LI(源极线SL)之间。

<存储器胞元阵列10的连接部分HP的结构>

将参考图7到12给出本实施例的存储器装置1中的连接部分HP的结构的描述。

图7是展示本实施例的存储器装置1中的存储器胞元阵列10的连接部分HP的平面布局的实例的平面图。图8是展示本实施例的存储器装置1中的存储器胞元阵列10的连接部分HP的横截面结构的实例的横截面图。为了清楚说明，连接部分HP的一些组件未在图8中展示或以简化方式展示。

如图7及8中展示，每一连接部分HP包含形成部分(在下文中称为子阶梯)311及312的多个阶梯。多个子阶梯311及多个子阶梯312提供于每一连接部分HP中，使得当其在Z方向上看时，其交替布置在X方向上。当多个子阶梯311及312在Y方向上看时，其在Z方向上提供于不同位置(高度、分层区域)处。举例来说，在连接部分HP中，多个子阶梯311及312经布局使得多个子阶梯311及312的布置从存储器区域MA的端侧向连接部分HP的中心部分逐步下降。

每一子阶梯311、312包含多个导电层22及多个绝缘层32。导电层22及绝缘层32中的每一者是经由桥接部分BRG从存储器区域MA的互连堆叠300延伸或直接从存储器区域MA延伸的层。每一子阶梯311、312包含k个导电层22。在每一子阶梯311、312中，一个导电层22及一个绝缘层32形成一个梯级80。每一子阶梯311、312包含布置在Z方向上的多个梯级80(例如k个梯级)。期望“k”是由2的幂表示的值(例如2、4、8及16…)。

在每一子阶梯311、312中，多个导电层22中的每一者包含在Z方向上不与上层(导电层22及绝缘层32)重叠的多个部分700(在下文中称为平台或平台部分)。在每一子阶梯311、312中，多个平台(例如k个平台)700中的每一者提供于包含于子阶梯311及312中的多个梯级80中的每一者上。因为形成平台700，因此台阶形成于子阶梯311及312的多个梯级80之间。在下文给出的描述中，每一子阶梯311、312的其上形成平台700的侧(具有台阶的侧)将称为台阶形成表面(或阶梯形成表面、台阶布置区域或平台布置区域)。在平行于半导体衬底20的表面的方向上的台阶形成表面的相对侧上的子阶梯311及312的表面将称为背面。

子阶梯311中的每一者在从第一存储器区域MA1到第二存储器区域MA2的方向上下降。换句话说，子阶梯311中的每一者在从第二存储器区域MA2到第一存储器区域MA1的方向上上升。在每一子阶梯311中，多个平台700提供于面向第二存储器区域MA2的侧上。

子阶梯312中的每一者在从第一存储器区域MA1到第二存储器区域MA2的方向上上升。换句话说，子阶梯312中的每一者在从第二存储器区域MA2到第一存储器区域MA1的方向上下降。在每一子阶梯312中，多个平台700提供于面向第一存储器区域MA1的侧上。

在下文描述中，为了区分，子阶梯311可方便地称为向下子阶梯311且子阶梯312可方便地称为向上子阶梯312。

在本实施例中，一个子阶梯311及一个子阶梯312形成一个球场形阶梯区段SS(SS1、SS2、SS3、…、SS7、SS8)。多个球场形阶梯区段(其可简称为阶梯区段或主阶梯及球场状结构)SS在X方向上布置于每一连接部分HP中。在多个球场形阶梯区段SS中，多个子阶梯311及312经布置使得当在Z方向上看时，子阶梯311的台阶形成表面面向子阶梯312的台阶形成表面。

连接区域HP包含多个中间部分IP(IP1、IP2、IP3、IP4)。每一中间部分IP提供于在X方向上彼此相邻的子阶梯311与312之间的区域中。在下文描述中，中间部分IP可称为边界部分(或斜坡部分、悬崖部分或边界区)。

多个中间部分IP中的每一者由各自由一个导电层22及一个绝缘层32组成的多个组(多个梯级80)的侧面形成。每一中间部分IP具有从存储器区域MA1向存储器区域MA2或从存储器区域MA2向存储器区域MA1倾斜的表面(在下文中称为倾斜表面)。

中间部分IP通过在存储器装置1的制造过程中对连接部分HP执行的蚀刻过程形成。多个中间部分IP1指示其由相同制造过程共同处理。多个中间部分IP2指示其由相同制造过程共同处理。多个中间部分IP3指示其由相同制造过程共同处理。

每一中间部分IP1提供于每一球场形阶梯区段SS中的子阶梯311与子阶梯312之间。每一中间部分IP2提供于球场形阶梯区段SS之间。每一中间部分IP3提供于各自包含多个球场形阶梯区段SS的两个群组GP之间。中间部分IP4提供于连接部分HP中的第一区R1与第二区R2之间。

举例来说，在图8中展示的连接部分HP中，第一区R1的多个子阶梯311及312的多个导电层22对应于存储器胞元阵列10的多个导电层22中的上半导电层22(即，字线WLi到WLn-1及选择栅极线SGD)。第二区R2的多个子阶梯311及312的多个导电层22对应于存储器胞元阵列10的多个导电层22中的下半导电层22(即，选择栅极线SGS及字线WL0到WLi-1)。

连接部分HP包含多个接触件(接触部分)CC。

多个接触件CC中的每一者提供于每一子阶梯311、312的多个平台700的对应一个平台700的上表面上。每一接触件CC经由平台700及桥接部分BRG的桥接层(导电层22)电耦合到存储器区域MA1及MA2中的多个导电层22中的一者。

多个互连件(例如包含金属的导电层)26在Z方向上提供于连接区域HA上方。多个互连件26中的每一者电耦合到多个接触件CC中的对应者。因此，每一互连件26经由接触件CC及平台700电耦合到对应导电层22(字线WL或选择栅极线SGS、SGD)。多个互连件26中的每一者经由提供于接触区域(未展示)中的另一接触件(未展示)电耦合到例如行解码器模块15的电路。

取决于连接部分HP的结构及其制造过程，可存在其中平台700提供于连接部分HP的特定层(在Z方向上的特定位置的导电层22)中的两个或更多个子阶梯311及312中的每一者上的情况。在此情况中，可提供不与接触件CC直接接触的平台。

本实施例的存储器装置1在连接部分HP的子阶梯311及312(或中间部分IP)上不包含在Z方向上延伸的梁状结构。梁状结构是不用作存储器装置1的构成元件的多余构件(虚设图案)。梁状结构是包含在Z方向上堆叠的一或多个导电层(或绝缘层)及一或多个绝缘层的结构。举例来说，此梁状结构在制造过程期间产生以便保证存储器装置1的构成构件与掩模层之间的对准的尺寸裕度。

提供于连接部分HP中的子阶梯311及312的数目根据互连堆叠300中的导电层22的数目及指派给每一子阶梯311、312的导电层22的数目适当设计。举例来说，如果导电层22的数目是图8中展示的实例的数目的一半，那么提供于区R1中的球场形阶梯区段SS及子阶梯311及312的数目定义连接部分HP。在此情况中，区R1中的球场形阶梯区段SS1及SS2的多个子阶梯311及312(平台700)与互连堆叠300的上半导电层22相关联，且区R1中的球场形阶梯区段SS3及SS4的多个子阶梯311及312与互连堆叠300的下半导电层22相关联。

(子阶梯311及312的结构实例)

将参考图9给出本实施例的存储器装置1中的连接部分HP中的子阶梯311及312的结构的更特定描述。图9是示意性展示提供于图8的连接部分HP的区R1中的多个球场形阶梯区段SS及多个子阶梯311及312的结构的横截面图。

如图9中展示，每一子阶梯311、312提供于球场形阶梯区段SS中。在每一球场形阶梯区段SS中，两个子阶梯311及312的台阶形成表面面向球场形阶梯区段SS的中心侧。在每一球场形阶梯区段SS的两个子阶梯311及312中，一个子阶梯在Z方向上的位置位于另一子阶梯在Z方向上的位置上方。

如上文描述，每一子阶梯311、312包含提供于每一梯级80的导电层22上的平台700。因此，台阶799形成于布置在Z方向上的梯级80之间。

在每一球场形阶梯区段SS中，中间部分IP1提供于两个子阶梯311与312之间。中间部分IP1用作球场形阶梯区段SS的两个子阶梯311与312之间的边界部分。

更明确来说，图9中展示的每一球场形阶梯区段SS1、SS2、SS3、SS4具有下文描述的配置。

第一球场形阶梯区段SS1包含子阶梯(向下子阶梯)311-1、子阶梯(向上子阶梯)312-1及中间部分IP1-1。子阶梯311-1提供于存储器区域MA1的侧上，且子阶梯312-1提供于存储器区域MA2的侧上。子阶梯311-1在Z方向上的位置H1高于子阶梯312-1在Z方向上的位置H2。在此应注意，每一子阶梯311、312的顶部在Z方向上的位置用作用于比较子阶梯311及312在Z方向上的位置的参考。连接部分HP中的构件(例如子阶梯311及312)在Z方向上的位置表示为从半导体衬底20的表面测量的位置。

当在Z方向上看时，中间部分IP1-1在X方向上提供于子阶梯311-1与子阶梯312-1之间。当在Y方向上看时，中间部分IP1-1在X方向上面向下子阶梯312-1的台阶形成表面。当在Y方向上看时，中间部分IP1-1在Z方向上提供于上子阶梯311-1的最下梯级(底部)与下子阶梯312-1的最下梯级之间。中间部分IP1-1的倾斜表面从上子阶梯311-1的最下梯级延伸到下子阶梯312-1的最下梯级。中间部分IP1的倾斜表面可为基本上垂直于半导体衬底20的表面的表面。

中间部分IP1在Z方向上具有尺寸D1(见图12)。

当在Z方向上看时，第二球场形阶梯区段SS2在X方向上经由中间部分IP2-1相邻于球场形阶梯区段SS1。球场形阶梯区段SS2在Z方向上的位置低于球场形阶梯区段SS1在Z方向上的位置。

球场形阶梯区段SS2包含子阶梯311-2、子阶梯312-2及中间部分IP1-2。子阶梯311-2提供于存储器区域MA1的侧上，且子阶梯312-2提供于存储器区域MA2的侧上。当在Z方向上看时，子阶梯311-2在X方向上与子阶梯312-1对准，其间具有中间部分IP2-1。子阶梯311-2在X方向上布置于子阶梯312-1与子阶梯312-2之间。子阶梯311-2在Z方向上的位置H3低于子阶梯312-2在Z方向上的位置H4。

在X方向上彼此相邻的两个球场形阶梯区段SS1及SS2中，子阶梯311在Z方向上的位置与子阶梯312在Z方向上的位置之间的关系在每一球场形阶梯区段SS中不同。

中间部分IP1-2在X方向上提供于子阶梯311-2与子阶梯312-2之间。中间部分IP1-2在Z方向上提供于子阶梯312-2下方。中间部分IP1-2在X方向上面向子阶梯311-2的台阶形成表面。中间部分IP1-2的倾斜表面从子阶梯312-2的最下梯级延伸到子阶梯311-2的最下梯级。中间部分IP1-2在Z方向上具有尺寸D1。

中间部分IP2-1布置于第一球场形阶梯区段SS1与第二球场形阶梯区段SS2之间的区(边界区)中。中间部分IP2-1提供于子阶梯312-1的最上梯级(顶部)与子阶梯311-2的最上梯级之间。中间部分IP2-1的倾斜表面从上子阶梯312-1的最上梯级延伸到下子阶梯311-2的最上梯级。中间部分IP2-1在Z方向上具有尺寸D2(见图12)。举例来说，中间部分IP2-1的尺寸D2大于中间部分IP1的尺寸D1。

当在Z方向上看时，第三球场形阶梯区段SS3在X方向上经由中间部分IP3相邻于第二球场形阶梯区段SS2。球场形阶梯区段SS3在Z方向上的位置低于球场形阶梯区段SS2在Z方向上的位置。

球场形阶梯区段SS3包含子阶梯311-3、子阶梯312-3及中间部分IP1-3。在球场形阶梯区段SS3中，子阶梯311-3及312-3的配置类似于球场形阶梯区段SS1的子阶梯311-1及312-1的配置。

在子阶梯311-3及312-3在X方向上的布置中，子阶梯311-3提供于存储器区域MA1的侧上，且子阶梯312-3提供于存储器区域MA2的侧上。子阶梯311-3在Z方向上的位置H5高于子阶梯312-3在Z方向上的位置H6。子阶梯311-3及312-3在Z方向上的位置H5及H6低于上述子阶梯311-2在Z方向上的位置H3。

在球场形阶梯区段SS3中，中间部分IP1-3提供于子阶梯311-3与子阶梯312-3之间。中间部分IP1-3在Z方向上提供于子阶梯311-3下方。中间部分IP1-3的倾斜表面在X方向上面向子阶梯312-3的台阶形成表面。中间部分IP1-3在Z方向上具有尺寸D1。

中间部分IP3布置于第二球场形阶梯区段SS2与第三球场形阶梯区段SS3之间的区(边界区)中。中间部分IP3提供于子阶梯312-2的最上梯级与子阶梯311-3的最上梯级之间。中间部分IP3的倾斜表面从子阶梯312-2的顶部延伸到子阶梯311-3的顶部。中间部分IP3在Z方向上具有尺寸D3(见图12)。举例来说，中间部分IP3的尺寸D3大于中间部分IP2的尺寸D2。

第四球场形阶梯区段SS4在X方向上相邻于第三球场形阶梯区段SS3，其间定位有中间部分IP2-2。上述球场形阶梯区段SS3在X方向上布置于球场形阶梯区段SS2与球场形阶梯区段SS4之间。球场形阶梯区段SS4在Z方向上的位置高于球场形阶梯区段SS3在Z方向上的位置。

球场形阶梯区段SS4包含子阶梯311-4、子阶梯312-4及中间部分IP1-4。在球场形阶梯区段SS4中，子阶梯311-4及312-4的配置类似于球场形阶梯区段SS2的子阶梯311-2及312-2的配置。

在子阶梯311-4及312-4在X方向上的布置中，子阶梯311-4提供于存储器区域MA1的侧上，且子阶梯312-4提供于存储器区域MA2的侧上。子阶梯311-4在Z方向上的位置H7低于子阶梯312-4在Z方向上的位置H8。子阶梯311-4及312-4在Z方向上的位置H7及H8低于上述子阶梯311-2在Z方向上的位置H3。子阶梯311-4及312-4在Z方向上的位置H7及H8高于上述子阶梯311-3在Z方向上的位置H5。

在球场形阶梯区段SS4中，中间部分IP1-4提供于子阶梯311-4与子阶梯312-4之间。中间部分IP1-4在Z方向上提供于子阶梯312-4下方。中间部分IP1-4的倾斜表面在X方向上面向子阶梯311-4的台阶形成表面。中间部分IP1-4在Z方向上具有尺寸D1。

如上文描述，每一接触件CC提供于子阶梯311及312中的每一者的导电层22的平台700上。每一接触件CC耦合到上层的互连件26。

如上文描述，在每一球场形阶梯区段SS中，子阶梯311及子阶梯312在X方向及Z方向上彼此倾斜相邻。

在下文描述中，由在X方向上彼此相邻的两个球场形阶梯区段SS(其间定位有中间部分IP2)的四个子阶梯311及312组成的组GP将称为阶梯群组GP(GP1、GP2、…)。当形成阶梯群组GP的四个子阶梯311及312描述于球场形阶梯区段SS的单元中时，布置在X方向上的两个球场形阶梯区段SS(其间定位有中间部分IP2)将称为球场群组SX(SX1、SX2、…)。

(阶梯群组GP的子阶梯311及312的布局)

参考图10，将给出关于连接部分HP的阶梯群组GP1及GP2中的每一者如何构造于本实施例的存储器装置1中的更特定描述(即，多个子阶梯311及312在X方向上的布置图案及在Z方向上的这些位置)。

图10的(a)是说明阶梯群组GP1(球场群组SX1)的多个子阶梯311及312的布置的示意性横截面图。图10的(b)是说明阶梯群组GP2(球场群组SX2)的多个子阶梯311及312的布置的示意性横截面图。

在图10的(a)及(b)中展示的实例中，布置每一阶梯群组GP1、GP2的多个子阶梯311及312的定向是从第一存储器区域MA1到第二存储器区域MA2的方向(从图纸右侧到左侧的方向)，且此方向被认为是用于描述本实施例的参考方向。在此布置方向上，子阶梯(向下子阶梯)311及子阶梯(向上子阶梯)312交替布置于每一阶梯群组GP中。

如上文描述，当多个子阶梯311及312提供于不同高度处时，多个子阶梯311及312的多个台阶形成表面在X方向上不排列于相同高度(层)处。即，多个平台700在X方向上不存在于相同直线(相同高度)上。

如图10的(a)中展示，在属于阶梯群组GP1的四个子阶梯311-1、312-1、311-2及312-2中，子阶梯311-1的顶部在Z方向上的位置H1高于子阶梯312-1、311-2及312-2的顶部在Z方向上的位置H2、H3及H4中的任何者。子阶梯311-2的顶部在Z方向上的位置H3低于子阶梯311-1、312-1及312-2的顶部在Z方向上的位置H1、H2及H4中的任何者。

子阶梯312-1的顶部在Z方向上的位置H2低于子阶梯311-1的顶部在Z方向上的位置H1且高于子阶梯312-2的顶部在Z方向上的位置H4。子阶梯312-2的顶部在Z方向上的位置H4低于子阶梯312-1的顶部在Z方向上的位置H2且高于子阶梯311-2的顶部在Z方向上的位置H3。

如上文描述，在本实施例中，在由两个相邻球场形阶梯区段SS1及SS2组成的阶梯群组GP1中，四个子阶梯311-1、312-1、311-2及312-2在X方向上(例如，在从第一存储器区域MA1到第二存储器区域MA2的方向上)依子阶梯311-1、子阶梯312-1、子阶梯311-2及子阶梯312-2的顺序布置。

另外，这四个子阶梯311-1、312-1、311-2、312-2在Z方向上依子阶梯311-1、子阶梯312-2、子阶梯312-2及子阶梯311-2的顺序(即，依子阶梯311及312在Z方向上的高度降序)布置。

如图10的(b)中展示，在属于阶梯群组GP2的四个子阶梯311-3、312-3、311-4及312-4中，子阶梯312-4的顶部在Z方向上的位置H8高于子阶梯311-3、312-3及311-4的顶部在Z方向上的位置H5、H6及H7中的任何者。子阶梯312-3的顶部在Z方向上的位置H6低于子阶梯311-3、311-4及312-4的顶部在Z方向上的位置H5、H7及H8中的任何者。

子阶梯311-4的顶部在Z方向上的位置H7低于子阶梯312-4的顶部在Z方向上的位置H8且高于子阶梯311-3的顶部在Z方向上的位置H5。

子阶梯311-3的顶部在Z方向上的位置H5低于子阶梯311-4的顶部在Z方向上的位置H7且高于子阶梯312-3的顶部在Z方向上的位置H6。

如上文描述，在本实施例中，在由X方向上的两个相邻球场形阶梯区段SS3及SS4组成的阶梯群组GP2中，四个子阶梯311-3、312-3、311-4及312-4在X方向上依子阶梯311-3、子阶梯312-3、子阶梯311-4及子阶梯312-4的顺序从第一存储器区域MA1布置到第二存储器区域MA2。

这四个子阶梯311-3、312-3、311-4及312-4在Z方向上依子阶梯312-4、子阶梯311-4、子阶梯311-3及子阶梯312-3的顺序(即，依子阶梯311及312在Z方向上的高度降序)布置。

在阶梯群组GP1的多个子阶梯311-1、312-1、311-2及312-2中，从第一存储器区域MA1到第二存储器区域MA2计数的第三子阶梯311-2在Z方向上存在于最低位置处。

另一方面，在阶梯群组GP2的多个子阶梯311-3、312-3、311-4及312-4中，从第一存储器区域MA1到第二存储器区域MA2计数的第二子阶梯312-3在Z方向上存在于最低位置处。

当多个子阶梯311-3、312-3、311-4及312-4的高度顺序依从第二存储器区域MA2到第一存储器区域MA1的顺序计数时，具有高度H6的子阶梯312-3是从第二存储器区域MA2的侧计数的第三子阶梯。

当相对于阶梯群组GP2的多个子阶梯311-3、312-3、311-4及312-4的台阶形成表面的布置定向在从第二存储器区域MA2的侧到第一存储器区域MA1的侧的方向上看多个子阶梯311-3、312-3、311-4及312-4时，子阶梯311-3及311-4可被视作向上子阶梯且子阶梯312-3及312-4可被视作向下子阶梯。

如从上文可见，阶梯群组GP2的子阶梯311-3、312-3、311-4及312-4的结构与阶梯群组GP1的子阶梯311-1、312-1、311-2及312-2的结构对称。

即，在本实施例中，阶梯群组GP2(球场群组SX2)的多个子阶梯311-3、312-3、311-4及312-4的高度位置的分布与阶梯群组GP1(球场群组SX1)的多个子阶梯311-1、312-1、311-2及312-2的高度位置的分布具有镜像关系(关于X方向对称)，其中中间部分IP3作为边界(对称轴)。

在阶梯群组GP1中，第二球场形阶梯区段SS2的子阶梯311-2及312-2的高度位置的分布与第一球场形阶梯区段SS1的阶梯311-1及312-1的高度位置的分布具有镜像关系，其中中间部分IP2-1作为边界。同样，在阶梯群组GP2中，第四球场形阶梯区段SS4的子阶梯311-4及312-4的高度位置的分布与球场形阶梯区段SS3的子阶梯311-3及312-3的高度位置的分布具有镜像关系，其中中间部分IP2-2作为边界。

在本实施例中，具有镜像关系的两个结构的对称轴是与每一中间部分IP的倾斜表面相交且沿着Z方向的轴(所述轴在下文中可称为Z轴)。

在连接部分HP中，区R2中的多个子阶梯311及312的高度位置的分布与区R1中的多个子阶梯311及312的高度位置的分布具有镜像关系，其中与中间部分IP4相交的Z轴作为对称轴。然而，区R2中的多个子阶梯311及312提供于在Z方向上低于区R1中的多个子阶梯311及312的区(层)中。

(属于不同阶梯群组GP的子阶梯311及312的结构)

参考图11，将给出属于不同阶梯群组GP的多个子阶梯311及312的结构的描述(X方向上的布置图案及Z方向上的位置)。

图11是说明多个子阶梯311及312的结构的示意性横截面图，其中经由中间部分IP3布置在X方向上的两个球场形阶梯区段SS2及SS3从本实施例的存储器装置1的连接部分HP提取。

如图11中展示，在其间布置有中间部分IP3的两个球场形阶梯区段SS2及SS3中，多个子阶梯311-2、312-2、311-3及312-3依子阶梯311-2、子阶梯312-2、子阶梯311-3及子阶梯312-3的顺序从第一存储器区域MA1的侧布置到第二存储器区域MA2的侧。

如上文描述，子阶梯311-2在Z方向上具有高度H3，且子阶梯312-2在Z方向上具有高度H4。子阶梯311-3在Z方向上具有高度H5，且子阶梯311-4在Z方向上具有高度H6。

子阶梯311-2在Z方向上的位置H3低于子阶梯312-2在Z方向上的位置H4且高于子阶梯311-3在Z方向上的位置H5。

子阶梯311-3在Z方向上的位置H5低于子阶梯311-2在Z方向上的位置H3且高于子阶梯312-3在Z方向上的位置H6。

这四个子阶梯311-2、312-2、311-3、312-3在Z方向上依子阶梯312-2、子阶梯311-2、子阶梯311-3及子阶梯312-3的顺序(即，依子阶梯311及312的顶部在Z方向上的高度降序)布置。

由此可见，在球场形阶梯区段SS2及SS3的多个子阶梯311-2、312-2、311-3及312-3中，子阶梯311-2、312-2、311-3及312-3在Z方向上的高度降序不同于子阶梯311-2、312-2、311-3及312-3在X方向上的布置顺序。

另外，球场形阶梯区段SS2的子阶梯311-2及312-2的高度位置的分布与球场形阶梯区段SS3的子阶梯311-3及312-3的高度位置的分布具有镜像关系，其中中间部分IP3作为边界。

(球场形阶梯区段SS的结构)

如图8到11中展示，区R1中的四个球场形阶梯区段SS1、SS2、SS3及SS4沿着X方向依球场形阶梯区段SS1、球场形阶梯区段SS2、球场形阶梯区段SS3及球场形阶梯区段SS4的顺序布置在从存储器区域MA1到存储器区域MA2的方向上。

当球场形阶梯区段SS1、SS2、SS3及SS4在Z方向上的位置(坐标)在球场形阶梯区段SS的单元中比较时，Z方向上的高度降序是球场形阶梯区段SS1、球场形阶梯区段SS2、球场形阶梯区段SS4及球场形阶梯区段SS3的顺序。

球场形阶梯区段SS在Z方向上的位置被认为是作为包含于每一球场形阶梯区段SS中的两个子阶梯311及312中的一者且在Z方向上的位置更高的子阶梯的顶部的位置。

将对此进行具体描述。

球场形阶梯区段SS1在Z方向上提供于球场形阶梯区段SS2、SS3及SS4上方。

球场形阶梯区段SS2在Z方向上提供于球场形阶梯区段SS1下方及球场形阶梯区段SS4上方。

球场形阶梯区段SS4在Z方向上提供于球场形阶梯区段SS2下方及球场形阶梯区段SS3上方。

球场形阶梯区段SS3在Z方向上提供于球场形阶梯区段SS1、SS2及SS4下方。

当区R2中的球场形阶梯区段SS5、SS6、SS7及SS8的位置如同区R1中的球场形阶梯区段SS1、SS2、SS3及SS4的位置那样在Z方向上比较时，球场形阶梯区段SS5、SS6、SS7及SS8在Z方向上的高度降序是球场形阶梯区段SS8、球场形阶梯区段SS7、球场形阶梯区段SS5及球场形阶梯区段SS6的顺序。

然而，如上文描述，球场形阶梯区段SS5、SS6、SS7及SS8在Z方向上的位置低于球场形阶梯区段SS3在Z方向上的位置。举例来说，球场形阶梯区段SS5在Z方向上提供于区R1的球场形阶梯区段SS3下方及球场形阶梯区段SS6上方。球场形阶梯区段SS7及SS8在Z方向上提供于区R1中的球场形阶梯区段SS3下方及球场形阶梯区段SS5上方。

如上文描述，多个球场形阶梯区段SS的高度位置的分布具有类似于子阶梯311及312的高度位置的分布的配置。

(中间部分IP的结构)

参考图12，将给出本实施例的存储器装置1中的连接部分HP中的多个中间部分IP的结构的描述。

图12是说明本实施例的存储器装置1中的连接部分HP中的多个中间部分(边界部分、倾斜部分、悬崖部分)IP的结构的示意性横截面图。

如上文描述，多个中间部分IP1(IP1-1、IP1-2、IP1-3及IP1-4)、IP2(IP2-1、IP2-2)、IP3及IP4提供于连接部分HP中。每一中间部分IP包含多个导电层22及多个绝缘层32。不同于子阶梯311及312，中间部分IP没有平台700。因此，接触件CC未提供于中间部分IP上。然而，应注意，接触件CC可与中间部分IP的最上导电层22接触。

中间部分IP1-1提供于球场形阶梯区段SS1中。中间部分IP1-1具有面向第二存储器区域MA2的倾斜表面F1-1。倾斜表面F1-1从第一存储器区域MA1的侧倾斜向第二存储器区域MA2的侧。

中间部分IP1-2提供于球场形阶梯区段SS2中。中间部分IP1-2具有面向第一存储器区域MA1的倾斜表面F1-2。倾斜表面F1-2从第二存储器区域MA2的侧倾斜向第一存储器区域MA1的侧。

中间部分IP1-3提供于球场形阶梯区段SS3中。中间部分IP1-3具有面向第二存储器区域MA2的倾斜表面F1-3。倾斜表面F1-3从第一存储器区域MA1的侧倾斜向第二存储器区域MA2的侧。

中间部分IP1-4提供于球场形阶梯区段SS4中。中间部分IP1-4具有面向第一存储器区域MA1的倾斜表面F1-4。倾斜表面F1-4从第二存储器区域MA2的侧倾斜向第一存储器区域MA1的侧。

中间部分IP2-1提供于球场形阶梯区段SS1与球场形阶梯区段SS2之间的边界区中。中间部分IP2-1在X方向上提供于中间部分IP1-1与中间部分IP1-2之间的位置处。中间部分IP2-1具有面向第二存储器区域MA2的倾斜表面F2-1。倾斜表面F2-1从第一存储器区域MA1的侧倾斜向第二存储器区域MA2的侧。

中间部分IP2-2提供于球场形阶梯区段SS3与球场形阶梯区段SS4之间的边界区中。中间部分IP2-2在X方向上提供于中间部分IP1-3与中间部分IP1-4之间的位置处。中间部分IP2-2具有面向第一存储器区域MA1的倾斜表面F2-2。倾斜表面F2-2从第二存储器区域MA2的侧倾斜向第一存储器区域MA1的侧。

中间部分IP3提供于球场形阶梯区段SS2与球场形阶梯区段SS3之间的边界区中。中间部分IP3在X方向上提供于中间部分IP1-2与中间部分IP1-3之间的位置处。中间部分IP3具有面向第二存储器区域MA2的倾斜表面F3。倾斜表面F3从第一存储器区域MA1的侧倾斜向第二存储器区域MA2的侧。

举例来说，中间部分IP1的倾斜表面F1的倾斜角、中间部分IP2的倾斜表面F2的倾斜角及中间部分IP3的倾斜表面F3的倾斜角基本上相等。然而，应注意，中间部分IP1、IP2及IP3的倾斜角可取决于处理条件而不同。中间部分IP的倾斜角是由X方向(衬底20或平台700的上表面)与倾斜表面形成的角度。

倾斜表面F1、F2及F3不限于平坦表面，而是可具有不规则性。由于不规则性，倾斜表面F1、F2及F3上可产生台阶。可在倾斜表面F1、F2及F3上产生台阶的平台的大小远小于子阶梯311及312的平台700的大小。

每一中间部分IP在Z方向上具有一尺寸，如下文描述。

举例来说，中间部分IP在Z方向上的尺寸(中间部分IP的高度)是在Z方向上从连接到中间部分IP的上端(顶部)的平台表面到连接到所述中间部分IP的下端(底部)的平台表面的距离。中间部分IP的上端是互连件26的侧上的中间部分IP的端，且中间部分IP的下端是衬底20的侧上的中间部分IP的端。

每一中间部分IP1在Z方向上具有尺寸D1。尺寸D1基本上等于例如子阶梯311(或子阶梯312)在Z方向上的尺寸D0。然而，应注意，尺寸D1可不同于尺寸D0且例如可比尺寸D0大一个梯级。每一中间部分IP2在Z方向上具有尺寸D2。尺寸D2大于尺寸D1。举例来说，尺寸D2是尺寸D1的约1.5到2倍。中间部分IP3在Z方向上具有尺寸D3。尺寸D3大于尺寸D2且例如是尺寸D2的约1.5到2倍。

举例来说，关于中间部分IP在Z方向上的位置坐标，中间部分IP1-1的上端在Z方向上的位置Ha位于中间部分IP2-1的上端在Z方向上的位置Hb1上方。中间部分IP2-1的上端在Z方向上的位置Hb1相同于子阶梯312-1的最上梯级(顶部)上的平台700在Z方向上的位置H2。

中间部分IP1-2的上端在Z方向上的位置Hc低于中间部分IP2-1的上端在Z方向上的位置Hb1且高于中间部分IP2-1的下端在Z方向上的位置Hb2。中间部分IP2-1的下端在Z方向上的位置Hb2相同于子阶梯311-2的最上平台700在Z方向上的位置H3。

中间部分IP1-3的上端在Z方向上的位置Hd高于中间部分IP2-2的下端在Z方向上的位置Hb3且低于中间部分IP2-2的上端在Z方向上的位置Hb4。中间部分IP2-2的下端在Z方向上的位置Hb3相同于子阶梯312-3的最上平台700在Z方向上的位置H6。

中间部分IP1-4的上端在Z方向上的位置He高于中间部分IP2-2的上端在Z方向上的位置Hb4。中间部分IP2-2的上端在Z方向上的位置Hb4相同于子阶梯311-4的最上平台700在Z方向上的位置H7。

中间部分IP3的上端在Z方向上的位置Hf低于中间部分IP1-1的上端在Z方向上的位置Ha且高于中间部分IP1-2的上端在Z方向上的位置Hc。中间部分IP3的下端在Z方向上的位置Hg低于中间部分IP1-4的上端在Z方向上的位置He且高于中间部分IP1-3的上端在Z方向上的位置Hd。

每一中间部分IP1的上端连续连接到子阶梯311及312中的对应者的最下平台700。每一中间部分IP1的上端的位置在Z方向上基本上相同于与中间部分IP1的上端连接的最下平台700的位置。每一中间部分IP2的上端连续连接到子阶梯311及312中的对应者的最上平台700。每一中间部分IP2的上端的位置在Z方向上基本上相同于与中间部分IP2的上端连接的最上平台700的位置。中间部分IP3的上端连续连接到子阶梯312的最上平台700。中间部分IP3的上端的位置在Z方向上基本上相同于与中间部分IP3的上端连接的最上平台700的位置。

因此，中间部分IP的上端在Z方向上的位置基本上相同于连接到上端的平台700上的接触件CC的底部在Z方向上的位置。

在X方向上布置的两个阶梯群组GP1及GP2中，类似于属于两个阶梯群组GP1及GP2的子阶梯311及312(及球场形阶梯区段SS)的高度位置的分布，属于阶梯群组GP1的多个中间部分IP1-1、IP1-2及IP2-1的高度位置的分布与属于阶梯群组GP2的多个中间部分IP1-3、IP1-4及IP2-2的高度位置的分布具有镜像关系，其中中间部分IP3作为边界。

在图8中展示的连接部分HP的区R2中的多个子阶梯311及312、多个球场形阶梯区段SS及多个中间部分IP具有其中图9到12中展示的配置被水平翻转的结构，且从第二存储器区域MA2布置向第一存储器区域MA1。区R2中的多个中间部分IP的高度位置的分布与图12中展示的多个中间部分IP的高度位置的分布具有镜像关系，其中中间部分IP4作为边界部分。

中间部分IP4在X方向上相邻于球场形阶梯区段SS4。

中间部分IP4具有面向第二存储器区域MA2的倾斜表面F4。倾斜表面F4从第一存储器区域MA1的侧倾斜向第二存储器区域MA2的侧。中间部分IP4的上端在Z方向上的位置高于中间部分IP1-4的上端的位置He且低于中间部分IP1-2的上端的位置Hc。举例来说，中间部分IP4的上端在Z方向上的位置相同于子阶梯312-4的最上平台700的位置H8。中间部分IP4在Z方向上具有尺寸D4。尺寸D4大于尺寸D3且例如是尺寸D3的约1.5到2倍。

本实施例的存储器装置1的连接部分HP中的子阶梯311及312及球场形阶梯区段SS通过稍后描述的制造过程形成以便具有上述周期性结构。

因此，在本实施例的存储器装置1中，彼此相邻的结构(子阶梯、球场形阶梯区段、阶梯群组等)(其中通过在制造过程中批量蚀刻多个层来产生的中间部分IP1、IP2、IP3及IP4作为边界)彼此具有镜像关系。

在图7到12中，子阶梯311及312在Z方向上的位置(坐标)展示为子阶梯311及312的顶部(最上部分)在Z方向上的位置。然而，应注意，子阶梯311及312在Z方向上的位置可由除子阶梯311及312的顶部之外的部分指示。举例来说，子阶梯311及312在Z方向上的位置可由子阶梯311及312的底部(最下部分)的位置或子阶梯311及312的顶部与底部之间的中心位置指示。在图7到12中，子阶梯311及312在X方向上的位置是在第一存储器区域M1的侧上的子阶梯311及312的端的位置。然而，应注意，子阶梯311及312在X方向上的位置可由除在第一存储器区域M1的侧上的子阶梯311及312的端之外的部分指示。举例来说，子阶梯311及312在X方向上的位置可由在第二存储器区域MA2的侧上的子阶梯311及312的端的位置或子阶梯在X方向上的两端之间的中心位置指示。

即使子阶梯311及312的参考位置改变，但多个子阶梯311及312在X方向及Z方向两者上维持相同于参考图7到12描述的位置关系的位置关系。

此外，除半导体衬底20之外的结构可用于参考关于Z方向的“上”及“顶部”。举例来说，在其中移除半导体衬底20的芯片接合结构的情况中，平台700面向以便在其上提供接触件CC的方向可与“上”及“顶部”相关联。

[b]制造方法

第一实施例的存储器装置的制造方法将参考图13到24描述。图13、15、16、18、19、21、22及24中的每一者是说明制造实施例的存储器装置1的方法中的一个步骤的横截面图。图14、17、20及23中的每一者是说明制造实施例的存储器装置的方法中的一个步骤的横截面图，连接部分HP的部分被提取。

如图13中展示，例如，通过CVD(化学气相沉积)，包含行解码器模块15等的电路(未展示)形成于半导体衬底20上，且接着绝缘层38形成于半导体衬底20上。半导体衬底20上的电路覆盖有绝缘层38。导电层21例如通过CVD形成于绝缘层38上。导电层21是用于存储器胞元阵列10中的源极线SL的层。

绝缘层32a例如通过CVD形成于导电层21上。多个绝缘层32及多个绝缘层39例如通过CVD逐个交替形成于绝缘层32a上。

因此，在存储器区域MA及连接区域HA中，层堆叠300X在Z方向上形成于半导体衬底20上方。层堆叠300X在Z方向上的最下层是绝缘层32a，且此最下绝缘层32a形成于导电层21的上表面上。绝缘层39形成于绝缘层32a的上表面上。

多个绝缘层39是在稍后描述的步骤中用导电层22(例如选择栅极线SGS及SGD及字线WL)替换的层。在下文描述中，绝缘层39将称为牺牲层39。层堆叠300X中的牺牲层39的数目可取决于形成于存储器胞元阵列10中的导电层22的数目来改变。

掩模层90通过执行光刻过程在Z方向上形成于层堆叠300X上方。多个开口OP0提供于掩模层90中。

开口OP0经提供使得其对应于其中球场形阶梯区段将形成于连接区域HA中的位置。在X方向上布置于连接区域HA中的开口OP0的数目可根据提供于存储器胞元阵列10中的导电层22的数目来改变。在图13中展示的实例中，掩模层90在一个块BLK的连接区域HA上方包括八个开口OP0。

通过对层堆叠300X重复蚀刻处理及对掩模层90重复瘦身处理，在Y方向上看的山形结构(在下文中称为山部)301形成于层堆叠300X中。山部301是包含多个平台700的结构。山部(还称为双侧阶梯)301在第一存储器区域MA1的侧及第二存储器区域MA2的侧上包含多个平台700。

在X方向上彼此相邻的两个山部301之间的部分(山侧缘之间的区)称为谷部302。

更明确来说，多个山部301及多个谷部302通过多次执行蚀刻处理及瘦身处理来形成，如下文描述。

通过基于掩模层90的图案进行第一各向异性蚀刻，层堆叠300X以移除一个梯级80X的蚀刻量通过开口OP0蚀刻。因此，一个牺牲层39及一个绝缘层32从对应于开口OP0的区移除。此后，掩模层90通过瘦身过程的各向同性蚀刻来选择性收缩(瘦身)。因此，开口OP0各向同性加宽。

通过使用掩模层90进行第二各向异性蚀刻(其在第一瘦身处理之后执行)，层堆叠300X以蚀刻一个梯级80X的蚀刻量通过开口OP0蚀刻。此时，上平台700用作层堆叠300X的下层32及39的掩模。因此，台阶799形成于两个堆叠牺牲层39(两个梯级80X)之间，且阶梯结构形成于层堆叠300X中。对掩模层90执行第二瘦身过程(各向同性蚀刻)。此进一步各向同性加宽开口OP0。

此后，执行多次蚀刻处理(例如k次蚀刻处理)及多次瘦身处理(例如k-1次瘦身处理)直到形成包含预定数目(k)个平台700的多个山部301。

图14是展示图13中展示的区XIV的配置的实例的图。

举例来说，如图14中展示，多个山部301形成于层堆叠300X中。每一山部301在山部301的每一侧上包含两个平台700。在山部301的每一梯级80X中，牺牲层39的上表面暴露且绝缘层32的上表面覆盖有上层的牺牲层39。

在Z方向上形成于梯级80X的第一位置中的平台700的尺寸(宽度)W1在X方向及Y方向两者上基本上相等。在Z方向上形成于梯级80X的第二位置中的平台700的尺寸W2在X方向及Y方向两者上基本上相等。优选地，梯级80X中的平台700的宽度基本上相同，但其可不同。

由于形成平台700，因此连接部分HP侧的侧上的存储器区域MA1及MA2的端部的经处理形状像阶梯。因此，在连接部分HP中，包含多个堆叠牺牲层39的子阶梯311x及312x形成于存储器区域MA1及MA2的终端部分处。

在形成山部301之后，移除掩模层90。因此，在连接区域HA中，层堆叠300X具有各自包含一个绝缘层39及一个绝缘层32的梯级80X。

如图15中展示，掩模层91通过光刻过程在Z方向上形成于层堆叠300X上方。多个开口OP1提供于掩模层91中。多个开口OP1形成于掩模层91中，使得在X方向上布置于每一连接部分HP中的山部301(301a、301b)交替暴露。因此，在连接部分HP中，暴露于开口OP1中的山部301a及由掩模层91覆盖的山部301b交替布置在X方向上。

掩模层91通过光刻过程图案化，使得开口OP1的边缘Eg1(还称为开口边缘或掩模边缘)在X方向上的位置位于布置在X方向上的两个山部301a及301b的侧缘之间的区(谷部)302中。

在此步骤中，关于掩模层91的失准，掩模层91的开口OP1的边缘Eg1在X方向上的位置可经设计以确保关于将基于掩模层91通过蚀刻过程形成于山部301a及301b中的每一者的最下梯级处的平台700的平台宽度的大小的裕度。

在X方向上布置于每一连接部分HP中的开口OP1的数目可根据提供于存储器胞元阵列10中的导电层22的数目来改变。在图15中展示的实例中，掩模层91包含布置在X方向上且位于连接部分HP上方的四个开口OP1。当开口OP1的数目是4时，在沿着X方向的横截面中出现的掩模层91的掩模边缘Eg1的数目是8。

如图16中展示，层堆叠300X通过基于掩模层91的图案进行各向异性蚀刻来蚀刻。在此蚀刻中，山部301a的平台700及台阶799的图案转印到下层的牺牲层39及绝缘层32。因此，山部301c在Z方向上形成于山部301b下方的区(位置)中。山部301c具有基本上相同于山部301a的结构。

图17是展示图16中展示的区XVII的配置的实例的图。

如图17中展示，例如，在连接部分HP中，层堆叠300X以蚀刻对应于山部301的高度的多个层32及39的蚀刻量通过开口OP1蚀刻。所形成山部301c的最上梯级经定位成比山部301a的最下梯级低一个梯级。

通过蚀刻山部301a及谷部302，多个中间部分(悬崖部分)IP1形成于山部301b下方，使得其与山部301b的底部(最下平台700)连续。中间部分IP1在X方向上相邻于山部301c。举例来说，每一中间部分IP1在Z方向上包含一锥度且具有特定倾斜角度。每一中间部分IP1的倾斜表面面向山部301c。中间部分IP1在Z方向上的尺寸大于山部301c在Z方向上的尺寸。

在下文描述中，其中通过一次性各向异性蚀刻(例如在本步骤中对山部301执行的蚀刻)来处理层堆叠300X中的多个梯级80X的过程将称为多级蚀刻过程(或多级蚀刻步骤)。

在山部301c及中间部分IP1通过多级蚀刻过程形成之后，移除掩模层91。

如图18中展示，掩模层92通过光刻过程在Z方向上形成于层堆叠300X上方。多个开口OP2提供于掩模层92中。每一开口OP2的掩模边缘Eg2布置于山部301c的顶部TPa(山部301c在Z方向上的上端)上。当开口OP2的数目是2时，在沿着X方向的横截面中出现的掩模层92的掩模边缘Eg2的数目是4。

多个开口OP2暴露布置在X方向上的两个山部301c的顶部TPa之间的区，其间介入有山部301b(或山部301d)。因此，X方向上的山部301c的一侧上的台阶形成表面暴露于开口OP2中。另外，布置于在X方向上布置的两个暴露台阶形成表面之间的山部301d暴露于开口OP2中。

另一方面，覆盖有掩模层92的台阶形成表面之间的山部301b覆盖有掩模层92。

如上文描述，在本步骤中，掩模层92的开口OP2的边缘Eg2在X方向上的位置不同于图15到17中展示的步骤中的掩模层91的开口的边缘Eg1的位置。

在本步骤中，关于掩模层92与山部301c的顶部TPa之间的失准，开口OP2的边缘Eg2的位置可鉴于山部301c的顶部的平台宽度(平台在X方向上的尺寸)的裕度来设计。

如图19中展示，层堆叠300X通过基于掩模层92的图案进行各向异性蚀刻来蚀刻。

图20是展示图19中展示的区XX的配置的实例的图。

在本步骤中，层堆叠300X以对应于包含于山部301d及中间部分IP1中的多个层32及39(多个梯级80X)的高度的量蚀刻。

在此蚀刻中，暴露山部301d的平台700及台阶799的图案转印到下层的牺牲层39及绝缘层32。

因此，山部301e及中间部分IP1形成于其中提供山部301d的位置下方的区中。山部301e具有基本上相同于山部301d的结构。

通过对山部301c执行的蚀刻，山部301c的暴露侧上的台阶形成表面(多个平台及台阶)及谷部被蚀刻，其中掩模边缘Eg2作为边界，且多个中间部分IP2形成。山部301c的蚀刻侧上的台阶形成表面的图案转印到中间部分IP2下方的多个绝缘层32及多个牺牲层39。因此，子阶梯311x或子阶梯312x形成于中间部分IP2下方。此外，山部301c的覆盖有掩模层92的部分不被蚀刻且留作子阶梯311x及312x。以此方式，多个子阶梯311x及312x由一个山部301c形成。中间部分IP1在X方向上分别面向所形成的多个子阶梯311x及312x。

举例来说，山部301e的上端的位置在Z方向上位于覆盖有掩模层92的中间部分IP1的底面下方。

在本步骤中的多级蚀刻过程结束之后，移除掩模层92。

如图21中展示，掩模层93通过光刻过程在Z方向上形成于层堆叠300X上方。开口OP3提供于掩模层93中。掩模层93的开口OP3的掩模边缘Eg3在X方向上的位置位于相应山部301e的顶部TPb(山部301e在Z方向上的上端)上。在沿着X方向的横截面中出现的掩模层93的掩模边缘Eg3的数目是2。

开口OP3部分暴露连接部分HP中的山部301e，其中山部301e的顶部TPb作为边界。开口OP3暴露布置在X方向上的两个山部301e的顶部TPb之间的区。因此，除山部301e的部分之外，中间部分IP2上方的山部301b及分别具有顶部TPa的子阶梯311x及312x也通过开口OP3暴露。

如上文描述，在本步骤中，掩模层93的开口OP3的边缘Eg3在X方向上的位置不同于图18到20中展示的步骤中的掩模层92的开口OP2的边缘Eg2的位置。在本步骤中，关于掩模层93与山部301e的顶部TPb之间的失准，开口OP3的边缘Eg3的位置可鉴于山部301e的顶部TPb的平台宽度(平台在X方向上的尺寸)的裕度来设计。

如图22中展示，层堆叠300X通过基于掩模层93的图案进行各向异性蚀刻来蚀刻。

图23是展示图22中展示的区XXIII的配置的实例的图。

如图23中展示，在本步骤中，层堆叠300X以对应于包含于山部301b(301f)及中间部分IP1及IP2中的多个层32及39(多个梯级80X)的高度的量蚀刻。在通过开口OP3执行的蚀刻中，图21中展示的山部301b及子阶梯311x及312x的图案转印到下层的牺牲层39及绝缘层32。

因此，山部301f、子阶梯311x及312x及中间部分IP1及IP2形成于覆盖有掩模层93的构件下方的区中。山部301f具有基本上相同于山部301b的结构。举例来说，山部301f的上端的位置是在Z方向上低于覆盖有掩模层93的最下层的平台700的一个梯级。

通过此蚀刻，中间部分IP3形成于针对其布置掩模边缘Eg3的子阶梯311x及312x的背面上。每一中间部分IP3从顶部TPb延伸到所述顶部TPb下方的子阶梯311x及312x的上端。

在本步骤中的多级蚀刻过程结束之后，移除掩模层93。

如图24中展示，掩模层94通过光刻过程在Z方向上形成于层堆叠300X上方。开口OP4提供于掩模层94中。掩模层94的开口OP4的开口边缘Eg4在X方向上的位置位于山部301f的顶部TPc上。开口OP4从连接部分HP中的山部301f的顶部TPc暴露第二存储器区域MA2的侧上的区R2。比山部301f的顶部TPc更靠近第一存储器区域MA1的连接部分HP的区R1覆盖有掩模层94。在沿着X方向的横截面中出现的掩模层94的掩模边缘Eg4的数目是2。

如上文描述，在本步骤中，掩模层94的开口OP4的边缘Eg4在X方向上的位置不同于图18到20中展示的步骤中的掩模层92的开口OP2的边缘Eg2的位置且不同于图21到23中展示的步骤中的掩模层93的开口OP3的边缘Eg3的位置。在本步骤中，关于掩模层94与山部301f的顶部TPc之间的失准，开口OP4的边缘Eg4的位置可鉴于山部301f的顶部TPc的平台宽度(平台700在X方向上的尺寸)的裕度来设计。

即，在本实施例中，其中掩模边缘Eg(Eg1、Eg2、Eg3、Eg4)连续布置于多个多级蚀刻步骤中的部分不存在于连接部分HP中。因此，在Z方向上延伸的梁状结构未形成于连接部分HP中。

此后，层堆叠300X通过基于掩模层94的图案进行各向异性蚀刻来蚀刻。在本步骤中，层堆叠300X以对应于从层堆叠300X的最上端包含到最下层的中间部分IP1的底面的多个梯级80的高度的量蚀刻。

因此，如上述图8中展示，在区R2内，每一暴露组件的图案转印到位于下方的多个牺牲层39及多个绝缘层32。此外，在本步骤中，暴露作为层堆叠300X的最下层的牺牲层39的上表面。中间部分IP4形成于区R1与区R2之间的边界区中的掩模边缘Eg4下方。

在多级蚀刻过程结束之后，移除掩模层94。

通过包含上述多个多级蚀刻过程的制造过程，多个子阶梯311及312的图案及多个球场形阶梯区段SS的图案形成，其彼此具有镜像关系，其间具有中间部分IP。根据上述制造过程，没有梁形结构形成于连接部分HP中。

在阶梯结构(包含多个子阶梯311及312的结构)形成于连接部分HP中之后，存储器支柱MP形成于存储器胞元阵列10中(见图5及6)。形成存储器支柱MP的过程概述如下。

首先，具有多个开口的掩模层形成于层堆叠300X上。在本步骤中，掩模层的开口形成于对应于其中形成多个存储器支柱MP的位置的区中。通过使用此掩模层进行各向异性蚀刻过程，多个存储器保留区形成于层堆叠300X的存储器区域MA1及MA2中。上述块绝缘膜45、电荷俘获膜44及隧穿绝缘膜43循序形成于多个存储器保留区的侧面及底面上。移除提供于存储器保留区的底部处的块绝缘膜45、电荷俘获膜44及隧穿绝缘膜43的部分。此后，半导体层41及芯构件40形成于存储器保留区中。移除提供于存储器保留区的上区中的芯构件40的部分。半导体层41形成于通过移除产生的空隙中。

此后，绝缘层34形成于存储器胞元阵列10上。到这时，绝缘层34嵌入于连接区域HA中，且桥接部分BRG及连接部分HP覆盖有绝缘层34。

在形成绝缘层34之后，狭缝SLT形成于层堆叠300X的预定区中。此后，执行牺牲层39的替换过程。因此，形成互连堆叠300。明确来说，多个牺牲层39通过使用热磷酸或类似物进行湿蚀刻来经由狭缝SLT选择性移除。因此，气隙产生于其中移除层堆叠300X的牺牲层39的区中。从其移除多个牺牲层39的结构由多个存储器支柱MP、支撑柱(未展示)等维持。导体经由狭缝SLT嵌入于层堆叠300X中的气隙中。举例来说，在此步骤中，CVD方法用于形成导体。

形成于狭缝SLT内部的导体通过回蚀处理来移除。因此，分离形成于相邻互连层中的导体。因此，形成用作选择栅极线SGS的导电层22a、用作字线WL0到WLn-1的多个导电层22b及用作选择栅极线SGD的导电层22c。

导电层22延伸到存储器区域MA1及MA2、连接区域HA中的桥接部分BRG及连接部分HP。导电层22从连接部分HP的子阶梯311及312处的上导电层暴露。因此，导电层22的暴露部分形成为子阶梯311及312中的平台700。

在此步骤中形成的导电层22可包含屏障金属。在此情况中，在移除牺牲构件39之后执行的导体形成过程中，氮化钛沉积为屏障金属且接着钨形成于氮化钛上。

在形成导电层22之后，对狭缝SLT执行嵌入过程。明确来说，绝缘层(间隔件SP)以便于覆盖狭缝SLT的侧面及底面的方式形成。接着，移除提供于狭缝SLT的底部处的间隔件SP的部分。此后，接触件LI形成于狭缝SLT中。

狭缝SHE以便于在Y方向上分割导电层22c的方式形成。

多个接触件CC通过接触形成步骤形成于连接部分HP的阶梯311及312上。多个接触件CC中的每一者耦合到连接部分HP中的多个子阶梯(向下子阶梯)311及多个子阶梯(向上子阶梯)312的多个平台700中的对应者。

通过互连形成步骤，多个互连件26形成于覆盖存储器区域MA及连接区域HA的绝缘层34上方。多个互连件26中的每一者耦合到连接部分HP中的多个接触件CC中的对应者。

如上文描述，本实施例的存储器装置1的制造过程形成用于将接触件耦合到存储器胞元阵列10中的互连堆叠300的阶梯结构。

本实施例的存储器装置1的连接部分HP的制造方法(制造过程)不限于图13到24中展示的实例(例如提供于山部301中的层数、子阶梯311及312的层数、每一掩模层中的开口数及/或执行多级蚀刻过程的次数)，而是可取决于存储器胞元阵列10中的导电层22的层数来适当改变。

[c]结论

在制造特定存储器装置的连接区域中的阶梯结构的过程中，由于为连接区域与掩模层之间的失准作保的裕度，在Z方向上延伸的多余构件(在下文中称为梁状结构)可产生于连接区域中。

梁形结构增大连接区域的尺寸且可在塌陷时致使缺陷。

此外，如果掩模层的掩模边缘(开口OP的边缘)布置于梁状结构上或通过多级蚀刻过程产生的中间部分IP上，那么延伸到子阶梯的多个梯级的狭缝将可能由于掩模边缘移位而形成于层堆叠中。如果导体在从牺牲层替换成导体期间留在此狭缝中，那么在互连件之间发生短路。

如果保证掩模层的掩模边缘的大裕度以便避免此类缺陷，那么连接区域的面积趋于增大。

本实施例的存储器装置1具有图10到12中关于连接部分HP中的多个子阶梯311及312的X方向及Z方向展示的配置。

根据本实施例，如参考上述图13到24描述，当形成具有图10到12中展示的配置的连接部分HP时，形成于掩模层91、92、93及94中的每一者中以蚀刻连接部分HP中的层堆叠300X的开口OP1、OP2、OP3及OP4的边缘的位置不重复布置于连接部分HP中的特定位置处。在通过此制造过程形成的本实施例的存储器装置1中，连接部分HP不包含梁形结构。

因此，在本实施例中，用于连接区域HA与掩模层91、92、93及94之间的对准的裕度无需在苛刻条件下设计。因此，用于保证裕度的空间减小。

因此，本实施例的存储器装置1可减小连接区域HA的面积。因此，本实施例的存储器装置1可减小芯片大小。

此外，根据本实施例，为保证对准裕度而产生的上述梁状结构未形成于连接区域HA中。

因此，本实施例的存储器装置1可抑制可由梁形结构产生于连接部分中的缺陷。

如上文描述，本实施例的存储器装置及其制造方法有助于降低存储器装置的成本。

(2)第二实施例

第二实施例的存储器装置及其制造方法将参考图25到31描述。

[a]配置

本实施例的存储器装置1的配置将参考图25及26描述。

图25是示意性展示本实施例的存储器装置1的存储器胞元阵列10的连接部分的结构实例的横截面图。如图25中展示，在本实施例中，包含四个子阶梯311z及312z的阶梯群组GP(两个球场形阶梯区段SS)中的每一者具有图10的(a)或(b)中展示的结构(布置图案)，如同第一实施例。这些阶梯群组GP布置于连接部分HP中，使得与作为边界的中间部分IP2及IP3相邻的两个结构具有镜像关系。

在本实施例中，多个子阶梯311z及312z及多个中间部分IP可具有图11及12中描述的结构。

在本实施例中，区R2中的多个子阶梯311z及312z的结构与区R1中的多个子阶梯311z及312z的结构具有镜像关系，两个区R1与R2之间没有用作边界的中间部分。在这一点上，本实施例不同于第一实施例。

另外，本实施例的子阶梯311z及312z的内部配置不同于结合第一实施例描述的子阶梯311及312的内部配置。

因此，本实施例中区R1及R2中的每一者中的平台700(700a、700b)与存储器区域MA1及MA2中的导电层22之间的对应性不同于第一实施例中平台700与导电层22之间的对应性。

举例来说，区R1中的子阶梯311z及312z中的每一者包含包含于多个导电层22中的偶数导电层(例如字线WL0、WL2、…)的平台700a。区R2中的子阶梯311z及312z中的每一者包含包含于多个导电层22中的奇数导电层(例如选择栅极线SGS、字线WL1、WL3、…)的平台700b。

提供于本实施例的存储器装置1的连接部分HP中的子阶梯311z及312z的配置将参考图26描述。

图26是展示图25的区XXVI的示意性横截面图。

如图26中展示，多个子阶梯(向下子阶梯)311z(311z-3、311z-4、311z-5及311z-6)及多个子阶梯(向上子阶梯)312z(312z-3、312z-4、312z-5及312z-6)在X方向上交替布置，如同第一实施例。一对子阶梯311z及312z形成球场形阶梯区段SS。

在子阶梯311z及312z中的每一者中，一个平台700(700a、700b)提供给包含两个梯级80的一对(在下文中称为梯级对)99。

多个接触件CC(CCa、CCb)中的一者提供于梯级对99的平台700的上表面上。

在本实施例中，在区R1与R2之间的边界区中，两个子阶梯311z-5及312z-4在X方向上彼此相邻，使得子阶梯311z-5及312z-4的背面彼此接触。每一梯级80的导电层22及绝缘层32在两个子阶梯311z-5与312-4之间连续。两个子阶梯311z-5及312z-4共享多个导电层22及多个绝缘层32。

区R2的子阶梯311z及312z在Z方向上的位置从区R1的子阶梯311z及312z在Z方向上的位置向下移位一个梯级80。

举例来说，当比较子阶梯311z-5与子阶梯312z-4时，子阶梯311z-5的顶部在Z方向上的位置是低于子阶梯312z-4的顶部在Z方向上的位置的一个梯级。当其上提供子阶梯312z-4的平台700a的梯级80是梯级对99的偶数梯级时，子阶梯311z-5的平台700b提供于梯级对99的奇数梯级上。

因此，区R1中的子阶梯311z及312z中的每一者具有对应于多个偶数导电层22中的一者的平台700a。平台700a耦合到接触件CCa。区R2中的子阶梯311z及312z中的每一者具有对应于多个奇数导电层22中的一者的平台700b。平台700b耦合到接触件CCb。

如上文描述，在本实施例中，存储器区域MA中的多个导电层22经由桥接部分BRG及连接部分HP耦合到例如行解码器模块15的电路。

[b]制造方法

本实施例的存储器装置1的制造方法将参考图27到30描述。

图27及30中的每一者是说明制造本实施例的存储器装置1的方法中的一个步骤的示意性横截面图。

如图27中展示，重复基于掩模层90的图案对层堆叠300X进行蚀刻过程及对掩模层90进行瘦身过程以在层堆叠300X中形成多个山部309，如同第一实施例的图13及14中展示的步骤。

在本实施例中，层堆叠300X以通过一个蚀刻过程蚀刻两个绝缘层32及两个牺牲层39的蚀刻量蚀刻。

因此，包含两个绝缘层32及两个牺牲层39的组(包含两个梯级80x的梯级对99x)通过一个蚀刻步骤形成为台阶799x。在每一梯级对99x中，梯级对99x的上牺牲层39的上表面暴露，且上牺牲层39下方的两个绝缘层32及一个牺牲层39的上表面中的每一者覆盖有上层(绝缘层32或牺牲层39)。

如上文描述，多个台阶799x通过蚀刻过程形成于层堆叠300X中，其中包含两个绝缘层32及两个牺牲层39的四个层作为一个单元被处理。

如图28中展示，掩模层91通过光刻过程在Z方向上形成于层堆叠300X上方。多个开口OP1提供于掩模层91中。如同第一实施例，开口OP1经形成以便交替暴露在X方向上布置于每一连接部分HP中的山部309(309a、309b)。

以对应于山部309的梯级数的蚀刻量对层堆叠300X执行蚀刻。对应于开口OP1的位置处的山部309的台阶799x的图案在Z方向上转印到下层的多个牺牲层39及绝缘层32。因此，山部309a形成于从覆盖有掩模层91的山部309b凹向半导体衬底20的侧的位置处。此时，中间部分(悬崖部分)IP1形成于山部309b下方。中间部分IP1面向山部309a的台阶形成表面。

在移除掩模层91之后，层堆叠300X基于在山部309a上具有掩模边缘的掩模层的图案以基本上相同于上述图18到20中展示的步骤的方式蚀刻。因此，山部309a的台阶形成表面的图案及山部309b的图案转印到层堆叠300X的下层，且形成中间部分IP2。

如图29中展示，在其中形成中间部分IP2的多级蚀刻过程之后，掩模层93通过光刻过程在Z方向上形成于层堆叠300X上方。开口OP3提供于掩模层93中。

在本步骤中，以基本上类似于上述图21到23中展示的步骤的方式的方式，开口OP3的掩模边缘Eg3位于在X方向上与中间部分IP2并置的山部309b的顶部TPb上。

通过基于掩模层93的图案进行多级蚀刻过程，暴露于开口OP3中的山部309、子阶梯311y及312y及中间部分IP1及IP2的图案转印到下层中的多个绝缘层32及牺牲层39。中间部分IP3形成于掩模边缘Eg3下方。

因此，在本步骤中，包含多个子阶梯311y及312y及多个中间部分IP1、IP2及IP3的对称结构形成于连接部分HP中，其中山部309x作为中心。

如图30中展示，掩模层95通过光刻过程在Z方向上形成于层堆叠300X上方。开口OP5提供于掩模层95中。

开口OP5形成于掩模层95中，使得第二存储器区域MA2的侧上的连接部分HP的半区R2被暴露。第一存储器区域MA1的侧上的连接部分HP的另一半覆盖有掩模层95。掩模层95的掩模边缘中的一者位于山部309x的顶部上。

在本步骤中，层堆叠300X以蚀刻一个梯级80的蚀刻量蚀刻。移除包含于一个梯级80中的一个牺牲层39及一个绝缘层32。

图31是展示图30中展示的区XXXI的配置的实例的横截面图。

如图31中展示，区R2的子阶梯311y及312y中的每一者在Z方向上的位置从区R1的子阶梯311y及312y中的每一者在Z方向上的位置朝向半导体衬底20的侧凹入一个梯级。

在区R1中，对应于偶数导电层的牺牲层39的平台700a中的每一者保留。在区R2中，对应于奇数导电层的牺牲层39的平台700b中的每一者被暴露。

此后，形成存储器支柱MP的步骤、形成狭缝SLT的步骤、替换过程(形成导电层22的步骤)、形成接触件CC的步骤及形成互连件26的步骤以基本上类似于结合第一实施例描述的制造过程的方式的方式循序执行。

通过执行上述步骤，形成本实施例的存储器装置1。

在本实施例中，在形成互连堆叠时从层堆叠300X移除的梯级80的数目(层堆叠300X的蚀刻量)实际上相同于在第一实施例中从层堆叠300X移除的梯级80的数目。然而，在本实施例中，基于掩模层95的图案进行各向异性蚀刻不对应于多级蚀刻过程，且执行多级蚀刻过程的次数比第一实施例中执行多级蚀刻的次数少1次。在本实施例中，每一中间部分IP(IP1、IP2及IP3)的大小(例如中间部分IP在X方向上的尺寸)基本上相同于第一实施例的每一中间部分IP1、IP2、IP3的大小。

本实施例的存储器装置可实现基本上相同于第一实施例的存储器装置的优点。

(3)其它

在上述实施例中，将NAND快闪存储器描述为存储器装置的实例。然而，实施例的存储器装置可为另一类型的存储器装置，只要其是具有互连堆叠的装置。

在本实施例中，存储器胞元阵列10可具有其中多个存储器支柱MP及多个互连堆叠300在Z方向上堆叠的结构。在此情况中，上述多个连接部分HP在Z方向上堆叠。每一连接部分HP经由桥接部分BRG或直接耦合到提供于相同高度处的存储器区域MA。

虽然已描述特定实施例，但这些实施例仅供例示且不希望限制本发明的范围。实际上，本文中描述的新颖实施例可以各种其它形式体现；此外，可在不背离本发明的精神的情况下对本文中描述的实施例的形式作出各种省略、替代及改变。所附权利要求书及其等效物希望涵盖落于本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种存储器装置，其包括：

第一及第二存储器区域，其各自包含在第一方向上堆叠的多个导电层且布置在垂直于所述第一方向的第二方向上；

桥接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述桥接部分使所述第一存储器区域的所述多个导电层与所述第二存储器区域的所述多个导电层彼此耦合；

连接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述连接部分包含经由所述桥接部分耦合到所述多个导电层的多个平台；

多个互连件，其与所述多个平台对应地提供于所述连接部分上方；及

多个接触件，其使所述多个平台与所述多个互连件彼此电耦合，

其中

所述连接部分包含各自包含所述多个平台中的对应者的第一子阶梯、第二子阶梯、第三子阶梯及第四子阶梯，

所述第一到第四子阶梯在从所述第一存储器区域的一侧向所述第二存储器区域的一侧的方向上依所述第一子阶梯、所述第二子阶梯、所述第三子阶梯及所述第四子阶梯的顺序布置，且

所述第一到第四子阶梯在从所述多个互连件的一侧向所述多个平台的一侧的方向上依所述第一子阶梯、所述第二子阶梯、所述第四子阶梯及所述第三子阶梯的顺序布置。

2.根据权利要求1所述的存储器装置，其中

所述第一及第三子阶梯中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧下降的所述多个平台，且

所述第二及第四子阶梯中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧上升的所述多个平台。

3.根据权利要求1所述的存储器装置，其中

所述连接部分进一步包含第五子阶梯、第六子阶梯、第七子阶梯及第八子阶梯，

所述第五到第八子阶梯在所述第二方向上提供于所述第四子阶梯与所述第二存储器区域之间，

所述第五到第八子阶梯在所述第一方向上的位置中的每一者低于所述第三子阶梯在所述第一方向上的位置，

所述第五到第八子阶梯在从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧的所述方向上依所述第五子阶梯、所述第六子阶梯、所述第七子阶梯及所述第八子阶梯的顺序布置，且

所述第五到第八子阶梯在从所述多个互连件的所述侧向所述多个平台的所述侧的所述方向上依所述第八子阶梯、所述第七子阶梯、所述第五子阶梯及所述第六子阶梯的顺序布置。

4.根据权利要求3所述的存储器装置，其中

所述连接部分进一步包含第一部分、第二部分、第三部分、第四部分、第五部分、第六部分及第七部分，

所述第一部分在所述第二方向上提供于所述第一与第二子阶梯之间，

所述第二部分在所述第二方向上提供于所述第二与第三子阶梯之间，

所述第三部分在所述第二方向上提供于所述第三与第四子阶梯之间，

所述第四部分在所述第二方向上提供于所述第四与第五子阶梯之间，

所述第五部分在所述第二方向上提供于所述第五与第六子阶梯之间，

所述第六部分在所述第二方向上提供于所述第六与第七子阶梯之间，

所述第七部分在所述第二方向上提供于所述第七与第八子阶梯之间，且

所述第二部分及所述第六部分在所述第一方向上的尺寸大于所述第一部分、所述第三部分、所述第五部分及所述第七部分在所述第一方向上的尺寸且小于所述第四部分在所述第一方向上的尺寸。

5.根据权利要求3所述的存储器装置，其中

所述第五到第八子阶梯在所述第一方向上的位置分布与所述第一到第四子阶梯在所述第一方向上的位置分布具有镜像关系。

6.一种存储器装置，其包括：

第一及第二存储器区域，其各自包含在第一方向上堆叠的多个导电层且布置在垂直于所述第一方向的第二方向上；

桥接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述桥接部分使所述第一存储器区域的所述多个导电层与所述第二存储器区域的所述多个导电层彼此耦合；及

连接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述连接部分包含各自包含经由所述桥接部分耦合到所述多个导电层的多个平台的多个阶梯部分，且所述连接部分包含提供于所述多个阶梯部分之间的多个中间部分，

其中

所述多个阶梯部分包含从所述第一存储器区域的一侧向所述第二存储器区域的一侧依序布置的第一阶梯部分、第二阶梯部分、第三阶梯部分及第四阶梯部分，

所述多个中间部分包含在所述第二方向上提供于所述第一与第二阶梯部分之间的第一中间部分、在所述第二方向上提供于所述第二与第三阶梯部分之间的第二中间部分及在所述第二方向上提供于所述第三与第四阶梯部分之间的第三中间部分，

所述第二阶梯部分在所述第一方向上的位置高于所述第一阶梯部分在所述第一方向上的位置，且

所述第三阶梯部分在所述第一方向上的位置低于所述第一阶梯部分在所述第一方向上的所述位置且高于所述第四阶梯部分在所述第一方向上的位置。

7.根据权利要求6所述的存储器装置，其中

所述第一及第三中间部分在所述第一方向上的尺寸基本上彼此相等且小于所述第二中间部分在所述第一方向上的尺寸。

8.根据权利要求7所述的存储器装置，其中

所述多个阶梯部分进一步包含提供于所述第一存储器区域与所述第一阶梯部分之间的第五阶梯部分，

所述多个中间部分进一步包含在所述第二方向上提供于所述第一阶梯部分与所述第五阶梯部分之间的第四中间部分，

所述第五阶梯部分在所述第一方向上的位置高于所述第二阶梯部分在所述第一方向上的所述位置，且

所述第四中间部分在所述第一方向上的尺寸大于所述第一及第三中间部分在所述第一方向上的所述尺寸且小于所述第二中间部分在所述第一方向上的所述尺寸。

9.根据权利要求8所述的存储器装置，其中

所述多个阶梯部分进一步包含提供于所述第二存储器区域与所述第四阶梯部分之间的第六阶梯部分，

所述多个中间部分进一步包含在所述第二方向上提供于所述第四阶梯部分与所述第六阶梯部分之间的第五中间部分，

所述第六阶梯部分在所述第一方向上的位置低于所述第一阶梯部分在所述第一方向上的所述位置且高于所述第三阶梯部分在所述第一方向上的所述位置，且

所述第五中间部分在所述第一方向上的尺寸基本上等于所述第四中间部分在所述第一方向上的所述尺寸。

10.根据权利要求6所述的存储器装置，其中

所述第三及第四阶梯部分在所述第一方向上的位置分布与所述第一及第二阶梯部分在所述第一方向上的位置分布具有镜像关系。

11.根据权利要求6所述的存储器装置，其中

所述第一及第三阶梯部分中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧下降的所述多个平台，且

所述第二及第四阶梯部分中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧上升的所述多个平台。

12.根据权利要求6所述的存储器装置，其中

所述第一到第四阶梯部分中的每一者包含包括从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧下降的所述多个平台的向下子阶梯及包括从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧上升的所述多个平台的向上子阶梯。

13.根据权利要求12所述的存储器装置，其中

包含于所述第二阶梯部分中的所述向下子阶梯及所述向上子阶梯在所述第一方向上的位置分布与包含于所述第一阶梯部分中的所述向下子阶梯及所述向上子阶梯在所述第一方向上的位置分布具有镜像关系，且

包含于所述第四阶梯部分中的所述向下子阶梯及所述向上子阶梯在所述第一方向上的位置分布与包含于所述第三阶梯部分中的所述向下子阶梯及所述向上子阶梯在所述第一方向上的位置分布具有镜像关系。

14.一种存储器装置，其包括：

第一及第二存储器区域，其各自包含在第一方向上堆叠的多个导电层且布置在垂直于所述第一方向的第二方向上；

桥接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述桥接部分使所述第一存储器区域的所述多个导电层与所述第二存储器区域的所述多个导电层彼此耦合；及

连接部分，其在所述第二方向上提供于所述第一存储器区域与所述第二存储器区域之间，所述连接部分包含经由所述桥接部分耦合到所述多个导电层的多个平台，

其中

所述连接部分包含：

第一子阶梯、第二子阶梯、第三子阶梯及第四子阶梯，其从所述第一存储器区域的一侧向所述第二存储器区域的一侧依序布置且各自包含所述多个平台中的对应者，及

第一部分、第二部分及第三部分，所述第一部分在所述第一方向上提供于所述第一子阶梯下方且在所述第二方向上相邻于所述第二子阶梯，所述第二部分在所述第一方向上提供于所述第三子阶梯上方且在所述第二方向上提供于所述第二子阶梯与所述第三子阶梯之间，所述第三部分在所述第一方向上提供于所述第四子阶梯下方且在所述第二方向上相邻于所述第三子阶梯，

所述第一部分在所述第一方向上的第一尺寸基本上等于所述第三部分在所述第一方向上的第三尺寸，且

所述第二部分在所述第一方向上的第二尺寸大于所述第一及第三尺寸。

15.根据权利要求14所述的存储器装置，其中

所述第一部分具有面向所述第二存储器区域的所述侧的第一表面，

所述第二部分具有面向所述第二存储器区域的所述侧的第二表面，且

所述第三部分具有面向所述第一存储器区域的所述侧的第三表面。

16.根据权利要求14所述的存储器装置，其中

所述第三部分的上端在所述第一方向上的位置低于所述第一及第二部分的上端在所述第一方向上的位置。

17.根据权利要求14所述的存储器装置，其中

所述连接部分进一步包含在所述第二方向上提供于所述第二存储器区域与所述第四子阶梯之间的第五子阶梯及在所述第一方向上提供于所述第五子阶梯上方且在所述第二方向上提供于所述第四子阶梯与所述第五子阶梯之间的第四部分，且

所述第四部分在所述第一方向上的第四尺寸大于所述第二尺寸。

18.根据权利要求17所述的存储器装置，其中

所述第四部分具有面向所述第二存储器区域的所述侧的第四表面，且

所述第四部分的上端在所述第一方向上的位置低于所述第二部分的上端在所述第一方向上的位置且高于所述第三部分的上端在所述第一方向上的位置。

19.根据权利要求17所述的存储器装置，其中

所述第一子阶梯在所述第一方向上的位置高于所述第二子阶梯在所述第一方向上的位置，

所述第四子阶梯在所述第一方向上的位置低于所述第二子阶梯在所述第一方向上的所述位置且高于所述第三子阶梯在所述第一方向上的位置，且

所述第五子阶梯在所述第一方向上的位置低于所述第三子阶梯在所述第一方向上的所述位置。

20.根据权利要求14所述的存储器装置，其中

所述第一及第三子阶梯中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧下降的所述多个平台，且

所述第二及第四子阶梯中的每一者包含从所述第一存储器区域的所述侧向所述第二存储器区域的所述侧上升的所述多个平台。

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