CN112038353A - 半导体存储装置 - Google Patents

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Abstract

实施方式使半导体存储装置存储的数据的可靠性提升。实施方式的半导体存储装置包括包含胞区域CA的半导体层、第1及第2接点、多个第1导电体层、多个柱、及多条分流线。第1及第2接点SLT各自沿着第1方向延伸且设置在半导体层上。多个第1导电体层在半导体层的上方且第1及第2接点间，相互分离而积层。多个柱各自贯通多个第1导电体层，且设置在胞区域内的半导体层上。多条分流线SH各自沿着第2方向延伸且并排设置在第1方向，与第1及第2接点电连接。配置在第1方向上的端部侧的分流线与胞区域的第1方向上的端部之间的第1方向上的间隔L1，比相邻的两条分流线间的第1方向上的间隔L2更窄。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-104765号(申请日：2019年6月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失地存储数据的NAND(“与非”)型闪速存储器。
发明内容
实施方式提供一种能够提高所存储的数据的可靠性的半导体存储装置。
实施方式的半导体存储装置包含半导体层、第1接点、第2接点、多个第1导电体层、多个柱、多条分流线、及多个第3接点。半导体层包含胞区域。第1接点沿着与半导体层的表面平行的第1方向延伸且设置在半导体层上。第2接点沿着第1方向延伸且设置在半导体层上，且在与第1方向交叉的第2方向上与第1接点分离配置。多个第1导电体层在半导体层的上方且第1接点及第2接点间，相互分离而积层。多个柱各自贯通多个第1导电体层，且设置在胞区域内的半导体层上。柱与第1导电体层的交叉部分作为存储胞发挥功能。多条分流线各自沿着第2方向延伸，且在胞区域内并排设置在第1方向。多条分流线与第1接点及第2接点电连接。多个第3接点分别设置在分流线与第1接点之间、及分流线与第2接点之间。配置在第1方向上的端部侧的分流线与胞区域的第1方向上的端部之间的第1方向上的第1间隔，比相邻的两条分流线间的第1方向上的第2间隔更窄。
附图说明
图1是表示实施方式的半导体存储装置的构成例的框图。
图2是表示实施方式的半导体存储装置具备的存储胞阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储装置具备的存储胞阵列的平面布局的一例的俯视图。
图4是表示实施方式的半导体存储装置具备的存储胞阵列的胞区域中的详细的平面布局的一例的俯视图。
图5是表示实施方式的半导体存储装置具备的存储胞阵列的胞区域中的剖面构造的一例的沿着图4的V-V线的剖视图。
图6是表示实施方式的半导体存储装置中的存储柱的剖面构造的一例的沿着图5的VI-VI线的剖视图。
图7是表示实施方式的半导体存储装置具备的存储胞阵列的引出区域中的详细的平面布局的一例的俯视图。
图8是表示实施方式的半导体存储装置具备的存储胞阵列的引出区域中的剖面构造的一例的沿着图7的VIII-VIII线的剖视图。
图9是表示实施方式的半导体存储装置具备的存储胞阵列的分流区域中的详细的平面布局的一例的俯视图。
图10是表示实施方式的半导体存储装置具备的存储胞阵列的分流区域中的剖面构造的一例的沿着图9的X-X线的剖视图。
图11是表示实施方式的半导体存储装置具备的存储胞阵列中的分流线的平面布局的一例的俯视图。
图12是表示实施方式的比较例的半导体存储装置具备的存储胞阵列中的分流线的平面布局的一例的俯视图。
图13是表示实施方式的第1变化例的半导体存储装置具备的存储胞阵列中的分流线的平面布局的一例的俯视图。
图14是表示实施方式的第2变化例的半导体存储装置具备的存储胞阵列中的分流线的平面布局的一例的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与现实情况相同。本发明的技术思想并非由构成要素的形状、构造、配置等特定。
另外，在以下说明中，对具有大致相同的功能及构成的构成要素附加相同符号。构成参照符号的字符之后的数字用于区别通过包含相同字符的参照符号进行参照且具有同样的构成的要素彼此。在无须相互区别由包含相同字符的参照符号表示的要素的情况下，这些要素分别通过只包含字符的参照符号进行参照。
[1]实施方式
以下，对实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，能够由外部的存储器控制器2控制。
如图1所示，半导体存储装置1例如具备存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失性地存储数据的多个存储胞的集合，例如，用作数据的删除单位。此外，在存储胞阵列10设置多条位线及多条字线。各存储胞例如与1条位线及1条字线建立关联。在下文中对存储胞阵列10的详细构成进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2所接收到的指令CMD。指令CMD包含例如使定序器13执行读出动作、写入动作、删除动作等的指令。
地址寄存器12保存半导体存储装置1从存储器控制器2所接收到的地址信息ADD。地址信息ADD包括例如区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于区块BLK、字线、及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD，控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动器模块14产生于读出动作、写入动作、删除动作等中使用的电压。而且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中所保存的区块地址BAd，选择对应的存储胞阵列10内的1个区块BLK。然后，行解码器模块15例如将施加在与所选择的字线对应的信号线的电压传送到所选择的区块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2所接收到的写入数据DAT，对各位线施加所期望的电压。此外，感测放大器模块16在读出动作中，基于位线的电压，对存储胞中所存储的数据进行判定，并将判定结果作为读出数据DAT传送到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可以通过所述内容的组合而构成1个半导体装置。作为这种半导体装置，可列举例如像SD(secure digital，安全数位)TM卡那样的存储卡或SSD(solid state drive，固态驱动器)等。
[1-1-2]存储胞阵列10的电路构成
图2是抽取存储胞阵列10所包含的多个区块BLK中的1个区块BLK而表示实施方式的半导体存储装置1具备的存储胞阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS包含例如存储胞晶体管MT0～MT7、及选择晶体管ST1及ST2。存储胞晶体管MT包含控制栅极及电荷蓄积层，非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储胞晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储胞晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储胞晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在相同的区块BLK中，存储胞晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3中各自的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储胞阵列10的电路构成中，位线BL由各串单元SU中分配有相同的列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。
在1个串单元SU内连接于共通的字线WL的多个存储胞晶体管MT的集合例如称为胞单元CU。例如，包含分别存储1比特数据的存储胞晶体管MT的胞单元CU的存储容量定义为“1页数据”。胞单元CU根据存储胞晶体管MT存储的数据的比特数，可以具有2页数据以上的存储容量。
另外，实施方式的半导体存储装置1具备的存储胞阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS所包含的存储胞晶体管MT及选择晶体管ST1及ST2的个数分别可以是任意的个数。各区块BLK包含的串单元SU的个数可以是任意的个数。
[1-1-3]存储胞阵列10的构造
以下，对实施方式中的存储胞阵列10的构造的一例进行说明。
另外，在以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于用作供形成半导体存储装置1的半导体层的半导体基板的表面的铅垂方向。在俯视图中，为了使图容易观察，适当附加有影线。俯视图中所附加的影线未必与附加了影线的构成要素的素材或特性相关。在本说明书中，为了使图容易观察，适当省略了配线、接点等构成要素。
(存储胞阵列10的平面布局)
图3是实施方式的半导体存储装置1具备的存储胞阵列10的平面布局的一例，抽取对应于1个区块BLK(即，串单元SU0～SU3)的区域而进行表示。如图3所示，存储胞阵列10包含多个狭缝SLT。此外，存储胞阵列10的平面布局例如在X方向上分割为多个胞区域CA、引出区域HA、及多个分流区域SA。
多个狭缝SLT分别沿着X方向延伸设置，在X方向上横切存储胞阵列10。此外，多个狭缝SLT排列在Y方向上。狭缝SLT具有在内部埋入有绝缘部件及导电部件的构造，且将设置在相同配线层且隔着该狭缝SLT相邻的导电体层间分断。具体来说，狭缝SLT例如将分别与字线WL0～WL7、及选择栅极线SGD及SGS对应的多个配线层分断。
胞区域CA是形成NAND串NS的区域。将多个胞区域CA中配置在X方向上的两端的2个胞区域CA称为胞区域CA1，将配置在2个胞区域CA1间的胞区域CA称为胞区域CA2。换句话说，2个胞区域CA1分别配置在排列在X方向上的多个胞区域CA中的X方向上的一端部分及另一端部分，多个胞区域CA2由2个胞区域CA1夹隔。
引出区域HA是形成用于将连接于NAND串NS的字线WL及选择栅极线SGS及SGD与行解码器模块15之间电连接的接点的区域。引出区域HA配置在存储胞阵列10的X方向上的一端部分，与胞区域CA1相邻。另外，引出区域HA也可以配置在存储胞阵列10的X方向上的一端部分及另一端部分的两者。
分流区域SA是形成图9所示的分流线SH的区域。分流线SH具有例如与位线BL平行延伸的部分，且是将设置在多个狭缝SLT各自内部的导电体部件间短路的配线。在多个分流区域SA分别设置至少1条分流线SH。多个分流区域SA分别配置在相邻的胞区域CA1及CA2间、及相邻的2个胞区域CA1间。
在以上说明的实施方式中的存储胞阵列10的平面布局中，由狭缝SLT分隔的区域分别对应于1个串单元SU。也就是说，在本例中，各自沿X方向延伸的串单元SU0～SU3排列在Y方向上。而且，在存储胞阵列10中，例如在Y方向重复配置图3所示的布局。
(胞区域CA中的存储胞阵列10的构造)
图4是实施方式的半导体存储装置1的胞区域CA中的存储胞阵列10的详细的平面布局的一例，抽取与1个串单元SU对应的区域的一部分而进行表示。如图4所示，在胞区域CA中，存储胞阵列10包含多个存储柱MP、多个接点CV、及多条位线BL。此外，狭缝SLT包含接点LI及间隔件SP。
存储柱MP各自例如作为1个NAND串NS发挥功能。多个存储柱MP例如在相邻的2个狭缝SLT间的区域配置成4列错位状。并不限定于此，相邻的2个狭缝SLT间的存储柱MP的个数及配置可以适当变更。
多条位线BL各自的至少一部分沿Y方向延伸，且排列在X方向。各位线BL以在每个串单元SU与至少1个存储柱MP重叠的方式配置。在本例中，在各存储柱MP重叠配置有两条位线BL。在重叠于存储柱MP的多条位线BL中的1条位线BL与该存储柱MP之间设置接点CV。各存储柱MP经由接点CV而与对应的位线BL电连接。在1条位线BL，在由狭缝SLT分隔的空间中分别连接有1个接点CV。
在各狭缝SLT内，接点LI的至少一部分沿X方向延伸设置。间隔件SP设置在接点LI的侧面。接点LI与邻接于狭缝SLT的多个配线层之间通过间隔件SP绝缘。接点LI用作源极线SL。接点LI可以是半导体，也可以是金属。作为间隔件SP，使用氧化硅(SiO2)或氮化硅(SiN)等绝缘体。
图5是沿着图4的V-V线的剖视图，表示实施方式的半导体存储装置1具备的存储胞阵列10的胞区域CA中的剖面构造的一例。如图5所示，存储胞阵列10还包含P型阱区域20、绝缘体层22、及导电体层23～26。
P型阱区域20设置在半导体基板的表面附近，包含N型半导体区域21。N型半导体区域21是设置在P型阱区域20的表面附近的N型杂质的扩散区域。在N型半导体区域21掺杂有例如磷(P)。
在P型阱区域20上设置绝缘体层22。在绝缘体层22上交替地积层导电体层23及绝缘体层27。导电体层23例如形成为沿着XY平面扩展的板状。所积层的多个导电体层23用作选择栅极线SGS。导电体层23例如包含钨(W)。
在最上层的导电体层23的上方交替地积层导电体层24及绝缘体层27。导电体层24例如形成为沿着XY平面扩展的板状。所积层的多个导电体层24从P型阱区域20侧起依次分别用作字线WL0～WL7。导电体层24例如包含钨(W)。
在最上层的导电体层24的上方交替地积层导电体层25及绝缘体层27。导电体层25例如形成为沿着XY平面扩展的板状。所积层的多个导电体层25用作选择栅极线SGD。导电体层25例如包含钨(W)。
在最上层的导电体层25的上方隔着绝缘体层28设置导电体层26。导电体层26例如形成为沿着Y方向延伸的线状，且用作位线BL。也就是说，在未图示的区域，多个导电体层26沿着X方向排列。导电体层26例如包含铜(Cu)。
存储柱MP各自沿着Z方向延伸设置，且贯通绝缘体层22、导电体层23～25、及绝缘体层27。存储柱MP的底部与P型阱区域20相接。此外，存储柱MP各自例如包含半导体层30、隧道绝缘膜31、绝缘膜32、及阻挡绝缘膜33。
半导体层30沿着Z方向延伸设置。例如，半导体层30的上端包含在比最上层的导电体层25更靠上层，半导体层30的下端与P型阱区域20接触。隧道绝缘膜31覆盖半导体层30的侧面。绝缘膜32覆盖隧道绝缘膜31的侧面。阻挡绝缘膜33覆盖绝缘膜32的侧面。隧道绝缘膜31及阻挡绝缘膜33分别例如包含氧化硅(SiO2)。绝缘膜32例如包含氮化硅(SiN)。
在存储柱MP内的半导体层30上设置柱状的接点CV。在图示的区域显示有对应于2根存储柱MP中的1根存储柱MP的接点CV。在该区域中未连接接点CV的存储柱MP上，在未图示的区域连接接点CV。
1个导电体层26、即1条位线BL与接点CV的上表面接触。如前述的那样，在1个导电体层26(1条位线BL)，在由狭缝SLT分隔的空间中分别连接1根接点CV。也就是说，在导电体层26分别电连接相邻的两条狭缝SLT间的1根存储柱MP。以下，将设置着导电体层26(位线BL)的配线层称为配线层M0，将设置在比配线层M0更靠上层的1个配线层称为配线层M1。
狭缝SLT例如形成为沿着XZ平面扩展的板状，将绝缘体层22、导电体层23～25、绝缘体层27分断。狭缝SLT的上端包含于最上层的导电体层25与导电体层26之间。狭缝SLT的下端与P型阱区域20内的N型半导体区域21接触。具体来说，狭缝SLT内的接点LI形成为沿着XZ平面扩展的板状。接点LI的底部与N型半导体区域21电连接。狭缝SLT内的间隔件SP覆盖接点LI的侧面。接点LI与导电体层23～25、绝缘体层27各自之间通过间隔件SP隔离。
图6是沿着图5的VI-VI线的剖视图，表示实施方式的半导体存储装置1中的存储柱MP的剖面构造的一例。更具体来说，图6表示与半导体基板(P型阱区域20)的表面平行且包含导电体层24的层中的存储柱MP的剖面构造的一例。如图6所示，在包含导电体层24的层中，半导体层30例如设置在存储柱MP的中央部。隧道绝缘膜31包围半导体层30的侧面。绝缘膜32包围隧道绝缘膜31的侧面。阻挡绝缘膜33包围绝缘膜32的侧面。导电体层24包围阻挡绝缘膜33的侧面。
在以上所说明的存储柱MP的构造中，存储柱MP与导电体层23交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电体层24交叉的部分作为存储胞晶体管MT发挥功能。存储柱MP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层30作为存储胞晶体管MT0～MT7及选择晶体管ST1及ST2各自的通道发挥功能。绝缘膜32作为存储胞晶体管MT的电荷蓄积层发挥功能。
(引出区域HA中的存储胞阵列10的构造)
图7是实施方式的半导体存储装置1的引出区域HA中的存储胞阵列10的详细的平面布局的一例，抽取对应于1个串单元SU的区域而进行表示。此外，在图7中也示出了引出区域HA附近的胞区域CA的一部分。如图7所示，在引出区域HA中，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD分别在端部具有未与上层的配线层(导电体层)重叠的部分(阶台部分)。该未与上层配线层重叠的部分的形状为像阶梯(step)、阶地(terrace)或缘石(rimstone)那样的形状。此外，在引出区域HA，存储胞阵列10还包含多个接点CC。
具体来说，选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间···字线WL6与字线WL7之间、及字线WL7与选择栅极线SGD之间分别具有阶差。此外，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各自的端部配置在相邻的两条狭缝SLT间。引出区域HA内的狭缝SLT的构造与胞区域CA内相同。
多个接点CC分别配置在选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各自的阶台部分。也就是说，多个接点CC分别电连接于字线WL0～WL7及选择栅极线SGD及SGS。而且，字线WL0～WL7及选择栅极线SGD及SGS分别经由对应的接点CC而电连接于行解码器模块15。
图8是沿着图7的VIII-VIII线的剖视图，表示实施方式的半导体存储装置1具备的存储胞阵列10的引出区域HA中的剖面构造的一例。如图8所示，在引出区域HA中，分别对应于字线WL及选择栅极线SGD及SGS的多个导电体层的端部设置成阶梯状。此外，在引出区域HA，存储胞阵列10还包含多个导电体层40。
具体来说，在对应于选择栅极线SGS的多个导电体层23、分别对应于字线WL0～WL7的多个导电体层24、及对应于选择栅极线SGD的多个导电体层25的各自的阶台部分上分别设置1根接点CC。在各接点CC上设置1个导电体层40，该接点CC及导电体层40间电连接。导电体层40例如包含于与导电体层26相同的层(配线层M0)。
另外，引出区域HA中的存储胞阵列10的构成并不限定于以上所说明的构成。例如，所积层的字线WL及选择栅极线SGD及SGS的端部也可以在Y方向形成阶差。引出区域HA中的积层的字线WL及选择栅极线SGD及SGS的端部也可以是任意的列数的阶梯状。形成的阶梯构造也可以在选择栅极线SGS、字线WL、及选择栅极线SGD之间不同。导电体层40也可以设置在与导电体层26不同的层。
(分流区域SA中的存储胞阵列10的构造)
图9是实施方式的半导体存储装置1的分流区域SA中的存储胞阵列10的详细的平面布局的一例，抽取对应于1个串单元SU的区域的一部分而进行表示。此外，在图9中，也示出了分流区域SA附近的胞区域CA的一部分。如图9所示，在分流区域SA，存储胞阵列10还包含分流线SH、多个接点V0、及多个存储柱MP。
分流线SH在Y方向延伸设置，分流线SH的线宽比位线BL的线宽更粗。此外，分流线SH与多个狭缝SLT交叉。在各狭缝SLT内的接点LI与分流线SH之间例如设置2根接点V0。而且，各狭缝SLT内的接点LI与分流线SH之间经由2根接点V0而电连接。
多个存储柱MP与胞区域CA内同样地，例如在相邻的2个狭缝SLT间的区域配置成4列错位状。而且，在配置在分流区域SA的存储柱MP例如未连接接点CV。并不限定于此，存储柱MP只要至少不经由存储柱MP上的接点而连接于设置在上层的分流线SH即可。
图10是沿着图9的X-X线的剖视图，表示实施方式的半导体存储装置1具备的存储胞阵列10的分流区域SA中的剖面构造的一例。如图10所示，分流区域SA中的存储胞阵列10相对于例如使用图5所说明的胞区域CA中的存储胞阵列10的构造，具有省略导电体层26及接点CV且追加了导电体层50及51、及接点V0及V1的构造。
导电体层50及51分别例如形成为在Y方向延伸的线状。导电体层50及51分别包含于配线层M0及M1。此外，导电体层50及51分别例如包含铜(Cu)。导电体层50及51的线宽也可以不同。
接点V0设置在导电体层50与接点LI之间，将该导电体层50及接点LI间连接。接点V1设置在导电体层50及51间，将该导电体层50及51间连接。例如，接点V1配置在接点V0的上方。
在实施方式的半导体存储装置1中，例如，导电体层50对应于分流线SH。并不限定于此，导电体层50及51的组也可以称为分流线SH。在图10中，例示了接点V1配置在接点V0的上方的情况，但接点V0及V1在俯视下也可以不重叠。接点V1的根数不依存于接点V0的根数，可以是任意的根数。
此外，在实施方式的半导体存储装置1中，如果对最下层的导电体层23施加电压，那么在P型阱区域20及N型半导体区域21的表面附近，形成接点LI与存储柱MP内的半导体层30之间的电流路径。由此，半导体存储装置1可以在位线BL及分流线SH间流通经由存储柱MP的电流。也就是说，分流线SH作为连接于NAND串NS的源极线SL的一部分发挥功能。
图11是实施方式的半导体存储装置1具备的存储胞阵列10中的分流线SH的平面布局的一例，表示分流线SH相对于图3所示的存储胞阵列10的平面布局的配置。在本例中，假定在各分流区域SA分别配置一条分流线SH。如图11所示，在实施方式的半导体存储装置1中，由分流区域SA分隔的胞区域CA的宽度在存储胞阵列10的端部侧、及存储胞阵列10的中间部不同。
具体来说，在实施方式的半导体存储装置1中，在设置在端部侧的分流线SH与存储胞阵列10的端部之间配置有胞区域CA1。换句话说，在设置在端部侧的分流线SH与存储胞阵列10的端部之间配置有多个存储柱MP。
而且，在实施方式的半导体存储装置1中，未在位于存储胞阵列10的端部的接点LI的一部分连接分流线SH。换句话说，在比配置有胞区域CA及分流区域SA的区域更靠外侧，未在接点LI连接例如柱状的接点及分流线SH。
此外，在实施方式的半导体存储装置1中，配置在端部侧的分流线SH与和该分流线SH相邻的胞区域CA1的端部的间隔为相邻的两条分流线SH间的间隔的约一半。换句话说，配置在X方向的一侧的端部侧的分流线SH与和该分流线SH相邻的胞区域CA1的X方向的一侧的端部的间隔为相邻的两条分流线SH间的间隔的约一半。同样地，配置在X方向的另一侧的端部侧的分流线SH与和该分流线SH相邻的胞区域CA1的X方向的另一侧的端部的间隔为相邻的两条分流线SH间的间隔的约一半。
进而，换句话说，胞区域CA1与引出区域HA的交界与和该胞区域CA1邻接的分流线SH的X方向上的中心线之间的X方向上的间隔L1，为相邻的两条分流线SH的中心线间的X方向上的间隔L2的约一半。远离引出区域HA的胞区域CA1的端部与和该胞区域CA1邻接的分流线SH的X方向上的中心线之间的X方向上的间隔L1，为相邻的两条分流线SH的中心线间的X方向上的间隔L2的约一半。间隔L1只要至少比间隔L2短即可，优选L1＝L2×1/2。
另外，分流区域SA中的存储胞阵列10的构成并不限定于以上所说明的构成。例如，设置在分流线SH与各狭缝SLT内的接点LI之间的接点V0的个数并不限定于2根，也可以是任意的根数。在各分流线SH与各狭缝SLT内的接点LI之间只要设置有至少1根接点V0即可。当在各分流区域SA设置有多条分流线SH的情况下，分流线SH的线宽也可以不固定。
[1-2]实施方式的效果
根据以上所说明的实施方式的半导体存储装置1，可以提高半导体存储装置1存储的数据的可靠性。以下，使用比较例对实施方式的半导体存储装置1的详细的效果进行说明。
在三维积层有存储胞晶体管MT的半导体存储装置中，例如，在包含P型阱区域20的半导体基板上设置包含选择栅极线SGS、字线WL、选择栅极线SGD的积层配线。而且，存储柱MP贯通积层配线而设置，且连接于包含N型半导体区域21的P型阱区域20。在半导体存储装置中，例如，如果对最下层的选择栅极线SGS施加电压，那么形成存储柱MP内的半导体层30(通道)与连接于N型半导体区域21上的接点LI的导电体层50(分流线SH)之间的电流路径。
在半导体存储装置的读出动作中，流经各胞区域CA所包含的多个存储柱MP的电流经由附近的接点LI而流入到分流线SH、即源极线SL。在读出动作中，源极线SL的电压可以根据流入到源极线SL的电流的总量而变动。例如，流入到源极线SL的电流的总量在读出动作中可以根据充电的位线BL的条数、或存储柱MP及接点LI的配置而变动。此外，如果在读出动作中源极线SL的电压变化，那么看起来存储胞晶体管MT的阈值电压根据源极线SL的电压而变化。
在半导体存储装置的写入动作中，执行验证读出。验证读出是确认存储胞晶体管MT的阈值电压是否达到所期望的电压的读出动作。此外，在写入动作中，半导体存储装置通过根据写入动作的进展而变更在验证读出时充电的位线BL的条数，可以抑制消耗电力。在执行这样的写入动作的情况下，在读出动作及验证动作间，流入到源极线SL的电流的总量可能会产生差异。
图12表示实施方式的比较例的半导体存储装置具备的存储胞阵列10中的分流线SH的平面布局的一例。图12所示的区域对应于与图11同样的区域，使用相同的符号进行说明。如图12所示，在实施方式的比较例的半导体存储装置1中，在X方向上的两端的两条分流线SH间配置有胞区域CA1及CA2。
也就是说，在实施方式的比较例中，配置在端部侧的胞区域CA1由分流区域SA夹隔。而且，实施方式的比较例中的胞区域CA1的X方向上的宽度与胞区域CA2的X方向上的宽度大致相等。换句话说，在实施方式的比较例中，胞区域CA由分流区域SA分隔，在存储胞阵列10的端部侧、及存储胞阵列10的中间部为相等的宽度。
例如，在实施方式的比较例中，主要流经相邻的1个胞区域CA1内的存储柱MP的电流流入到设置在分别配置在X方向上的两端的分流区域SA的分流线SH。另一方面，主要流经相邻的2个胞区域CA内的存储柱MP的电流流入到设置在配置在两端的分流区域SA之间的各分流区域的分流线SH。此外，考虑在两条分流线SH所夹隔的胞区域CA中，流经该胞区域CA内的存储柱MP的电流总量的一半向一分流线SH流入。此外，考虑流经该胞区域CA内的存储柱MP的电流总量的另一半向另一分流线SH流入。也就是说，在实施方式的比较例中，流入到两端的分流线SH的电流的总量比其它分流线SH更少。
因此，在实施方式的比较例中，在假定接点LI与分流线SH之间的配线电阻相等的情况下，认为相较于对应于两端的分流线SH的源极线SL，对应于其它分流线SH的源极线SL的读出动作及验证动作间的电压的变化量大。如果在读出动作及验证动作间源极线SL的电压的变化量在每个区域不均，那么在存储胞阵列10整体中，存储胞晶体管MT的阈值电压的不均变大，阈值电压的分布扩散。其结果，有读出动作中产生误读出，半导体存储装置1存储的数据的可靠性降低的担忧。
相对于此，在实施方式的半导体存储装置1中，两端的分流区域SA配置在胞区域CA1及CA2间，省略存储胞阵列10的端部侧的分流区域SA。而且，在实施方式的半导体存储装置1中，配置在多个胞区域CA中的两端的胞区域CA1的宽度例如设计为其它胞区域CA2的宽度的约一半。
例如，在实施方式的半导体存储装置1中，主要流经相邻的2个胞区域CA1及CA2内的存储柱MP的电流流入到设置在两端的分流区域SA的分流线SH。而且，在实施方式中的读出动作及验证读出的各动作中，流入到配置在两端的分流线SH的电流的总量与流入到胞区域CA2所夹隔的分流线SH的电流总量的差相对于比较例变小。
其结果，实施方式的半导体存储装置1可以抑制读出动作及验证读出中的源极线SL的电压变化量在每个区域的不均，从而可以使存储胞晶体管MT的阈值电压的分布宽度变窄。因此，实施方式的半导体存储装置1可以抑制误读出，从而可以提高所存储的数据的可靠性。
[1-3]实施方式的变化例
以上所说明的实施方式的半导体存储装置1中的效果也可以通过变更分流线SH或接点V0的配置等而实现。以下，对实施方式的第1变化例、及实施方式的第2变化例分别依次进行说明。
(实施方式的第1变化例)
图13表示实施方式的第1变化例的半导体存储装置1具备的存储胞阵列10中的分流线SH的平面布局的一例。在本例中，假定2个胞区域CA1间包含2个胞区域CA2。如图13所示，在实施方式的第1变化例的半导体存储装置1中，与实施方式的比较例同样地，胞区域CA由分流区域SA分隔，在存储胞阵列10的端部侧、及存储胞阵列10的中间部为大致相等的宽度。
另一方面，在实施方式的第1变化例的半导体存储装置1中，相对于配置在存储胞阵列10的端部侧的分流线SH的接点V0的个数，与相对于配置在存储胞阵列10的中间部的分流线SH的接点V0的个数不同。
具体来说，在配置在存储胞阵列10的端部侧的分流线SH与各狭缝SLT内的接点LI之间例如设置1根接点V0。而且，在配置在存储胞阵列10的中间部的分流线SH与各狭缝SLT内的接点LI之间，例如设置2根接点V0。
而且，在实施方式的第1变化例的半导体存储装置1中，配置在存储胞阵列10的端部侧的分流线SH与各狭缝SLT内的接点LI之间的接触电阻R1，为配置在存储胞阵列10的中间部的分流线SH与各狭缝SLT内的接点LI之间的接触电阻R2的约2倍。接触电阻R1只要至少比接触电阻R2大即可，优选R1＝R2×2。
因此，在实施方式的第1变化例的半导体存储装置1中，就经由多个接点V0而流入到分流线SH的电流的总量而言，配置在两端侧的分流线SH的各者与由2个胞区域CA夹隔的分流线SH的差相对于比较例变小。
其结果，实施方式的第1变化例的半导体存储装置1与实施方式同样地，可以使写入后的存储胞晶体管MT的阈值分布的宽度变窄。因此，实施方式的第1变化例的半导体存储装置1可以与实施方式同样地抑制误读出，从而可以提高存储的数据的可靠性。
另外，在实施方式的第1变化例的半导体存储装置1中，只要对应于配置在存储胞阵列10的端部侧的分流线SH的接点C0的根数，比对应于配置在存储胞阵列10的中间部的分流线SH的接点C0的根数少即可。此外，与实施方式的第1变化例同样的效果也可以通过以下方式实现，即，代替根据区域而变更接点C0的根数，而根据区域变更接点C0的形状(XY平面中的横截面积)，从而变更接点C0的电阻值。
(实施方式的第2变化例)
图14表示实施方式的第2变化例的半导体存储装置1具备的存储胞阵列10中的分流线SH的平面布局的一例。在本例中，假定2个胞区域CA1间包含3个胞区域CA2。如图14所示，在实施方式的第1变化例的半导体存储装置1中，与实施方式的比较例同样地，胞区域CA由分流区域SA分隔，胞区域CA1的宽度比胞区域CA2的宽度更大。
具体来说，隔着胞区域CA1相邻的两条分流线SH间的间隔，比隔着胞区域CA2相邻的两条分流线SH间的间隔更大。换句话说，隔着胞区域CA1相邻的两条分流线SH的中心线间的X方向上的间隔L3，比相邻的两条分流线SH的中心间的X方向上的间隔L2更长。
此外，在实施方式的第2变化例的半导体存储装置1中，配置在存储胞阵列10的端部侧的分流线SH与各狭缝SLT内的接点LI之间的接触电阻，为配置在存储胞阵列10的中间部的分流线SH与各狭缝SLT内的接点LI之间的接触电阻同等以下。
具体来说，在实施方式的第2变化例的半导体存储装置1中，长度L2及L3、及分流线SH及接点LI间的接触电阻，使流入至分流线SH的电流的总量在配置在两端侧的各分流线SH、及由2个胞区域CA所夹隔的分流线SH大致均匀。
其结果，实施方式的第2变化例的半导体存储装置1与实施方式同样地，可以使写入后的存储胞晶体管MT的阈值分布的宽度变窄。因此，实施方式的第1变化例的半导体存储装置1可以与实施方式同样地抑制误读出，从而可以提高存储的数据的可靠性。
[2]其它变化例等
实施方式的半导体存储装置包含半导体层、第1接点、第2接点、多个第1导电体层、多个柱、多条分流线、及多个第3接点。半导体层包含胞区域。第1接点沿着与半导体层的表面平行的第1方向延伸，且设置在半导体层上。第2接点沿着第1方向延伸且设置在半导体层上，且在与第1方向交叉的第2方向上与第1接点分离配置。多个第1导电体层在半导体层的上方且第1接点及第2接点间，彼此分离而积层。多个柱各自贯通多个第1导电体层且设置在胞区域内的半导体层上。柱与第1导电体层的交叉部分作为存储胞发挥功能。多条分流线各自沿着第2方向延伸，且在胞区域内并排设置在第1方向。多条分流线与第1接点及第2接点电连接。多个第3接点分别设置在分流线与第1接点之间、及分流线与第2接点之间。配置在第1方向的端部侧的分流线与胞区域的第1方向上的端部之间的第1方向上的第1间隔，比相邻的两条分流线间的第1方向上的第2间隔更窄。由此，可以提高半导体存储装置存储的数据的可靠性。
在上述实施方式中，胞区域CA的交界部分例如以连接有接点CV的存储柱MP为基准使用。并不限定于此，也可以将位线BL在存储柱MP的上方通过的区域作为胞区域CA。胞区域CA的交界部分只要至少将存储柱MP的配置作为基准之一使用即可。此外，在上述实施方式中，以分流线的X方向上的中心线为基准而使用相邻的分流线SH的间隔，但相邻的分流线SH的间隔也能以其它部分为基准使用。
在上述实施方式中，作为存储胞阵列10的平面布局，对胞区域与分流区域独立地设置的情况进行了例示，但并不限定于此。例如，在实施方式中，也可以让半导体基板(P型阱区域20)包含胞区域，在该胞区域内设置多个分流区域SA。在此情况下，胞区域由多个分流区域SA分隔，由分流区域SA分隔的区域对应于实施方式中的胞区域CA1或CA2。此外，在实施方式的比较例、第1变化例、及第2变化例中，配置在X方向的端部侧的分流线SH(分流区域SA)与胞区域的X方向上的端部也可以重叠。
在上述实施方式中，对存储柱MP及导电体层26间、接点LI及导电体层50间、导电体层50及51间分别经由1根柱状的接点而连接的情况进行了例示，但并不限定于此。也可以在接点CV、V0及V1分别使用在Z方向连结的2根以上的接点。此外，当在X方向连结多个接点的情况下，也可以将不同的导电体层插入至相邻的接点间。同样地，也可以在接点CC及导电体层40间插入其它接点或导电体层。
在上述实施方式中，对相邻的两条狭缝SLT间的构造体对应于1个串单元SU的情况进行了例示，但并不限定于此。例如，也可以在相邻的两条狭缝SLT间设置将选择栅极线SGD分断的狭缝。在此情况下，串单元SU在相邻的两条狭缝SLT间形成多个串单元SU。相邻的狭缝SLT间的串单元SU的个数基于将选择栅极线SGD分断的狭缝的条数而变化。
在上述实施方式中，存储柱MP也可以是多个柱在Z方向连结有2根以上的构造。此外，存储柱MP也可以是将对应于选择栅极线SGD的柱、及对应于字线WL的柱连结而成的构造。与各存储柱MP重叠的位线BL的条数也可以是任意的条数。
在上述实施方式中用于说明的附图中，例示了接点CC、CV、V0及V1在Z方向上具有相同直径的情况，但并不限定于此。例如，存储柱MP或接点CC、CV、V0及V1可以具有楔形形状或倒楔形形状，也可以具有中间部分膨出的形状。同样，狭缝SLT可以具有楔形形状或倒楔形形状，也可以具有中间部分膨出的形状。此外，在上述实施方式中，对存储柱MP及接点CC、CV、V0及V1各自的剖面构造为圆形的情况进行了例示，但它们的剖面构造可以为椭圆形，也可以为任意的形状。
在本说明书中，“连接”表示电连接，并不排除例如中间存在其它元件的情况。“电连接”只要能够与电连接者同样地动作，那么也可以介隔绝缘体。“柱状”表示设置于在半导体存储装置1的制造步骤中形成的孔内的构造体。“外径”表示与半导体基板的表面平行的剖面中的构成要素的直径。此外，“外径”表示例如构成要素的形成中使用的孔内的部件中的最外周的部件的直径。例如，在对接点C4的外径与支持柱HR的外径进行比较的情况下，对相同剖面中所包含的各构成要素的外径进行比较。“两端”例如在某一构成要素中，表示配置在X方向的一侧的端部者与配置在X方向的另一侧的端部者的组。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出者，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储胞阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 P型阱区域
21 N型半导体区域
22 绝缘体层
23～26、40、50、51 导电体层
27、28 绝缘体层
30 半导体层
31 隧道绝缘膜
32 绝缘膜
33 阻挡绝缘膜
SLT 狭缝
CC、CV、V0、V1、LI 接点
SP 间隔件
SLT 狭缝
BLK 块
SU 串单元
MT 存储胞晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD 选择栅极线
SH 分流线

Claims (10)

1.一种半导体存储装置，具备：
半导体层，包含胞区域；
第1接点，沿着与所述半导体层的表面平行的第1方向延伸，且设置在所述半导体层上；
第2接点，沿着所述第1方向延伸，且设置在所述半导体层上，在与所述第1方向交叉的第2方向上与所述第1接点分离配置；
多个第1导电体层，在所述半导体层的上方且所述第1接点及所述第2接点间，相互分离而积层；
多个柱，各自贯通所述多个第1导电体层且设置在所述胞区域内的所述半导体层上，且与所述第1导电体层的交叉部分作为存储胞发挥功能；
多条分流线，各自沿着所述第2方向延伸，且在所述胞区域内并排设置在所述第1方向，且与所述第1接点及所述第2接点电连接；及
多个第3接点，分别设置在所述分流线与所述第1接点之间、及所述分流线与所述第2接点之间；且
配置在所述第1方向上的端部侧的分流线与所述胞区域的所述第1方向上的端部之间的所述第1方向上的第1间隔，比相邻的两条分流线间的所述第1方向上的第2间隔更窄。
2.根据权利要求1所述的半导体存储装置，其中
所述第1间隔为所述第2间隔的约一半。
3.根据权利要求1所述的半导体存储装置，其中
在比所述胞区域更靠外侧，在所述第1接点及所述第2接点分别未连接第3接点。
4.一种半导体存储装置，具备：
半导体层，包含胞区域；
第1接点，沿着与所述半导体层的表面平行的第1方向延伸且设置在所述半导体层上；
第2接点，沿着所述第1方向延伸且设置在所述半导体层上，在与所述第1方向交叉的第2方向上与所述第1接点分离配置；
多个第1导电体层，在所述半导体层的上方且所述第1接点及所述第2接点间，相互分离而积层；
多个柱，各自贯通所述多个第1导电体层，且设置在所述胞区域内的所述半导体层上，与所述第1导电体层的交叉部分作为存储胞发挥功能；
多条分流线，各自沿着所述第2方向延伸，且在所述胞区域内并排设置在所述第1方向，与所述第1接点及所述第2接点电连接；及
多个第3接点，分别设置在所述分流线与所述第1接点之间、及所述分流线与所述第2接点之间；且
设置在配置在所述第1方向上的端部侧的分流线与所述第1接点之间的第3接点的根数，比配置在两条分流线之间的分流线与所述第1接点之间的第3接点的根数更少。
5.根据权利要求4所述的半导体存储装置，其中
配置在所述第1方向的端部侧的所述分流线与所述第1接点之间的电阻值，为配置在两条分流线之间的所述分流线与所述第1接点之间的电阻值的约2倍。
6.根据权利要求4所述的半导体存储装置，其中
相邻的两条分流线间的所述第1方向上的间隔大致相等，配置在所述第1方向的端部侧的所述分流线与所述胞区域的所述第1方向上的端部重叠配置。
7.一种半导体存储装置，具备：
半导体层，包含胞区域；
第1接点，沿着与所述半导体层的表面平行的第1方向延伸，且设置在所述半导体层上；
第2接点，沿着所述第1方向延伸且设置在所述半导体层上，在与所述第1方向交叉的第2方向上与所述第1接点分离配置；
多个第1导电体层，在所述半导体层的上方且所述第1接点及所述第2接点间，相互分离而积层；
多个柱，各自贯通所述多个第1导电体层且设置在所述胞区域内的所述半导体层上，与所述第1导电体层的交叉部分作为存储胞发挥功能；
多条分流线，各自沿着所述第2方向延伸，且在所述胞区域内并排设置在所述第1方向，与所述第1接点及所述第2接点电连接；及
多个第3接点，分别设置在所述分流线与所述第1接点之间、及所述分流线与所述第2接点之间；且
在所述第1方向上的端部侧，相邻的两条分流线间的第1间隔，比除所述第1方向上的两端侧的分流线以外而相邻的两条分流线间的所述第1方向上的第2间隔更宽。
8.根据权利要求7所述的半导体存储装置，其中
配置在所述第1方向的端部侧的分流线与所述第1接点之间的电阻值，为配置在两条分流线之间的所述分流线与所述第1接点之间的电阻值以下。
9.根据权利要求7所述的半导体存储装置，其中
相邻的两条分流线间的所述第1方向上的间隔大致相等，配置在所述第1方向的端部侧的所述分流线与所述胞区域的所述第1方向上的端部重叠配置。
10.根据权利要求1至9中任一项所述的半导体存储装置，其还具备：
柱状的第4接点，设置在所述柱上；及
位线，沿着所述第2方向延伸，且设置在与所述分流线相同的配线层，经由所述第4接点而与所述柱电连接。
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