TW202046322A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提昇半導體記憶裝置記憶之資料之可靠性。  實施形態之半導體記憶裝置包括：包含胞區域CA之半導體層、第1及第2接點、複數個第1導電體層、複數個柱、及複數條分流線。第1及第2接點SLT各自沿著第1方向延伸且設置於半導體層上。複數個第1導電體層於半導體層之上方且第1及第2接點間，相互分離而積層。複數個柱各自貫通複數個第1導電體層，且設置於胞區域內之半導體層上。複數條分流線SH各自沿著第2方向延伸且並排設置於第1方向，與第1及第2接點電性連接。配置於第1方向上之端部側之分流線、與胞區域之第1方向上之端部之間之第1方向上之間隔L1，較相鄰之兩條分流線間之第1方向上之間隔L2更窄。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有能夠非揮發地記憶資料之NAND(“與非”)型快閃記憶體。
實施形態提供一種能夠提高所記憶之資料之可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包含半導體層、第1接點、第2接點、複數個第1導電體層、複數個柱、複數條分流線、及複數個第3接點。半導體層包含胞區域。第1接點沿著與半導體層之表面平行之第1方向延伸且設置於半導體層上。第2接點沿著第1方向延伸且設置於半導體層上，且於與第1方向交叉之第2方向上與第1接點分離配置。複數個第1導電體層於半導體層之上方且第1接點及第2接點間，相互分離而積層。複數個柱各自貫通複數個第1導電體層，且設置於胞區域內之半導體層上。柱與第1導電體層之交叉部分作為記憶胞發揮功能。複數條分流線各自沿著第2方向延伸，且於胞區域內並排設置於第1方向。複數條分流線與第1接點及第2接點電性連接。複數個第3接點分別設置於分流線與第1接點之間、及分流線與第2接點之間。配置於第1方向上之端部側之分流線、與胞區域之第1方向上之端部之間之第1方向上之第1間隔，較相鄰之兩條分流線間之第1方向上之第2間隔更窄。
以下，參照附圖對實施形態進行說明。各實施形態例示了用來將發明之技術思想具體化之裝置或方法。附圖係模式性或概念性之圖，各附圖之尺寸及較率等未必與現實情形相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，於以下說明中，對具有大致相同之功能及構成之構成要素附加相同符號。構成參照符號之字符之後之數字用於區別藉由包含相同字符之參照符號進行參照且具有同樣之構成之要素彼此。於無須相互區別由包含相同字符之參照符號表示之要素之情形時，該些要素分別藉由只包含字符之參照符號進行參照。 [1]實施形態
以下，對實施形態之半導體記憶裝置1進行說明。 [1-1]半導體記憶裝置1之構成  [1-1-1]半導體記憶裝置1之整體構成
圖1表示實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發地記憶資料之NAND型快閃記憶體，能夠由外部之記憶體控制器2控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發性地記憶資料之複數個記憶胞之集合，例如，用作資料之抹除單位。又，於記憶胞陣列10設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。於下文中對記憶胞陣列10之詳細構成進行敍述。
指令暫存器11保存半導體記憶裝置1從記憶體控制器2所接收到之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動作、抹除動作等之指令。
位址暫存器12保存半導體記憶裝置1從記憶體控制器2所接收到之位址信息ADD。位址信息ADD包括例如區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於區塊BLK、字元線、及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中所保存之指令CMD，控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生於讀出動作、寫入動作、抹除動作等中使用之電壓。而且，驅動器模組14例如基於位址暫存器12中所保存之頁位址PAd，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中所保存之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15例如將施加於與所選擇之字元線對應之信號線之電壓傳送到所選擇的區塊BLK內之所選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2所接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓，對記憶胞中所記憶之資料進行判定，並將判定結果作為讀出資料DAT傳送到記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由上述內容之組合而構成1個半導體裝置。作為這種半導體裝置，可列舉例如SDTM (secure digital，安全數位)卡般之記憶卡或SSD(solid state drive，固態驅動器)等。 [1-1-2]記憶胞陣列10之電路構成
圖2係抽取記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK而表示實施形態的半導體記憶裝置1具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體MT0～MT7、及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於相同之區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3中各自之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL由各串單元SU中分配有相同之行位址之NAND串NS共有。源極線SL例如於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶裝置1具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT及選擇電晶體ST1及ST2之個數分別可為任意之個數。各區塊BLK包含之串單元SU之個數可為任意之個數。 [1-1-3]記憶胞陣列10之構造
以下，對實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，於以下參照之附圖中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於用作供形成半導體記憶裝置1之半導體層之半導體基板之表面之鉛垂方向。於俯視圖中，為了使圖容易觀察，適當附加有影線。俯視圖中所附加之影線未必與附加了影線之構成要素之素材或特性相關。於本說明書中，為了使圖容易觀察，適當省略了配線、接點等構成要素。 (記憶胞陣列10之平面佈局)
圖3係實施形態之半導體記憶裝置1具備之記憶胞陣列10之平面佈局之一例，抽取對應於1個區塊BLK(即，串單元SU0～SU3)之區域而進行表示。如圖3所示，記憶胞陣列10包含複數個狹縫SLT。又，記憶胞陣列10之平面佈局例如於X方向上分割為複數個胞區域CA、引出區域HA、及複數個分流區域SA。
複數個狹縫SLT分別沿著X方向延伸設置，於X方向上橫切記憶胞陣列10。又，複數個狹縫SLT排列於Y方向上。狹縫SLT具有於內部埋入有絕緣部件及導電部件之構造，且將設置於相同配線層且隔著該狹縫SLT相鄰之導電體層間分斷。具體來說，狹縫SLT例如將分別與字元線WL0～WL7、及選擇閘極線SGD及SGS對應之複數個配線層分斷。
胞區域CA係形成NAND串NS之區域。將複數個胞區域CA中配置於X方向上之兩端之2個胞區域CA稱為胞區域CA1，將配置於2個胞區域CA1間之胞區域CA稱為胞區域CA2。換句話說，2個胞區域CA1分別配置於排列於X方向上之複數個胞區域CA中之X方向上之一端部分及另一端部分，複數個胞區域CA2由2個胞區域CA1夾隔。
引出區域HA係形成用於將連接於NAND串NS之字元線WL及選擇閘極線SGS及SGD與列解碼器模組15之間電性連接之接點之區域。引出區域HA配置於記憶胞陣列10之X方向上之一端部分，與胞區域CA1相鄰。再者，引出區域HA亦可配置於記憶胞陣列10之X方向上之一端部分及另一端部分之兩者。
分流區域SA係形成圖9所示之分流線SH之區域。分流線SH具有例如與位元線BL平行延伸之部分，且係將設置於複數個狹縫SLT各自內部之導電體部件間短路之配線。於複數個分流區域SA分別設置至少1條分流線SH。複數個分流區域SA分別配置於相鄰之胞區域CA1及CA2間、及相鄰之2個胞區域CA1間。
於以上說明之實施形態中之記憶胞陣列10之平面佈局中，由狹縫SLT分隔之區域分別對應於1個串單元SU。即，於本例中，各自沿X方向延伸之串單元SU0～SU3排列於Y方向上。而且，於記憶胞陣列10中，例如於Y方向重複配置圖3所示之佈局。 (胞區域CA中之記憶胞陣列10之構造)
圖4係實施形態之半導體記憶裝置1之胞區域CA中之記憶胞陣列10之詳細之平面佈局之一例，抽取與1個串單元SU對應之區域之一部分而進行表示。如圖4所示，於胞區域CA中，記憶胞陣列10包含複數個記憶體柱MP、複數個接點CV、及複數條位元線BL。又，狹縫SLT包含接點LI及間隔件SP。
記憶體柱MP各自例如作為1個NAND串NS發揮功能。複數個記憶體柱MP例如於相鄰之2個狹縫SLT間之區域配置成4行錯位狀。並不限定於此，相鄰之2個狹縫SLT間之記憶體柱MP之個數及配置可適當變更。
複數條位元線BL各自之至少一部分沿Y方向延伸，且排列於X方向。各位元線BL以於每個串單元SU與至少1個記憶體柱MP重疊之方式配置。於本例中，於各記憶體柱MP重疊配置有兩條位元線BL。於重疊於記憶體柱MP之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間設置接點CV。各記憶體柱MP經由接點CV而與對應之位元線BL電性連接。於1條位元線BL，於由狹縫SLT分隔之空間中分別連接有1個接點CV。
於各狹縫SLT內，接點LI之至少一部分沿X方向延伸設置。間隔件SP設置於接點LI之側面。接點LI與鄰接於狹縫SLT之複數個配線層之間藉由間隔件SP絕緣。接點LI用作源極線SL。接點LI可為半導體，亦可為金屬。作為間隔件SP，使用氧化矽(SiO2 )或氮化矽(SiN)等絕緣體。
圖5係沿著圖4之V-V線之剖視圖，表示實施形態之半導體記憶裝置1具備之記憶胞陣列10之胞區域CA中之剖面構造之一例。如圖5所示，記憶胞陣列10還包含P型阱區域20、絕緣體層22、及導電體層23～26。
P型阱區域20設置於半導體基板之表面附近，包含N型半導體區域21。N型半導體區域21係設置於P型阱區域20之表面附近之N型雜質之擴散區域。於N型半導體區域21摻雜有例如磷(P)。
於P型阱區域20上設置絕緣體層22。於絕緣體層22上，交替地積層導電體層23及絕緣體層27。導電體層23例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層23用作選擇閘極線SGS。導電體層23例如包含鎢(W)。
於最上層之導電體層23之上方，交替地積層導電體層24及絕緣體層27。導電體層24例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層24從P型阱區域20側起依次分別用作字元線WL0～WL7。導電體層24例如包含鎢(W)。
於最上層之導電體層24之上方，交替地積層導電體層25及絕緣體層27。導電體層25例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層25用作選擇閘極線SGD。導電體層25例如包含鎢(W)。
於最上層之導電體層25之上方，隔著絕緣體層28設置導電體層26。導電體層26例如形成為沿著Y方向延伸之線狀，且用作位元線BL。即，於未圖示之區域，複數個導電體層26沿著X方向排列。導電體層26例如包含銅(Cu)。
記憶體柱MP各自沿著Z方向延伸設置，且貫通絕緣體層22、導電體層23～25、及絕緣體層27。記憶體柱MP之底部與P型阱區域20相接。又，記憶體柱MP各自例如包含半導體層30、隧道絕緣膜31、絕緣膜32、及阻擋絕緣膜33。
半導體層30沿著Z方向延伸設置。例如，半導體層30之上端包含於較最上層之導電體層25更為上層，半導體層30之下端與P型阱區域20接觸。隧道絕緣膜31覆蓋半導體層30之側面。絕緣膜32覆蓋隧道絕緣膜31之側面。阻擋絕緣膜33覆蓋絕緣膜32之側面。隧道絕緣膜31及阻擋絕緣膜33各自例如包含氧化矽(SiO2 )。絕緣膜32例如包含氮化矽(SiN)。
於記憶體柱MP內之半導體層30上，設置柱狀之接點CV。於圖示之區域，顯示有對應於2根記憶體柱MP中之1根記憶體柱MP之接點CV。於該區域中，對於未連接接點CV之記憶體柱MP，於未圖示之區域連接接點CV。
1個導電體層26、即1條位元線BL與接點CV之上表面接觸。如前述般，於1個導電體層26(1條位元線BL)，於由狹縫SLT分隔之各個空間中，分別連接1個接點CV。即，於各個導電體層26電性連接相鄰之兩條狹縫SLT間之1根記憶體柱MP。以下，將設置有導電體層26(位元線BL)之配線層稱為配線層M0，將設置於較配線層M0更為上層之1個配線層稱為配線層M1。
狹縫SLT例如形成為沿著XZ平面擴展之板狀，將絕緣體層22、導電體層23～25、絕緣體層27分斷。狹縫SLT之上端包含於最上層之導電體層25與導電體層26之間。狹縫SLT之下端與P型阱區域20內之N型半導體區域21接觸。具體來說，狹縫SLT內之接點LI形成為沿著XZ平面擴展之板狀。接點LI之底部與N型半導體區域21電性連接。狹縫SLT內之間隔件SP覆蓋接點LI之側面。接點LI與導電體層23～25、絕緣體層27各自之間由間隔件SP予以隔離。
圖6係沿著圖5之VI-VI線之剖視圖，表示實施形態之半導體記憶裝置1中之記憶體柱MP之剖面構造之一例。更具體來說，圖6表示與半導體基板(P型阱區域20)之表面平行且包含導電體層24之層中之記憶體柱MP之剖面構造之一例。如圖6所示，於包含導電體層24之層中，半導體層30例如設置於記憶體柱MP之中央部。隧道絕緣膜31包圍半導體層30之側面。絕緣膜32包圍隧道絕緣膜31之側面。阻擋絕緣膜33包圍絕緣膜32之側面。導電體層24包圍阻擋絕緣膜33之側面。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層23交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層24交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層30作為記憶胞電晶體MT0～MT7及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣膜32作為記憶胞電晶體MT之電荷蓄積層發揮功能。 (引出區域HA中之記憶胞陣列10之構造)
圖7係實施形態之半導體記憶裝置1之引出區域HA中之記憶胞陣列10之詳細之平面佈局之一例，抽取對應於1個串單元SU之區域而進行表示。又，於圖7中亦示出了引出區域HA附近之胞區域CA之一部分。如圖7所示，於引出區域HA中，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD分別於端部具有未與上層之配線層(導電體層)重疊之部分(階台部分)。該未與上層配線層重疊之部分之形狀為如階梯(step)、階地(terrace)或緣石(rimstone)般之形狀。又，於引出區域HA，記憶胞陣列10還包含複數個接點CC。
具體來說，選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間・・・字元線WL6與字元線WL7之間、及字元線WL7與選擇閘極線SGD之間分別具有階差。又，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自之端部配置於相鄰之兩條狹縫SLT間。引出區域HA內之狹縫SLT之構造與胞區域CA內相同。
複數個接點CC分別配置於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自之階台部分。即，複數個接點CC分別電性連接於字元線WL0～WL7及選擇閘極線SGD及SGS。而且，字元線WL0～WL7及選擇閘極線SGD及SGS分別經由對應之接點CC而電性連接於列解碼器模組15。
圖8係沿著圖7之VIII-VIII線之剖視圖，表示實施形態之半導體記憶裝置1具備之記憶胞陣列10之引出區域HA中之剖面構造之一例。如圖8所示，於引出區域HA中，分別對應於字元線WL及選擇閘極線SGD及SGS之複數個導電體層之端部設置成階梯狀。又，於引出區域HA，記憶胞陣列10還包含複數個導電體層40。
具體來說，於對應於選擇閘極線SGS之複數個導電體層23、分別對應於字元線WL0～WL7之複數個導電體層24、及對應於選擇閘極線SGD之複數個導電體層25之各自之階台部分上分別設置1根接點CC。於各接點CC上設置1個導電體層40，該接點CC及導電體層40間電性連接。導電體層40例如包含於與導電體層26相同之層(配線層M0)。
再者，引出區域HA中之記憶胞陣列10之構成並不限定於以上所說明之構成。例如，所積層之字元線WL及選擇閘極線SGD及SGS之端部亦可於Y方向形成階差。引出區域HA中之積層之字元線WL及選擇閘極線SGD及SGS之端部亦可為任意之行數之階梯狀。形成之階梯構造亦可於選擇閘極線SGS、字元線WL、及選擇閘極線SGD之間不同。導電體層40亦可設置於與導電體層26不同之層。 (分流區域SA中之記憶胞陣列10之構造)
圖9係實施形態之半導體記憶裝置1之分流區域SA中之記憶胞陣列10之詳細之平面佈局之一例，抽取對應於1個串單元SU之區域之一部分而進行表示。又，於圖9中，亦示出了分流區域SA附近之胞區域CA之一部分。如圖9所示，於分流區域SA，記憶胞陣列10還包含分流線SH、複數個接點V0、及複數個記憶體柱MP。
分流線SH於Y方向延伸設置，分流線SH之線寬較位元線BL之線寬更粗。又，分流線SH與複數個狹縫SLT交叉。於各狹縫SLT內之接點LI與分流線SH之間例如設置2根接點V0。而且，各狹縫SLT內之接點LI與分流線SH之間經由2根接點V0而電性連接。
複數個記憶體柱MP與胞區域CA內同樣地，例如於相鄰之2個狹縫SLT間之區域配置成4行錯位狀。而且，於配置於分流區域SA之記憶體柱MP例如未連接接點CV。並不限定於此，記憶體柱MP只要至少不經由記憶體柱MP上之接點而連接於設置於上層之分流線SH即可。
圖10係沿著圖9之X-X線之剖視圖，表示實施形態之半導體記憶裝置1具備之記憶胞陣列10之分流區域SA中之剖面構造之一例。如圖10所示，分流區域SA中之記憶胞陣列10相對於例如使用圖5所說明之胞區域CA中之記憶胞陣列10之構造，具有省略導電體層26及接點CV且追加了導電體層50及51、及接點V0及V1之構造。
導電體層50及51分別例如形成為於Y方向延伸之線狀。導電體層50及51分別包含於配線層M0及M1。又，導電體層50及51分別例如包含銅(Cu)。導電體層50及51之線寬亦可不同。
接點V0設置於導電體層50與接點LI之間，將該導電體層50及接點LI間連接。接點V1設置於導電體層50及51間，將該導電體層50及51間連接。例如，接點V1配置於接點V0之上方。
於實施形態之半導體記憶裝置1中，例如，導電體層50對應於分流線SH。並不限定於此，導電體層50及51之組亦可稱為分流線SH。於圖10中，例示了接點V1配置於接點V0之上方之情形，但接點V0及V1於俯視下亦可不重疊。接點V1之根數不依存於接點V0之根數，可為任意之根數。
又，於實施形態之半導體記憶裝置1中，若對最下層之導電體層23施加電壓，則於P型阱區域20及N型半導體區域21之表面附近，形成接點LI與記憶體柱MP內之半導體層30之間之電流路徑。由此，半導體記憶裝置1可於位元線BL及分流線SH間流通經由記憶體柱MP之電流。即，分流線SH作為連接於NAND串NS之源極線SL之一部分發揮功能。
圖11係實施形態之半導體記憶裝置1具備之記憶胞陣列10中之分流線SH之平面佈局之一例，表示分流線SH相對於圖3所示之記憶胞陣列10之平面佈局之配置。於本例中，假定於各分流區域SA分別配置一條分流線SH。如圖11所示，於實施形態之半導體記憶裝置1中，由分流區域SA分隔之胞區域CA之寬度於記憶胞陣列10之端部側、及記憶胞陣列10之中間部不同。
具體來說，於實施形態之半導體記憶裝置1中，於設置於端部側之分流線SH與記憶胞陣列10之端部之間配置有胞區域CA1。換句話說，於設置於端部側之分流線SH與記憶胞陣列10之端部之間配置有複數個記憶體柱MP。
而且，於實施形態之半導體記憶裝置1中，未於位於記憶胞陣列10之端部之接點LI之一部分連接分流線SH。換句話說，於較配置有胞區域CA及分流區域SA之區域更靠外側，未於接點LI連接例如柱狀之接點及分流線SH。
又，於實施形態之半導體記憶裝置1中，配置於端部側之分流線SH與和該分流線SH相鄰之胞區域CA1之端部之間隔為相鄰之兩條分流線SH間之間隔之約一半。換句話說，配置於X方向之一側之端部側之分流線SH與和該分流線SH相鄰之胞區域CA1之X方向之一側之端部之間隔為相鄰之兩條分流線SH間之間隔之約一半。同樣地，配置於X方向之另一側之端部側之分流線SH與和該分流線SH相鄰之胞區域CA1之X方向之另一側之端部之間隔為相鄰之兩條分流線SH間之間隔之約一半。
進而，換句話說，胞區域CA1與引出區域HA之交界與和該胞區域CA1鄰接之分流線SH之X方向上之中心線之間之X方向上之間隔L1，為相鄰之兩條分流線SH之中心線間之X方向上之間隔L2之約一半。遠離引出區域HA之胞區域CA1之端部與和該胞區域CA1鄰接之分流線SH之X方向上之中心線之間之X方向上之間隔L1，為相鄰之兩條分流線SH之中心線間之X方向上之間隔L2之約一半。間隔L1只要至少較間隔L2短即可，優選L1＝L2×1/2。
再者，分流區域SA中之記憶胞陣列10之構成並不限定於以上所說明之構成。例如，設置於分流線SH與各狹縫SLT內之接點LI之間之接點V0之個數並不限定於2根，亦可為任意之根數。於各分流線SH與各狹縫SLT內之接點LI之間只要設置有至少1根接點V0即可。當於各分流區域SA設置有複數條分流線SH之情形時，分流線SH之線寬亦可不固定。 [1-2]實施形態之效果
根據以上所說明之實施形態之半導體記憶裝置1，可提高半導體記憶裝置1記憶之資料之可靠性。以下，使用比較例對實施形態之半導體記憶裝置1之詳細之效果進行說明。
於三維積層有記憶胞電晶體MT之半導體記憶裝置中，例如，於包含P型阱區域20之半導體基板上設置包含選擇閘極線SGS、字元線WL、選擇閘極線SGD之積層配線。而且，記憶體柱MP貫通積層配線而設置，且連接於包含N型半導體區域21之P型阱區域20。於半導體記憶裝置中，例如，若對最下層之選擇閘極線SGS施加電壓，則形成記憶體柱MP內之半導體層30(通道)與連接於N型半導體區域21上之接點LI之導電體層50(分流線SH)之間之電流路徑。
於半導體記憶裝置之讀出動作中，流經各胞區域CA所包含之複數個記憶體柱MP之電流經由附近之接點LI而流入至分流線SH、即源極線SL。於讀出動作中，源極線SL之電壓可根據流入至源極線SL之電流之總量而變動。例如，流入至源極線SL之電流之總量於讀出動作中可根據充電之位元線BL之條數、或記憶體柱MP及接點LI之配置而變動。又，若於讀出動作中源極線SL之電壓變化，則看起來記憶胞電晶體MT之閾值電壓根據源極線SL之電壓而變化。
於半導體記憶裝置之寫入動作中，執行驗證讀出。驗證讀出係確認記憶胞電晶體MT之閾值電壓係否達到所期望之電壓之讀出動作。又，於寫入動作中，半導體記憶裝置藉由根據寫入動作之進展而變更於驗證讀出時充電之位元線BL之條數，可抑制消耗電力。於執行這樣之寫入動作之情形時，於讀出動作及驗證動作間，流入至源極線SL之電流之總量可能會產生差異。
圖12表示實施形態之比較例之半導體記憶裝置具備之記憶胞陣列10中之分流線SH之平面佈局之一例。圖12所示之區域對應於與圖11同樣之區域，使用相同之符號進行說明。如圖12所示，於實施形態之比較例之半導體記憶裝置1中，於X方向上之兩端之兩條分流線SH間配置有胞區域CA1及CA2。
即，於實施形態之比較例中，配置於端部側之胞區域CA1由分流區域SA夾隔。而且，實施形態之比較例中之胞區域CA1之X方向上之寬度與胞區域CA2之X方向上之寬度大致相等。換句話說，於實施形態之比較例中，胞區域CA由分流區域SA分隔，於記憶胞陣列10之端部側、及記憶胞陣列10之中間部為相等之寬度。
例如，於實施形態之比較例中，主要流經相鄰之1個胞區域CA1內之記憶體柱MP之電流流入至設置於分別配置於X方向上之兩端之分流區域SA之分流線SH。另一方面，主要流經相鄰之2個胞區域CA內之記憶體柱MP之電流流入至設置於配置於兩端的分流區域SA之間之各分流區域之分流線SH。又，考慮於兩條分流線SH所夾隔之胞區域CA中，流經該胞區域CA內之記憶體柱MP之電流總量之一半向一分流線SH流入。又，考慮流經該胞區域CA內之記憶體柱MP之電流總量之另一半向另一分流線SH流入。即，於實施形態之比較例中，流入至兩端之分流線SH之電流之總量較其它分流線SH更少。
因此，於實施形態之比較例中，於假定接點LI與分流線SH之間之配線電阻相等之情形時，認為相較於對應於兩端之分流線SH之源極線SL，對應於其它分流線SH之源極線SL之讀出動作及驗證動作間之電壓之變化量大。若於讀出動作及驗證動作間源極線SL之電壓之變化量於每個區域不均，則於記憶胞陣列10整體中，記憶胞電晶體MT之閾值電壓之不均變大，閾值電壓之分佈擴散。其結果，有讀出動作中產生誤讀出，半導體記憶裝置1記憶之資料之可靠性降低之擔憂。
相對於此，於實施形態之半導體記憶裝置1中，兩端之分流區域SA配置於胞區域CA1及CA2間，省略記憶胞陣列10之端部側之分流區域SA。而且，於實施形態之半導體記憶裝置1中，配置於複數個胞區域CA中之兩端之胞區域CA1之寬度例如設計為其它胞區域CA2之寬度之約一半。
例如，於實施形態之半導體記憶裝置1中，主要流經相鄰之2個胞區域CA1及CA2內之記憶體柱MP之電流流入至設置於兩端之分流區域SA之分流線SH。而且，於實施形態中之讀出動作及驗證讀出之各動作中，流入至配置於兩端之分流線SH之電流之總量與流入至胞區域CA2所夾隔之分流線SH之電流總量之差相對於比較例變小。
其結果，實施形態之半導體記憶裝置1可抑制讀出動作及驗證讀出中之源極線SL之電壓變化量於每個區域之不均，從而可使記憶胞電晶體MT之閾值電壓之分佈寬度變窄。因此，實施形態之半導體記憶裝置1可抑制誤讀出，從而可提高所記憶之資料之可靠性。 [1-3]實施形態之變化例
以上所說明之實施形態之半導體記憶裝置1中之效果亦可藉由變更分流線SH或接點V0之配置等而實現。以下，對實施形態之第1變化例、及實施形態之第2變化例分別依次進行說明。 (實施形態之第1變化例)
圖13表示實施形態之第1變化例之半導體記憶裝置1具備之記憶胞陣列10中之分流線SH之平面佈局之一例。於本例中，假定2個胞區域CA1間包含2個胞區域CA2。如圖13所示，於實施形態之第1變化例之半導體記憶裝置1中，與實施形態之比較例同樣地，胞區域CA由分流區域SA分隔，於記憶胞陣列10之端部側、及記憶胞陣列10之中間部為大致相等之寬度。
另一方面，於實施形態之第1變化例之半導體記憶裝置1中，相對於配置於記憶胞陣列10之端部側之分流線SH之接點V0之個數，與相對於配置於記憶胞陣列10之中間部之分流線SH之接點V0之個數不同。
具體來說，於配置於記憶胞陣列10之端部側之分流線SH與各狹縫SLT內之接點LI之間例如設置1根接點V0。而且，於配置於記憶胞陣列10之中間部之分流線SH與各狹縫SLT內之接點LI之間，例如設置2根接點V0。
而且，於實施形態之第1變化例之半導體記憶裝置1中，配置於記憶胞陣列10之端部側之分流線SH與各狹縫SLT內之接點LI之間之接觸電阻R1，為配置於記憶胞陣列10之中間部之分流線SH與各狹縫SLT內之接點LI之間之接觸電阻R2之約2倍。接觸電阻R1只要至少較接觸電阻R2大即可，優選R1＝R2×2。
因此，於實施形態之第1變化例之半導體記憶裝置1中，就經由複數個接點V0而流入至分流線SH之電流之總量而言，配置於兩端側之分流線SH之各者與由2個胞區域CA夾隔之分流線SH之差相對於比較例變小。
其結果，實施形態之第1變化例之半導體記憶裝置1與實施形態同樣地，可使寫入後之記憶胞電晶體MT之閾值分佈之寬度變窄。因此，實施形態之第1變化例之半導體記憶裝置1可與實施形態同樣地抑制誤讀出，從而可提高所記憶之資料之可靠性。
再者，於實施形態之第1變化例之半導體記憶裝置1中，只要對應於配置於記憶胞陣列10之端部側之分流線SH的接點C0之根數，少於對應於配置於記憶胞陣列10之中間部之分流線SH之接點C0之根數即可。又，與實施形態之第1變化例同樣之效果亦可藉由以下方式實現，即，取代根據區域而變更接點C0之根數，而根據區域變更接點C0之形狀(XY平面中之橫截面積)，從而變更接點C0之電阻值。 (實施形態之第2變化例)
圖14表示實施形態之第2變化例之半導體記憶裝置1所具備之記憶胞陣列10中之分流線SH之平面佈局之一例。於本例中，假定2個胞區域CA1間包含3個胞區域CA2。如圖14所示，於實施形態之第1變化例之半導體記憶裝置1中，與實施形態之比較例同樣地，胞區域CA由分流區域SA分隔，胞區域CA1之寬度較胞區域CA2之寬度更大。
具體來說，隔著胞區域CA1相鄰之兩條分流線SH間之間隔，較隔著胞區域CA2相鄰之兩條分流線SH間之間隔更大。換句話說，隔著胞區域CA1相鄰之兩條分流線SH之中心線間之X方向上之間隔L3，較相鄰之兩條分流線SH之中心間之X方向上之間隔L2更長。
又，於實施形態之第2變化例之半導體記憶裝置1中，配置於記憶胞陣列10之端部側之分流線SH與各狹縫SLT內之接點LI之間之接觸電阻，為配置於記憶胞陣列10之中間部之分流線SH與各狹縫SLT內之接點LI之間之接觸電阻同等以下。
具體來說，於實施形態之第2變化例之半導體記憶裝置1中，長度L2及L3、及分流線SH及接點LI間之接觸電阻，對於配置於兩端側之各分流線SH、及夾在2個胞區域CA之間之分流線SH，皆將流入分流線SH之電流之總量設為大致均一。
其結果，實施形態之第2變化例之半導體記憶裝置1與實施形態同樣地，可使寫入後之記憶胞電晶體MT之閾值分佈之寬度變窄。因此，實施形態之第1變化例之半導體記憶裝置1可與實施形態同樣地抑制誤讀出，從而可提高記憶之資料之可靠性。 [2]其它變化例等
實施形態之半導體記憶裝置包含半導體層、第1接點、第2接點、複數個第1導電體層、複數個柱、複數條分流線、及複數個第3接點。半導體層包含胞區域。第1接點沿著與半導體層之表面平行之第1方向延伸，且設置於半導體層上。第2接點沿著第1方向延伸且設置於半導體層上，且於與第1方向交叉之第2方向上與第1接點分離配置。複數個第1導電體層於半導體層之上方且第1接點及第2接點間，彼此分離而積層。複數個柱各自貫通複數個第1導電體層，且設置於胞區域內之半導體層上。柱與第1導電體層之交叉部分作為記憶胞發揮功能。複數條分流線各自沿著第2方向延伸，且於胞區域內並排設置於第1方向。複數條分流線與第1接點及第2接點電性連接。複數個第3接點分別設置於分流線與第1接點之間、及分流線與第2接點之間。配置於第1方向之端部側之分流線、與胞區域之第1方向上之端部之間之第1方向上之第1間隔，較相鄰之兩條分流線間之第1方向上之第2間隔更窄。由此，可提高半導體記憶裝置記憶之資料之可靠性。
於上述實施形態中，胞區域CA之交界部分例如以連接有接點CV之記憶體柱MP為基準使用。並不限定於此，亦可將位元線BL於記憶體柱MP之上方藉由之區域作為胞區域CA。胞區域CA之交界部分只要至少將記憶體柱MP之配置作為基準之一使用即可。又，於上述實施形態中，以分流線之X方向上之中心線為基準而使用相鄰之分流線SH之間隔，但相鄰之分流線SH之間隔亦能以其它部分為基準使用。
於上述實施形態中，作為記憶胞陣列10之平面佈局，對胞區域與分流區域獨立地設置之情形進行了例示，但並不限定於此。例如，於實施形態中，亦可讓半導體基板(P型阱區域20)包含胞區域，於該胞區域內設置複數個分流區域SA。於此情形時，胞區域由複數個分流區域SA分隔，由分流區域SA分隔之區域對應於實施形態中之胞區域CA1或CA2。又，於實施形態之比較例、第1變化例、及第2變化例中，配置於X方向之端部側之分流線SH(分流區域SA)與胞區域之X方向上之端部亦可重疊。
於上述實施形態中，對記憶體柱MP及導電體層26間、接點LI及導電體層50間、導電體層50及51間分別經由1根柱狀之接點而連接之情形進行了例示，但並不限定於此。亦可於接點CV、V0及V1分別使用於Z方向連結之2根以上之接點。又，當於X方向連結複數個接點之情形時，亦可將不同之導電體層插入至相鄰之接點間。同樣地，亦可於接點CC及導電體層40間插入其它接點或導電體層。
於上述實施形態中，對相鄰之兩條狹縫SLT間之構造體對應於1個串單元SU之情形進行了例示，但並不限定於此。例如，亦可於相鄰之兩條狹縫SLT間設置將選擇閘極線SGD分斷之狹縫。於此情形時，串單元SU於相鄰之兩條狹縫SLT間形成複數個串單元SU。相鄰之狹縫SLT間之串單元SU之個數基於將選擇閘極線SGD分斷之狹縫之條數而變化。
於上述實施形態中，記憶體柱MP亦可為複數個柱於Z方向連結有2根以上之構造。又，記憶體柱MP亦可為將對應於選擇閘極線SGD之柱、及對應於字元線WL之柱連結而成之構造。與各記憶體柱MP重疊之位元線BL之條數亦可為任意之條數。
於上述實施形態中用於說明之附圖中，例示了接點CC、CV、V0及V1於Z方向上具有相同直徑之情形，但並不限定於此。例如，記憶體柱MP或接點CC、CV、V0及V1可具有楔形形狀或倒楔形形狀，亦可具有中間部分膨出之形狀。同樣，狹縫SLT可具有楔形形狀或倒楔形形狀，亦可具有中間部分膨出之形狀。又，於上述實施形態中，對記憶體柱MP及接點CC、CV、V0及V1各自之剖面構造為圓形之情形進行了例示，但它們之剖面構造可為橢圓形，亦可為任意之形狀。
於本說明書中，「連接」表示電性連接，並不排除例如中間存於其它元件之情形。「電性連接」只要能夠與電性連接者同樣地動作，則亦可介隔絕緣體。「柱狀」表示設置於在半導體記憶裝置1之製造步驟中形成之孔內之構造體。「外徑」表示與半導體基板之表面平行之剖面中之構成要素之直徑。又，「外徑」表示例如構成要素之形成中使用之孔內之部件中之最外周之部件之直徑。例如，於對接點C4之外徑與支持柱HR之外徑進行比較之情形時，對相同剖面中所包含之各構成要素之外徑進行比較。「兩端」例如於某一構成要素中，表示配置於X方向之一側之端部者與配置於X方向之另一側之端部者之組。
已對本發明之若干實施形態進行了說明，但該些實施形態係作為例子提出者，並非意圖限定發明之範圍。該些新穎之實施形態能以其它各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該些實施形態或它們之變化包含於發明之範圍或主旨中，並且包含於權利要求書所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2019-104765號(申請日：2019年6月4日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置2:記憶體控制器10:記憶胞陣列11:指令暫存器12:位址暫存器13:定序器14:驅動器模組15:列解碼器模組16:感測放大器模組20: P型阱區域21:N型半導體區域22:絕緣體層23～26, 40, 50, 51:導電體層27、28:絕緣體層30:半導體層31:隧道絕緣膜32:絕緣膜33:阻擋絕緣膜40:導電體層50:導電體層51:導電體層ADD:位址信息BAd:區塊位址BL:位元線BL0:位元線BL1:位元線BLm:位元線BLK:區塊BLK0:區塊BLK1:區塊BLKn:區塊CA:胞區域CA1:胞區域CA2:胞區域CAd:行位址CC, CV, V0, V1, LI:接點CU:胞單元CMD:指令DAT:寫入資料HA:引出區域L1:間隔L2:間隔L3:間隔M0:配線層M1:配線層MT:記憶胞電晶體MT0:記憶胞電晶體MT1:記憶胞電晶體MT2:記憶胞電晶體MT3:記憶胞電晶體MT4:記憶胞電晶體MT5:記憶胞電晶體MT6:記憶胞電晶體MT7:記憶胞電晶體MP:記憶體柱NS: NAND串PAd:頁位址SA:分流區域SP:間隔件SL:源極線SLT:狹縫SLT:狹縫ST1, ST2:選擇電晶體SU:串單元SU0:串單元SU1:串單元SU2:串單元SU3:串單元SGD:選擇閘極線SGD0:選擇閘極線SGD1:選擇閘極線SGD2:選擇閘極線SGD3:選擇閘極線SGS:選擇閘極線SH:分流線V0:接點V1:接點V-V:線VI-VI:線VIII-VIII:線WL:字元線WL0:字元線WL1:字元線WL2:字元線WL3:字元線WL4:字元線WL5:字元線WL6:字元線WL7:字元線X:方向X-X:線Y:方向Z:方向
圖1係表示實施形態之半導體記憶裝置之構成例之框圖。  圖2係表示實施形態之半導體記憶裝置具備之記憶胞陣列之電路構成之一例之電路圖。  圖3係表示實施形態之半導體記憶裝置具備之記憶胞陣列之平面佈局之一例之俯視圖。  圖4係表示實施形態之半導體記憶裝置具備之記憶胞陣列之胞區域中之詳細之平面佈局之一例之俯視圖。  圖5係表示實施形態之半導體記憶裝置具備之記憶胞陣列之胞區域中之剖面構造之一例之沿著圖4之V-V線之剖視圖。  圖6係表示實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之沿著圖5之VI-VI線之剖視圖。  圖7係表示實施形態之半導體記憶裝置具備之記憶胞陣列之引出區域中之詳細之平面佈局之一例之俯視圖。  圖8係表示實施形態之半導體記憶裝置具備之記憶胞陣列之引出區域中之剖面構造之一例之沿著圖7之VIII-VIII線之剖視圖。  圖9係表示實施形態之半導體記憶裝置具備之記憶胞陣列之分流區域中之詳細之平面佈局之一例之俯視圖。  圖10係表示實施形態之半導體記憶裝置具備之記憶胞陣列之分流區域中之剖面構造之一例之沿著圖9之X-X線之剖視圖。  圖11係表示實施形態之半導體記憶裝置具備之記憶胞陣列中之分流線之平面佈局之一例之俯視圖。  圖12係表示實施形態之比較例之半導體記憶裝置具備之記憶胞陣列中之分流線之平面佈局之一例之俯視圖。  圖13係表示實施形態之第1變化例之半導體記憶裝置具備之記憶胞陣列中之分流線之平面佈局之一例之俯視圖。  圖14係表示實施形態之第2變化例之半導體記憶裝置具備之記憶胞陣列中之分流線之平面佈局之一例之俯視圖。
10:記憶胞陣列
CA1:胞區域
CA2:胞區域
HA:引出區域
L1:間隔
L2:間隔
SA:分流區域
SH:分流線
SLT:狹縫
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
X:方向
Y:方向
Z:方向

Claims (10)

  1. 一種半導體記憶裝置，其具備：  半導體層，其包含胞區域；  第1接點，其沿著與上述半導體層之表面平行之第1方向延伸，且設置於上述半導體層上；  第2接點，其沿著上述第1方向延伸且設置於上述半導體層上，於與上述第1方向交叉之第2方向上與上述第1接點分離配置；  複數個第1導電體層，其等於上述半導體層之上方且上述第1接點及上述第2接點間，相互分離而積層；  複數個柱，其等各自貫通上述複數個第1導電體層且設置於上述胞區域內之上述半導體層上，且與上述第1導電體層之交叉部分作為記憶胞發揮功能；  複數條分流線，其等各自沿著上述第2方向延伸，且於上述胞區域內並排設置於上述第1方向，且與上述第1接點及上述第2接點電性連接；及  複數個第3接點，其等分別設置於上述分流線與上述第1接點之間、及上述分流線與上述第2接點之間；且  配置於上述第1方向上之端部側之分流線、與上述胞區域之上述第1方向上之端部之間之上述第1方向上之第1間隔，較相鄰之兩條分流線間之上述第1方向上之第2間隔更窄。
  2. 如請求項1之半導體記憶裝置，其中  上述第1間隔為上述第2間隔之約一半。
  3. 如請求項1之半導體記憶裝置，其中  於較上述胞區域更靠外側，不對上述第1接點及上述第2接點各自連接第3接點。
  4. 一種半導體記憶裝置，其具備：  半導體層，其包含胞區域；  第1接點，其沿著與上述半導體層之表面平行之第1方向延伸，且設置於上述半導體層上；  第2接點，其沿著上述第1方向延伸且設置於上述半導體層上，於與上述第1方向交叉之第2方向上與上述第1接點分離配置；  複數個第1導電體層，其等於上述半導體層之上方且上述第1接點及上述第2接點間，相互分離而積層；  複數個柱，其等各自貫通上述複數個第1導電體層且設置於上述胞區域內之上述半導體層上，且與上述第1導電體層之交叉部分作為記憶胞發揮功能；  複數條分流線，其等各自沿著上述第2方向延伸，且於上述胞區域內並排設置於上述第1方向，與上述第1接點及上述第2接點電性連接；及  複數個第3接點，其等分別設置於上述分流線與上述第1接點之間、及上述分流線與上述第2接點之間；且  設置於配置於上述第1方向上之端部側之分流線與上述第1接點之間的第3接點之根數，較配置於兩條分流線之間之分流線與上述第1接點之間的第3接點之根數更少。
  5. 如請求項4之半導體記憶裝置，其中  配置於上述第1方向之端部側之上述分流線與上述第1接點之間之電阻值，為配置於兩條分流線之間之上述分流線與上述第1接點之間之電阻值之約2倍。
  6. 如請求項4之半導體記憶裝置，其中  相鄰之兩條分流線間之上述第1方向上之間隔大致相等，配置於上述第1方向之端部側之上述分流線、與上述胞區域之上述第1方向上之端部重疊配置。
  7. 一種半導體記憶裝置，其具備：  半導體層，其包含胞區域；  第1接點，其沿著與上述半導體層之表面平行之第1方向延伸，且設置於上述半導體層上；  第2接點，其沿著上述第1方向延伸且設置於上述半導體層上，於與上述第1方向交叉之第2方向上與上述第1接點分離配置；  複數個第1導電體層，其等於上述半導體層之上方且上述第1接點及上述第2接點間，相互分離而積層；  複數個柱，其等各自貫通上述複數個第1導電體層且設置於上述胞區域內之上述半導體層上，且與上述第1導電體層之交叉部分作為記憶胞發揮功能；  複數條分流線，其等各自沿著上述第2方向延伸，且於上述胞區域內並排設置於上述第1方向，與上述第1接點及上述第2接點電性連接；及  複數個第3接點，其等分別設置於上述分流線與上述第1接點之間、及上述分流線與上述第2接點之間；且  於上述第1方向上之端部側，相鄰之兩條分流線間之第1間隔，較除上述第1方向上之兩端側之分流線以外的相鄰之兩條分流線間之上述第1方向上之第2間隔更寬。
  8. 如請求項7之半導體記憶裝置，其中  配置於上述第1方向之端部側之分流線與上述第1接點之間之電阻值，為配置於兩條分流線之間之上述分流線與上述第1接點之間之電阻值以下。
  9. 如請求項7之半導體記憶裝置，其中  相鄰之兩條分流線間之上述第1方向上之間隔大致相等，配置於上述第1方向之端部側之上述分流線、與上述胞區域之上述第1方向上之端部重疊配置。
  10. 如請求項1至9中任一項之半導體記憶裝置，其更具備：  柱狀之第4接點，其設置於上述柱上；及  位元線，其沿著上述第2方向延伸，且設置於與上述分流線相同之配線層，經由上述第4接點而與上述柱電性連接。
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