CN112670292A - 非易失性存储器件 - Google Patents

非易失性存储器件 Download PDF

Info

Publication number
CN112670292A
CN112670292A CN202010755054.4A CN202010755054A CN112670292A CN 112670292 A CN112670292 A CN 112670292A CN 202010755054 A CN202010755054 A CN 202010755054A CN 112670292 A CN112670292 A CN 112670292A
Authority
CN
China
Prior art keywords
conductive layer
layer
conductive
insulating layer
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010755054.4A
Other languages
English (en)
Inventor
尹敬和
金灿镐
姜东求
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112670292A publication Critical patent/CN112670292A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种非易失性存储器件，包括：包括第一有源区的外围电路和包括外围电路上的第二有源区的存储块。存储块包括：包括成对的第一绝缘层和第一导电层的竖直结构、竖直结构上的第二绝缘层、第二绝缘层上彼此间隔开的第二导电层和第三导电层以及第一竖直沟道和第二竖直沟道。第二导电层和第三导电层与穿透竖直结构、第二有源区和第二绝缘层在第二导电层与第三导电层之间暴露的区域的第一贯通过孔连接。

Description

非易失性存储器件
相关申请的交叉引用
本申请要求于2019年10月16日向韩国知识产权局提交的韩国专利申请No.10-2019-0128221的优先权，其公开内容通过全文引用一并于此。
技术领域
本公开涉及一种半导体存储器，更具体地涉及一种非易失性存储器件。
背景技术
非易失性存储器件可以具有三维结构。三维结构的非易失性存储器件具有其中成对的绝缘层和导电层相堆叠的结构。导电层可以包括单元晶体管和连接到单元晶体管的导线。通常，随着导电层的导电率增加，可以提高非易失性存储器件的性能。
由于各种工艺问题，非易失性存储器件的一些导电层可能包括导电率比其余导电层低的材料。然而，这种导电率较低的材料往往会降低性能。因此，有利的是提供一种新的器件或方法，防止在采用包括导电率比其余导电层低的材料的一些导电层时降低性能。
发明内容
一个方面是提供一种非易失性存储器件，防止在采用包括导电率比其余导电层低的材料的一些导电层时降低性能。
根据示例性实施例的一个方面，提供了一种非易失性存储器件，包括：外围电路，包括第一有源区和形成在第一有源区上的多个元件；以及存储块，包括：外围电路上的第二有源区；包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于第一方向的第二方向上堆叠在第二有源区上的第一绝缘层和第一导电层；竖直结构上的第二绝缘层；第二绝缘层上的第二导电层和第三导电层，第二导电层和第三导电层沿第一方向彼此间隔开，以暴露第二绝缘层的区域；在第二方向上穿透第二导电层、第二绝缘层和竖直结构的多个第一竖直沟道；以及在第二方向上穿透第三导电层、第二绝缘层和竖直结构的多个第二竖直沟道，其中第二导电层和第三导电层与穿透第二有源区、竖直结构和第二绝缘层在第二导电层与第三导电层之间暴露的区域的第一贯通过孔连接。
根据示例性实施例的另一方面，提供了一种非易失性存储器件，包括：外围电路，包括第一有源区和形成在第一有源区上的至少三个传输晶体管；以及存储块，包括：外围电路上的第二有源区；包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于第一方向的第二方向上堆叠在第二有源区上的第一绝缘层和第一导电层；竖直结构上的第二绝缘层；第二绝缘层上的第二导电层和第三导电层，第二导电层和第三导电层在第一方向上彼此间隔开，以暴露它们之间的区域；在第二方向上穿透第二导电层、第二绝缘层和竖直结构的多个第一竖直沟道；以及在第二方向上穿透第三导电层、第二绝缘层和竖直结构的多个第二竖直沟道，其中至少三个传输晶体管通过穿透第二有源区的至少三个贯通过孔向第二导电层和第三导电层提供公共电压。
根据示例性实施例的又一方面，提供了一种非易失性存储器件，包括：外围电路，包括第一有源区和形成在第一有源区上的多个元件；以及存储块，包括：外围电路上的第二有源区；包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于第一方向的第二方向上堆叠在第二有源区上的第一绝缘层和第一导电层；竖直结构上的第二绝缘层；第二绝缘层上的第二导电层和第三导电层，第二导电层和第三导电层在第一方向上彼此间隔开，以暴露第二导电层与第三导电层之间的区域；第二绝缘层上的第四导电层和第五导电层，第四导电层和第五导电层在第一方向上彼此间隔开以暴露第四导电层与第五导电层之间的区域，并且在垂直于第一方向和第二方向的第三方向上与第二导电层和第三导电层并排；第二绝缘层上的第六导电层和第七导电层，第六导电层和第七导电层在第一方向上彼此间隔开以暴露第六导电层与第七导电层之间的区域，并且在第三方向上与第四导电层和第五导电层并排；在第二方向上穿透竖直结构的多个竖直沟道，其中第二导电层和第三导电层与穿透第二有源区、竖直结构和第二绝缘层在第二导电层与第三导电层之间暴露的区域的第一贯通过孔连接；其中第四导电层和第五导电层与穿透第二有源区、竖直结构和第二绝缘层在第四导电层与第五导电层之间暴露的区域的第二贯通过孔连接；以及其中第六导电层和第七导电层与穿透第二有源区、竖直结构和第二绝缘层在第六导电层与第七导电层之间暴露的区域的第三贯通过孔连接。
根据示例性实施例的又一方面，提供了一种非易失性存储器件，包括：外围电路，包括第一有源区和形成在第一有源区上的传输晶体管；以及存储块，包括：外围电路上的第二有源区；包括交替地堆叠在第二有源区上的多个第一绝缘层和多个第一导电层的竖直结构，多个第一导电层包括钨；竖直结构上的第二绝缘层；第二导电层，包括多晶硅并且被分隔为彼此间隔开的第一部分导电层和第二部分导电层，以暴露第二绝缘层在第一部分导电层与第二部分导电层之间的区域；穿透第二导电层、第二绝缘层和竖直结构的多个竖直沟道；以及其中传输晶体管通过穿透第二有源区、竖直结构以及第一部分导电层与第二部分导电层之间暴露的区域的贯通过孔连接到第一部分导电层和第二部分导电层，并且被配置为向第一部分导电层和第二部分导电层提供公共电压。
根据示例性实施例的又一方面，提供了一种非易失性存储器件，包括：其上形成有传输晶体管的外围电路；以及存储块，包括：包括交替地堆叠在外围电路上的多个第一绝缘层和多个第一导电层的竖直结构，多个第一导电层包括钨，其中存储块由多个字线切口限定，多个第一导电层中的最上导电层被分隔为彼此间隔开的第一部分导电层和第二部分导电层，以暴露多个第一绝缘层中的第一绝缘层的区域，最上导电层包括多晶硅，并且第一部分导电层和第二部分导电层各自包括由串选择线切口划分的多个部分。
附图说明
通过参考附图详细描述其示例性实施例，上述和其他方面将变得清楚，附图中：
图1是示出根据示例性实施例的非易失性存储器件的平面视图；
图2是沿图1的I-I’线截取的图1的非易失性存储器件的横截面视图；
图3示出了根据示例性实施例的根据非易失性存储器件的另一示例的平面视图；
图4示出了根据示例性实施例的根据非易失性存储器件的另一示例的平面视图；
图5是沿图4的II-II’线截取的图4的非易失性存储器件的横截面视图；
图6是沿图4的III-III’线截取的图4的非易失性存储器件的横截面视图；
图7示出了存储块的横截面视图的另一示例；
图8是根据示例性实施例的非易失性存储器件的另一示例的平面视图；
图9是沿图8的IV-IV’线截取的图8的非易失性存储器件的横截面视图；
图10示出了根据示例性实施例的示例性贯通过孔的形状；
图11示出了对应于图1的虚线框的电路图的示例；以及
图12是示出根据示例性实施例的非易失性存储器件的框图。
具体实施方式
在下文中，将详细且清楚地描述各种示例性实施例，以使本领域普通技术人员可以容易地实现本公开的发明构思。
图1是示出根据示例性实施例的非易失性存储器件的平面视图。图2是沿图1的I-I’线截取的该非易失性存储器件的横截面视图。
参考图1和图2，非易失性存储器件可以包括外围电路100和外围电路100上的存储块200。例如，非易失性存储器件可以包括单元覆外围(cell over peri；COP)结构。
外围电路100可以包括第一有源区110和第一有源区110上的多个元件120、130和140。第一有源区110可以形成在半导体衬底上。元件120、130和140可以包括第一传输晶体管120、第二传输晶体管130和第三传输晶体管140。
第一传输晶体管120可以包括栅极121、绝缘层122、第一结123和第二结124。第二传输晶体管130可以包括栅极131、绝缘层132、第一结133和第二结134。第三传输晶体管140可以包括栅极141、绝缘层142、第一结143和第二结144。
第一传输晶体管120的第一结123可以连接到第一外围电路过孔181。第一外围电路过孔181可以连接到导线(未示出)。第一传输晶体管120的第二结124可以连接到第一贯通过孔311。例如，第一贯通过孔311可以是贯通孔过孔(THV)。
第二传输晶体管130的第一结133可以连接到第二外围电路过孔182。第二外围电路过孔182可以连接到导线(未示出)。第二传输晶体管130的第二结134可以连接到第二贯通过孔312。例如，第二贯通过孔312可以是贯通孔过孔(THV)。
第三传输晶体管140的第一结143可以连接到第三外围电路过孔183。第三外围电路过孔183可以连接到导线(未示出)。第三传输晶体管140的第二结144可以连接到第三贯通过孔313。例如，第三贯通过孔313可以是贯通孔过孔(THV)。
第一传输晶体管120的栅极121、第二传输晶体管130的栅极131和第三传输晶体管140的栅极141可以连接到公共导线。第一外围电路过孔181、第二外围电路过孔182和第三外围电路过孔183可以连接到公共导线。
也即，第一传输晶体管120、第二传输晶体管130和第三传输晶体管140可以响应于公共控制信号，将公共导线的公共电压分别传送到第一贯通过孔311、第二贯通过孔312和第三贯通过孔313。
在图1和图2所示的示例性实施例中，外围电路100的元件中仅有与第一贯通过孔311、第二贯通过孔312和第三贯通过孔313连接的元件在图2中示出。然而，这仅是示例，并且在一些示例性实施例中，可以向外围电路100添加图2中未示出的元件。
根据存储块200的元件的不同特征，可以在第一方向上划分第一区R1、第二区R2、第三区R3、第四区R4、第五区R5、第六区R6和第七区R7。为了便于描述，图1和图2所示的存储块200被划分为第一区R1至第七区R7。然而，这仅是示例，并且在其它示例性实施例中，可以提供不同数量和布局的区域。因此，图1至图2所示的第一区R1至第七区R7不限制本发明构思的技术思想和独特特征。
存储块200可以包括第二有源区210和第二有源区210上的竖直结构。竖直结构可以包括如图2所示顺序地堆叠在第二有源区210上的多个层对，包括第一绝缘层211和第一导电层221的层对、第二绝缘层212和第二导电层222的层对、第三绝缘层213和第三导电层223的层对、第四绝缘层214和第四导电层224的层对以及第五绝缘层215和第五导电层225的层对。
竖直结构可以沿第一方向延伸。在示例性实施例中，竖直结构还可以沿第二方向延伸。将竖直结构与另一竖直结构或另一元件分隔开的第一字线切口11可以被布置在竖直结构在第二方向上的一侧上，如图1所示。将竖直结构与另一竖直结构或另一元件分隔开的第二字线切口12可以被布置在竖直结构在第二方向上的另一侧上，如图1所示。
第六绝缘层216和第六导电层226的层对可以设置在竖直结构上。第六导电层226可以包括在第一方向上彼此间隔开从而沿第一方向彼此面对的第一部分导电层226a和第二部分导电层226b。换言之，第一部分导电层226a和第二部分导电层226b可以在第一方向上彼此相邻但彼此分隔。第一部分导电层226a和第二部分导电层226b可以沿第一方向彼此间隔开，使得暴露第六绝缘层216属于第四区R4的部分。换言之，第六绝缘层216的暴露部分不被第六导电层226覆盖，如最佳参见图2。第四区R4可以是例如串选择线阶梯。
第一部分导电层226a可以由第一串选择线切口13和第二串选择线切口14划分为三个(或三个或更多)导电层，第一串选择线切口13和第二串选择线切口14沿第一方向以波形延展，如图1所示。第二部分导电层226b可以由第三串选择线切口15和第四串选择线切口16划分为三个(或三个或更多)导电层，第三串选择线切口15和第四串选择线切口16沿第一方向以波形延展。也即，第一部分导电层226a或第二部分导电层226b的三个导电层中的每两个导电层之间在第二方向上的边界可以具有沿第一方向延展的波形。
也即，根据一种观点，第六导电层226可以包括六个部分，这六个部分对应于由第一串选择线切口13至第四串选择线切口16和串选择线阶梯分隔成的六个导电层。备选地，在一些示例性实施例中，第六导电层226可以包括仅由串选择线阶梯分隔成的第一部分导电层226a和第二部分导电层226b。备选地，在一些示例性实施例中，第六导电层226可以仅包括由第一串选择线切口13至第四串选择线切口16分隔成的三个导电层(或导电线)，其中这三个导电层(或导电线)在第一方向上电连接，并且在第一方向上延伸(换言之，在这种示例性实施例中，可以省略串选择线阶梯)。
在第三区R3和第五区R5中，多个竖直沟道230可以在第三方向上穿透第六导电层226、第六绝缘层216和竖直结构。竖直沟道230可包括第一竖直沟道231、第二竖直沟道232、第三竖直沟道233、第四竖直沟道234、第五竖直沟道235、第六竖直沟道236、第七竖直沟道237、第八竖直沟道238和第九竖直沟道239。竖直沟道可以与第一导电层221至第六导电层226一起形成在第三方向上堆叠的单元晶体管(参见图11)。
在示例性实施例中，可以在第一导电层221至第六导电层226与竖直沟道230之间形成包括氧化硅层、氮化硅层和氧化硅层的信息存储层。第一导电层221至第六导电层226可以各自是沿第一方向延伸并且连接单元晶体管的导线(参见图11)。
在示例性实施例中，串选择线切口13、14、15或16可以具有波形，使得距与之最接近的竖直沟道230的距离(即，由第一方向和第二方向限定的平面上的距离)保持在阈值距离或更大。换言之，分别与串选择线切口13、14、15或16相邻的竖直沟道230与相应的串选择线切口13、14、15或16相距阈值距离或更大。在保持阈值距离或更大的距离的情况下，可以在制造非易失性存储器件时防止缺陷(例如，串选择线切口13、14、15或16与竖直沟道230的短路)。
在第二区R2和第六区R6中，多个层对中的每个层对的长度(即，在第一方向上的长度)可以在第三方向上减小，以沿第三方向形成阶梯形状，如图2所示。例如，第一绝缘层211和第一导电层221的层对至第六绝缘层216和第六导电层226的层对的长度可以沿第三方向以阶梯形减小。第二区R2和第六区R6可以是字线阶梯。
第一贯通过孔311可以在第一区R1中穿透第二有源区210并且可以在第三方向上延伸。第一贯通过孔311可以通过第一上导电层271与第一存储单元过孔241连接。例如，第一贯通过孔311可以与第一部分导电层226a中包括的导电层中在第二方向上首先出现的导电层上的第一存储单元过孔241连接，如最佳参见图2。第二贯通过孔312可以在第七区R7中穿透第二有源区210并且可以在第三方向上延伸。第二贯通过孔312可以通过第二上导电层272与第二存储单元过孔242连接。例如，第二贯通过孔312可以与第二部分导电层226b中包括的导电层中在第二方向上首先出现的导电层上的第二存储单元过孔242连接，如最佳参见图2。
第三贯通过孔313可以在第四区R4中穿透第六绝缘层216、竖直结构和第二有源区210并且可以在第三方向上延伸。第三贯通过孔313可以通过第三上导电层273与第三存储单元过孔243和第四存储单元过孔244连接。例如，第三贯通过孔313可以与第一部分导电层226a中包括的导电层中在第二方向上首先出现的导电层上的第三存储单元过孔243连接，并且第三贯通过孔313可以与第二部分导电层226b中包括的导电层中在第二方向上首先出现的导电层上的第四存储单元过孔244连接，如最佳参见图1。
第四贯通过孔314可以在第一区R1中穿透第二有源区210并且可以在第三方向上延伸。第四贯通过孔314可以通过第四上导电层274与第五导电层225上的第五存储单元过孔245连接。第五贯通过孔315可以在第七区R7中穿透第二有源区210并且可以在第三方向上延伸。第五贯通过孔315可以通过第五上导电层275与第五导电层225上的第六存储单元过孔246连接。
第六贯通过孔316可以在第一区R1中穿透第二有源区210，并且可以通过第六上导电层276与第四导电层224上的第七存储单元过孔247连接。第七贯通过孔317可以在第七区R7中穿透第二有源区210，并且可以通过第七上导电层277与第四导电层224上的第八存储单元过孔248连接。
第八贯通过孔318可以在第一区R1中穿透第二有源区210，并且可以通过第八上导电层278与第三导电层223上的第九存储单元过孔249连接。第九贯通过孔319可以在第七区R7中穿透第二有源区210，并且可以通过第九上导电层279与第三导电层223上的第十存储单元过孔250连接。
第十贯通过孔320可以在第一区R1中穿透第二有源区210并且可以在第三方向上延伸。第十贯通过孔320可以通过第十上导电层280与第十一存储单元过孔251连接。例如，第十贯通过孔320可以与第一部分导电层226a中包括的导电层中在第二方向上第二出现的导电层上的第十一存储单元过孔251连接。第十一贯通过孔321可以在第七区R7中穿透第二有源区210并且可以在第三方向上延伸。第十一贯通过孔321可以通过第十一上导电层281与第十二存储单元过孔252连接。例如，第十一贯通过孔321可以与第二部分导电层226b中包括的导电层中在第二方向上第二出现的导电层上的第十二存储单元过孔252连接。
第十二贯通过孔322可以在第四区R4中穿透第六绝缘层216、竖直结构和第二有源区210并且可以在第三方向上延伸。第十二贯通过孔322可以通过第十二上导电层282与第十三存储单元过孔253和第十四存储单元过孔254连接。例如，第十二贯通过孔322可以与第一部分导电层226a中包括的导电层中在第二方向上第二出现的导电层上的第十三存储单元过孔253连接，并且第十二贯通过孔322可以与第二部分导电层226b中包括的导电层中在第二方向上第二出现的导电层上的第十四存储单元过孔254连接，如最佳参见图1。
第十三贯通过孔323可以在第一区R1中穿透第二有源区210，并且可以通过第十三上导电层283与第二导电层222上的第十五存储单元过孔255连接。第十四贯通过孔324可以在第七区R7中穿透第二有源区210，并且可以通过第十四上导电层284与第二导电层222上的第十六存储单元过孔256连接。
第十五贯通过孔325可以在第一区R1中穿透第二有源区210，并且可以通过第十五上导电层285与第一导电层221上的第十七存储单元过孔257连接。第十六贯通过孔326可以在第七区R7中穿透第二有源区210，并且可以通过第十六上导电层286与第一导电层221上的第十八存储单元过孔258连接。
第十七贯通过孔327可以在第一区R1中穿透第二有源区210并且可以在第三方向上延伸。第十七贯通过孔327可以通过第十七上导电层287与第十九存储单元过孔259连接。例如，第十七贯通过孔327可以与第一部分导电层226a中包括的导电层中在第二方向上第三出现的导电层上的第十九存储单元过孔259连接。第十八贯通过孔328可以在第七区R7中穿透第二有源区210并且可以在第三方向上延伸。第十八贯通过孔328可以通过第十八上导电层288与第二十存储单元过孔260连接。例如，第十八贯通过孔328可以与第二部分导电层226b中包括的导电层中在第二方向上第三出现的导电层上的第二十存储单元过孔260连接，如最佳参见图1。
第十九贯通过孔329可以在第四区R4中穿透第六绝缘层216、竖直结构和第二有源区210并且可以在第三方向上延伸。第十九贯通过孔329可以通过第十九上导电层289与第二十一存储单元过孔261和第二十二存储单元过孔262连接。例如，第十九贯通过孔329可以与第一部分导电层226a中包括的导电层中在第二方向上第三出现的导电层上的第二十一存储单元过孔261连接，并且第十九贯通过孔329可以与第二部分导电层226b中包括的导电层中在第二方向上第三出现的导电层上的第二十二存储单元过孔262连接，如最佳参见图1。
多个第一绝缘材料201可以设置在第一导电层221至第五导电层225之间，使得第三贯通过孔313、第十二贯通过孔322和第十九贯通过孔329在第四区R4中穿透该多个第一绝缘材料201，如最佳参见图2。第一绝缘材料201可以与第一绝缘层211至第六绝缘层216的绝缘材料相同或不同。
在第三区R3和第五区R5中，多条导电线340可以设置在第六导电层226上方。为了防止图1至图2变得不必要地复杂，在图1和图2中仅以示例的方式示出了两条导电线，即第一导电线341和第二导电线342。例如，第一导电线341和第二导电线342可以对应于第二方向上的一列竖直沟道230。将理解，其它导电线340(未示出)将对应于第二方向上的其它列竖直沟道230。
在第二方向上的这一列竖直沟道230中，一条导电线(例如，第一导电线341)可以通过导电线过孔351连接到奇数号的竖直沟道。在第二方向上的这一列竖直沟道230中，另一条导电线(例如，第二导电线342)可以通过导电线过孔(未示出)连接到偶数号的竖直沟道。
沿第二方向延伸的两列竖直沟道可以被分类为一个竖直沟道组。竖直沟道可以沿第二方向交替地布置，每两列属于一个竖直沟道组。如图1所示，一个竖直沟道组中可以包括12(或更多)个竖直沟道。
由于加工问题，可以通过经由第一字线切口11和第二字线切口12注入诸如钨之类的金属材料来制造第一导电层221至第五导电层225。然而，在通过注入金属材料制造第六导电层226的情况下，可以通过经由第一串选择线切口13和第二串选择线切口14注入金属材料来制造第一串选择线切口13与第二串选择线切口14之间的导电层。
同样，可以通过经由第三串选择线切口15和第四串选择线切口16注入金属材料来制造第三串选择线切口15与第四串选择线切口16之间的导电层。
换言之，由于如上所述第六导电层226被第一串选择线切口13至第四串选择线切口16分隔成不同的部分，因此用于第六导电层226的金属材料可以经由第一串选择线切口13至第四串选择线切口16注入。
第一串选择线切口13至第四串选择线切口16可以具有小于第一字线切口11和第二字线切口12的宽度(即，第一方向上的宽度)。换言之，第一字线切口11和第二字线切口12具有从第一区R1到第七区R7(含)的宽度，而第一串选择线切口13和第二串选择线切口14具有与第三区R3对应的宽度，第三串选择线切口15和第四串选择线切口16具有与第五区R5对应的宽度。因而，金属材料可能无法经由第一串选择线切口13至第四串选择线切口16正常地注入。因此，可能无法正常地形成第一串选择线切口13至第四串选择线切口16之间的导电层。
为了解决这个问题，第六导电层226可以通过使用诸如多晶硅之类的可堆叠或可生长材料来制造。然而，多晶硅的导电率可能比诸如钨之类的金属材料低得多。因此，存储块200的性能可能降低。
为了防止第六导电层226的性能降低，根据各种示例性实施例的非易失性存储器件可以通过第四区R4的串选择线阶梯将第六导电层226划分为第一部分导电层226a和第二部分导电层226b。因为第六导电层226的长度由于被划分成第一部分导电层226a和第二部分导电层226b而减小，所以其电阻减小。
此外，在一些示例性实施例中，另外可以通过穿透第四区R4的竖直结构的串选择线阶梯的贯通过孔313、322和329向第六导电层226施加电压，串选择线阶梯垂直于第一串选择线切口13至第四串选择线切口16。换言之，第一串选择线切口13至第四串选择线切口16在第一方向和第二方向的平面中，而串选择线阶梯在第三方向上延伸。由于这种配置，可以向第六导电层226(即，向第一部分导电层226a和第二部分导电层226b的部分)施加比施加到其它导电层211至215的电压强的电压，从而补偿由于将多晶硅用于第六导电层226使第六导电层226的电阻增加而导致的性能降低。
在图1中，作为示例示出了第一贯通过孔311至第十九贯通过孔329的详细位置。然而，示例性实施例不限于图1所示的位置。例如，可以沿第二方向调节或替换第一贯通过孔311至第十九贯通过孔329的位置。
此外，两个或更多个贯通过孔可以通过第四区R4的串选择线阶梯(例如，通过相应的上导电层和相应的存储单元过孔)，与由串选择线切口13、14、15或16和第四区R4的串选择线阶梯分隔而成并且属于第六导电层226的导电层之一电连接。
参考图1和图2描述了沿第二方向设置两个串选择线切口。然而，能够沿第二方向布置在第六导电层226中的串选择线切口的数量还可以增加。换言之，串选择线切口的数量可以大于或小于图1至图2所示的数量，以便产生第六导电层226的更多或更少部分。
图3示出了根据示例性实施例的根据非易失性存储器件的另一示例的平面视图。图3的实施例与参考图1和图2描述的示例性实施例相同，除了第一串选择线切口17至第四串选择线切口20和竖直虚设沟道300之外。因此，为了简洁和避免冗余，将省略重复的描述。此外，省略将会使图3变得不必要地复杂的元件。
参考图3，第一串选择线切口17、第二串选择线切口18、第三串选择线切口19和第四串选择线切口20可以在第一方向上以直线形延伸。
包括在第二方向上延伸的两列竖直沟道的竖直沟道组可以包括14(或更多)个竖直沟道。属于每个组的竖直沟道中的至少一个竖直沟道可以是与第一串选择线切口17或第三串选择线切口19重叠的竖直虚设沟道。属于每个组的竖直沟道中的至少另一个竖直沟道可以是与第二串选择线切口18或第四串选择线切口20重叠的竖直虚设沟道。
在如图3所示的其中竖直沟道被布置成使得竖直虚设沟道与串选择线切口17、18、19或20的位置重叠的配置中，串选择线切口17、18、19或20与最接近串选择线切口17、18、19或20的竖直沟道(竖直虚设沟道除外)之间的距离保持大于或等于阈值距离。因此，串选择线切口17、18、19或20可以不具有波形。
图4示出了根据示例性实施例的根据非易失性存储器件的另一示例的平面视图。图5是沿图4的II-II’线截取的该非易失性存储器件的横截面视图。图6是沿图4的III-III’线截取的该非易失性存储器件的横截面视图。图4、图5和图6的非易失性存储器件与图1和图2的非易失性存储器件相同，除了第四区R4中与串选择线阶梯对应的部分之外。因此，为了一致性和避免冗余，将省略重复的描述。
参考图4、图5和图6，第六绝缘层216和第五导电层225各自可以在第四区R4的串选择线阶梯处被划分为沿第一方向彼此面对。第五导电层225可以被划分为第一部分导电层225a和第二部分导电层225b。换言之，类似于上述第一部分导电层226a和第二部分导电层226b，第一部分导电层225a和第二部分导电层225b可以在第一方向上彼此相邻但彼此间隔开。
在第四区R4的串选择线阶梯处，除了针对第六导电层226的第三贯通过孔313、第十二贯通过孔322和第十九贯通过孔329之外，还可以设置针对第五导电层225的第二十贯通过孔330。第二十贯通过孔330可以通过第二十上导电层290与第一部分导电层225a上的第二十三存储单元过孔263连接，并且通过第二十上导电层290与第二部分导电层225b上的第二十四存储单元过孔264连接。可以在第二十贯通过孔330与第一导电层221至第四导电层224之间设置多个第二绝缘材料202。
外围电路100可以包括向第四贯通过孔314提供电压的第四传输晶体管150、向第五贯通过孔315提供电压的第五传输晶体管160和向第二十贯通过孔330提供电压的第六传输晶体管170。
第四传输晶体管150可以包括栅极151、绝缘层152、第一结153和第二结154。第五传输晶体管160可以包括栅极161、绝缘层162、第一结163和第二结164。第六传输晶体管170可以包括栅极171、绝缘层172、第一结173和第二结174。
第四传输晶体管150的第一结153可以连接到第四外围电路过孔184。第四外围电路过孔184可以连接到导线(未示出)。第四传输晶体管150的第二结154可以连接到第四贯通过孔314。
第五传输晶体管160的第一结163可以连接到第五外围电路过孔185。第五外围电路过孔185可以连接到导线(未示出)。第五传输晶体管160的第二结164可以连接到第五贯通过孔315。
第六传输晶体管170的第一结173可以连接到第六外围电路过孔186。第六外围电路过孔186可以连接到导线(未示出)。第六传输晶体管170的第二结174可以连接到第二十贯通过孔330。
第四传输晶体管150的栅极151、第五传输晶体管160的栅极161和第六传输晶体管170的栅极171可以连接到公共导线。第四外围电路过孔184、第五外围电路过孔185和第六外围电路过孔186可以连接到公共导线。
也即，第四传输晶体管150、第五传输晶体管160和第六传输晶体管170可以响应于公共控制信号，将公共导线的公共电压分别传送到第四贯通过孔314、第五贯通过孔315和第二十贯通过孔330。
因为第五导电层225没有被串选择线切口13、14、15或16划分，所以在第四区R4的串选择线阶梯处设置一个贯通过孔，从而可以向第五导电层225施加比施加到第一导电层221至第四导电层224的电压强的电压。然而，在第四区R4的串选择线阶梯处，可以为第五导电层225设置两个或更多个贯通过孔，因此，第一部分导电层225a和第二部分导电层225b可以电连接(例如，通过相应的上导电层和相应的存储单元过孔)。图4至图6示出了第五导电层225在第一方向上间隔开。然而，这仅是示例，并且可以将图4至图6的概念延伸到其它导电层221至224。换言之，在一些示例性实施例中，导电层221至224中的一个或多个附加导电层可以在第一方向上间隔开并且类似于导电层225配置。
图7示出了根据示例性实施例的存储块200的横截面视图的另一示例。图7的横截面视图与图2的存储块200的横截面视图相同，除了第三贯通过孔313之外。因此，使用相同的附图标记，并且为了简洁和避免冗余，将省略重复的描述。
参考图7，竖直结构可以布置在第一字线阶梯WLS1与第二字线阶梯WLS2之间。一对绝缘层和导电层可以形成阶梯的一层。竖直结构可以包括第一层F1、第二层F2、第三层F3、第四层F4和第五层F5。用于实现串选择线阶梯SSLS的第六层F6可以置于竖直结构上。
串选择线阶梯SSLS的第三贯通过孔313可以通过围绕第三贯通过孔313的绝缘层IL与第一层F1至第五层F5的导电层电绝缘。在一些示例性实施例中，绝缘层IL可以仅围绕第三贯通过孔313直到沿第三方向在第五层F5与第三上导电层273之间的特定点。
在一些示例性实施例中，如参考图4、图5和图6所述，两个或更多个导电层可以沿第一方向彼此间隔开从而彼此面对，因此，可以扩展串选择线阶梯SSLS。注意，在图7所示的示例性实施例中，仅示出了第六层的导电层在第一方向上间隔开。
图8是根据示例性实施例的非易失性存储器件的另一示例的平面视图。图9是沿图8的IV-IV’线截取的该非易失性存储器件的横截面视图。图8和图9的存储块与图1和图2的存储块200相同，除了设置第一串选择线阶梯SSLS1和第二串选择线阶梯SSLS2以及与串选择线阶梯SSLS1和SSLS2对应的贯通过孔313和331之外。因此，使用相同的附图标记，并且为了简洁和避免冗余，将省略重复的描述。
参考图8和图9，第六层F6的导电层(例如，第六导电层226)可以由第一串选择线阶梯SSLS 1和第二串选择线阶梯SSLS2划分为第一部分导电层226a、第二部分导电层226b和第三部分导电层226c。即，第六层F6的导电层可以由第一串选择线阶梯SSLS 1和第二串选择线阶梯SSLS2以及串选择线切口13、14、15、16、21和22划分为9个导电层。
类似于在图1和图2的第四区R4中，可以在第一串选择线阶梯SSLS1处设置第三贯通过孔313、第十二贯通过孔322和第十九贯通过孔329。第三贯通过孔313、第十二贯通过孔322和第十九贯通过孔329各自可以通过相应的上导电层和相应的存储单元过孔，连接到属于第一部分导电层226a的导电层(即，由串选择线切口13和14划分的导电层)中的相应导电层以及属于第二部分导电层226b的导电层(即，由串选择线切口15和16划分的导电层)中的相应导电层，如图8所示。
第三贯通过孔313、第十二贯通过孔322和第十九贯通过孔329各自可以穿透竖直结构和第二有源区210，并且可以电连接到外围电路100的相应传输晶体管(例如，140)，如图9所示。
可以在第二串选择线阶梯SSLS2处设置第二十一贯通过孔331、第二十二贯通过孔332和第二十三贯通过孔333。第二十一贯通过孔331、第二十二贯通过孔332和第二十三贯通过孔333各自可以通过相应的上导电层和相应的存储单元过孔，连接到属于第二部分导电层326b的导电层(即，由串选择线切口15和16划分的导电层)中的相应导电层和属于第三部分导电层326c的导电层(即，由串选择线切口21和22划分的导电层)中的相应导电层，如图8所示。
第二十一贯通过孔331、第二十二贯通过孔332和第二十三贯通过孔333各自可以穿透竖直结构和第二有源区210，并且可以电连接到外围电路100的相应传输晶体管(例如，180)，如图9所示。图8至图9示出了两个串选择线阶梯SSLS1和SSLS2。然而，这仅是示例，并且可以将图8至图9的概念延伸到沿第一方向的附加串选择线阶梯。换言之，在一些示例性实施例中，可以设置两个或更多个串选择线阶梯，并且可以被类似于图8至图9中的串选择线阶梯SSLS1和SSLS2配置。
如参考图8和图9所述，可以沿第一方向设置两个或更多个串选择线阶梯。当设置两个或更多个串选择线阶梯时，可以通过相应的传输晶体管向由串选择线阶梯和串选择线切口划分的每个导电层提供电压。
第六层F6的导电层可以由串选择线切口13、14、15、16、21和22划分为多个导电层，并且所划分的导电层可以通过上导电层和存储单元过孔电连接以形成沿第一方向延伸的导电线。如参考图1和图2所述，当设置一个串选择线阶梯时，从三个传输晶体管向第六层F6的导电层的划分导电线提供电压。
如参考图8和图9所述，当设置两个串选择线阶梯时，从四个传输晶体管向第六层F6的导电层的划分导电线提供电压。即，当设置“k”个串选择线阶梯(k为正整数)时，从(k+2)个传输晶体管向划分导电线提供电压。
在一些示例性实施例中，穿透竖直结构的竖直沟道的总数可以是“n”。当沿第二方向设置“i”个串选择线切口并且沿第一方向设置“j”个串选择线阶梯时，属于由串选择线切口和串选择线阶梯划分的每个划分导电层的竖直沟道的数量“m”可以通过下面的公式1来计算。
[公式1]
Figure BDA0002610896670000181
如参考图4、图5和图6所述，可以在特定层(例如，图4至图6中的第五导电层225)处不设置(多个)串选择线切口，而可以设置(多个)串选择线阶梯。在这种配置中，在相应层处属于由(多个)串选择线阶梯划分的每个划分导电层的竖直沟道的数量可以是“n/(j+1)”。
因为竖直结构被形成为阶梯形，所以由(多个)串选择线阶梯划分的每个划分导电层在第一方向上的长度可以是未由(多个)串选择线阶梯划分的每个导电层在第一方向上的长度的“1/(j+1)”。
图10示出了根据示例性实施例的贯通过孔400的形状。参考图1、图2和图10，归因于工艺的独特特征，由于贯通过孔400在第三方向上延伸，因此贯通过孔(例如，410或420)的横截面面积(即，由第一方向和第二方向限定的平面的横截面面积)在第三方向上增大，如图10所示。此外，因为能够一次形成的孔的深度受限制，所以贯通过孔400可以包括两个或更多个层410和420。两个或更多个层410和420各自的横截面面积可以在第三方向上增大。
在一些示例性实施例中，贯通过孔400的形状可以相同地应用于在第三方向上延伸的其它结构，例如，外围电路过孔、竖直沟道和存储单元过孔中的至少一个。
在一些示例性实施例中，在92层的竖直结构中，竖直沟道的最上部的横截面面积可以比其最下部的横截面面积大25％。相反，在92层的竖直结构中，最下导电层(例如，221)在第一方向上的长度可以比最上导电层(例如，251)在第一方向上的长度大7％。
随着竖直沟道的横截面面积增大，相应层处的导电层的横截面面积(例如，由第二方向和第三方向限定的平面的横截面面积)减小。横截面面积的减小导致导电层的导电率减小。电阻随着竖直结构的高度增加而增加(即，由于竖直沟道的横截面面积增加而导致的电阻增加)的程度可以大于电阻随着竖直结构的高度增加而减小(即，由于导电层在第一方向上的长度减小而导致的电阻减小)的程度。
为了补偿电阻的增加并且改善非易失性存储器件的性能，如参考图4、图5和图6所述，可以提供这样一种结构，其中通过将串选择线阶梯扩展到竖直结构的上层而减小电阻。
图11示出了对应于图1的虚线框DB的电路图的示例。参考图1、图2和图11，多个单元串CS11、CS12、CS21、CS22、CS31和CS32可以布置在第二有源区210上。该多个单元串CS11、CS12、CS21、CS22、CS31和CS32可以共同连接到形成在第二有源区210上(或中)的公共源极线CSL。
单元串CS11、CS21和CS31可以连接到第一位线BL1，单元串CS12、CS22和CS32可以连接到第二位线BL2。例如，第一位线BL1可以对应于第一导电线341和第二导电线342中的一个(例如，第一导电线341)，第二位线BL2可以对应于第一导电线341和第二导电线342中的另一个(例如，第二导电线342)。
单元串CS11、CS21和CS31可以对应于沿第二方向奇数号的竖直沟道234、236和238。单元串CS12、CS22和CS32可以对应于沿第二方向偶数号的竖直沟道235、237和239。
竖直沟道234至239可以沿第二方向布置成线。然而，为了防止图11变得不必要地复杂，单元串CS11、CS12、CS21、CS22、CS31和CS32在图11中被示出为多行和多列。在一些示例性实施例中，位线BL1和BL2延伸的方向可以是列方向，串选择线SSL1、SSL2和SSL3延伸的方向可以是行方向。即，竖直沟道234至239在图11中被示出为三行乘两列的矩阵。
每行的单元串可以共同连接到接地选择线GSL，并且可以连接到第一串选择线SSL1至第三串选择线SSL3中的相应串选择线。每列的单元串可以连接到第一位线BL1和第二位线BL2中的相应位线。
每个单元串可以包括连接到接地选择线GSL的至少一个接地选择晶体管GST、分别连接到多条字线WL1至WL4的多个存储单元晶体管MC1至MC4以及连接到相应串选择线SSL1、SSL2或SSL3的串选择晶体管SST1、SST2或SST3。
接地选择晶体管GST可以对应于竖直沟道234至239与第一导电层221相邻的部分。接地选择线GSL可以对应于第一导电层221。同样，第一存储单元晶体管MC1至第四存储单元晶体管MC4和字线WL1至WL4可以分别对应于竖直沟道234至239以及第二导电层222至第五导电层225。
第一串选择线SSL1可以对应于属于第六导电层226的导电层(即，由第一串选择线切口13至第四串选择线切口16和串选择线阶梯划分的导电层)中由第二串选择线切口14和第四串选择线切口16划分的导电层(即，沿第二方向第三位的导电层)。
第二串选择线SSL2可以对应于属于第六导电层226的导电层(即，由第一串选择线切口13至第四串选择线切口16和串选择线阶梯划分的导电层)中由第一串选择线切口13至第四串选择线切口16划分的导电层(即，沿第二方向第二位的导电层)。
第三串选择线SSL3可以对应于属于第六导电层226的导电层(即，由第一串选择线切口13至第四串选择线切口16和串选择线阶梯划分的导电层)中由第一串选择线切口13和第三串选择线切口15划分的导电层(即，沿第二方向第一位的导电层)。
参考图1至图11描述的示例中一个单元串中包括的单元晶体管的数量是“6”。然而，一个单元串中包括的单元晶体管的数量不受限制。随着竖直结构的层数增加，一个单元串中包括的单元晶体管的数量可以增加。
此外，属于一个单元串的单元晶体管中要用作接地选择晶体管、存储单元晶体管或串选择晶体管的单元晶体管的数量可以是可变的。属于一个单元串的单元晶体管的一部分可以用作不存储数据的虚设存储单元晶体管。
图12是示出根据示例性实施例的非易失性存储器件500的框图。参考图12，非易失性存储器件500包括存储单元阵列510、传输电路单元520、块解码器530、行解码器540、页缓冲器550、数据输入和输出电路560、缓冲器570及控制逻辑580。
存储单元阵列510包括多个存储块511和512。每个存储块511和512包括存储单元。例如，每个存储块511和512可以包括参考图1至图11描述的存储块200。存储块200可以沿第二方向重复设置，并且可以对应于多个存储块511和512。
如参考图1、图2、图11和图12所述，每个存储块(例如，511)可以连接到接地选择线GSL、第一字线WL1至第四字线WL4以及第一串选择线SSL1至第三串选择线SSL3。每个存储块511和512可以通过多条位线BL连接到页缓冲器550。
在图1和图2的结构示例中，位线BL可以包括第一位线BL1至第十六位线BL16。多个存储块511和512可以共同连接到多条位线BL。例如，第一导电线341和第二导电线342可以在第二方向上延伸，并且可以共同连接到多个存储块511和512。
在示例性实施例中，多个存储块511和512中的每个存储块可以对应于擦除操作单位。可以同时擦除属于每个存储块511和512的存储单元。作为另一示例，多个存储块511和512中的每个存储块可以被划分为多个子块。多个子块中的每个子块可以对应于擦除操作单位。
传输电路单元520可以包括分别与多个存储块511和512对应的多个传输电路521和522。在示例性实施例中，示出了与一个存储块511对应的一个传输电路521的结构。
接地选择线GSL和第一字线WL1至第四字线WL4可以分别对应于第一导电层221至第五导电层225。接地选择线GSL和第一字线WL1至第四字线WL4各自可以通过在位于其相对两侧上的字线阶梯处的两个贯通过孔连接到两个传输晶体管。即，传输电路521可以包括针对接地选择线GSL和第一字线WL1至第四字线WL4中每一个的两个传输晶体管。
第一串选择线SSL1至第三串选择线SSL3可以对应于第六导电层226。第一串选择线SSL1至第三串选择线SSL3各自可以通过在位于其相对两侧上的字线阶梯处以及在位于其中部的串选择线阶梯处的三个贯通过孔连接到三个传输晶体管。即，传输电路521可以包括针对第一串选择线SSL1至第三串选择线SSL3中每一个的三个传输晶体管。
块解码器530连接到块字线BLKWL和BLKWLs。块解码器530可以在控制逻辑580的控制下操作。块解码器530可以解码从缓冲器570接收的块地址BA。块解码器530可以激活块字线BLKWL和BLKWLs中由块地址BA指示的块字线(例如，BLKWL)，并且可以导通连接到块字线BLKWL的传输电路521的传输晶体管。
当传输电路521的传输晶体管被导通时，连接到传输电路521的存储块511的接地选择线GSL、第一字线WL1至第四字线WL4以及第一串选择线SSL1至第三串选择线SSL3可以连接到行解码器540。
行解码器540通过传输电路521、接地选择线GSL、第一字线WL1至第四字线WL4以及第一串选择线SSL1至第三串选择线SSL3连接到存储块511。行解码器540在控制逻辑580的控制下操作。
行解码器540可以解码从缓冲器570接收的行地址RA，并且可以根据所解码的行地址控制要施加到接地选择线GSL、第一字线WL1至第四字线WL4以及第一串选择线SSL1至第三串选择线SSL3的电压。
页缓冲器550通过第一位线BL1至第十六位线BL16连接到存储单元阵列510。页缓冲器550通过数据线DL与数据输入和输出电路560连接。页缓冲器550在控制逻辑580的控制下操作。
在写操作中，页缓冲器550可以将要写入的数据写入到存储单元晶体管中。页缓冲器550可以基于所存储的数据将电压施加到第一位线BL1至第十六位线BL16。在读操作中或者在写操作或擦除操作中执行的验证读取操作中，页缓冲器550可以感测第一位线BL1至第十六位线BL16的电压，并且可以存储感测的结果。
数据输入和输出电路560通过多条数据线DL与页缓冲器550连接。数据输入和输出电路560可以从缓冲器570接收列地址CA。数据输入和输出电路560可以根据列地址CA将由页缓冲器550读取的数据输出到缓冲器570。数据输入和输出电路560可以基于列地址CA将从缓冲器570接收的数据传送到页缓冲器550。
缓冲器570可以通过第一通道CH1从外部设备接收命令CMD和地址ADDR，并且可以与外部设备交换数据“DATA”。缓冲器570可以在控制逻辑580的控制下操作。缓冲器570可以将命令CMD传送到控制逻辑580。缓冲器570可以将地址ADDR的块地址BA传送到块解码器530，并且可以将地址ADDR的列地址CA传送到数据输入和输出电路560。缓冲器570可以与数据输入和输出电路560交换数据“DATA”。
控制逻辑580可以通过第二通道CH2与外部设备交换控制信号CTRL。控制逻辑580可以允许缓冲器570路由命令CMD、地址ADDR和数据“DATA”。控制逻辑580可以解码从缓冲器570接收的命令CMD，并且可以根据所解码的命令控制非易失性存储器件500。
控制逻辑580可以包括电压发生器581。电压发生器581可以产生要施加到接地选择线GSL、第一字线WL1至第四字线WL4以及第一串选择线SSL1至第三串选择线SSL3的各种电压。控制逻辑580可以将由电压发生器581产生的各种电压传送到行解码器540。
根据各种示例性实施例，通过两个划分导电层之间的贯通过孔向这两个划分导电层施加电压。例如，块解码器530在控制逻辑580(具体地，电压发生器581)的控制下可以使传输电路521的传输晶体管导通以通过贯通过孔(例如，第三贯通过孔313)将电压提供给两个划分导电层。该电压可以高于施加到其它导电层的电压。因此，提供了一种非易失性存储器件，通过向堆叠导电层中的一些导电层更强地施加电压来防止性能降低。
尽管已经参考其各种示例性实施例描述了本发明构思，但是本领域普通技术人员将清楚，在不脱离如所附权利要求书中阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种非易失性存储器件，包括：
外围电路，包括第一有源区和形成在所述第一有源区上的多个元件；以及
存储块，包括：
所述外围电路上的第二有源区；
包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于所述第一方向的第二方向上堆叠在所述第二有源区上的第一绝缘层和第一导电层；
所述竖直结构上的第二绝缘层；
所述第二绝缘层上的第二导电层和第三导电层，所述第二导电层和所述第三导电层沿所述第一方向彼此间隔开，以暴露所述第二绝缘层的区域；
在所述第二方向上穿透所述第二导电层、所述第二绝缘层和所述竖直结构的多个第一竖直沟道；以及
在所述第二方向上穿透所述第三导电层、所述第二绝缘层和所述竖直结构的多个第二竖直沟道，
其中，所述第二导电层和所述第三导电层与第一贯通过孔连接，所述第一贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第二导电层与所述第三导电层之间暴露的区域。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一贯通过孔电连接到所述外围电路的所述多个元件中的至少一个。
3.根据权利要求1所述的非易失性存储器件，其中，所述第二导电层与第二贯通过孔连接，所述第二贯通过孔在所述第二导电层的与设置所述第一贯通过孔的一侧相对的一侧上穿透所述第二有源区，以及
其中，所述第三导电层与第三贯通过孔连接，所述第三贯通过孔在所述第三导电层的与设置所述第一贯通过孔的一侧相对的一侧上穿透所述第二有源区。
4.根据权利要求1所述的非易失性存储器件，其中，所述存储块还包括：
所述第二绝缘层上的第四导电层，所述第四导电层在垂直于所述第一方向和所述第二方向的第三方向上与所述第二导电层间隔开；
所述第二绝缘层上的第五导电层，所述第五导电层在所述第三方向上与所述第三导电层间隔开，并且在所述第一方向上与所述第四导电层间隔开，以暴露所述第二绝缘层的区域；
在所述第二方向上穿透所述第四导电层、所述第二绝缘层和所述竖直结构的多个第三竖直沟道；
在所述第二方向上穿透所述第五导电层、所述第二绝缘层和所述竖直结构的多个第四竖直沟道，
其中，所述第四导电层和所述第五导电层与第二贯通过孔连接，所述第二贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第四导电层与所述第五导电层之间暴露的区域。
5.根据权利要求4所述的非易失性存储器件，其中，所述第四导电层与第三贯通过孔连接，所述第三贯通过孔在所述第四导电层的与设置所述第二贯通过孔的一侧相对的一侧上穿透所述第二有源区，以及
其中，所述第五导电层与第四贯通过孔连接，所述第四贯通过孔在所述第五导电层的与设置所述第二贯通过孔的一侧相对的一侧上穿透所述第二有源区。
6.根据权利要求4所述的非易失性存储器件，其中，所述第二导电层与所述第四导电层之间的第一边界以及所述第三导电层与所述第五导电层之间的第二边界具有波形。
7.根据权利要求4所述的非易失性存储器件，其中，所述存储块还包括：
在所述第二导电层与所述第四导电层之间的第一边界处在所述第二方向上穿透所述第二绝缘层和所述竖直结构的至少一个第一虚设竖直沟道；以及
在所述第三导电层与所述第五导电层之间的第二边界处在所述第二方向上穿透所述第二绝缘层和所述竖直结构的至少一个第二虚设竖直沟道。
8.根据权利要求4所述的非易失性存储器件，其中，所述存储块还包括：
所述第二绝缘层上的第六导电层，所述第六导电层在所述第三方向上与所述第四导电层间隔开；
所述第二绝缘层上的第七导电层，所述第七导电层在所述第三方向上与所述第五导电层间隔开，并且在所述第一方向上与所述第六导电层间隔开，以暴露所述第二绝缘层的区域；
在所述第二方向上穿透所述第六导电层、所述第二绝缘层和所述竖直结构的多个第五竖直沟道；
在所述第二方向上穿透所述第七导电层、所述第二绝缘层和所述竖直结构的多个第六竖直沟道，
其中，所述第六导电层和所述第七导电层与第三贯通过孔连接，所述第三贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第六导电层与所述第七导电层之间暴露的区域。
9.根据权利要求8所述的非易失性存储器件，其中，所述第六导电层与第四贯通过孔连接，所述第四贯通过孔在所述第六导电层的与设置所述第三贯通过孔的一侧相对的一侧上穿透所述第二有源区，以及
其中，所述第七导电层与第五贯通过孔连接，所述第五贯通过孔在所述第七导电层的与设置所述第三贯通过孔的一侧相对的一侧上穿透。
10.根据权利要求8所述的非易失性存储器件，其中，所述多个第一竖直沟道、所述多个第三竖直沟道和所述多个第五竖直沟道被分类为沿所述第三方向延伸的多个组，以及
其中，所述多个组中的每个组包括沿所述第三方向依次布置成两列的12个竖直沟道。
11.根据权利要求10所述的非易失性存储器件，其中，所述第二导电层与所述第四导电层之间的第一边界以及所述第四导电层与所述第六导电层之间的第二边界具有波形，使得距所述12个竖直沟道中最接近所述第一边界和所述第二边界中每一个边界的竖直沟道的距离为阈值距离或更大的距离。
12.根据权利要求8所述的非易失性存储器件，其中，所述多个第一竖直沟道、所述多个第三竖直沟道和所述多个第五竖直沟道被分类为沿所述第三方向延伸的多个组，以及
其中，所述多个组中的每个组包括沿所述第三方向依次布置成两列的14个竖直沟道。
13.根据权利要求12所述的非易失性存储器件，其中，所述14个竖直沟道中的一个竖直沟道被置于所述第二导电层与所述第四导电层之间的第一边界处，以及
其中，所述14个竖直沟道中的另一个竖直沟道被置于所述第四导电层与所述第六导电层之间的第二边界处。
14.根据权利要求1所述的非易失性存储器件，其中，每个第一导电层包括钨，并且所述第二导电层和所述第三导电层包括多晶硅。
15.根据权利要求1所述的非易失性存储器件，其中，所述存储块还包括：
所述第二导电层上的第三绝缘层；
所述第三绝缘层上的第四导电层；
所述第三导电层上的第四绝缘层；以及
所述第四绝缘层上的第五导电层，
其中，所述第四导电层和所述第五导电层与第二贯通过孔连接，所述第二贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第二导电层与所述第三导电层之间暴露的区域。
16.根据权利要求1所述的非易失性存储器件，其中，所述存储块还包括：
所述第二绝缘层上的第四导电层，所述第四导电层在所述第一方向上与所述第三导电层间隔开，以暴露所述第二绝缘层在所述第四导电层与所述第三导电层之间的区域；以及
在所述第二方向上穿透所述第四导电层、所述第二绝缘层和所述竖直结构的多个第三竖直沟道，
其中，所述第三导电层和所述第四导电层与第二贯通过孔连接，所述第二贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第三导电层与所述第四导电层之间暴露的区域。
17.一种非易失性存储器件，包括：
外围电路，包括第一有源区和形成在所述第一有源区上的至少三个传输晶体管；以及
存储块，包括：
所述外围电路上的第二有源区；
包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于所述第一方向的第二方向上堆叠在所述第二有源区上的第一绝缘层和第一导电层；
所述竖直结构上的第二绝缘层；
所述第二绝缘层上的第二导电层和第三导电层，所述第二导电层和所述第三导电层在所述第一方向上彼此间隔开，以暴露它们之间的区域；
在所述第二方向上穿透所述第二导电层、所述第二绝缘层和所述竖直结构的多个第一竖直沟道；以及
在所述第二方向上穿透所述第三导电层、所述第二绝缘层和所述竖直结构的多个第二竖直沟道，
其中，所述至少三个传输晶体管通过穿透所述第二有源区的至少三个贯通过孔向所述第二导电层和所述第三导电层提供公共电压。
18.根据权利要求17所述的非易失性存储器件，其中，所述至少三个贯通过孔包括：
穿透所述第二有源区、所述竖直结构和所述第二绝缘层的在所述第二导电层与所述第三导电层之间暴露的区域的第一贯通过孔；
在所述第二导电层的与设置所述第一贯通过孔的一侧相对的一侧上穿透所述第二有源区的第二贯通过孔；以及
在所述第三导电层的与设置所述第一贯通过孔的一侧相对的一侧上穿透所述第二有源区的第三贯通过孔。
19.根据权利要求17所述的非易失性存储器件，其中，所述第二导电层和所述第三导电层是一条串选择线，
其中，所述第二导电层与所述多个第一竖直沟道一起形成连接到所述一条串选择线的多个第一串选择晶体管，以及
其中，所述第三导电层与所述多个第二竖直沟道一起形成连接到所述一条串选择线的多个第二串选择晶体管。
20.一种非易失性存储器件，包括：
外围电路，包括第一有源区和形成在所述第一有源区上的多个元件；以及
存储块，包括：
所述外围电路上的第二有源区；
包括多个层对的竖直结构，每个层对包括沿第一方向延伸并且在垂直于所述第一方向的第二方向上堆叠在所述第二有源区上的第一绝缘层和第一导电层；
所述竖直结构上的第二绝缘层；
所述第二绝缘层上的第二导电层和第三导电层，所述第二导电层和所述第三导电层在所述第一方向上彼此间隔开，以暴露所述第二导电层与所述第三导电层之间的区域；
所述第二绝缘层上的第四导电层和第五导电层，所述第四导电层和所述第五导电层在所述第一方向上彼此间隔开以暴露所述第四导电层与所述第五导电层之间的区域，并且在垂直于所述第一方向和所述第二方向的第三方向上与所述第二导电层和所述第三导电层并排；
所述第二绝缘层上的第六导电层和第七导电层，所述第六导电层和所述第七导电层在所述第一方向上彼此间隔开以暴露所述第六导电层与所述第七导电层之间的区域，并且在所述第三方向上与所述第四导电层和所述第五导电层并排；以及
在所述第二方向上穿透所述竖直结构的多个竖直沟道，
其中，所述第二导电层和所述第三导电层与第一贯通过孔连接，所述第一贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第二导电层与所述第三导电层之间暴露的区域；
其中，所述第四导电层和所述第五导电层与第二贯通过孔连接，所述第二贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第四导电层与所述第五导电层之间暴露的区域；以及
其中，所述第六导电层和所述第七导电层与第三贯通过孔连接，所述第三贯通过孔穿透所述第二有源区、所述竖直结构以及所述第二绝缘层的在所述第六导电层与所述第七导电层之间暴露的区域。
CN202010755054.4A 2019-10-16 2020-07-30 非易失性存储器件 Pending CN112670292A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0128221 2019-10-16
KR1020190128221A KR20210045538A (ko) 2019-10-16 2019-10-16 불휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
CN112670292A true CN112670292A (zh) 2021-04-16

Family

ID=75403157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010755054.4A Pending CN112670292A (zh) 2019-10-16 2020-07-30 非易失性存储器件

Country Status (4)

Country Link
US (1) US11430806B2 (zh)
KR (1) KR20210045538A (zh)
CN (1) CN112670292A (zh)
SG (1) SG10202006171VA (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11348640B1 (en) * 2021-04-05 2022-05-31 Micron Technology, Inc. Charge screening structure for spike current suppression in a memory array
KR20230020366A (ko) * 2021-08-03 2023-02-10 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리를 위한 선택 게이트 구조 및 제조 방법
KR20230075014A (ko) 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20240034542A (ko) * 2022-09-07 2024-03-14 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100582422B1 (ko) 2004-05-15 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101855324B1 (ko) 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10249640B2 (en) 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
KR20190013347A (ko) 2017-08-01 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20200114285A (ko) 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
US11430806B2 (en) 2022-08-30
US20210118903A1 (en) 2021-04-22
SG10202006171VA (en) 2021-05-28
KR20210045538A (ko) 2021-04-27

Similar Documents

Publication Publication Date Title
CN112670292A (zh) 非易失性存储器件
US10020319B2 (en) Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same
US20240008280A1 (en) Semiconductor memory
US20220173032A1 (en) Semiconductor memory device
KR102385564B1 (ko) 반도체 소자
US11282827B2 (en) Nonvolatile memory device having stacked structure with spaced apart conductive layers
JP2020092141A (ja) 半導体記憶装置
CN118038922A (zh) 三维半导体存储器装置
JP2019212687A (ja) 半導体メモリ
JP2011061159A (ja) 不揮発性半導体記憶装置
US11398491B2 (en) Three-dimensional semiconductor device
CN112242401B (zh) 半导体存储装置
JP2020107673A (ja) 半導体記憶装置
US20220130851A1 (en) Vertical memory device
JP2021150295A (ja) 半導体記憶装置
US11239161B2 (en) Semiconductor memory device
US11011541B2 (en) Semiconductor memory device in which memory cells are three-dimensionally arrange
JP2020150233A (ja) 半導体記憶装置
US20220352204A1 (en) Nonvolatile memory device
TWI796928B (zh) 半導體記憶裝置
US20220254800A1 (en) Semiconductor storage device
WO2022244207A1 (ja) メモリデバイス
CN111725234B (zh) 半导体存储装置
US20230154536A1 (en) Semiconductor memory device
JP2023043646A (ja) メモリデバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination