KR20210045538A - 불휘발성 메모리 장치 - Google Patents

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KR20210045538A
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윤경화
김찬호
강동구
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삼성전자주식회사
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Abstract

본 발명의 불휘발성 메모리 장치는 제1 활성 영역 및 제1 활성 영역 상에 형성되는 소자들을 포함하는 주변 회로, 그리고 주변 회로 상의 제2 활성 영역 및 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함한다. 메모리 블록은 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물, 수직 구조물 상의 제2 절연층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층, 제2 방향으로 제2 도전층, 제2 절연층 및 수직 구조물을 관통하는 제1 수직 채널들, 그리고 제2 방향으로 제3 도전층, 제2 절연층 및 수직 구조물을 관통하는 제2 수직 채널들을 포함한다. 제2 도전층 및 제3 도전층은 제2 도전층 및 제3 도전층의 사이에서 노출된 제2 절연층의 영역, 수직 구조물 및 제2 활성 영역을 관통하는 제1 관통 비아와 연결된다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 전압을 더 강하게 인가하는 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 3차원 구조를 가질 수 있다. 3차원 구조의 불휘발성 메모리 장치는 절연층 및 도전층의 쌍들이 적층된 구조를 갖는다. 도전층은 셀 트랜지스터들 및 셀 트랜지스터들에 연결된 배선일 수 있다. 통상적으로, 도전층들의 도전율이 높을수록, 불휘발성 메모리 장치의 성능이 향상될 수 있다.
공정상의 이슈로 인해, 불휘발성 메모리 장치의 도전층들 중 일부 도전층들은 다른 도전층들보다 낮은 도전율을 갖는 물질을 포함할 수 있다. 다른 도전층들보다 낮은 도전율을 갖는 물질을 포함하는 일부 도전층들을 채용한 불휘발성 메모리 장치의 성능 하락을 방지하기 위한 새로운 장치 또는 방법이 요구되고 있다.
본 발명의 목적은 적층된 도전층들 중 일부 도전층들에 전압을 더 강하게 인가하는 불휘발성 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제1 활성 영역 및 제1 활성 영역 상에 형성되는 소자들을 포함하는 주변 회로, 그리고 주변 회로 상의 제2 활성 영역 및 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함한다. 메모리 블록은 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물, 수직 구조물 상의 제2 절연층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층, 제2 방향으로 제2 도전층, 제2 절연층 및 수직 구조물을 관통하는 제1 수직 채널들, 그리고 제2 방향으로 제3 도전층, 제2 절연층 및 수직 구조물을 관통하는 제2 수직 채널들을 포함한다. 제2 도전층 및 제3 도전층은 제2 도전층 및 제3 도전층의 사이에서 노출된 제2 절연층의 영역, 수직 구조물 및 제2 활성 영역을 관통하는 제1 관통 비아와 연결된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제1 활성 영역 및 제1 활성 영역 상에 형성되는 적어도 세 개의 패스 트랜지스터들을 포함하는 주변 회로, 그리고 주변 회로 상의 제2 활성 영역 및 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함한다. 메모리 블록은 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물, 수직 구조물 상의 제2 절연층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층, 제2 방향으로 제2 도전층, 제2 절연층 및 수직 구조물을 관통하는 제1 수직 채널들, 그리고 제2 방향으로 제3 도전층, 제2 절연층 및 수직 구조물을 관통하는 제2 수직 채널들을 포함한다. 적어도 세 개의 패스 트랜지스터들은 제2 활성 영역을 관통하는 적어도 세 개의 관통 비아들을 통해 제2 도전층 및 제3 도전층에 공통 전압을 공급한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제1 활성 영역 및 제1 활성 영역 상에 형성되는 소자들을 포함하는 주변 회로, 그리고 주변 회로 상의 제2 활성 영역 및 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함한다. 메모리 블록은 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물, 수직 구조물 상의 제2 절연층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되고, 그리고 제1 방향 및 제2 방향과 수직한 제3 방향으로 제2 도전층 및 제3 도전층과 평행한 제4 도전층 및 제5 도전층, 제2 절연층 상에서 제1 방향을 따라 마주보며 이격되고, 그리고 제3 방향으로 제4 도전층 및 제5 도전층과 평행한 제6 도전층 및 제7 도전층, 그리고 제2 방향으로 수직 구조물을 관통하는 수직 채널들을 포함한다. 제2 도전층 및 제3 도전층은 제2 도전층 및 제3 도전층의 사이에서 노출된 제2 절연층의 영역, 수직 구조물 및 제2 활성 영을 관통하는 제1 관통 비아와 연결되고, 제4 도전층 및 제5 도전층은 제4 도전층 및 제5 도전층의 사이에서 노출된 제2 절연층의 영역, 수직 구조물 및 제2 활성 영을 관통하는 제1 관통 비아와 연결되고, 그리고 제6 도전층 및 제7 도전층은 제6 도전층 및 제7 도전층의 사이에서 노출된 제2 절연층의 영역, 수직 구조물 및 제2 활성 영을 관통하는 제1 관통 비아와 연결된다.
본 발명에 따르면, 분리된 두 개의 도전층들 사이의 관통 비아를 통해 분리된 두 개의 도전층들에 전압이 인가된다. 따라서, 적층된 도전층들 중 일부 도전층들에 전압을 더 강하게 인가하여 성능 하락을 방지하는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 평면도이다.
도 2는 도 1의 I-I' 선에 따른 단면도이다.
도 3은 불휘발성 메모리 장치의 다른 예에 따른 평면도를 보여준다.
도 4는 불휘발성 메모리 장치의 또 다른 예에 따른 평면도를 보여준다.
도 5는 도 4의 불휘발성 메모리 장치의 II-II' 선에 따른 단면도이다.
도 6은 도 4의 III-III' 선에 따른 단면도이다.
도 7은 메모리 블록의 단면도의 다른 예를 보여준다.
도 8은 불휘발성 메모리 장치의 또 다른 예의 평면도이다.
도 9는 도 8의 IV-IV' 선에 따른 단면도를 보여준다.
도 10은 예시적인 관통 비아의 형태를 보여준다.
도 11은 도 1의 점선 박스에 대응하는 회로도의 예를 보여준다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 평면도이다. 도 2는 도 1의 I-I' 선에 따른 단면도이다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 장치는 주변 회로(100) 및 주변 회로(100) 상의 메모리 블록(200)을 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치는 COP(Cell Over Peri) 구조를 포함할 수 있다.
주변 회로(100)는 제1 활성 영역(110), 그리고 제1 활성 영역(110) 상의 소자들(120, 130, 140)을 포함할 수 있다. 제1 활성 영역(110)은 반도체 기판에 형성될 수 있다. 소자들(120, 130, 140)은 제1 패스 트랜지스터(120), 제2 패스 트랜지스터(130), 그리고 제3 패스 트랜지스터(140)를 포함할 수 있다.
제1 패스 트랜지스터(120)는 게이트(121), 절연막(122), 제1 정션(123), 그리고 제2 정션(124)을 포함할 수 있다. 제2 패스 트랜지스터(130)는 게이트(131), 절연막(132), 제1 정션(133), 그리고 제2 정션(134)을 포함할 수 있다. 제3 패스 트랜지스터(140)는 게이트(141), 절연막(142), 제1 정션(143), 그리고 제2 정션(144)을 포함할 수 있다.
제1 패스 트랜지스터(120)의 제1 정션(123)은 제1 주변 회로 비아(181)에 연결될 수 있다. 제1 주변 회로 비아(181)는 미도시된 배선에 연결될 수 있다. 제1 패스 트랜지스터(120)의 제2 정션(124)은 제1 관통 비아(311)에 연결될 수 있다. 예를 들어, 제1 관통 비아(311)는 THV(Through Hole Via)일 수 있다.
제2 패스 트랜지스터(130)의 제1 정션(133)은 제2 주변 회로 비아(182)에 연결될 수 있다. 제2 주변 회로 비아(182)는 미도시된 배선에 연결될 수 있다. 제2 패스 트랜지스터(130)의 제2 정션(134)은 제2 관통 비아(312)에 연결될 수 있다. 예를 들어, 제2 관통 비아(312)는 THV(Through Hole Via)일 수 있다.
제3 패스 트랜지스터(140)의 제1 정션(143)은 제3 주변 회로 비아(183)에 연결될 수 있다. 제3 주변 회로 비아(183)는 미도시된 배선에 연결될 수 있다. 제3 패스 트랜지스터(140)의 제2 정션(144)은 제3 관통 비아(313)에 연결될 수 있다. 예를 들어, 제3 관통 비아(313)는 THV(Through Hole Via)일 수 있다.
제1 패스 트랜지스터(120)의 게이트(121), 제2 패스 트랜지스터(130)의 게이트(131), 그리고 제3 패스 트랜지스터(140)의 게이트(141)는 공통의 배선에 연결될 수 있다. 제1 주변 회로 비아(181), 제2 주변 회로 비아(182), 그리고 제3 주변 회로 비아(183)는 공통의 배선에 연결될 수 있다.
즉, 제1 패스 트랜지스터(120), 제2 패스 트랜지스터(130), 그리고 제3 패스 트랜지스터(140)는 공통의 제어 신호에 응답하여 공통 배선의 공통 전압을 제1 관통 비아(311), 제2 관통 비아(312), 그리고 제3 관통 비아(313)에 각각 전달할 수 있다.
예시적으로, 주변 회로(100)의 구성 요소들 중에서 제1 관통 비아(311), 제2 관통 비아(312), 그리고 제3 관통 비아(313)와 연결된 요소들만이 도 2에 도시되었다. 도 2에 도시되지 않은 추가적인 구성 요소들이 주변 회로(100)에 추가될 수 있다.
메모리 블록(200)의 구성 요소들의 특색들에 따라, 제1 방향을 따라 제1 내지 제7 영역들(R1~R7)이 구분될 수 있다. 그러나 제1 내지 제7 영역들(R1~R7)의 구분은 설명의 편의를 위한 것이며, 본 발명의 기술적 사상 및 특색을 한정하지 않는다.
메모리 블록(200)은 제2 활성 영역(210) 및 제2 활성 영역(210) 상의 수직 구조물을 포함할 수 있다. 수직 구조물은 제2 활성 영역(210) 상에 순차적으로 적층되는 제1 절연층(211) 및 제1 도전층(221)의 쌍, 제2 절연층(212) 및 제2 도전층(222)의 쌍, 제3 절연층(213) 및 제3 도전층(223)의 쌍, 제4 절연층(214) 및 제4 도전층(224)의 쌍, 제5 도전층(225) 및 제5 절연층(215)의 쌍을 포함할 수 있다.
수직 구조물은 제1 방향을 따라 신장될 수 있다. 예시적으로, 제2 방향을 따라, 수직 구조물이 반복하여 존재할 수 있다. 수직 구조물의 제2 방향의 반대 방향의 측면에 수직 구조물을 다른 수직 구조물 또는 다른 구성 요소와 분리하는 제1 워드 라인 컷(11)(word line cut)이 위치할 수 있다. 수직 구조물의 제2 방향의 측면에 수직 구조물을 다른 수직 구조물 또는 다른 구성 요소와 분리하는 제2 워드 라인 컷(12)이 위치할 수 있다.
수직 구조물의 상에 제6 절연층(216) 및 제6 도전층(226)의 쌍이 제공될 수 있다. 제6 도전층(226)은 제1 방향을 따라 서로 마주보며 이격되는 제1 부분 도전층(226a) 및 제2 부분 도전층(226b)을 포함할 수 있다. 제1 부분 도전층(226a) 및 제2 부분 도전층(226b)은 제1 방향을 따라 서로 이격되어, 제4 영역(R4)에서 하부의 제6 절연층(216)을 노출할 수 있다. 제4 영역(R4)은, 예를 들어 스트링 선택 라인 계단(string selection line stair)일 수 있다.
제1 부분 도전층(226a)은 제1 방향을 따라 물결 형태로 진행하는 제1 스트링 선택 라인 컷(13)(string selection line cut) 및 제2 스트링 선택 라인 컷(14)에 의해 세 개(또는 셋 이상)의 도전층들로 분할될 수 있다. 제2 부분 도전층(226b)은 제1 방향을 따라 물결 형태로 진행하는 제3 스트링 선택 라인 컷(15)(string selection line cut) 및 제4 스트링 선택 라인 컷(16)에 의해 세 개(또는 셋 이상)의 도전층들로 분할될 수 있다. 즉, 제6 도전층(226)에 속한 도전층들의 제2 방향에 따른 경계들은 제1 방향을 따라 진행하는 물결의 형태를 가질 수 있다.
즉, 관점에 따라, 제6 도전층(226)은 제1 내지 제4 스트링 선택 라인 컷들(13~16) 및 스트링 선택 라인 계단에 의해 분할되는 6개의 도전층들을 포함할 수 있다. 또는, 제6 도전층(226)은 스트링 선택 라인 계단에 의해 분할되는 제1 부분 도전층(226a) 및 제2 부분 도전층(226b)을 포함할 수 있다. 또는, 제6 도전층(226)은 제1 내지 제4 스트링 선택 라인 컷들(13~16)에 의해 분할되며, 제1 방향으로 전기적으로 연결되어 신장되는 세 개의 도전층들(또는 도전 라인들)을 포함할 수 있다.
제3 영역(R3) 및 제5 영역(R5)에서, 수직 채널들(230)은 제3 방향으로 제6 도전층(226), 제6 절연층(216), 그리고 수직 구조물을 관통할 수 있다. 수직 채널들(230)은 제1 내지 제9 수직 채널들(231~239)을 포함할 수 있다. 수직 채널들은 제1 내지 제6 도전층들(221~226)과 함께 제3 방향으로 적층된 셀 트랜지스터들(도 10 참조)을 형성할 수 있다.
예시적으로, 제1 내지 제6 도전층들(221~226)과 수직 채널들(230)의 사이에, 실리콘 산화막, 실리콘 질화막, 그리고 실리콘 산화막을 포함하는 정보 저장막이 형성될 수 있다. 제1 내지 제6 도전층들(221~226)은 제1 방향을 따라 신장되어 셀 트랜지스터들을 연결하는 배선(도 10 참조)일 수 있다.
예시적으로, 스트링 선택 라인 컷(13, 14, 15 또는 16)은 가장 가까운 수직 채널과의 거리(제1 방향 및 제2 방향의 평면 상의 거리)를 문턱 이상으로 유지하도록, 물결 형태를 가질 수 있다. 거리가 문턱 이상으로 유지되면, 불휘발성 메모리 장치의 제조 시에 불량(예를 들어, 스트링 선택 라인 컷(13, 14, 15 또는 16)과 수직 채널의 쇼트 등)이 발생하는 것이 방지된다.
제2 영역(R2) 및 제6 영역(R2, R6)에서, 제1 내지 제6 절연층들(216), 그리고 제1 내지 제6 도전층들(226)의 쌍들은 제3 방향을 따라 계단형으로 감소하는 길이(제1 방향의 길이)를 가질 수 있다. 제2 영역(R2) 및 제6 영역(R6)은 워드 라인 계단(word line stair)일 수 있다.
제1 관통 비아(311)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제1 관통 비아(311)는 제1 상부 도전층(271)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제1 방향의 첫 번째 도전층 상의 제1 메모리 셀 비아(241)와 연결될 수 있다. 제2 관통 비아(312)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제2 관통 비아(312)는 제2 상부 도전층(272)을 통해 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제2 방향의 첫 번째 도전층 상의 제2 메모리 셀 비아(242)와 연결될 수 있다.
제3 관통 비아(313)는 제4 영역(R4)에서 제6 절연층(216), 수직 구조물 및 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제3 관통 비아(313)는 제3 상부 도전층(273)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제2 방향의 첫 번째 도전층 상의 제3 메모리 셀 비아(243), 그리고 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제1 방향의 첫 번째 도전층 상의 제4 메모리 셀 비아(244)와 연결될 수 있다.
제4 관통 비아(314)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제4 관통 비아(314)는 제4 상부 도전층(274)을 통해 제5 도전층(225) 상의 제5 메모리 셀 비아(245)와 연결될 수 있다. 제5 관통 비아(315)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제5 관통 비아(315)는 제5 상부 도전층(275)을 통해 제5 도전층(225) 상의 제6 메모리 셀 비아(246)와 연결될 수 있다.
제6 관통 비아(316)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제6 상부 도전층(276)을 통해 제4 도전층(224) 상의 제7 메모리 셀 비아(247)와 연결될 수 있다. 제7 관통 비아(317)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제7 상부 도전층(277)을 통해 제4 도전층(224) 상의 제8 메모리 셀 비아(248)와 연결될 수 있다.
제8 관통 비아(318)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제8 상부 도전층(278)을 통해 제3 도전층(223) 상의 제9 메모리 셀 비아(249)와 연결될 수 있다. 제9 관통 비아(319)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제9 상부 도전층(279)을 통해 제3 도전층(223) 상의 제10 메모리 셀 비아(250)와 연결될 수 있다.
제10 관통 비아(320)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제10 관통 비아(320)는 제10 상부 도전층(280)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제2 방향의 두 번째 도전층 상의 제11 메모리 셀 비아(251)와 연결될 수 있다. 제11 관통 비아(321)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제11 관통 비아(321)는 제11 상부 도전층(281)을 통해 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제2 방향의 두 번째 도전층 상의 제12 메모리 셀 비아(252)와 연결될 수 있다.
제12 관통 비아(322)는 제4 영역(R4)에서 제6 절연층(216), 수직 구조물 및 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제12 관통 비아(322)는 제12 상부 도전층(282)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제2 방향의 두 번째 도전층 상의 제13 메모리 셀 비아(253), 그리고 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제2 방향의 두 번째 도전층 상의 제14 메모리 셀 비아(254)와 연결될 수 있다.
제13 관통 비아(323)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제13 상부 도전층(283)을 통해 제2 도전층(222) 상의 제15 메모리 셀 비아(255)와 연결될 수 있다. 제14 관통 비아(324)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제14 상부 도전층(284)을 통해 제2 도전층(222) 상의 제16 메모리 셀 비아(256)와 연결될 수 있다.
제15 관통 비아(325)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제15 상부 도전층(285)을 통해 제1 도전층(221) 상의 제17 메모리 셀 비아(257)와 연결될 수 있다. 제16 관통 비아(326)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제16 상부 도전층(286)을 통해 제1 도전층(221) 상의 제18 메모리 셀 비아(258)와 연결될 수 있다.
제17 관통 비아(327)는 제1 영역(R1)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제17 관통 비아(327)는 제17 상부 도전층(287)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제2 방향의 세 번째 도전층 상의 제19 메모리 셀 비아(259)와 연결될 수 있다. 제18 관통 비아(328)는 제7 영역(R7)에서 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제18 관통 비아(328)는 제18 상부 도전층(288)을 통해 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제2 방향의 세 번째 도전층 상의 제20 메모리 셀 비아(260)와 연결될 수 있다.
제19 관통 비아(329)는 제4 영역(R4)에서 제6 절연층(216), 수직 구조물 및 제2 활성 영역(210)을 관통하여 제3 방향으로 신장될 수 있다. 제19 관통 비아(329)는 제19 상부 도전층(289)을 통해 제1 부분 도전층(226a)에 포함된 도전층들 중에서 제2 방향의 세 번째 도전층 상의 제21 메모리 셀 비아(261), 그리고 제2 부분 도전층(226b)에 포함된 도전층들 중에서 제2 방향의 세 번째 도전층 상의 제22 메모리 셀 비아(262)와 연결될 수 있다.
제1 내지 제5 도전층들(221~225)과 제3 관통 비아(313), 제12 관통 비아(322), 그리고 제19 관통 비아(329)의 사이에 제1 절연 물질들(201)이 제공될 수 있다. 제1 절연 물질들(201)은 제1 내지 제6 절연층들(211~216)과 같거나 다를 수 있다.
제3 영역(R3) 및 제5 영역(R5)에서, 제6 도전층(226)의 위에 도전 라인들(340)이 제공될 수 있다. 도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 두 개의 제1 및 제2 도전 라인들(341, 342)이 예시적으로 도시된다. 예를 들어, 두 개의 제1 및 제2 도전 라인들(341, 342)은 수직 채널들(230)의 제2 방향의 하나의 열에 대응할 수 있다.
수직 채널들(230)의 제2 방향의 하나의 열에서, 하나의 도전 라인(예를 들어, 341)은 도전 라인 비아(351)를 통해 홀수 번째 수직 채널들에 연결될 수 있다. 수직 채널들(230)의 제2 방향의 하나의 열에서, 다른 하나의 도전 라인(예를 들어, 342)은 도전 라인 비아(미도시)를 통해 짝수 번째 수직 채널들에 연결될 수 있다.
제2 방향을 따라 신장되는 수직 채널들의 두 개의 열들은 하나의 수직 채널 그룹으로 구분될 수 있다. 수직 채널들은 하나의 수직 채널 그룹에 속한 두 개의 열들에 제2 방향을 따라 교대로 배치될 수 있다. 도 1에 도시된 바와 같이, 하나의 수직 채널 그룹에 12개(또는 그 이상)의 수직 채널들이 포함될 수 있다.
공정 상의 이슈로 인해, 제1 내지 제5 도전층들(221~225)은 제1 워드 라인 컷(11) 및 제2 워드 라인 컷(12)을 통해 텅스텐과 같은 금속 물질을 주입함으로써 제조될 수 있다. 그러나 제6 도전층(226)을 금속 물질을 주입함으로써 제조하고자 할 때, 제1 스트링 선택 라인 컷(13) 및 제2 스트링 선택 라인 컷(14) 사이의 도전층은 금속 물질을 제1 스트링 선택 라인 컷(13) 및 제2 스트링 선택 라인 컷(14)을 통해 주입함으로써 제조하여야 한다.
마찬가지로, 제3 스트링 선택 라인 컷(15) 및 제4 스트링 선택 라인 컷(16) 사이의 도전층은 금속 물질을 제3 스트링 선택 라인 컷(15) 및 제4 스트링 선택 라인 컷(16)을 통해 주입함으로써 제조하여야 한다.
제1 내지 제4 스트링 선택 라인 컷들(13~16)은 제1 및 제2 워드 라인 컷들(11, 12)보다 작은 폭(제1 방향의 폭)을 갖는다. 따라서, 금속 물질은 제1 내지 제4 스트링 선택 라인 컷들(13~16)을 통해 정상적으로 주입될 수 없다. 제1 내지 제4 스트링 선택 라인 컷들(13~16) 사이의 도전층들은 정상적으로 형성되지 않을 수 있다.
이러한 문제를 해결하기 위하여, 제6 도전층(226)은 폴리실리콘과 같은 적층 또는 성장 가능한 물질을 이용하여 제조될 수 있다. 그러나 폴리실리콘은 텅스텐과 같은 금속 물질과 비교하여 현저히 낮은 전도율을 갖는다. 따라서, 메모리 블록(200)의 성능이 저해될 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제6 도전층(226)의 성능이 저하되는 것을 방지하기 위하여, 제4 영역(R4)의 스트링 선택 라인 계단을 통해 제6 도전층(226)을 제1 부분 도전층(226a) 및 제2 부분 도전층(226b)으로 분할한다. 제6 도전층(226)의 길이가 감소하므로, 제6 도전층(226)의 저항이 감소한다.
또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제1 및 제2 워드 라인 컷들(11, 12)에 수직하고, 그리고 제1 내지 제4 스트링 선택 라인 컷들(13~16)에 제4 영역(R4)의 수직한 스트링 선택 라인 계단에서 수직 구조물을 관통하는 관통 비아들(313, 312, 329)을 통해 제6 도전층(226)에 추가적으로 전압을 인가한다. 제6 도전층(226)에 더 강하게 전압이 인가되는 만큼, 제6 도전층(226)의 저항이 증가함으로 인해 발생하는 성능 저하가 보상될 수 있다.
도 1에서, 제1 내지 제19 관통 비아들(311~329)의 구체적인 위치들이 예시되었다. 그러나 본 발명의 기술적 사상은 도 1에 도시된 위치들로 한정되지 않는다. 예를 들어, 제1 내지 제19 관통 비아들(311~329)의 위치들은 제2 방향을 따라 조절되거나 교체될 수 있다.
또한, 스트링 선택 라인 컷(13, 14, 15 또는 16) 및 제4 영역(R4)의 스트링 선택 라인 계단에 의해 분리된 제6 도전층(226)에 속한 도전층들 중에서 하나의 도전층에 제4 영역(R4)의 스트링 선택 라인 계단을 통해 둘 이상의 관통 비아들이 전기적으로(예를 들어, 대응하는 상부 도전층 및 대응하는 메모리 셀 비아를 통해) 연결될 수 있다.
도 1 및 도 2에서, 제6 도전층(226)에 제2 방향을 따라 두 개의 스트링 선택 라인 컷들이 제공되는 것으로 설명되었다. 그러나 제6 도전층(226)에서 제2 방향을 따라 배치될 수 있는 스트링 선택 라인 컷들의 수는 더 증가될 수 있다.
도 3은 불휘발성 메모리 장치의 다른 예에 따른 평면도를 보여준다. 도 3의 실시 예는 제1 내지 제4 스트링 선택 라인 컷들(17~20) 및 수직 더미 채널(300)을 제외하면 도 1 및 도 2를 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략되고, 도 3을 불필요하게 복잡하게 하는 구성 요소들 또한 생략된다.
도 3을 참조하면, 제1 스트링 선택 라인 컷(17), 제2 스트링 선택 라인 컷(18), 제3 스트링 선택 라인 컷(19), 그리고 제4 스트링 선택 라인 컷(20)은 제1 방향으로 직선의 형태로 신장될 수 있다.
제2 방향으로 신장되는 수직 채널들의 두 개의 열들을 포함하는 수직 채널 그룹은 14개(또는 그 이상)의 수직 채널들을 포함할 수 있다. 각 그룹에 속한 수직 채널들 중에서 적어도 하나는 제1 스트링 선택 라인 컷(17) 또는 제3 스트링 선택 라인 컷(19)과 겹치는 수직 더미 채널일 수 있다. 각 그룹에 속한 수직 채널들 중에서 적어도 다른 하나는 제2 스트링 선택 라인 컷(18) 또는 제4 스트링 선택 라인 컷(20)과 겹치는 수직 더미 채널일 수 있다.
수직 더미 채널들이 스트링 선택 라인 컷(17, 18, 19 또는 20)의 위치에 겹치도록 수직 채널들이 배치되면, 스트링 선택 라인 컷(17, 18, 19 또는 20) 및 스트링 선택 라인 컷(17, 18, 19 또는 20)에 가장 가까운 수직 채널(수직 더미 채널을 제외한) 사이의 거리가 문턱 이상으로 유지된다. 따라서, 스트링 선택 라인 컷(17, 18, 19 또는 20)은 물결 형태를 갖지 않을 수 있다.
도 4은 불휘발성 메모리 장치의 또 다른 예에 따른 평면도를 보여준다. 도 5는 도 4의 불휘발성 메모리 장치의 II-II' 선에 따른 단면도이다. 도 6은 도 4의 III-III' 선에 따른 단면도이다. 제4 영역(R4)의 스트링 선택 라인 계단에 대응하는 부분을 제외하면, 도 4, 도 5 및 도 6의 불휘발성 메모리 장치는 도 1 및 도 2의 불휘발성 메모리 장치와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 4, 도 5 및 도 6을 참조하면, 제6 절연층(216) 및 제5 도전층(225)은 제4 영역(R4)의 스트링 선택 라인 계단에서 제1 방향을 따라 서로 마주보며 이격되도록 분리될 수 있다. 제5 도전층(225)은 제1 부분 도전층(225a) 및 제2 부분 도전층(225b)으로 분리될 수 있다.
제4 영역(R4)의 스트링 선택 라인 계단에서, 제6 도전층(226)을 위한 제3 관통 비아(313), 제12 관통 비아(322), 그리고 제19 관통 비아(329)에 더하여, 제5 도전층(225)을 위한 제20 관통 비아(330)가 제공될 수 있다. 제20 관통 비아(330)는 제20 상부 도전층(290)을 통해 제5 도전층(225)의 제1 부분 도전층(225a) 상의 제23 메모리 셀 비아(263)에 연결되고 그리고 제2 부분 도전층(225b) 상의 제24 메모리 셀 비아(264)에 연결될 수 있다. 제20 관통 비아(330)와 제1 내지 제4 도전 층들(221~224)의 사이에 제2 절연 물질들(202)이 제공될 수 있다.
주변 회로(100)는 제4 관통 비아(314)에 전압을 공급하는 제4 패스 트랜지스터(150), 제5 관통 비아(315)에 전압을 공급하는 제5 패스 트랜지스터(160), 그리고 제20 관통 비아(330)에 전압을 공급하는 제6 패스 트랜지스터(170)를 포함할 수 있다.
제4 패스 트랜지스터(150)는 게이트(151), 절연막(152), 제1 정션(153), 그리고 제2 정션(154)을 포함할 수 있다. 제5 패스 트랜지스터(160)는 게이트(161), 절연막(162), 제1 정션(163), 그리고 제2 정션(164)을 포함할 수 있다. 제6 패스 트랜지스터(170)는 게이트(171), 절연막(172), 제1 정션(173), 그리고 제2 정션(174)을 포함할 수 있다.
제4 패스 트랜지스터(150)의 제1 정션(153)은 제4 주변 회로 비아(184)에 연결될 수 있다. 제4 주변 회로 비아(184)는 미도시된 배선에 연결될 수 있다. 제4 패스 트랜지스터(150)의 제2 정션(154)은 제4 관통 비아(314)에 연결될 수 있다.
제5 패스 트랜지스터(160)의 제1 정션(163)은 제5 주변 회로 비아(185)에 연결될 수 있다. 제5 주변 회로 비아(185)는 미도시된 배선에 연결될 수 있다. 제5 패스 트랜지스터(160)의 제2 정션(164)은 제5 관통 비아(315)에 연결될 수 있다.
제6 패스 트랜지스터(170)의 제1 정션(173)은 제6 주변 회로 비아(186)에 연결될 수 있다. 제6 주변 회로 비아(186)는 미도시된 배선에 연결될 수 있다. 제6 패스 트랜지스터(170)의 제2 정션(174)은 제20 관통 비아(330)에 연결될 수 있다.
제4 패스 트랜지스터(150)의 게이트(151), 제5 패스 트랜지스터(160)의 게이트(161), 그리고 제6 패스 트랜지스터(170)의 게이트(171)는 공통의 배선에 연결될 수 있다. 제4 주변 회로 비아(184), 제5 주변 회로 비아(185), 그리고 제6 주변 회로 비아(186)는 공통의 배선에 연결될 수 있다.
즉, 제4 패스 트랜지스터(150), 제5 패스 트랜지스터(160), 그리고 제6 패스 트랜지스터(170)는 공통의 제어 신호에 응답하여 공통 배선의 공통 전압을 제4 관통 비아(314), 제5 관통 비아(315), 그리고 제20 관통 비아(330)에 각각 전달할 수 있다.
제5 도전층(225)은 스트링 선택 라인 컷(13, 14, 15 또는 16)에 의해 분리되지 않으므로, 제4 영역(R4)의 스트링 선택 라인 계단에 하나의 관통 비아가 제공되는 것으로 제5 도전층(225)에 전압을 강하게 인가하는 것이 가능해진다. 그러나 제4 영역(R4)의 스트링 선택 라인 계단에, 제5 도전층(225)을 위한 둘 이상의 관통 비아들이 제공되어 제1 부분 도전층(225a) 및 제2 부분 도전층(225b)과 전기적으로 연결(예를 들어, 대응하는 상부 도전층들 및 대응하는 메모리 셀 비아들을 통해)될 수 있다.
도 7은 메모리 블록(200)의 단면도의 다른 예를 보여준다. 도 7의 단면도는 제3 관통 비아(313)를 제외하면 도 2의 메모리 블록(200)의 단면도와 동일하다. 따라서, 중복되는 참조 번호들은 생략되고, 또한 중복되는 설명은 생략된다.
도 7을 참조하면, 제1 워드 라인 계단(WLS1) 및 제2 워드 라인 계단(WLS2)의 사이에 수직 구조물이 배치될 수 있다. 한 쌍의 절연층 및 도전층은 하나의 층(floor)을 형성할 수 있다. 수직 구조물은 제1 내지 제5 층(F1~F5)을 형성할 수 있다. 수직 구조물 상에, 스트링 선택 라인 계단(SSLS)이 제공되는 제6층(F6)이 위치할 수 있다.
스트링 선택 라인 계단(SSLS)의 제3 관통 비아(313)는 제3 관통 비아(313)를 둘러싸는 절연막(IL)에 의해 제1 내지 제5 층들(F1~F5)의 도전층들과 전기적으로 절연될 수 있다. 예시적으로, 절연막(IL)은 제3 방향을 따라 제5층(F5)과 제3 상부 도전층(273) 사이의 특정한 지점까지만 제3 관통 비아(313)를 감쌀 수 있다.
예시적으로, 도 4, 도 5 및 도 6을 참조하여 설명된 바와 같이, 둘 이상의 층들에서 도전층들이 제1 방향을 따라 서로 마주보며 이격되어 스트링 선택 라인 계단(SSLS)을 확장할 수 있다.
도 8은 불휘발성 메모리 장치의 또 다른 예의 평면도이다. 도 9는 도 8의 IV-IV' 선에 따른 단면도를 보여준다. 도 8 및 도 9는 두 개의 스트링 선택 라인 계단들(SSLS1, SSLS2) 및 대응하는 관통 비아들(313, 321)이 제공되는 것을 제외하면, 도 1 및 도 2의 메모리 블록(200)과 동일하다. 따라서, 중복되는 참조 번호들은 생략되고, 또한 중복되는 설명은 생략된다.
도 8 및 도 9를 참조하면, 제6층(F6)의 도전층(예를 들어, 제6 도전층(226))은 제1 스트링 선택 라인 계단(SSLS1) 및 제2 스트링 선택 라인 계단(SSLS2)에 의해 세 개의 부분 도전층들(226a, 226b, 226c)로 구분될 수 있다. 즉, 제6층(F6)의 도전층은 제1 및 제2 스트링 선택 라인 계단들(SSLS1, SSLS2) 및 스트링 선택 라인 컷들(13, 14, 15, 16, 21, 22)에 의해 9개의 도전층들로 구분될 수 있다.
제1 스트링 선택 라인 계단(SSLS1)에 도 1 및 도 2의 제4 영역(R4)과 동일하게, 제3 관통 비아(313), 제12 관통 비아(322), 그리고 제19 관통 비아(329)가 제공될 수 있다. 제3 관통 비아(313), 제12 관통 비아(322), 그리고 제19 관통 비아(329)는 각각 대응하는 상부 도전층 및 메모리 셀 비아들을 통해 제1 부분 도전층(326a)에 속한 도전층들(스트링 선택 라인 컷들(13, 15)에 의해 분리된 도전층들) 중 대응하는 도전층, 그리고 제2 부분 도전층들(326b)에 속한 도전층들(스트링 선택 라인 컷들(14, 16)에 의해 분리된 도전층들) 중 대응하는 도전층에 연결될 수 있다.
제3 관통 비아(313), 제12 관통 비아(322), 그리고 제19 관통 비아(329)의 각각은 수직 구조물 및 제2 활성 영역(210)을 관통하여 주변 회로(100)의 대응하는 패스 트랜지스터(예를 들어, 140)에 전기적으로 연결될 수 있다.
제2 스트링 선택 라인 계단(SSLS2)에 제21 관통 비아(331), 제22 관통 비아(332), 그리고 제23 관통 비아(333)가 제공될 수 있다. 제21 관통 비아(331), 제22 관통 비아(332), 그리고 제23 관통 비아(333)는 각각 대응하는 상부 도전층 및 메모리 셀 비아들을 통해 제2 부분 도전층(326b)에 속한 도전층들(스트링 선택 라인 컷들(14, 16)에 의해 분리된 도전층들) 중 대응하는 도전층, 그리고 제3 부분 도전층들(326c)에 속한 도전층들(스트링 선택 라인 컷들(21, 22)에 의해 분리된 도전층들) 중 대응하는 도전층에 연결될 수 있다.
제21 관통 비아(331), 제22 관통 비아(332), 그리고 제23 관통 비아(333)의 각각은 수직 구조물 및 제2 활성 영역(210)을 관통하여 주변 회로(100)의 대응하는 패스 트랜지스터(예를 들어, 180)에 전기적으로 연결될 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 제1 방향을 따라 둘 이상의 스트링 선택 라인 계단들이 연결될 수 있다. 둘 이상의 스트링 선택 라인 계단들이 제공될 때, 스트링 선택 라인 계단들 및 스트링 선택 라인 컷들에 의해 분리된 각각의 도전층은 두 개의 패스 트랜지스터들을 통해 전압을 공급받을 수 있다.
제6층(F6)의 도전층은 스트링 선택 라인 컷들(13, 14, 15, 16, 21, 22)에 의해 제2 방향을 따라 서로 분리되고, 그리고 상부 도전층들 및 메모리 셀 비아들을 통해 전기적으로 연결되어 제1 방향을 따라 신장되는 도전 라인들일 수 있다. 도 1 및 도 2를 참조하여 설명된 바와 같이 하나의 스트링 선택 라인 계단이 제공될 때, 도전 라인들의 각각은 세 개의 패스 트랜지스터들로부터 전압을 공급받는다.
도 8 및 도 9를 참조하여 설명된 바와 같이 두 개의 스트링 선택 라인 계단들이 제공될 때, 도전 라인들의 각각은 네 개의 패스 트랜지스터들로부터 전압을 공급받는다. 즉, k개(k는 양의 정수)의 스트링 선택 라인 계단이 제공될 때, 도전 라인들의 각각은 k+2개의 패스 트랜지스터들로부터 전압을 공급받을 수 있다.
예시적으로, 수직 구조물을 관통하는 수직 채널들의 총 수는 n개일 수 있다. 제2 방향을 따라 i개의 스트링 선택 라인 컷들이 제공되고, 그리고 제1 방향을 따라 j개의 스트링 선택 라인 계단들이 제공될 때, 스트링 선택 라인 컷들 및 스트링 선택 라인 계단들에 의해 분리된 각 도전층에 속한 수직 채널들의 수(m)는 수학식 1에 의해 계산될 수 있다.
Figure pat00001
도 4, 도 5 및 도 6을 참조하여 설명된 바와 같이, 특정한 층에서 스트링 선택 라인 컷(들)이 제공되지 않고, 그리고 스트링 선택 라인 계단(들)이 제공될 수 있다. 이때, 해당 층에서 스트링 선택 라인 컷들에 의해 분리된 각 도전층에 속한 수직 채널들의 수는 'n/(i+1)'일 수 있다.
수직 구조물이 계단형을 가지므로, 스트링 선택 라인 계단(들)에 의해 분리된 각 도전층의 제1 방향의 길이는 스트링 선택 라인 계단(들)에 의해 분리되지 않은 각 도전층의 제1 방향의 길이의 '1/(i+1)'보다 작을 수 있다.
도 10은 예시적인 관통 비아(400)의 형태를 보여준다. 도 1, 도 2 및 도 10을 참조하면, 공정상의 특색으로 인해, 관통 비아(예를 들어, 410 또는 420)는 제3 방향으로 진행할수록 단면적(제1 방향 및 제2 방향의 평면에 따른 단면적)이 증가한다. 또한, 한 번에 형성할 수 있는 홀의 깊이가 제한되므로, 관통 비아(400)는 둘 이상의 계층들(410, 420)을 포함할 수 있다. 둘 이상의 계층들(410, 420)의 각각의 단면적은 제3 방향으로 진행할수록 증가할 수 있다.
예시적으로, 관통 비아(400)의 형태는 제3 방향으로 신장되는 다른 구조물들, 예를 들어, 주변 회로 비아, 수직 채널, 그리고 메모리 셀 비아 중 적어도 하나에도 동일하게 적용될 수 있다.
예시적으로, 92층의 수직 구조물에서, 수직 채널들의 최상단의 단면적은 최하단의 단면적보다 25% 정도 클 수 있다. 반면, 92층의 수직 구조물 내의 최하단의 도전층(예를 들어, 221)의 제1 방향의 길이는 최상단의 도전층(예를 들어, 251)의 제1 방향의 길이보다 7% 정도 더 클 수 있다.
수직 채널들의 단면적이 증가하면, 해당 층의 도전층의 단면적, 예를 들어 제2 방향 및 제3 방향의 평면 상의 단면적이 감소한다. 단면적의 감소는 도전층의 도전율의 감소를 초래한다. 수직 구조물의 상층으로 향할 때 저항이 증가하는 정도(수직 채널들의 단면적의 증가로 인한 저항의 증가)는 수직 구조물의 상층으로 향할 때 저항이 감소하는 정도(도전층의 제1 방향의 길이의 감소로 인한 저항의 감소)보다 클 수 있다.
이러한 저항의 증가를 보상하고 불휘발성 메모리 장치의 성능을 향상하기 위하여, 도 4, 도 5 및 도 6을 참조하여 설명된 바와 같이, 수직 구조물의 상층부까지 스트링 선택 라인 계단을 신장하여 저항을 줄이는 구조가 응용될 수 있다.
도 11은 도 1의 점선 박스(DB)에 대응하는 회로도의 예를 보여준다. 도 1, 도 2 및 도 11을 참조하면, 복수의 셀 스트링들(CS)이 제2 활성 영역(210) 상에 배치될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22, CS31, CS32)은 제2 활성 영역(210) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CS11, CS21, CS31)은 제1 비트 라인(BL1)에 연결되고, 셀 스트링들(CS12, CS22, CS32)은 제2 비트 라인(BL2)에 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)은 제1 및 제2 도전 라인들(341, 342) 중 하나(예를 들어, 제1 도전 라인(341))에 대응하고, 제2 비트 라인(BL2)은 제1 및 제2 도전 라인들(341, 342) 중 다른 하나(예를 들어, 제2 도전 라인(342))에 대응할 수 있다.
셀 스트링들(CS11, CS21, CS31)은 제2 방향을 따라 홀수 번째의 수직 채널들(234, 236, 238)에 대응할 수 있다. 셀 스트링들(CS12, CS22, CS3)은 제2 방향을 따라 짝수 번째의 수직 채널들(235, 237, 239)에 대응할 수 있다.
수직 채널들(234~239)은 제2 방향을 따라 일렬로 배치되어 있으나, 도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 도 12에서 셀 스트링들(CS11, CS12, CS21, CS22, CS31, CS32)은 다수의 행들 및 열들로 도시된다. 예시적으로, 비트 라인들(BL1, BL2)이 신장되는 방향은 열 방향이고, 스트링 선택 라인들(SSL1, SSL2, SSL3)이 신장되는 방향은 행 방향일 수 있다. 도 12에서, 즉 수직 채널들(234~239)은 세 개의 행들 및 두 개의 열들로 도시된다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 각 열의 셀 스트링들은 제1 및 제2 비트 라인들(BL1, BL2) 중 대응하는 비트 라인에 연결될 수 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL4)에 각각 연결되는 복수의 메모리 셀 트랜지스터들(MC1~MC4), 그리고 대응하는 스트링 선택 라인(SSL1, SSL2 또는 SSL3)에 연결되는 스트링 선택 트랜지스터(SST1, SST2 또는 SST3)를 포함할 수 있다.
접지 선택 트랜지스터들(GST)은 수직 채널들(234~239) 및 제1 도전층(221) 중에서 수직 채널들(234~239)에 인접한 부분들에 대응할 수 있다. 접지 선택 라인(GSL)은 제1 도전층(221)에 대응할 수 있다. 마찬가지로, 제1 내지 제4 메모리 셀 트랜지스터들(MC1~MC4) 및 워드 라인들(WL1~WL4)은 제2 내지 제5 도전층들(222~225) 및 수직 채널들(234~239)에 대응할 수 있다.
제1 스트링 선택 라인(SSL1)은 제6 도전층(226)에 속한 도전층들(제1 내지 제4 스트링 선택 라인 컷들(13~16) 및 스트링 선택 라인 계단에 의해 분리된 도전층들) 중에서 제2 및 제4 스트링 선택 라인 컷들(14, 16)에 의해 분리된 도전층들(제2 방향을 따라 세 번째에 위치한 도전층들)에 대응할 수 있다.
제2 스트링 선택 라인(SSL2)은 제6 도전층(226)에 속한 도전층들(제1 내지 제4 스트링 선택 라인 컷들(13~16) 및 스트링 선택 라인 계단에 의해 분리된 도전층들) 중에서 제1 내지 제4 스트링 선택 라인 컷들(13~16)에 의해 분리된 도전층들(제2 방향을 따라 두 번째에 위치한 도전층들)에 대응할 수 있다.
제3 스트링 선택 라인(SSL3)은 제6 도전층(226)에 속한 도전층들(제1 내지 제4 스트링 선택 라인 컷들(13~16) 및 스트링 선택 라인 계단에 의해 분리된 도전층들) 중에서 제1 및 제3 스트링 선택 라인 컷들(13, 15)에 의해 분리된 도전층들(제2 방향을 따라 첫 번째에 위치한 도전층들)에 대응할 수 있다.
도 1 내지 도 11에서, 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수가 6개인 것으로 예시되었다. 그러나 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수는 한정되지 않는다. 수직 구조물의 층수가 증가할수록, 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수가 증가할 수 있다.
또한, 하나의 셀 스트링에 속한 셀 트랜지스터들 중에서 접지 선택 트랜지스터, 메모리 셀 트랜지스터, 또는 스트링 선택 트랜지스터로 사용되는 셀 스트링들의 수는 가변될 수 있다. 하나의 셀 스트링에 속한 셀 트랜지스터들 중 일부는 데이터를 저장하지 않는 더미 메모리 셀 트랜지스터들로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(500)를 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 패스 회로부(520), 블록 디코더(530), 행 디코더(540), 페이지 버퍼(550), 데이터 입력 및 출력 회로(560), 버퍼(570), 그리고 제어 로직(580)을 포함한다.
메모리 셀 어레이(510)는 복수의 메모리 블록들(511, 512)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 예를 들어, 각 메모리 블록은 도 1 내지 도 11을 참조하여 설명된 메모리 블록(200)을 포함할 수 있다. 메모리 블록(200)이 제2 방향을 따라 반복적으로 제공되어 복수의 메모리 블록들(511, 512)에 대응할 수 있다.
도 1, 도 2, 도 11 및 도 12를 참조하여 설명된 바와 같이, 각 메모리 블록(예를 들어, 511)은 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1~WL4), 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼(550)에 연결될 수 있다.
도 1 및 도 2의 구조의 예에서, 비트 라인들(BL)은 제1 내지 제16 비트 라인들(BL1~BL16)을 포함할 수 있다. 복수의 메모리 블록들(511, 512)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 예를 들어, 제1 및 제2 도전 라인들(341, 342)이 제2 방향으로 신장되어 복수의 메모리 블록들에 공통으로 연결될 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 각 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
패스 회로부(520)는 복수의 메모리 블록들(511, 512)에 각각 대응하는 복수의 패스 회로들(521, 522)을 포함할 수 있다. 예시적으로, 하나의 메모리 블록(511)에 대응하는 하나의 패스 회로(521)의 구조가 도시되어 있다.
제1 내지 제4 워드 라인들(WL1~WL4)은 제1 내지 제5 도전층들(221~225)에 각각 대응한다. 접지 선택 라인(GSL) 및 제1 내지 제4 워드 라인들(WL1~WL4)의 각각은 양단의 워드 라인 계단들에서 두 개의 관통 비아들을 통해 두 개의 패스 트랜지스터들에 연결될 수 있다. 즉, 패스 회로(521)는 접지 선택 라인(GSL) 및 제1 내지 제4 워드 라인들(WL1~WL4)의 각각에 대해 두 개씩의 패스 트랜지스터들을 구비할 수 있다.
제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)은 제6 도전층(226)에 대응한다. 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)의 각각은 양 단의 워드 라인 계단 및 중앙의 스트링 선택 라인 계단에서 세 개의 관통 비아들을 통해 세 개의 패스 트랜지스터들에 연결될 수 있다. 즉, 패스 회로(521)는 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)의 각각에 대해 세 개씩의 패스 트랜지스터들을 구비할 수 있다.
블록 디코더(530)는 블록 워드 라인들(BLKWL, BLKWLs)에 연결된다. 블록 디코더(530)는 제어 로직(580)의 제어에 응답하여 동작한다. 블록 디코더(530)는 버퍼(570)로부터 수신되는 블록 주소(BA)를 디코딩 할 수 있다. 블록 디코더(530)는 블록 워드 라인들(BLKWL, BLKWLs) 중에서 블록 주소(BA)가 가리키는 블록 워드 라인(예를 들어, BLKWL)을 활성화하여, 블록 워드 라인(BLKWL)에 연결된 패스 회로(521)의 패스 트랜지스터들을 턴-온 할 수 있다.
패스 회로(521)의 패스 트랜지스터들이 턴-온 되면, 패스 회로(521)에 연결된 메모리 블록(511)의 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1~WL4), 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)이 행 디코더(540)에 연결될 수 있다.
행 디코더(540)는 패스 회로(521), 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1~WL4), 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)을 통해 메모리 블록(511)에 연결된다. 행 디코더(540)는 제어 로직(580)의 제어에 따라 동작한다.
행 디코더(540)는 버퍼(570)로부터 수신되는 행 주소(RA)를 디코딩하고, 디코딩된 행 주소에 따라 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1~WL4), 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼(550)는 제1 내지 제16 비트 라인들(BL1~BL16)을 통해 메모리 셀 어레이(510)에 연결된다. 페이지 버퍼(550)는 데이터 라인들(DL)을 통해 데이터 입력 및 출력 회로(560)와 연결된다. 페이지 버퍼(550)는 제어 로직(580)의 제어에 따라 동작한다.
쓰기 동작 시에, 페이지 버퍼(550)는 메모리 셀 트랜지스터들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼(550)는 제1 내지 제16 비트 라인들(BL1~BL16)에 전압들을 인가할 수 있다. 읽기 동작 시에, 또는 쓰기 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼(550)는 제1 내지 제16 비트 라인들(BL1~BL16)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
데이터 입력 및 출력 회로(560)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼(550)와 연결된다. 데이터 입력 및 출력 회로(560)는 버퍼(570)로부터 열 주소(CA)를 수신할 수 있다. 데이터 입력 및 출력 회로(560)는 페이지 버퍼(550)에 의해 읽힌 데이터를 열 주소(CA)에 따라 버퍼(570)로 출력할 수 있다. 데이터 입력 및 출력 회로(560)는 열 주소(CA)에 의존하여, 버퍼(570)로부터 수신되는 데이터를 페이지 버퍼(550)에 전달할 수 있다.
버퍼(570)는 외부의 장치와 제1 채널(CH1)을 통해 명령(CMD) 및 주소(ADDR)를 수신하고, 그리고 데이터(DATA)를 교환할 수 있다. 버퍼(570)는 제어 로직(580)의 제어에 따라 동작할 수 있다. 버퍼(570)는 명령(CMD)을 제어 로직(580)에 전달할 수 있다. 버퍼(570)는 주소(ADDR)의 블록 주소(BA)를 블록 디코더(530)에 전달하고, 행 주소(RA)를 행 디코더(540)에 전달하고, 열 주소(CA)를 데이터 입력 및 출력 회로(560)에 전달할 수 있다. 버퍼(570)는 데이터(DATA)를 데이터 입력 및 출력 회로(560)와 교환할 수 있다.
제어 로직(580)은 외부 장치와 제2 채널(CH)을 통해 제어 신호(CTRL)를 교환할 수 있다. 제어 로직(580)은 버퍼(570)가 명령(CMD), 주소(ADDR) 및 데이터(DATA)를 라우팅하게 제어할 수 있다. 제어 로직(580)은 버퍼(570)로부터 수신된 명령(CMD)을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(500)를 제어할 수 있다.
제어 로직(580)은 전압 생성기(580)를 포함할 수 있다. 전압 생성기(580)는 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1~WL4), 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)에 인가되는 다양한 전압들을 생성할 수 있다. 제어 로직(580)은 전압 생성기(580)에 의해 생성된 다양한 전압들을 행 디코더(540)로 전달할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
110: 제1 활성 영역
120, 130, 140: 패스 트랜지스터들
121, 131, 141: 게이트들
122, 132, 142: 절연막들
123, 133, 143: 제1 정션들
124, 134, 144: 제2 정션들
181, 182, 183: 주변 회로 비아들
210: 제2 활성 영역
211~216: 제1 내지 제5 도전층들
221~226: 제1 내지 제5 절연층들
216: 제6 절연층
226: 제6 도전층
226a, 226b: 부분 도전층들
230, 231~239: 수직 채널들
241~264: 메모리 셀 비아들
271~290: 상부 도전층들
311~331: 관통 비아들
341, 342: 도전 라인들
351: 도전 라인 비아
11, 12: 워드 라인 컷들
13, 14, 15, 16: 스트링 선택 라인 컷들

Claims (20)

  1. 불휘발성 메모리 장치에 있어서:
    제1 활성 영역 및 상기 제1 활성 영역 상에 형성되는 소자들을 포함하는 주변 회로; 그리고
    상기 주변 회로 상의 제2 활성 영역 및 상기 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함하고;
    상기 메모리 블록은:
    상기 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 상기 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물;
    상기 수직 구조물 상의 제2 절연층;
    상기 제2 절연층 상에서 상기 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층;
    상기 제2 방향으로 상기 제2 도전층, 상기 제2 절연층 및 상기 수직 구조물을 관통하는 제1 수직 채널들; 그리고
    상기 제2 방향으로 상기 제3 도전층, 상기 제2 절연층 및 상기 수직 구조물을 관통하는 제2 수직 채널들을 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 상기 제2 도전층 및 상기 제3 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제1 관통 비아와 연결되는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 관통 비아는 상기 주변 회로의 상기 소자들 중 적어도 하나의 소자에 전기적으로 연결되는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 도전층은 상기 제2 도전층의 상기 제1 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제2 관통 비아와 연결되고, 그리고
    상기 제3 도전층은 상기 제3 도전층의 상기 제1 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제3 관통 비아와 연결되는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 블록은:
    상기 제2 절연층 상에서 상기 제1 방향과 수직한 제3 방향을 따라 상기 제2 도전층과 마주보며 이격되는 제4 도전층;
    상기 제2 절연층 상에서 상기 제3 방향을 따라 상기 제3 도전층과 마주보며 이격되고, 그리고 상기 제1 방향을 따라 상기 제4 도전층과 마주보며 이격되는 제5 도전층;
    상기 제2 방향으로 상기 제4 도전층, 상기 제2 절연층, 그리고 상기 수직 구조물을 관통하는 제3 수직 채널들;
    상기 제2 방향으로 상기 제5 도전층, 상기 제2 절연층, 그리고 상기 수직 구조물을 관통하는 제4 수직 채널들을 더 포함하고,
    상기 제4 도전층 및 상기 제5 도전층은 상기 제4 도전층 및 상기 제5 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제2 관통 비아와 연결되는 불휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제4 도전층은 상기 제4 도전층의 상기 제2 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제3 관통 비아와 연결되고, 그리고
    상기 제5 도전층은 상기 제5 도전층의 상기 제2 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제4 관통 비아와 연결되는 불휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 제2 도전층 및 상기 제4 도전층이 마주보는 제1 경계 및 상기 제3 도전층 및 상기 제5 도전층이 마주보는 제2 경계는 물결 형태를 갖는 불휘발성 메모리 장치.
  7. 제4항에 있어서,
    상기 메모리 블록은:
    상기 제2 도전층 및 상기 제4 도전층이 마주보는 제1 경계에서 상기 제2 방향으로 상기 제2 절연층 및 상기 수직 구조물을 관통하는 적어도 하나의 제1 수직 더미 채널; 그리고
    상기 제3 도전층 및 상기 제5 도전층이 마주보는 제2 경계에서 상기 제2 방향으로 상기 제2 절연층 및 상기 수직 구조물을 관통하는 적어도 하나의 제2 수직 더미 채널을 더 포함하는 불휘발성 메모리 장치.
  8. 제4항에 있어서,
    상기 메모리 블록은:
    상기 제2 절연층 상에서 상기 제3 방향을 따라 상기 제4 도전층과 마주보며 이격되는 제6 도전층;
    상기 제2 절연층 상에서 상기 제5 방향을 따라 상기 제5 도전층과 마주보며 이격되고, 그리고 상기 제1 방향을 따라 상기 제6 도전층과 마주보며 이격되는 제7 도전층;
    상기 제2 방향으로 상기 제6 도전층, 상기 제2 절연층, 그리고 상기 수직 구조물을 관통하는 제5 수직 채널들;
    상기 제2 방향으로 상기 제7 도전층, 상기 제2 절연층, 그리고 상기 수직 구조물을 관통하는 제6 수직 채널들을 더 포함하고,
    상기 제6 도전층 및 상기 제7 도전층은 상기 제6 도전층 및 상기 제7 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제3 관통 비아와 연결되는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제6 도전층은 상기 제6 도전층의 상기 제3 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제4 관통 비아와 연결되고, 그리고
    상기 제7 도전층은 상기 제7 도전층의 상기 제3 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 절연층, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제5 관통 비아와 연결되는 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 수직 채널들, 상기 제3 수직 채널들, 그리고 상기 제5 수직 채널들은 상기 제3 방향을 따라 신장되는 복수의 그룹들로 분할되고,
    상기 복수의 그룹들의 각각은 상기 제3 방향을 따라 두 개의 열들에 교대로 배치되는 12개의 수직 채널들을 포함하는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 도전층과 상기 제4 도전층의 제1 경계, 그리고 상기 제4 도전층과 상기 제6 도전층의 제2 경계는 상기 12개의 수직 채널들 중 가장 인접한 수직 채널들과의 거리를 문턱 이상으로 유지하도록 물결 형태를 갖는 불휘발성 메모리 장치.
  12. 제8항에 있어서,
    상기 제1 수직 채널들, 상기 제3 수직 채널들, 그리고 상기 제5 수직 채널들은 상기 제3 방향을 따라 신장되는 복수의 그룹들로 분할되고,
    상기 복수의 그룹들의 각각은 상기 제3 방향을 따라 두 개의 열들에 교대로 배치되는 14개의 수직 채널들을 포함하는 불휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 14개의 수직 채널들 중 하나는 상기 제2 도전층과 상기 제4 도전층 사이의 제1 경계에 위치하고, 그리고
    상기 14개의 수직 채널들 중 다른 하나는 상기 제4 도전층과 상기 제6 도전층 사이의 제2 경계에 위치하는 불휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 제1 도전층들은 텅스텐을 포함하고, 상기 제2 도전층 및 상기 제3 도전층은 폴리실리콘을 포함하는 불휘발성 메모리 장치.
  15. 제1항에 있어서,
    상기 메모리 블록은:
    상기 제2 도전층 상의 제3 절연층;
    상기 제3 절연층 상의 제4 도전층;
    상기 제3 도전층 상의 제4 절연층; 그리고
    상기 제4 절연층 상의 제5 도전층을 더 포함하고,
    상기 제4 도전층 및 상기 제5 도전층은 상기 제2 도전층 및 상기 제3 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제2 관통 비아와 연결되는 불휘발성 메모리 장치.
  16. 제1항에 있어서,
    상기 메모리 블록:
    상기 제2 절연층 상에서 상기 제3 도전층과 상기 제1 방향을 따라 마주보며 이격되는 제4 도전층; 그리고
    상기 제2 방향으로 상기 제4 도전층, 상기 제2 절연층 및 상기 수직 구조물을 관통하는 제3 수직 채널들을 더 포함하고,
    상기 제3 도전층 및 상기 제4 도전층은 상기 제3 도전층 및 상기 제4 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제2 관통 비아와 연결되는 불휘발성 메모리 장치.
  17. 불휘발성 메모리 장치에 있어서:
    제1 활성 영역 및 상기 제1 활성 영역 상에 형성되는 적어도 세 개의 패스 트랜지스터들을 포함하는 주변 회로; 그리고
    상기 주변 회로 상의 제2 활성 영역 및 상기 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함하고;
    상기 메모리 블록은:
    상기 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 상기 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물;
    상기 수직 구조물 상의 제2 절연층;
    상기 제2 절연층 상에서 상기 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층;
    상기 제2 방향으로 상기 제2 도전층, 상기 제2 절연층 및 상기 수직 구조물을 관통하는 제1 수직 채널들; 그리고
    상기 제2 방향으로 상기 제3 도전층, 상기 제2 절연층 및 상기 수직 구조물을 관통하는 제2 수직 채널들을 포함하고,
    상기 적어도 세 개의 패스 트랜지스터들은 상기 제2 활성 영역을 관통하는 적어도 세 개의 관통 비아들을 통해 상기 제2 도전층 및 상기 제3 도전층에 공통 전압을 공급하는 불휘발성 메모리 장치.
  18. 제17항에 있어서,
    상기 적어도 세 개의 관통 비아들은:
    상기 제2 도전층과 상기 제3 도전층의 사이의 상기 제2 절연층의 노출된 영역, 상기 수직 구조물 및 상기 제2 활성 영역을 관통하는 제1 관통 비아;
    상기 제2 도전층의 상기 제1 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 활성 영역을 관통하는 제2 관통 비아; 그리고
    상기 제3 도전층의 상기 제1 관통 비아가 위치한 측면의 반대의 측면에서 상기 제2 활성 영역을 관통하는 제3 관통 비아를 포함하는 불휘발성 메모리 장치.
  19. 제17항에 있어서,
    상기 제2 도전층 및 상기 제3 도전층은 하나의 스트링 선택 라인이고,
    상기 제2 도전층은 상기 제1 수직 채널들과 함께 상기 스트링 선택 라인에 연결된 제1 스트링 선택 트랜지스터들을 형성하고, 그리고
    상기 제3 도전층은 상기 제2 수직 채널들과 함께 상기 스트링 선택 라인에 연결된 제2 스트링 선택 트랜지스터들을 형성하는 불휘발성 메모리 장치.
  20. 불휘발성 메모리 장치에 있어서:
    제1 활성 영역 및 상기 제1 활성 영역 상에 형성되는 소자들을 포함하는 주변 회로; 그리고
    상기 주변 회로 상의 제2 활성 영역 및 상기 제2 활성 영역 상에 형성되는 메모리 셀들을 포함하는 메모리 블록을 포함하고;
    상기 메모리 블록은:
    상기 제2 활성 영역 상에서 제1 방향을 따라 신장되고, 상기 제2 활성 영역의 상면과 수직한 제2 방향으로 적층되는 제1 절연층 및 제1 도전층의 쌍들을 포함하는 수직 구조물;
    상기 수직 구조물 상의 제2 절연층;
    상기 제2 절연층 상에서 상기 제1 방향을 따라 마주보며 이격되는 제2 도전층 및 제3 도전층;
    상기 제2 절연층 상에서 상기 제1 방향을 따라 마주보며 이격되고, 그리고 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향으로 상기 제2 도전층 및 상기 제3 도전층과 평행한 제4 도전층 및 제5 도전층;
    상기 제2 절연층 상에서 상기 제1 방향을 따라 마주보며 이격되고, 그리고 상기 제3 방향으로 상기 제4 도전층 및 상기 제5 도전층과 평행한 제6 도전층 및 제7 도전층; 그리고
    상기 제2 방향으로 상기 수직 구조물을 관통하는 수직 채널들을 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 상기 제2 도전층 및 상기 제3 도전층의 사이에서 노출된 상기 제2 절연층의 영역, 상기 수직 구조물 및 상기 제2 활성 영을 관통하는 제1 관통 비아와 연결되고,
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