KR20210157288A - 메모리 어레이 워드 라인 라우팅 - Google Patents

메모리 어레이 워드 라인 라우팅 Download PDF

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첸첸 제이콥 왕
이-칭 리우
한-종 치아
사이-후이 영
유-밍 린
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Abstract

3D 메모리 어레이에 대한 라우팅 배열 및 그 형성 방법이 개시된다. 한 실시형태에서, 메모리 어레이는, 제1 워드 라인과 접촉하는 강유전체(FE) 재료; 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS) 층 - FE 재료는 OS 층과 제1 워드 라인 사이에 배치됨 - ; FE 재료와 접촉하는 유전체 재료 - FE 재료는 유전체 재료와 제1 워드 라인 사이에 배치됨 - ; 제1 워드 라인 위의 금속간 유전체(IMD); IMD를 통해 제1 워드 라인으로 연장되는 제1 콘택트 - 제1 콘택트는 제1 워드 라인에 전기적으로 커플링됨 - ; 유전체 재료 및 FE 재료를 통해 연장되는 제2 콘택트; 및 제1 콘택트를 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인을 포함한다.

Description

메모리 어레이 워드 라인 라우팅{MEMORY ARRAY WORD LINE ROUTING}
[우선권 주장 및 교차 참조]
본 출원은 2020년 6월 19일자로 출원된 미국 가출원 제63/041,161호의 이점을 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
반도체 메모리는, 예로서, 무선국(radio), 텔레비전, 셀폰(cell phone), 및 개인용 컴퓨팅 디바이스를 포함하는 전자적 애플리케이션을 위한 집적 회로에서 사용된다. 반도체 메모리는 두 가지 주요한 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 불휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(random access memory; RAM)를 포함하는데, 이것은 두 개의 하위 카테고리, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나누어질 수 있다. SRAM과 DRAM 둘 모두는, 그들이 전력을 공급받지 않을 때 그들이 저장하는 정보를 상실할 것이기 때문에 휘발성이다.
다른 한편으로는, 불휘발성 메모리는 그 상에 저장되는 데이터를 계속 유지할 수 있다. 불휘발성 반도체 메모리의 하나의 타입은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM 또는 FRAM)이다. FERAM의 이점은 빠른 쓰기/읽기 속도 및 작은 사이즈를 포함한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a 및 도 1b는 몇몇 실시형태에 따른 메모리 어레이의 사시도 및 회로도를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 24d, 도 25a, 도 25b, 도 25c, 도 25d, 도 25e, 도 25f, 도 26a, 도 26b, 도 26c, 도 26d, 도 27a, 도 27b, 도 27c, 도 27d, 도 28a, 도 28b, 도 29, 도 30, 도 31a, 도 31b, 도 32a, 도 32b, 도 32c, 도 32d, 도 32e, 도 32f, 도 33a, 도 33b, 도 33c, 도 33d, 도 34, 도 35, 및 도 36은 몇몇 실시형태에 따른 메모리 어레이를 제조하는 다양한 뷰를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다양한 실시형태는 복수의 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이에 대한 라우팅을 제공한다. 적층된 메모리 셀은, 로직 다이(logic die)일 수도 있는 어레이 아래의 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS)(CMOS under array; CUA) 위에 수직으로 적층될 수도 있다. 적층된 메모리 셀은, CUA로부터 멀어지는 방향으로 워드 라인의 각각의 길이가 감소하는 계단 구조체(staircase structure)에서 CUA의 주 표면(major surface)에 평행한 방향으로 연장되는 워드 라인을 포함한다. 유전체 재료는 인접한 워드 라인을 서로 분리할 수도 있고 수직 및 수평으로 격리할(isolate) 수도 있으며, 워드 라인 위에 금속간 유전체(inter-metal dielectric; IMD)가 형성될 수도 있다. 각각의 워드 라인은, ILD를 통해 각각의 워드 라인 위로 연장되고, 워드 라인이 연장되는 방향에 수직인 제1 방향에서 3D 메모리 어레이 위로 연장되며, 3D 메모리를 통해, 예컨대 제1 방향에서 워드 라인에 인접한 유전체 재료를 통해 연장되는 콘택트에 의해 CUA에 전기적으로 커플링될 수도 있다. 이러한 방식으로 라우팅되는 콘택트를 통해 워드 라인을 CUA에 커플링하는 것은, 종래의 기존 프로세스보다 더 적은 마스킹 단계를 필요하는데, 이것은 시간 및 비용을 절약한다. 또한, 종래의 프로세스는, 워드 라인에 인접한 유전체 재료를 통해 콘택트를 라우팅하는 것에 의해 절약되는 면적 페널티(area penalty)와 관련될 수도 있다. 따라서, 3D 메모리 어레이는 더 작은 면적에서 라우팅된다.
도 1a 및 도 1b는 몇몇 실시형태에 따른 메모리 어레이(200)의 예를 예시한다. 도 1a는, 몇몇 실시형태에 따른, 삼차원 뷰의 메모리 어레이(200)의 일부의 예를 예시하고, 도 1b는 메모리 어레이(200)의 회로도를 예시한다. 메모리 어레이(200)는 행과 열의 그리드로 배열될 수도 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 또한 수직으로 적층되어 삼차원 메모리 어레이를 제공하고, 그에 의해, 디바이스 밀도를 증가시킬 수도 있다. 메모리 어레이(200)는 반도체 다이의 라인 백엔드(back end of line; BEOL)에 배치될 수도 있다. 예를 들면, 메모리 어레이(200)는 반도체 기판 상에서 형성되는 상기의 하나 이상의 능동 디바이스(예를 들면, 트랜지스터)와 같은, 반도체 다이의 인터커넥트 층(interconnect layer)에 배치될 수도 있다.
몇몇 실시형태에서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FERAM), NOR 메모리 어레이, 또는 등등이다. 메모리 셀(202)의 각각은 게이트 유전체로서 강유전체(ferroelectric; FE) 재료(90)를 갖는 트랜지스터(204)를 포함할 수도 있다. 몇몇 실시형태에서, 트랜지스터(204)는 박막 트랜지스터 또는 등등일 수 있다. 몇몇 실시형태에서, 각각의 트랜지스터(204)의 게이트는 각각의 워드 라인(예를 들면, 전도성 라인(72))에 전기적으로 커플링되고, 각각의 트랜지스터(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들면, 전도성 라인(106))에 전기적으로 커플링되고, 각각의 트랜지스터(204)의 제2 소스/드레인 영역은, 제2 소스/드레인 영역을 접지에 전기적으로 커플링하는 각각의 소스 라인(예를 들면, 전도성 라인(108))에 전기적으로 커플링된다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수도 있고, 한편 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수도 있다.
메모리 어레이(200)는 전도성 라인(72) 중 인접한 것들 사이에서 배치되는 유전체 층(52)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들면, 워드 라인)을 포함한다. 전도성 라인(72)은 로직 다이와 같은 CUA일 수도 있는 기저의(underlying) 기판(도 1a 및 도 1b에서 별개로 예시되지 않음)의 주 표면에 평행한 방향으로 연장된다. 전도성 라인(72)은, 하위(lower) 전도성 라인(72)이 상위(upper) 전도성 라인(72)의 엔드포인트보다 더 길고 그것을 지나 횡방향으로(laterally) 연장되도록 계단 구성을 가질 수도 있다. 예를 들면, 도 1a에서, 전도성 라인(72)의 다수의 적층된 층이 예시되어 있는데, 최상부(topmost) 전도성 라인(72)이 가장 짧고 최저부(bottommost) 전도성 라인(72)이 가장 길다. 전도성 라인(72)의 각각의 길이는 기저의 기판을 향하는 방향으로 증가할 수도 있다. 이러한 방식으로, 전도성 라인(72)의 각각의 부분이 메모리 어레이(200) 위에서부터 액세스 가능할 수도 있고, 전도성 라인(72)의 각각의 노출된 부분에 전도성 콘택트가 만들어질 수도 있다.
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들면, 비트 라인) 및 복수의 전도성 라인(108)(예를 들면, 소스 라인)을 더 포함한다. 전도성 라인(106) 및 전도성 라인(108) 각각은 전도성 라인(72)에 수직인 방향으로 연장될 수도 있다. 유전체 재료(102)는 전도성 라인(106)과 전도성 라인(108) 중 인접한 것들 사이에 배치되어 그들을 격리한다. 교차하는 전도성 라인(72)과 함께 전도성 라인(106) 및 전도성 라인(108)의 쌍은 각각의 메모리 셀(202)의 경계를 정의하고, 유전체 재료(98)는 전도성 라인(106)과 전도성 라인(108)의 인접한 쌍 사이에 배치되어 그들을 격리한다. 몇몇 실시형태에서, 전도성 라인(108)은 접지에 전기적으로 커플링된다. 비록 도 1a가 전도성 라인(108)에 대한 전도성 라인(106)의 특정한 배치를 예시하지만, 전도성 라인(106) 및 전도성 라인(108)의 배치는 다른 실시형태에서 뒤집힐(flipped) 수도 있다는 것이 인식되어야 한다.
메모리 어레이(200)는 또한 산화물 반도체(oxide semiconductor; OS) 층(92)을 포함할 수도 있다. OS 층(92)은 메모리 셀(202)의 트랜지스터(204)에 대한 채널 영역을 제공할 수도 있다. 예를 들면, 대응하는 전도성 라인(72)을 통해 적절한 전압(예를 들면, 대응하는 트랜지스터(204)의 각각의 임계 전압(Vth)보다 더 높음)이 인가되는 경우, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은, 전도성 라인(106)으로부터 전도성 라인(108)으로(예를 들면, 화살표(206)에 의해 나타내어지는 방향으로) 전류가 흐르는 것을 허용할 수도 있다.
FE 재료(90)는 전도성 라인(72)과 OS 층(92) 사이에서 배치되고, FE 재료(90)는 트랜지스터(204)에 대한 게이트 유전체를 제공할 수도 있다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FERAM) 어레이로 또한 지칭될 수도 있다. FE 재료(90)는 두 개의 상이한 방향 중 하나에서 분극될 수도 있고, 분극 방향은 FE 재료(90) 양단에 적절한 전압 차이(voltage differential)를 인가하고 적절한 전기장을 생성하는 것에 의해 변경될 수도 있다. 분극은 상대적으로 국소화될 수도 있고(예를 들면, 메모리 셀(202)의 각각의 경계 내에 일반적으로 포함됨), FE 재료(90)의 연속 영역이 복수의 메모리 셀(202)에 걸쳐 연장될 수도 있다. FE 재료(90)의 특정한 영역의 분극 방향에 따라, 대응하는 트랜지스터(204)의 임계 전압이 변하고, 디지털 값(예를 들면, 0 또는 1)이 저장될 수 있다. 예를 들면, FE 재료(90)의 영역이 제1 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 낮은 임계 전압을 가질 수도 있고, FE 재료(90)의 영역이 제2 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 높은 임계 전압을 가질 수도 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수도 있다. 더 큰 임계 전압 시프트는, 대응하는 메모리 셀(202)에 저장되는 디지털 값을 판독하는 것을 더 쉽게(예를 들면, 에러 발생 가능성이 더 적음) 만든다.
메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 FE 재료(90)의 부분에 인가된다. 기록 전압은, 예를 들면, 대응하는 전도성 라인(72)(예를 들면, 대응하는 워드 라인)과 대응하는 전도성 라인(106) 및 전도성 라인(108)(예를 들면, 대응하는 비트 및 소스 라인)에 적절한 전압을 인가하는 것에 의해 인가될 수 있다. FE 재료(90)의 부분 양단에 기록 전압을 인가하는 것에 의해, FE 재료(90)의 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 트랜지스터(204)의 대응하는 임계 전압은 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 스위칭될 수 있고 디지털 값은 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106) 및 전도성 라인(108)과 교차하기 때문에, 개개의 메모리 셀(202)은 기록 동작을 위해 선택될 수도 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(예를 들면, 낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들면, 대응하는 워드 라인)에 인가된다. FE 재료(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴온될 수도 있거나 또는 턴온되지 않을 수도 있다. 결과적으로, 대응하는 전도성 라인(106)은 대응하는 전도성 라인(108)(예를 들면, 접지에 커플링되는 대응하는 소스 라인)을 통해 방전될 수도 있거나 또는 방전되지 않을 수도 있고, 메모리 셀(202)에 저장되는 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106) 및 전도성 라인(108)과 교차하기 때문에, 개개의 메모리 셀(202)이 판독 동작을 위해 선택될 수도 있다.
도 1a는 또한, 이후의 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 예시한다. 단면 A-A'는 전도성 라인(72)의 길이 방향 축을 따르며 그리고, 예를 들면, 트랜지스터(204)의 OS 층(92)을 가로지르는 전류 흐름의 방향에 평행한 방향에 있다. 단면 B-B'는 단면 A-A', 전도성 라인(72)의 길이 방향 축, 및 전도성 라인(106) 및 전도성 라인(106)의 길이 방향 축에 수직이다. 단면 B-B'는 유전체 재료(98) 및 유전체 재료(102)를 통해 연장된다. 단면 C-C'는 단면 B-B'에 평행하고 전도성 라인(106)을 통해 연장된다. 후속하는 도면은 명확성을 위해 이들 기준 단면을 참조한다. 단면 D-D'는 단면 B-B'에 평행하고 메모리 어레이(200)의 계단 영역에서 전도성 라인(106)을 통해 연장된다. 단면 E-E'는 단면 A-A'에 평행하고 유전체 재료(102)를 통해 연장된다.
도 2 내지 도 36은, 몇몇 실시형태에 따른, 메모리 어레이(200)의 제조에서의 중간 단계의 도면이다. 도 2 내지 도 14, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 31b, 도 32b, 및 도 33b는 도 1a에서 예시되는 기준 단면 A-A'를 따라 예시된다. 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 및 도 32d는 도 1a에서 예시되는 기준 단면 B-B'를 따라 예시된다. 도 24d, 도 25d, 도 28b, 및 도 32e는 도 1a에서 예시되는 기준 단면 C-C'를 따라 예시된다. 도 26d, 도 27d, 및 도 33d는 도 1a에서 예시되는 기준 단면 D-D'를 따라 예시된다. 도 26c, 도 27c, 도 32c, 및 도 33c는 도 1a에서 예시되는 기준 단면 E-E'를 따라 예시된다. 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 25f, 도 26a, 도 27a, 도 28a, 도 29, 도 30, 도 31a, 도 32a, 도 33a, 도 34, 도 35, 및 도 36은 탑 다운 뷰(top-down view)를 예시한다. 도 25e 및 도 32f는 사시도를 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이, 또는 등등과 같은 집적 회로 다이일 수도 있다. 기판(50)은 상보형 금속 산화물 반도체(CMOS) 다이일 수도 있으며, 어레이 하의 CMOS(CMOS Under Array; CUA)로 지칭될 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에서 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물(silicon oxide) 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 비화물 인화물(gallium arsenide phosphide), 알루미늄 인듐 비화물(aluminum indium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 갈륨 인듐 비화물(gallium indium arsenide), 갈륨 인듐 인화물(gallium indium phosphide), 및/또는 갈륨 인듐 비화물 인화물(gallium indium arsenide phosphide)을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 2는 또한 기판(50) 위에 형성될 수도 있는 회로를 예시한다. 회로는 기판(50)의 상부 표면(top surface)에서 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위의 게이트 유전체 층(302) 및 게이트 유전체 층(302) 위의 게이트 전극(304)을 포함할 수도 있다. 소스/드레인 영역(306)은 게이트 유전체 층(302) 및 게이트 전극(304)의 양 측(opposite sides) 상의 기판(50)에서 배치된다. 게이트 스페이서(308)는 게이트 유전체 층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 적절한 횡방향 거리만큼 게이트 전극(304)으로부터 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 나노구조체(예를 들면, 나노시트, 나노와이어, 게이트 올 어라운드, 또는 등등) FET(나노 FET), 평면 FET, 등등, 또는 이들의 조합을 포함할 수도 있고, 게이트 퍼스트 프로세스(gate-first process) 또는 게이트 라스트 프로세스(gate-last process)에 의해 형성될 수도 있다.
제1 ILD(310)는 소스/드레인 영역(306), 게이트 유전체 층(302), 및 게이트 전극(304)을 둘러싸고 그들을 격리하며, 제2 ILD(312)가 제1 ILD(310) 위에 있다. 소스/드레인 콘택트(314)는 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고 소스/드레인 영역(306)에 전기적으로 커플링되고 게이트 콘택트(316)는 제2 ILD(312)를 통해 연장되고 게이트 전극(304)에 전기적으로 커플링된다. 하나 이상의 적층된 유전체 층(324) 및 하나 이상의 유전체 층(324)에서 형성되는 전도성 피쳐(322)를 포함하는 인터커넥트 구조체(320)는 제2 ILD(312), 소스/드레인 콘택트(314), 및 게이트 콘택트(316) 위에 있다. 인터커넥트 구조체(320)는 기능 회로를 형성하기 위해 게이트 콘택트(316) 및 소스/드레인 콘택트(314)에 전기적으로 연결될 수도 있다. 몇몇 실시형태에서, 인터커넥트 구조체(320)에 의해 형성되는 기능 회로는 로직 회로, 메모리 회로, 감지 증폭기, 컨트롤러, 입력/출력 회로, 이미지 센서 회로, 등등, 또는 이들의 조합을 포함할 수도 있다. 비록 도 2가 기판(50) 위에 형성되는 트랜지스터를 논의하지만, 다른 능동 디바이스(예를 들면, 다이오드 또는 등등) 및/또는 수동 디바이스(예를 들면, 커패시터, 저항기, 또는 등등)도 또한 기능 회로의 일부로서 형성될 수도 있다.
도 3에서, 다층 스택(58)은 도 2의 구조체 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 인터커넥트 구조체(320)는 단순성과 명확성의 목적을 위해 후속하는 도면에서 생략될 수도 있다. 비록 다층 스택(58)이 인터커넥트 구조체(320)의 유전체 층(324)과 접촉하는 것으로 예시되지만, 임의의 수의 중간 층이 기판(50)과 다층 스택(58) 사이에서 배치될 수도 있다. 예를 들면, 절연 층(예를 들면, 저유전율 유전체 층)에 전도성 피쳐를 포함하는 하나 이상의 인터커넥트 층이 기판(50)과 다층 스택(58) 사이에서 배치될 수도 있다. 몇몇 실시형태에서, 전도성 피쳐는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지, 및/또는 신호 라인을 제공하도록 패터닝될 수도 있다(도 1a 및 도 1b 참조).
다층 스택(58)은 전도성 층(54A-54D)(통칭하여 전도성 층(54)으로 지칭됨) 및 유전체 층(52A-52E)(통칭하여 유전체 층(52)으로 지칭됨)의 교대하는 층을 포함한다. 전도성 층(54)은 전도성 라인(72)(예를 들면, 워드 라인)을 정의하기 위해 후속하는 단계에서 패터닝될 수도 있다. 전도성 층(54)은, 구리, 티타늄, 티타늄 질화물(titanium nitride), 탄탈룸(tantalum), 탄탈룸 질화물(tantalum nitride), 텅스텐, 루테늄(ruthenium), 알루미늄, 코발트, 은, 금, 니켈, 크롬, 하프늄, 백금, 이들의 조합, 또는 등등과 같은 전도성 재료를 포함할 수도 있다. 유전체 층(52)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 이들의 조합, 또는 등등과 같은 절연성 재료를 포함할 수도 있다. 전도성 층(54) 및 유전체 층(52) 각각은, 예를 들면, 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 성막(atomic layer deposition ALD), 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 또는 등등을 사용하여 형성될 수도 있다. 비록 도 3이 특정한 수의 전도성 층(54) 및 유전체 층(52)을 예시하지만, 다른 실시형태는 상이한 수의 전도성 층(54) 및 유전체 층(52)을 포함할 수도 있다.
도 4에서, 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 포토레지스트(56)는 스핀 온 기술을 사용하는 것에 의해 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트(56)를 패터닝하는 것은, 다층 스택(58)의 나머지 부분을 마스킹하면서, 영역(60)에서 다층 스택(58)을 노출시킬 수도 있다. 예를 들면, 다층 스택(58)의 최상부 층(예를 들면, 유전체 층(52E))이 영역(60)에서 노출될 수도 있다.
도 5에서, 영역(60)에서의 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하여 에칭된다. 에칭은 습식(wet) 또는 건식(dry) 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 중성 빔 에칭(neutral beam etching; NBE), 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 영역(60)에서 유전체 층(52E) 및 전도성 층(54D)의 부분을 제거하고 개구(61)를 정의할 수도 있다. 유전체 층(52E) 및 전도성 층(54D)이 상이한 재료 조성을 가지기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수도 있다. 몇몇 실시형태에서, 전도성 층(54D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 유전체 층(52D)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 결과적으로, 유전체 층(52E) 및 전도성 층(54D)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 소망되는 깊이로 연장될 수도 있다. 대안적으로, 개구(61)가 소망되는 깊이에 도달한 이후 개구(61)의 에칭을 정지하기 위해 타이밍이 조절된 에칭 프로세스(timed etch process)가 사용될 수도 있다. 결과적으로 나타나는 구조체에서, 유전체 층(52D)은 영역(60)에서 노출된다.
도 6에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키도록 트리밍된다. 포토레지스트(56)는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60) 및 영역(62)에서의 다층 스택(58)의 부분이 노출될 수도 있다. 예를 들면, 유전체 층(52D)의 상부 표면은 영역(60)에서 노출될 수도 있고, 유전체 층(52E)의 상부 표면은 영역(62)에서 노출될 수도 있다.
도 7에서, 영역(60) 및 영역(62)에서의 유전체 층(52E), 전도성 층(54D), 유전체 층(52D), 및 전도성 층(54C)의 부분은 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 개구(61)를 다층 스택(58) 안으로 추가로 연장시킬 수도 있다. 전도성 층(54D 및 54C) 및 유전체 층(52E 및 52D)이 상이한 재료 조성을 가지기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수도 있다. 몇몇 실시형태에서, 전도성 층(54D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52D)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52C)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 결과적으로, 전도성 층(54D 및 54C) 및 유전체 층(52E 및 52D)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 소망되는 깊이로 확장될 수도 있다. 게다가, 에칭 프로세스 동안, 전도성 층(54) 및 유전체 층(52)의 에칭되지 않은 부분은 기저의 층에 대한 마스크로서 작용하고, 결과적으로 유전체 층(52E) 및 전도성 층(54D)(도 6 참조)의 이전 패턴은 기저의 유전체 층(52D) 및 기저의 전도성 층(54C)으로 전사될 수도 있다. 결과적으로 나타나는 구조체에서, 유전체 층(52C)은 영역(60)에서 노출되고 유전체 층(52D)은 영역(62)에서 노출된다.
도 8에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 및 영역(64)에서의 다층 스택(58)의 부분이 노출될 수도 있다. 예를 들면, 유전체 층(52C)의 상부 표면은 영역(60)에서 노출될 수도 있고; 유전체 층(52D)의 상부 표면은 영역(62)에서 노출될 수도 있고; 유전체 층(52E)의 상부 표면은 영역(64)에서 노출될 수도 있다.
도 9에서, 영역(60), 영역(62), 및 영역(64)에서의 유전체 층(52E, 52D 및 52C) 및 전도성 층(54D, 54C, 및 54B)의 부분은 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 개구(61)를 다층 스택(58) 안으로 추가로 연장시킬 수도 있다. 유전체 층(52C-52E) 및 전도성 층(54B-54D)이 상이한 재료 조성을 가지기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수도 있다. 몇몇 실시형태에서, 전도성 층(54D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52D)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52C)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54B)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52B)은 전도성 층(54B)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 결과적으로, 유전체 층(52C-52E) 및 전도성 층(54B-54D)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 소망되는 깊이로 연장될 수도 있다. 게다가, 에칭 프로세스 동안, 유전체 층(52) 및 전도성 층(54)의 에칭되지 않은 부분은 기저의 층에 대한 마스크로서 작용하고, 결과적으로 유전체 층(52E 및 52D) 및 전도성 층(54D 및 54C)(도 8 참조)의 이전 패턴이 기저의 유전체 층(52D 및 52C) 및 기저의 전도성 층(54C 및 54B)으로 전사될 수도 있다. 결과적으로 나타나는 구조체에서, 유전체 층(52B)은 영역(60)에서 노출되고; 유전체 층(52C)은 영역(62)에서 노출되고; 유전체 층(52D)은 영역(64)에서 노출된다.
도 10에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 영역(60), 영역(62), 영역(64), 및 영역(66)의 다층 스택(58)의 부분이 노출될 수도 있다. 예를 들면, 유전체 층(52B)의 상부 표면은 영역(60)에서 노출될 수도 있고; 유전체 층(52C)의 상부 표면은 영역(62)에서 노출될 수도 있고; 유전체 층(52D)의 상부 표면은 영역(64)에서 노출될 수도 있고; 유전체 층(52E)의 상부 표면은 영역(66)에서 노출될 수도 있다.
도 11에서, 영역(60), 영역(62), 영역(64), 및 영역(66)에서의 유전체 층(52E, 52D, 52C, 52B)의 부분은 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 개구(61)를 다층 스택(58) 안으로 추가로 연장시킬 수도 있다. 몇몇 실시형태에서, 전도성 층(54D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54B)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 층(54A)은 유전체 층(52B)을 에칭하는 에칭 정지 층으로서 작용한다. 결과적으로, 유전체 층(52B-52E)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 소망되는 깊이로 연장될 수도 있다. 게다가, 에칭 프로세스 동안, 전도성 층(54)의 에칭되지 않은 부분은 기저의 층에 대한 마스크로서 작용하고, 결과적으로 전도성 층(54B-54D)(도 10 참조)의 이전 패턴이 기저의 유전체 층(52B-52D)으로 전사될 수도 있다. 결과적으로 나타나는 구조체에서, 전도성 층(54A)은 영역(60)에서 노출되고; 전도성 층(54B)은 영역(62)에서 노출되고; 전도성 층(54C)은 영역(64)에서 노출되고; 전도성 층(54D)은 영역(66)에서 노출된다.
도 12에서, 포토레지스트(56)는, 예컨대, 허용 가능한 애싱(ashing) 또는 습식 스트립(wet strip) 프로세스에 의해 제거될 수도 있다. 따라서, 계단 구조체(68)가 형성된다. 계단 구조체(68)는 전도성 층(54) 및 유전체 층(52)의 교대하는 층의 스택을 포함한다. 하위 전도성 층(54)은 더 길고 상위 전도성 층(54)을 지나 횡방향으로 연장되며, 전도성 층(54)의 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 결과적으로, 후속하는 프로세싱 단계에서 계단 구조체(68) 위에서부터 전도성 층(54)의 각각으로 전도성 콘택트가 만들어질 수 있다.
도 13에서, 금속간 유전체(IMD)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 재료로 형성될 수도 있고, CVD, PECVD, 유동 가능 CVD(flowable CVD; FCVD), 또는 등등과 같은 임의의 적절한 방법에 의해 성막될 수도 있다. 유전체 재료는 포스포 실리케이트 유리(phospho-silicate glass; PSG), 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 또는 등등을 포함할 수도 있다. 몇몇 실시형태에서, IMD(70)는 산화물(예를 들면, 실리콘 산화물 또는 등등), 질화물(예를 들면, 실리콘 질화물 또는 등등), 이들의 조합 또는 등등을 포함할 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 유전체 재료가 사용될 수도 있다. IMD(70)는 전도성 층(54B-54D)의 측벽 및 유전체 층(52B-52E)의 측벽을 따라 연장된다. 게다가, IMD(70)는 전도성 층(54A-54D) 및 유전체 층(52E)의 상부 표면과 접촉할 수도 있다.
도 14에서, 다층 스택(58) 위의 잉여 유전체 재료를 제거하기 위해 제거 프로세스가 IMD(70)에 적용된다. 몇몇 실시형태에서, 제거 프로세스는 화학적 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스(etch-back process), 이들의 조합, 또는 등등과 같은 평탄화 프로세스일 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 다층 스택(58) 및 IMD(70)의 상부 표면이 수평이 되도록 다층 스택(58)을 노출시킨다.
도 15a 내지 도 17c에서, 트렌치가 다층 스택(58)에서 형성되고, 그에 의해, 전도성 라인(72)을 정의한다. 전도성 라인(72)은 메모리 어레이(200)에서의 워드 라인에 대응할 수도 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적으로 나타나는 트랜지스터(204)에 대한 게이트 전극을 제공할 수도 있다. 도 15a 내지 도 18c에서, "a"로 끝나는 도면은 탑 다운 뷰를 예시하고, "b"로 끝나는 도면은 도 1a의 라인 A-A'를 따르는 단면도를 예시하고, "c"로 끝나는 도면은 도 1a의 라인 B-B'를 따르는 단면도를 예시한다.
도 15a 내지 도 15c에서, 하드 마스크(80)는 다층 스택(58) 및 IMD(70) 위에 성막된다. 하드 마스크(80)는, 예를 들면, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, CVD, PVD, ALD, PECVD, 또는 등등에 의해 성막될 수도 있다. 포토레지스트(82)가 하드 마스크(80) 위에 형성되어 패터닝된다. 하드 마스크(80)는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 16a 내지 도 16c에서, 포토레지스트(82)의 패턴은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스를 사용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수도 있다. 따라서, 트렌치(86)가 하드 마스크(80)에서 형성된다.
도 16a 내지 도 16c에서 추가로, 하드 마스크(80)의 패턴은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은, 하나 이상의 허용 가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성(anisotropic)일 수도 있다. 따라서, 다층 스택(58)을 통해 연장되는 트렌치(86)가 형성된다. 전도성 라인(72A-72D)(예를 들면, 워드 라인, 통칭하여 전도성 라인(72)으로 지칭됨)은 전도성 층(54A-54D)으로부터 형성된다. 전도성 층(54)을 통해 트렌치(86)를 에칭하는 것에 의해, 인접한 전도성 라인(72)은 서로 분리될 수 있다. 도 17a 내지 도 17c에서, 하드 마스크(80)는 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합, 또는 등등과 같은 허용 가능한 프로세스에 의해 제거될 수도 있다.
도 18a 내지 도 21c는 트렌치(86)에서 트랜지스터(204)(도 1a 참조)에 대한 채널 영역을 형성하고 패터닝하는 것을 예시한다. 도 18a 내지 도 18c에서, FE 재료(90), OS 층(92), 및 제1 유전체 층(98A)이 트렌치(86)에서 성막된다. FE 재료(90)는 전도성 라인(72) 및 유전체 층(52)의 측벽을 따라 그리고 유전체 층(52E), 기판(50), 및 IMD(70)의 상부 표면을 따라 트렌치(86)에서 등각적으로(conformally) 성막될 수도 있다. FE 재료(90)는 FE 재료(90) 양단에 적절한 전압 차이를 인가하는 것에 의해 두 개의 상이한 분극 방향 사이에서 스위칭할 수 있는 재료를 포함할 수도 있다. 예를 들면, FE 재료(90)는 하프늄(Hf) 기반의 유전체 재료 또는 등등과 같은 고유전율 유전체 재료일 수도 있다. 몇몇 실시형태에서, FE 재료(90)는 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물, 또는 등등을 포함한다. 몇몇 실시형태에서, FE 재료(90)는 바륨 티타늄 산화물(barium titanium oxide)(BaTiO3), 납 티타늄 산화물(lead titanium oxide)(PbTiO3), 납 지르코늄 산화물(lead zirconium oxide)(PbZrO3), 리튬 니오븀 산화물(lithium niobium oxide)(LiNbO3), 나트륨 니오븀 산화물(sodium niobium oxide)(NaNbO3), 칼륨 니오븀 산화물(potassium niobium oxide)(KNbO3), 칼륨 탄탈룸 산화물(potassium tantalum oxide)(KTaO3), 비스무트 스칸듐 산화물(bismuth scandium oxide)(BiScO3), 비스무트 철 산화물(bismuth iron oxide)(BiFeO3), 하프늄 에르븀 산화물(hafnium erbium oxide)(Hf1-xErxO), 하프늄 란타늄 산화물(hafnium lanthanum oxide)(Hf1-xLaxO), 하프늄 이트륨 산화물(hafnium yttrium oxide)(Hf1-xYxO), 하프늄 가돌리늄 산화물(hafnium gadolinium oxide)(Hf1-xGdxO), 하프늄 알루미늄 산화물(hafnium aluminum oxide)(Hf1-xAlxO), 하프늄 지르코늄 산화물(hafnium zirconium oxide)(Hf1-xZrxO), 하프늄 티타늄 산화물(hafnium titanium oxide)(Hf1-xTixO), 하프늄 탄탈룸 산화물(hafnium tantalum oxide)(Hf1-xTaxO), 알루미늄 스칸듐 질화물(aluminum scandium nitride)(AlScN)), 또는 등등을 포함할 수도 있다. 몇몇 실시형태에서, FE 재료(90)는 상이한 강유전체 재료 또는 상이한 타입의 메모리 재료를 포함할 수도 있다. 예를 들면, 몇몇 실시형태에서, FE 재료(90)는, 두 개의 SiOx 층(예를 들면, ONO 구조체) 사이에서 SiNx의 층을 포함하는 다층 메모리 구조체와 같은 비 강유전체 재료로 대체될 수도 있다. FE 재료(90)는 CVD, PVD, ALD, PECVD, 또는 등등에 의해 성막될 수도 있다.
OS 층(92)은 FE 재료(90) 위의 트렌치(86)에 등각적으로 성막된다. OS 층(92)은 트랜지스터(204)(도 1a 참조)에 대한 채널 영역을 제공하기에 적절한 재료를 포함한다. 예를 들면, OS 층(92)은 아연 산화물(zinc oxide)(ZnO), 인듐 텅스텐 산화물(indium tungsten oxide)(InWO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(InGaZnO), 인듐 아연 산화물(indium zinc oxide)(InZnO), 인듐 주석 산화물(indium tin oxide)(ITO), 다결정 실리콘(polycrystalline silicon)(poly-Si), 비정질(amorphous) 실리콘(a-Si), 이들의 조합, 또는 등등을 포함할 수도 있다. OS 층(92)은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 성막될 수도 있다. OS 층(92)은 FE 재료(90) 위에 트렌치(86)의 측벽 및 저부 표면(bottom surface)을 따라 연장될 수도 있다.
제1 유전체 층(98A)은 OS 층(92) 위의 트렌치(86)에 성막된다. 제1 유전체 층(98A)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, 이들은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 성막될 수도 있다. 제1 유전체 층(98A)은 OS 층(92) 위에 트렌치(86)의 측벽 및 저부 표면을 따라 연장될 수도 있다.
도 19a 내지 도 19c에서, 제1 유전체 층(98A) 및 OS 층(92)의 저부 부분은 트렌치(86)에서 제거된다. 제1 유전체 층(98A)의 저부 부분은 포토리소그래피 및 에칭의 조합을 사용하여 제거될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다.
그 다음, 제1 유전체 층(98A)은 트렌치(86)에서 OS 층(92)의 저부 부분을 관통하여 에칭하기 위한 에칭 마스크로서 사용될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. OS 층(92)을 에칭하는 것은 트렌치(86)의 저부 표면 상의 FE 재료(90)의 부분을 노출시킬 수도 있다. 따라서, 트렌치(86)의 대향하는 측벽 상의 OS 층(92)의 부분은 서로 분리될 수도 있는데, 이것은 메모리 어레이(200)(도 1a 참조)의 메모리 셀(202) 사이의 격리를 향상시킨다. 몇몇 실시형태(별개로 예시되지 않음)에서, 에칭은 FE 재료(90)를 통해 트렌치(86)를 추가로 연장시킬 수도 있다. 따라서 트렌치(86)의 대향하는 측벽 상의 FE 재료(90)의 부분은 서로 분리될 수도 있는데, 이것은 메모리 어레이(200)의 메모리 셀(202) 사이의 분리를 더욱 향상시킨다.
도 20a 내지 도 20c에서, 추가적인 유전체 재료(98B)가 트렌치(86)의 나머지 부분을 채우기 위해 성막된다. 추가적인 유전체 재료(98B)는 제1 유전체 층(98A)의 것들과 유사한 또는 동일한 재료로 또는 그들 것들과 유사한 또는 동일한 프로세스에 의해 형성될 수도 있다. 동일한 또는 유사한 재료일 수도 있고 동일한 또는 유사한 프로세스에 의해 형성될 수도 있다. 추가적인 유전체 재료(98B) 및 제1 유전체 층(98A)은 통칭하여 유전체 재료(98)로 지칭될 수도 있다.
도 21a 내지 도 21c에서, 다층 스택(58) 위의 잉여 재료를 제거하기 위해 유전체 재료(98), OS 층(92), 및 FE 재료(90)에 제거 프로세스가 적용된다. 몇몇 실시형태에서, CMP, 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스가 활용될 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 다층 스택(58)(예를 들면, 유전체 층(52E)), FE 재료(90), OS 층(92), 유전체 재료(98), 및 IMD(70)의 상부 표면이 수평이 되도록 다층 스택(58)을 노출시킨다.
도 22a 내지 도 25d는, 메모리 어레이(200)에서 유전체 재료(102), 전도성 라인(106)(예를 들면, 비트 라인), 및 전도성 라인(108)(예를 들면, 소스 라인)을 제조하는 중간 단계를 예시한다. 전도성 라인(106) 및 전도성 라인(108)은, 메모리 어레이(200)의 개개의 메모리 셀(202)이 판독 및 기록 동작을 위해 선택될 수도 있도록 전도성 라인(72)에 수직인 방향으로 연장될 수도 있다.
도 22a 내지 도 22c에서, 트렌치(100)는 유전체 재료(98) 및 OS 층(92)을 통해 패터닝된다. 트렌치(100)는 포토리소그래피 및 에칭의 조합을 통해 유전체 재료(98) 및 OS 층(92)에서 패터닝될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 트렌치(100)는 FE 재료(90)의 대향하는 측벽 사이에서 배치될 수도 있고 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서의 메모리 셀(202)의 인접한 스택을 물리적으로 분리할 수도 있다.
도 22a에서 예시되는 바와 같이, 트렌치(100)는 유전체 재료(98) 및 OS 층(92)을 패터닝하는 것에 의해 IMD(70)에 인접한 주변 영역에서 형성될 수도 있다. 유전체 재료(예컨대, 도 23a 내지 도 23c와 관련하여 하기에서 논의되는 유전체 재료(102))는 IMD(70)에 인접한 주변 영역의 트렌치(100)에서 후속적으로 형성될 수도 있고, 유전체 재료는, 인터커넥트 구조체(320)와 같은 기저의 구조체에 대한 전도성 콘택트(예컨대, 도 27a 내지 도 27d와 관련하여 하기에서 논의되는 콘택트(111))를 형성하도록 후속하여 패터닝될 수도 있다.
도 23a 내지 도 23c에서, 유전체 재료(102)가 트렌치(100)에 성막되어 그것을 충전한다. 유전체 재료(102)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, 이들은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 성막될 수도 있다. 유전체 재료(102)는 OS 층(92) 위의 트렌치(100)의 측벽 및 저부 표면을 따라 연장될 수도 있다. 성막 이후, 유전체 재료(102)의 잉여 부분을 제거하기 위해 평탄화 프로세스(예를 들면, CMP, 에칭백, 또는 등등)가 수행될 수도 있다. 결과적으로 나타나는 구조체에서, 다층 스택(58), FE 재료(90), OS 층(92), 유전체 재료(98), 유전체 재료(102), 및 IMD(70)의 상부 표면은 (예를 들면, 프로세스 변동 내에서) 실질적으로 수평일 수도 있다.
몇몇 실시형태에서, 유전체 재료(98) 및 유전체 재료(102)의 재료는, 그들이 서로에 대해 선택적으로 에칭될 수도 있도록 선택될 수도 있다. 예를 들면, 몇몇 실시형태에서, 유전체 재료(98)는 산화물이고 유전체 재료(102)는 질화물이다. 몇몇 실시형태에서, 유전체 재료(98)는 질화물이고 유전체 재료(102)는 산화물이다. 다른 재료도 또한 가능하다.
도 24a 내지 도 24d에서, 트렌치(104)는 유전체 재료(98)를 통해 패터닝된다. 트렌치(104)는 전도성 라인을 형성하기 위해 후속하여 사용될 수도 있다. 트렌치(104)는 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(98)를 통해 패터닝될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 유전체 재료(102)를 유의미하게 에칭하지 않으면서 유전체 재료(98)를 에칭하는 에천트를 사용할 수도 있다. 트렌치(104)의 패턴은, 후속하여 형성된 전도성 라인(예컨대, 도 25a 내지 도 25d와 관련하여 하기에서 논의되는 전도성 라인(106) 및 전도성 라인(108))의 것에 대응할 수도 있다. 유전체 재료(98)의 일부는 트렌치(104)의 각각의 쌍 사이에 남아 있을 수도 있고, 유전체 재료(102)는 트렌치(104)의 인접한 쌍 사이에서 배치될 수도 있다.
도 25a 내지 도 25f에서, 트렌치(104)는 전도성 재료로 충전되어 전도성 라인(106) 및 전도성 라인(108)을 형성한다. 도 25e는 예시의 목적을 위해 ILD(70)가 제거된 전도성 라인(106) 및 전도성 라인(108)을 형성한 이후의 구조체의 사시도를 예시한다. 전도성 라인(106) 및 전도성 라인(108) 각각은, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 은, 금, 니켈, 크롬, 하프늄, 백금, 이들의 조합, 또는 등등과 같은 전도성 재료를 포함할 수도 있다. 전도성 라인(106) 및 전도성 라인(108)은, 예를 들면, CVD, ALD, PVD, PECVD, 또는 등등을 사용하여 형성될 수도 있다. 전도성 재료가 성막된 이후, 전도성 재료의 잉여 부분을 제거하기 위해 평탄화(예를 들면, CMP, 에칭백, 또는 등등)가 수행될 수도 있고, 그에 의해, 전도성 라인(106) 및 전도성 라인(108)을 형성할 수도 있다. 결과적으로 나타나는 구조체에서, 다층 스택(58), FE 재료(90), OS 층(92), 유전체 재료(98), 유전체 재료(102), IMD(70), 전도성 라인(106), 및 전도성 라인(108)의 상부 표면은 (예를 들면, 프로세스 변동 내에서) 실질적으로 수평일 수도 있다. 전도성 라인(106)은 메모리 어레이(200)에서의 비트 라인에 대응할 수도 있고 전도성 라인(108)은 메모리 어레이(200)에서의 소스 라인에 대응할 수도 있다. 게다가, 전도성 라인(106) 및 전도성 라인(108)은 메모리 어레이(200)에서의 트랜지스터(204)에 대한 소스/드레인 전극을 제공할 수도 있다. 비록 도 25d가 전도성 라인(106)만을 도시하는 단면도를 예시하지만, 전도성 라인(108)의 단면도는 유사할 수도 있다.
도 25a 및 도 25b에서 예시되는 바와 같이, 메모리 어레이(200)는 메모리 셀 영역(118A), 제1 계단 영역(118B) 및 제2 계단 영역(118C)을 포함할 수도 있다. 제1 계단 영역(118B) 및 제2 계단 영역(118C)은 IMD(70), 유전체 재료(102)의 일부, FE 재료(90)의 일부, 전도성 라인(72A-72D)의 일부, 및 유전체 층(52A-52D)의 일부를 포함한다. 메모리 셀 영역(118A)은 전도성 라인(72A-72D)의 일부, 유전체 층(52A-52D)의 일부, 유전체 층(52E), 전도성 라인(106), 전도성 라인(108), 유전체 재료(98), 유전체 재료(102)의 일부, FE 재료(90)의 일부, 및 OS 층(92)을 포함한다.
몇몇 실시형태에서, 더미 메모리 셀(202D)은 메모리 어레이(200)의 영역에서 형성될 수도 있다. 예를 들면, 도 25f는 더미 메모리 셀(202D)이 메모리 어레이(200)의 경계에서 형성되는 실시형태를 예시한다. 더미 메모리 셀(202D)은 유전체 재료(98), OS 층(92), 및 FE 재료(90)를 포함할 수도 있는데, 이들은 전도성 라인(106), 전도성 라인(108), 및 유전체 재료(102)를 형성하기 위해 에칭되지 않는다.
도 26a 내지 도 26d에서, 트렌치(112) 및 트렌치(114)는 IMD(70), 유전체 재료(102), 및 FE 재료(90)에서 형성된다. 트렌치(112) 및 트렌치(114)는, 후속하여, 전도성 콘택트를 형성하기 위해 사용될 수도 있다. 더 구체적으로, 트렌치(112)는 후속하여 전도성 라인(72)으로 연장되는 전도성 콘택트(예를 들면, 워드 라인 콘택트, 게이트 콘택트, 또는 등등)를 형성하기 위해 사용될 수도 있고, 트렌치(114)는 기판(50) 위에 형성되는 회로로 연장되는 전도성 콘택트를 형성하기 위해 후속하여 사용될 수도 있다. 도 26b에서 예시되는 바와 같이, 트렌치(112)는 IMD(70)를 통해 연장될 수도 있고 전도성 라인(72)의 상부 표면을 노출시킬 수도 있다. 전도성 라인(72)의 계단 형상은 트렌치(112)가 연장될 수도 있는 전도성 라인(72)의 각각 상에 표면을 제공한다. 도 26c에서 예시되는 바와 같이, 트렌치(114)는 유전체 재료(102) 및 FE 재료(90)를 통해 연장될 수도 있다. FE 재료(90)의 저부 부분이 제거되는 실시형태에서, 트렌치(114)는 유전체 재료(102)를 통해서만 연장될 수도 있다. 트렌치(114)는 인터커넥트 구조체(320)의 전도성 피쳐(322)의 상부 표면을 노출시킬 수도 있다. 트렌치(112) 및 트렌치(114)는 포토리소그래피 및 에칭의 조합을 사용하여 형성될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 몇몇 실시형태에서, 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있다; 그러나, 트렌치(112) 및 트렌치(114)는 또한 별개로 형성될 수도 있다. 도 26a 및 도 26d에서 예시되는 바와 같이, 트렌치(112) 및 트렌치(114)는 동일한 단면에서 IMD(70) 및 유전체 재료(102)의 인접한 부분을 통해 연장될 수도 있는데, 그 단면은 전도성 라인(72)의 길이 방향 축에 수직이다.
도 27a 내지 도 27d에서, 콘택트(110)가 트렌치(112)에서 형성되고, 콘택트(111)가 트렌치(114)에서 형성되고, 유전체 층(120)이 콘택트(110) 및 콘택트(111) 위에 형성되고, 콘택트(110)를 콘택트(111)에 전기적으로 커플링하는 전도성 라인(116)이 유전체 층(120)에서 형성된다. 콘택트(110)는 IMD(70)를 통해 전도성 라인(72)으로 연장되고 전도성 라인(72)에 전기적으로 커플링될 수도 있다. 몇몇 실시형태에서, 콘택트(110)는 워드 라인 콘택트, 게이트 콘택트, 또는 등등으로 지칭될 수도 있다. 콘택트(111)는 메모리 어레이(200)를 통해, 예컨대 유전체 재료(102) 및 FE 재료(90)를 통해 연장된다. FE 재료(90)의 저부 부분이 제거되는 실시형태에서, 콘택트(111)는 유전체 재료(102)를 통해서만 연장될 수도 있다. 콘택트(111)는 인터커넥트 구조체(320)의 전도성 피쳐(322)와 같은 기저의 전도성 피쳐에 전기적으로 커플링될 수도 있다.
유전체 층(120)은 콘택트(110), 콘택트(111), IMD(70), 유전체 재료(102), 유전체 재료(98), 유전체 층(52E), 전도성 라인(106), 전도성 라인(108), FE 재료(90), 및 OS 층(92) 위에 형성될 수도 있다. 유전체 층(120)은 도 27b 내지 도 27d에서 예시되지만, 전도성 라인(116), 콘택트(110), 콘택트(111), 및 기저의 구조체 사이의 연결을 나타내기 위해, 도 27a로부터는 생략된다. 전도성 라인(116)은 IMD(70), 유전체 재료(102), 및 FE 재료(90)의 표면 위로 그리고 이들을 따라 연장될 수도 있다. 전도성 라인(116)은 콘택트(110)를 콘택트(111)에 전기적으로 커플링한다. 비록 유전체 층(120) 및 전도성 라인(116)이 IMD(70), 유전체 재료(102), 및 FE 재료(90)의 표면을 따라 연장하는 것으로 예시되지만, 전도성 라인(116)은 IMD(70), 유전체 재료(102), 및 FE 재료(90)로부터 분리될 수도 있고, 하나 이상의 추가적인 유전체 층이 유전체 층(120) 및 전도성 라인(116)과 IMD(70), 유전체 재료(102), 및 FE 재료(90) 사이에 있을 수도 있다. 콘택트(110) 및 콘택트(111)는 또한 추가적인 유전체 층을 통해 연장될 수도 있다.
전도성 라인(72)의 계단 형상은, 콘택트(110)가 착지할 표면을 전도성 라인(72)의 각각 상에 제공한다. 콘택트(110)는 확산 장벽 층, 접착 층, 또는 등등과 같은 라이너(별개로 예시되지 않음), 전도성 재료를 트렌치(112) 및 트렌치(114)에서 형성하는 것에 의해 형성될 수도 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. IMD(70), 유전체 재료(102), 및 FE 재료(90)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 콘택트(111)는 콘택트(110)와 유사한 또는 동일한 프로세스 및 재료에 의해 형성될 수도 있다. 몇몇 실시형태에서, 트렌치(112) 내의 콘택트(110) 및 트렌치(114) 내의 콘택트(111)는 동시에 형성될 수도 있다. 몇몇 실시형태에서, 트렌치(112) 내의 콘택트(110)는 트렌치(114)에서 형성되는 콘택트(111) 이전에 또는 이후에 형성될 수도 있다.
유전체 층(120)은 저유전율 유전체 재료, 초저유전율(extra low-k; ELK) 유전체 재료, 또는 등등과 같은 유전체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합, 또는 등등과 같은 절연성 재료를 포함할 수도 있다. 유전체 층(120)은 CVD, ALD, PVD, PECVD, 또는 등등과 같은 적절한 프로세스를 사용하여 성막될 수도 있다.
몇몇 실시형태에서, 전도성 라인(116)은, 전도성 라인(116)의 소망되는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 활용하여 유전체 층(120)이 패터닝되는 다마신 프로세스(damascene process)를 사용하여 형성될 수도 있다. 그 다음, 옵션 사항의(optional) 확산 배리어 및/또는 옵션 사항의 접착 층이 성막될 수도 있고 트렌치는 전도성 재료로 충전될 수도 있다. 배리어 층에 대한 적절한 재료는, 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물, 이들의 조합, 또는 등등을 포함하고, 전도성 재료에 대한 적절한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합, 또는 등등을 포함한다. 한 실시형태에서, 전도성 라인(116)은 구리 또는 구리 합금의 씨드 층을 성막하는 것, 및 전기 도금에 의해 트렌치를 충전하는 것에 의해 형성될 수도 있다. 화학적 기계적 평탄화(CMP) 프로세스 또는 등등은 유전체 층(120)의 표면으로부터 잉여 전도성 재료를 제거하기 위해 그리고 후속하는 프로세싱을 위해 유전체 층(120) 및 전도성 라인(116)의 표면을 평탄화하기 위해 사용될 수도 있다.
도 27a 및 도 27d에서 예시되는 바와 같이, 전도성 라인(116)은 전도성 라인(72)의 길이 방향 축에 수직인 방향으로 제1 계단 영역(118B) 및 제2 계단 영역(118C)에서 IMD(70) 및 유전체 재료(102) 위로 연장된다. 전도성 라인(116)은 전도성 라인(72)에 인접한 유전체 재료(102) 내의 콘택트(111)를 통해 인터커넥트 구조체(320)에 전도성 라인(72)을 전기적으로 커플링할 수도 있다. 도 27a에서 예시되는 바와 같이, 병렬 전도성 라인(72)에 대한 연결은 동일한 트렌치(100)(도 22a 내지 도 22c 참조)에서 형성되는 유전체 재료(102)를 통해 라우팅될 수도 있는데, 하나의 세트의 전도성 라인(72)에 대한 연결은 제1 계단 영역(118B)에서 라우팅되고 전도성 라인(72)의 병렬 세트에 대한 연결은 제2 계단 영역(118C)에서 라우팅된다. 적층된 전도성 라인(72)의 각각의 세트에 대한 연결은 제1 계단 영역(118B) 및 제2 계단 영역(118C)에서 엇갈려 배치될 수도 있는데, 이것은 연결 사이의 격리를 향상시킬 수도 있다. 예를 들면, 전도성 라인(72)의 스택에 전기적으로 커플링되는 콘택트(111)는 제1 계단 영역(118B)의 유전체 재료(102)를 통해 라우팅될 수도 있고, 전도성 라인(72)의 인접한 스택에 전기적으로 커플링되는 콘택트(111)는 제2 계단 영역(118C)의 유전체 재료(102)를 통해 라우팅될 수도 있다.
제1 계단 영역(118B) 및 제2 계단 영역(118C) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 또한, 트렌치(112) 및 트렌치(114)가 동시에 형성될 수도 있고, 콘택트(110) 및 콘택트(111)도 또한 동시에 형성될 수도 있기 때문에, 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 28a 및 도 28b에서, 콘택트(122)가 유전체 층(120)에서 형성되고, 유전체 층(126)이 콘택트(122) 및 유전체 층(120) 위에 형성되고, 전도성 라인(124)이 유전체 층(126)에서 형성된다. 콘택트(122)는 전도성 라인(106) 및 전도성 라인(108)(별도로 예시되지는 않았지만 전도성 라인(106)과 유사할 수도 있음)으로 연장되어 그리고 그들에 전기적으로 커플링되어 형성될 수도 있다. 몇몇 실시형태에서, 콘택트(122)는 소스 라인 콘택트, 비트 라인 콘택트. 또는 등등으로 지칭될 수도 있다. 콘택트(122)는 유전체 층(120)을 통해 연장될 수도 있다. 몇몇 실시형태에서, 콘택트(122)는 또한 유전체 층(120) 위에 형성되는 하나 이상의 추가적인 유전체 층을 통해 연장될 수도 있다. 콘택트(122)는 콘택트(110) 및 콘택트(111)를 형성하기 위해 사용되는 것들과 동일한 또는 유사한 프로세스 및 재료를 사용하여 형성될 수도 있다.
또한, 도 28a 및 도 28b에서, 유전체 층(126)이 유전체 층(120) 위에 형성되고, 콘택트(122) 및 전도성 라인(124)은 콘택트(122) 위에 형성되고 콘택트(122)에 전기적으로 커플링된다. 유전체 층(120) 및 유전체 층(126)은 도 28b에서 예시되지만, 그러나 전도성 라인(124), 콘택트(122), 및 기저의 구조체 사이의 연결을 나타내기 위해 도 28a로부터는 생략된다. 콘택트(122)는 유전체 층(120)을 형성하기 위해 사용되는 것들과 동일한 또는 유사한 프로세스 및 재료를 사용하여 형성될 수도 있다. 전도성 라인(124)은 전도성 라인(116)을 형성하기 위해 사용되는 것들과 동일한 또는 유사한 프로세스 및 재료를 사용하여 형성될 수도 있다. 전도성 라인(124)은 전도성 라인(116)이 연장되는 방향과 평행한 방향으로 연장될 수도 있다. 전도성 라인(124)은 전도성 라인(106) 및 전도성 라인(108)을 인터커넥트 구조체(320)에 전기적으로 커플링하기 위해 사용될 수도 있다. 도 28b에서 예시되는 바와 같이, 전도성 라인(124)은 유전체 층(120)의 상부 표면을 따라 연장될 수도 있다.
도 29는 콘택트(110)가 제1 계단 영역(118B) 및 제2 계단 영역(118C) 둘 모두에서 전도성 라인(72)의 각각으로 연장되는 실시형태를 예시한다. 도 29에서 예시되는 실시형태는 전도성 라인(72)에 두 배 수의 드라이버를 제공하고 제1 계단 영역(118B) 및 제2 계단 영역(118C) 둘 모두에서 전도성 라인(72)의 각각에 대한 드라이버를 제공한다. 전도성 라인(116)은 제1 계단 영역(118B)에서 제1 방향에서 콘택트(110)로부터 콘택트(111)까지 연장할 수도 있고, 한편, 전도성 라인(116)은 제2 계단 영역(118C)에서 제1 방향과 반대인 제2 방향에서 콘택트(110)로부터 콘택트(111)까지 연장된다. 양면 워드 라인 구동(double-sided word line driving)은 워드 라인 저항부하를 감소시키는 데, 이것은 디바이스 성능을 향상시킨다. 또한, 제1 계단 영역(118B) 및 제2 계단 영역(118C) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 30은 콘택트(110)가 제1 계단 영역(118B)에서만 전도성 라인(72)의 각각으로 연장되는 실시형태를 예시한다. 이 실시형태는, 제1 계단 영역(118B)에서 전도성 라인(72)의 각각에 대한 연결을 제공하면서, 제2 계단 영역(118C)이 전도성 라인(72) 및 등등에 대한 다른 연결을 위해 사용되는 것을 허용한다. 또한, 제1 계단 영역(118B) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 31a 및 도 31b는, 콘택트(110)가 제1 계단 영역(118B)에서만 전도성 라인(72)의 각각으로 연장되고 제1 계단 영역(118B) 및 제2 계단 영역(118C)이 비대칭인 실시형태를 예시한다. 이 실시형태는, 제1 계단 영역(118B)에서 전도성 라인(72)의 각각에 대한 연결을 제공하면서, 제2 계단 영역(118C)이 전도성 라인(72) 및 등등에 대한 다른 연결을 위해 사용되는 것을 허용한다. 도 31a 및 도 31b에서 예시되는 실시형태에서, 제2 계단 영역(118C)에서의 유전체 층(52D 및 52C) 및 전도성 라인(72C 및 72D)의 부분은 동일한 길이를 가질 수도 있고; 제2 계단 영역(118C)에서의 유전체 층(52B) 및 전도성 라인(72B)의 부분은 제2 계단 영역(118C)에서의 유전체 층(52D 및 52C) 및 전도성 라인(72C, 72D)의 부분보다 더 큰 길이를 가질 수도 있고; 제2 계단 영역(118C)에서의 유전체 층(52A) 및 전도성 라인(72A)의 부분은 제2 계단 영역(118C)에서의 유전체 층(52B) 및 전도성 라인(72B)의 부분보다 더 큰 길이를 가질 수도 있다.
제2 계단 영역(118C)에서의 유전체 층(52) 및 전도성 라인(72)의 부분은 제1 계단 영역(118B)에서의 유전체 층(52) 및 전도성 라인(72)의 부분과는 상이한 길이를 가질 수도 있는데, 이것은 면적 절약을 제공하기 위해 그리고 디바이스 밀도를 증가시키기 위해 사용될 수도 있다. 몇몇 실시형태에서, 제2 계단 영역(118C) 및 제1 계단 영역(118B)에서의 유전체 층(52) 및 전도성 라인(72)의 부분에 대해 상이한 길이를 제공하는 것은 제2 계단 영역(118C)에서 이루어지는 연결에 대해 더 큰 유연성을 제공한다. 또한, 제1 계단 영역(118B) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 32a 내지 도 36은, 계단 구조체(68), 유전체 재료(98), 유전체 재료(102), 전도성 라인(106), 전도성 라인(108), FE 재료(90), 및 OS 층(92)이 형성되고 전도성 라인(72), 유전체 층(52), FE 재료(90), OS 층(92), 및 유전체 재료(98)가 계단 구조체(68)에서 패터닝된 이후 IMD(70)가 형성되는 실시형태를 예시한다. 구체적으로, 다층 스택(58)이 형성될 수도 있다. FE 재료(90), OS 층(92), 및 유전체 재료(98)는 도 15a 내지 도 21c와 관련하여 상기에서 설명되는 것들과 동일한 또는 유사한 프로세스를 사용하여 다층 스택(58)에서 형성될 수도 있다. 유전체 재료(98) 및 OS 층(92)의 일부는, 도 22a 내지 도 23c와 관련하여 상기에서 설명되는 것들과 동일한 또는 유사한 프로세스를 사용하여 유전체 재료(102)로 대체될 수도 있다. 유전체 재료(98)의 일부는 도 24a 내지 도 25d와 관련하여 상기에서 설명되는 것들과 동일한 또는 유사한 프로세스를 사용하여 전도성 라인(106) 및 전도성 라인(108)으로 대체될 수도 있다.
그 다음, 다층 스택(58), 유전체 재료(98), FE 재료(90), 및 OS 층(92)은 도 4 내지 도 12와 관련하여 상기에서 설명되는 것들과 동일한 또는 유사한 프로세스를 사용하여 계단 구조체(68)를 형성하도록 패터닝될 수도 있다. 다층 스택(58)과 함께 유전체 재료(98), FE 재료(90), 및 OS 층(92)에서 계단 구조체(68)를 에칭하기 위해 사용되는 프로세스는, 도 4 내지 도 12와 관련하여 설명되는 실시형태와 비교하여 다수의 에천트 및 추가적인 에칭 프로세스를 사용할 수도 있다. 유전체 재료(98), FE 재료(90), 및 OS 층(92)은 타이밍이 조절된 에칭 프로세스를 사용하여 패터닝될 수도 있다. 도 32a 내지 도 32f는 IMD(70)가 형성되기 이전의 구조체를 예시한다. 도 32a 내지 도 32c에서 예시되는 바와 같이, 유전체 재료(102)는 전도성 라인(72) 및 유전체 층(52)과 동일한 계단 구조체를 가질 수도 있다.
도 33a 내지 도 33d에서, IMD(70)는 도 32a 내지 도 32f에서 예시되는 구조체 위에 형성된다. IMD(70)는 유전체 재료로 형성될 수도 있고, CVD, PECVD, FCVD, 또는 등등과 같은 임의의 적절한 방법에 의해 성막될 수도 있다. 유전체 재료는 포스포 실리케이트 유리(PSG), 실리케이트 유리(BSG), 붕소 도핑된 포스포 실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 또는 등등을 포함할 수도 있다. 몇몇 실시형태에서, IMD(70)는 산화물(예를 들면, 실리콘 산화물 또는 등등), 질화물(예를 들면, 실리콘 질화물 또는 등등), 이들의 조합 또는 등등을 포함할 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 유전체 재료가 사용될 수도 있다. 또한, 도 33a 내지 도 33d에서, 다층 스택(58) 위의 잉여 유전체 재료를 제거하기 위해 제거 프로세스가 IMD(70)에 적용된다. 몇몇 실시형태에서, 제거 프로세스는 CMP, 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스일 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 다층 스택(58) 및 IMD(70)의 상부 표면이 수평이 되도록 다층 스택(58)을 노출시킨다. 평탄화 프로세스에 후고하여, IMD(70)는 전도성 라인(72B-72D)의 측벽, 유전체 층(52B-52E)의 측벽, 유전체 재료(102)의 측벽, 유전체 재료(98)의 측벽, 전도성 라인(106)의 측벽, 및 전도성 라인(108)의 측벽을 따라 연장된다. 게다가, IMD(70)는 전도성 라인(72A-72D)의 상부 표면 및 유전체 재료(102)의 상부 표면과 접촉할 수도 있다.
또한, 도 33a 내지 도 33d에서, 콘택트(110), 콘택트(111), 콘택트(122), 전도성 라인(116), 및 전도성 라인(124)이 형성된다. 콘택트(110), 콘택트(111), 콘택트(122), 전도성 라인(116), 및 전도성 라인(124)은 도 27a 및 도 28b와 관련하여 상기에서 설명되는 것들과 유사한 또는 동일한 재료로 또는 그들 설명되는 것들과 유사한 또는 동일한 프로세스에 의해 형성될 수도 있다. 도 33b에서 예시되는 바와 같이, 콘택트(110)는 IMD(70)를 통해 연장되어 전도성 라인(72)에 접촉할 수도 있고 그들에 전기적으로 커플링될 수도 있다. 콘택트(111)는 IMD(70) 및 유전체 재료(102)를 통해 연장될 수도 있고 기저의 인터커넥트 구조체(320)의 전도성 피쳐(322)에 전기적으로 커플링될 수도 있다. 콘택트(122)는 전도성 라인(106) 및 전도성 라인(108)으로 연장될 수도 있고 그들에 전기적으로 커플링될 수도 있다.
도 33a 및 도 33d에서 예시되는 바와 같이, 전도성 라인(116)은 전도성 라인(72)의 길이 방향 축에 수직인 방향으로 제1 계단 영역(118B) 및 제2 계단 영역(118C)에서 IMD(70) 및 유전체 재료(102) 위로 연장된다. 전도성 라인(116)은 전도성 라인(72)에 인접한 유전체 재료(102) 내의 콘택트(111)를 통해 인터커넥트 구조체(320)에 전도성 라인(72)을 전기적으로 커플링할 수도 있다. 도 27a에서 예시되는 바와 같이, 병렬 전도성 라인(72)에 대한 연결은 동일한 트렌치(100)(도 22a 내지 도 22c 참조)에서 형성되는 유전체 재료(102)를 통해 라우팅될 수도 있는데, 하나의 세트의 전도성 라인(72)에 대한 연결은 제1 계단 영역(118B)에서 라우팅되고 전도성 라인(72)의 병렬 세트에 대한 연결은 제2 계단 영역(118C)에서 라우팅된다. 적층된 전도성 라인(72)의 각각의 세트에 대한 연결은 제1 계단 영역(118B) 및 제2 계단 영역(118C)에서 엇갈려 배치될 수도 있는데, 이것은 연결 사이의 격리를 향상시킬 수도 있다. 예를 들면, 전도성 라인(72)의 스택에 전기적으로 커플링되는 콘택트(111)는 제1 계단 영역(118B)의 유전체 재료(102)를 통해 라우팅될 수도 있고, 전도성 라인(72)의 인접한 스택에 전기적으로 커플링되는 콘택트(111)는 제2 계단 영역(118C)의 유전체 재료(102)를 통해 라우팅될 수도 있다.
제1 계단 영역(118B) 및 제2 계단 영역(118C) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 또한, 트렌치(112) 및 트렌치(114)가 동시에 형성될 수도 있고, 콘택트(110) 및 콘택트(111)도 또한 동시에 형성될 수도 있기 때문에, 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 34는 콘택트(110)가 제1 계단 영역(118B) 및 제2 계단 영역(118C) 둘 모두에서 전도성 라인(72)의 각각으로 연장되는 실시형태를 예시한다. 도 34에서 예시되는 실시형태는 전도성 라인(72)에 두 배 수의 드라이버를 제공하고 제1 계단 영역(118B) 및 제2 계단 영역(118C) 둘 모두에서 전도성 라인(72)의 각각에 대한 드라이버를 제공한다. 전도성 라인(116)은 제1 계단 영역(118B)에서 제1 방향에서 콘택트(110)로부터 콘택트(111)까지 연장할 수도 있고, 한편, 전도성 라인(116)은 제2 계단 영역(118C)에서 제1 방향과 반대인 제2 방향에서 콘택트(110)로부터 콘택트(111)까지 연장된다. 양면 워드 라인 구동은 워드 라인 저항부하를 감소시키는 데, 이것은 디바이스 성능을 향상시킨다. 또한, 제1 계단 영역(118B) 및 제2 계단 영역(118C) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 35는 콘택트(110)가 제1 계단 영역(118B)에서만 전도성 라인(72)의 각각으로 연장되는 실시형태를 예시한다. 이 실시형태는, 제1 계단 영역(118B)에서 전도성 라인(72)의 각각에 대한 연결을 제공하면서, 제2 계단 영역(118C)이 전도성 라인(72) 및 등등에 대한 다른 연결을 위해 사용되는 것을 허용한다. 또한, 제1 계단 영역(118B) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
도 36은, 콘택트(110)가 제1 계단 영역(118B)에서만 전도성 라인(72)의 각각으로 연장되고 제1 계단 영역(118B) 및 제2 계단 영역(118C)이 비대칭인 실시형태를 예시한다. 이 실시형태는, 제1 계단 영역(118B)에서 전도성 라인(72)의 각각에 대한 연결을 제공하면서, 제2 계단 영역(118C)이 전도성 라인(72) 및 등등에 대한 다른 연결을 위해 사용되는 것을 허용한다. 도 36에서 예시되는 실시형태에서, 제2 계단 영역(118C)에서의 유전체 층(52D 및 52C) 및 전도성 라인(72C 및 72D)의 부분은 동일한 길이를 가질 수도 있고; 제2 계단 영역(118C)에서의 유전체 층(52B) 및 전도성 라인(72B)의 부분은 제2 계단 영역(118C)에서의 유전체 층(52D 및 52C) 및 전도성 라인(72C, 72D)의 부분보다 더 큰 길이를 가질 수도 있고; 제2 계단 영역(118C)에서의 유전체 층(52A) 및 전도성 라인(72A)의 부분은 제2 계단 영역(118C)에서의 유전체 층(52B) 및 전도성 라인(72B)의 부분보다 더 큰 길이를 가질 수도 있다.
제2 계단 영역(118C)에서의 유전체 층(52) 및 전도성 라인(72)의 부분은 제1 계단 영역(118B)에서의 유전체 층(52) 및 전도성 라인(72)의 부분과는 상이한 길이를 가질 수도 있는데, 이것은 면적 절약을 제공하기 위해 그리고 디바이스 밀도를 증가시키기 위해 사용될 수도 있다. 몇몇 실시형태에서, 제2 계단 영역(118C) 및 제1 계단 영역(118B)에서의 유전체 층(52) 및 전도성 라인(72)의 부분에 대해 상이한 길이를 제공하는 것은 제2 계단 영역(118C)에서 이루어지는 연결에 대해 더 큰 유연성을 제공한다. 또한, 제1 계단 영역(118B) 내에 배치되는 전도성 라인(116)을 제공하는 것에 의해 전도성 라인(72)과 기저의 인터커넥트 구조체(320) 사이의 라우팅 연결은 종래의 설계보다 더 적은 면적을 필요로 하는데, 이것은 더 큰 디바이스 밀도가 달성되는 것을 허용한다. 연결은 종래의 설계보다 또한 더 짧을 수도 있는데, 이것은 저항을 감소시키고 디바이스 성능을 향상시킨다. 더 적은 리소그래피 단계 및 성막 단계가 사용될 수도 있도록 트렌치(112) 및 트렌치(114)는 동시에 형성될 수도 있고 콘택트(110) 및 콘택트(111)는 동시에 형성될 수도 있는데, 이것은 비용 및 생산 시간을 감소시킨다.
실시형태는 다양한 이점을 달성할 수도 있다. 예를 들면, 워드 라인과 기저의 인터커넥트 구조체 사이의 연결이 워드 라인에 인접한 유전체 재료를 통해 그리고 계단 영역 내부에서 라우팅되는 메모리 어레이를 형성하는 것은, 인터커넥션(interconnection)에 대해 필요한 면적을 감소시키고, 인터커넥션에 대해 사용되는 전도성 라인의 길이를 감소시키고, 인터커넥션을 형성하는 데 필요한 마스킹 단계를 감소시킨다. 이것은 디바이스 밀도를 향상시키고, 저항을 감소시키고, 디바이스 성능을 향상시키고, 제조 시간과 비용을 감소시킨다.
한 실시형태에 따르면, 메모리 어레이는, 제1 워드 라인과 접촉하는 강유전체(FE) 재료; 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS) 층 - FE 재료는 OS 층과 제1 워드 라인 사이에 배치됨 - ; FE 재료와 접촉하는 유전체 재료 - FE 재료는 유전체 재료와 제1 워드 라인 사이에 배치됨 - ; 제1 워드 라인 위의 금속간 유전체(IMD); IMD를 통해 제1 워드 라인으로 연장되는 제1 콘택트 - 제1 콘택트는 제1 워드 라인에 전기적으로 커플링됨 - ; 유전체 재료 및 FE 재료를 통해 연장되는 제2 콘택트; 및 제1 콘택트를 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인을 포함한다. 한 실시형태에서, 제2 콘택트의 저부 표면은 제1 콘택트의 저부 표면 아래에 있다. 한 실시형태에서, 메모리 어레이는 FE 재료, 제1 워드 라인, 및 유전체 재료 아래에 인터커넥트 구조체를 더 포함하되, 제2 콘택트는 인터커넥트 구조체에 전기적으로 커플링된다. 한 실시형태에서, 제1 전도성 라인은 제1 워드 라인의 길이 방향 축에 수직인 방향으로 연장된다. 한 실시형태에서, IMD는 유전체 재료 위로 연장되고, 제2 콘택트는 또한 IMD를 통해 연장된다. 한 실시형태에서, 메모리 어레이는 트랜지스터를 더 포함하되, 트랜지스터는 FE 재료의 일부, 제1 워드 라인의 일부, OS 층의 일부, 소스 라인의 일부, 및 비트 라인의 일부를 포함한다. 한 실시형태에서, 메모리 어레이는, 제1 워드 라인에 평행한 방향으로 연장되는 제2 워드 라인; 제2 IMD를 통해 제2 워드 라인으로 연장되는 제3 콘택트 - 제3 콘택트는 제2 워드 라인에 전기적으로 커플링되고, 제3 콘택트 및 제1 콘택트는 제1 워드 라인의 길이 방향 축에 평행한 방향에서 트랜지스터의 양 측 상에 있음 - ; 유전체 재료 및 FE 재료를 통해 연장되는 제4 콘택트 - 제1 워드 라인의 길이 방향 축에 평행한 라인은 제2 콘택트 및 제4 콘택트를 통과함 - ; 및 제3 콘택트를 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인을 더 포함한다.
다른 실시형태에 따르면, 메모리 어레이는, 반도체 기판 위의 워드 라인; 워드 라인 위의 금속간 유전체(IMD); 워드 라인에 인접하는 유전체 재료; 워드 라인 및 유전체 재료와 접촉하는 강유전체(FE) 재료; FE 재료 위의 산화물 반도체(OS) 층 - OS 층은 소스 라인 및 비트 라인과 접촉하고, FE 재료는 OS 층과 워드 라인 사이에 있음 - ; FE 재료의 일부, 워드 라인의 일부, OS 층, 소스 라인, 및 비트 라인을 포함하는 메모리 셀 영역; 메모리 셀 영역의 제1 측 상의 제1 콘택트 - 제1 콘택트는 IMD를 통해 연장되고, 제1 콘택트는 워드 라인에 전기적으로 커플링됨 - ; 메모리 셀 영역의 제1 측 상의 제2 콘택트 - 제2 콘택트는 유전체 재료 및 FE 재료를 통해 연장됨 - ; 및 제1 콘택트를 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인 - 제1 전도성 라인은 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 - 을 포함한다. 한 실시형태에서, 메모리 어레이는, 워드 라인 반대편의 FE 재료와 접촉하는 제2 워드 라인; 제2 워드 라인 위의 제2 IMD; 메모리 셀 영역의 제1 측 반대편의 메모리 셀 영역의 제2 측 상의 제3 콘택트 - 제3 콘택트는 제2 IMD를 통해 연장되고, 제3 콘택트는 제2 워드 라인에 전기적으로 커플링됨 - ; 메모리 셀 영역의 제2 측 상의 제4 콘택트 - 제4 콘택트는 유전체 재료 및 FE 재료를 통해 연장됨 - ; 및 제3 콘택트를 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 제2 전도성 라인은 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 - 을 더 포함한다. 한 실시형태에서, 메모리 어레이는, 워드 라인과 접촉하는 제2 FE 재료; 제2 FE 재료와 접촉하는 제2 유전체 재료; 메모리 셀 영역의 제2 측 상의 제5 콘택트 - 제5 콘택트는 IMD를 통해 연장되고, 제5 콘택트는 워드 라인에 전기적으로 커플링됨 - ; 메모리 셀 영역의 제2 측 상의 제6 콘택트 - 제6 콘택트는 제2 유전체 재료 및 제2 FE 재료를 통해 연장됨 - ; 및 제5 콘택트를 제6 콘택트에 전기적으로 커플링하는 제3 전도성 라인 - 제3 전도성 라인은 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 - 을 더 포함한다. 한 실시형태에서, IMD는 워드 라인 위로 연장되고, 제2 IMD는 제2 워드 라인 위로 연장되고, 제2 콘택트는 또한 IMD를 통해 연장되고, 제4 콘택트는 또한 제2 IMD를 통해 연장된다. 한 실시형태에서, 메모리 어레이는 워드 라인과 접촉하는 제2 FE 재료; 제2 FE 재료와 접촉하는 제2 유전체 재료; 제2 FE 재료와 접촉하는 제2 워드 라인; 제2 워드 라인 위의 제2 IMD; 메모리 셀 영역의 제1 측 상의 제3 콘택트 - 제3 콘택트는 제2 IMD를 통해 연장되고, 제3 콘택트는 제2 워드 라인에 전기적으로 커플링됨 - ; 메모리 셀 영역의 제1 측 상의 제4 콘택트 - 제4 콘택트는 제2 유전체 재료 및 제2 FE 재료를 통해 연장됨 - ; 및 제3 콘택트를 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 제2 전도성 라인은 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 - 을 더 포함한다. 한 실시형태에서, IMD는 워드 라인 및 유전체 재료 위로 연장되되, 제2 콘택트는 또한 IMD를 통해 연장된다. 한 실시형태에서, 메모리 어레이는, 워드 라인과 접촉하는 제2 FE 재료; 제2 FE 재료와 접촉하는 제2 유전체 재료; 제2 FE 재료와 접촉하는 제2 워드 라인 - IMD는 FE 재료, 제2 FE 재료, 유전체 재료, 제2 유전체 재료, 워드 라인, 및 제2 워드 라인 위로 연장되되, 제2 콘택트는 또한 IMD를 통해 연장됨 - ; 메모리 셀 영역의 제1 측 상의 제3 콘택트 - 제3 콘택트는 IMD를 통해 연장되고, 제3 콘택트는 제2 워드 라인에 전기적으로 커플링됨 - ; 메모리 셀 영역의 제1 측 상의 제4 콘택트 - 제4 콘택트는 제2 유전체 재료, 제2 FE 재료, 및 IMD를 통해 연장됨 - ; 제3 콘택트를 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 제2 전도성 라인은 워드 라인의 길이 방향 축에 수직 한 방향으로 연장됨 - 을 더 포함한다.
또 다른 실시형태에 따르면, 방법은, 반도체 기판 위에 다층 스택을 형성하는 것 - 다층 스택은 교대하는 전도성 층 및 유전체 층을 포함함 - ; 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 것; 제1 트렌치의 측벽 및 저부 표면을 따라 강유전체(FE) 재료를 성막하는 것; FE 재료 위에 산화물 반도체(OS) 층을 성막하는 것; FE 재료 위에 유전체 재료를 성막하는 것; 다층 스택 위에 금속간 유전체(IMD)를 형성하는 것; IMD를 통해 다층 스택의 제1 전도성 층으로 연장되는 제1 전도성 콘택트를 형성하는 것 - 제1 전도성 콘택트는 제1 전도성 층에 전기적으로 커플링됨 - ; 유전체 재료 및 FE 재료를 통해 연장되는 제2 전도성 콘택트를 형성하는 것; 및 제2 전도성 콘택트를 제1 전도성 콘택트와 전기적으로 커플링하는 전도성 라인을 형성하는 것을 포함한다. 한 실시형태에서, 제1 전도성 콘택트를 형성하는 것은 IMD를 통해 연장되는 제2 트렌치를 형성하는 것을 포함하고, 제2 트렌치는 제1 전도성 층의 상부 표면을 노출시키고 , 제2 전도성 콘택트를 형성하는 것은 유전체 재료 및 FE 재료를 통해 연장되는 제3 트렌치를 형성하는 것을 포함하고, 제2 트렌치 및 제3 트렌치는 동시에 형성된다. 한 실시형태에서, 방법은, 전도성 층 및 유전체 층이 단면도에서 계단 형상을 가지도록 다층 스택을 패터닝하는 것을 더 포함한다. 한 실시형태에서, 방법은 단면도에서 계단 형상을 가지도록 유전체 재료를 패터닝하는 것을 더 포함하되, IMD는, 계단 형상을 가지도록 유전체 재료 및 다층 스택을 패터닝한 이후 다층 스택 및 유전체 재료 위에 형성된다. 한 실시형태에서, 유전체 재료는 IMD를 통해 연장되어 형성된다. 한 실시형태에서, 제1 전도성 콘택트 및 제2 전도성 콘택트는 별개의 프로세스에 의해 형성된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
메모리 어레이로서,
제1 워드 라인과 접촉하는 강유전체(ferroelectric; FE) 재료;
소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 FE 재료는 상기 OS 층과 상기 제1 워드 라인 사이에 배치됨 - ;
상기 FE 재료와 접촉하는 유전체 재료 - 상기 FE 재료는 상기 유전체 재료와 상기 제1 워드 라인 사이에 배치됨 - ;
상기 제1 워드 라인 위의 금속간 유전체(inter-metal dielectric; IMD);
상기 IMD를 통해 상기 제1 워드 라인으로 연장되는 제1 콘택트 - 상기 제1 콘택트는 상기 제1 워드 라인에 전기적으로 커플링됨 - ;
상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제2 콘택트; 및
상기 제1 콘택트를 상기 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인
을 포함하는, 메모리 어레이.
[실시예 2]
실시예 1에 있어서,
상기 제2 콘택트의 저부 표면(bottom surface)은 상기 제1 콘택트의 저부 표면 아래에 있는 것인, 메모리 어레이.
[실시예 3]
실시예 1에 있어서,
상기 FE 재료, 상기 제1 워드 라인, 및 상기 유전체 재료 아래에 인터커넥트 구조체(interconnect structure)를 더 포함하되, 상기 제2 콘택트는 상기 인터커넥트 구조체에 전기적으로 커플링되는 것인, 메모리 어레이.
[실시예 4]
실시예 1에 있어서,
상기 제1 전도성 라인은 상기 제1 워드 라인의 길이 방향 축에 수직인 방향으로 연장되는 것인, 메모리 어레이.
[실시예 5]
실시예 1에 있어서,
상기 IMD는 상기 유전체 재료 위로 연장되고, 상기 제2 콘택트는 또한 상기 IMD를 통해 연장되는 것인, 메모리 어레이.
[실시예 6]
실시예 1에 있어서,
트랜지스터를 더 포함하되, 상기 트랜지스터는 상기 FE 재료의 일부, 상기 제1 워드 라인의 일부, 상기 OS 층의 일부, 상기 소스 라인의 일부, 및 상기 비트 라인의 일부를 포함하는 것인, 메모리 어레이.
[실시예 7]
실시예 6에 있어서,
상기 제1 워드 라인에 평행한 방향으로 연장되는 제2 워드 라인;
제2 IMD를 통해 상기 제2 워드 라인으로 연장되는 제3 콘택트 - 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링되고, 상기 제3 콘택트 및 상기 제1 콘택트는 상기 제1 워드 라인의 길이 방향 축에 평행한 방향에서 상기 트랜지스터의 양 측(opposite sides) 상에 있음 - ;
상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제4 콘택트 - 상기 제1 워드 라인의 길이 방향 축에 평행한 라인은 상기 제2 콘택트 및 상기 제4 콘택트를 통과함 - ; 및
상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인
을 더 포함하는, 메모리 어레이.
[실시예 8]
메모리 어레이로서,
반도체 기판 위의 워드 라인;
상기 워드 라인 위의 금속간 유전체(IMD);
상기 워드 라인에 인접하는 유전체 재료;
상기 워드 라인 및 상기 유전체 재료와 접촉하는 강유전체(FE) 재료;
상기 FE 재료 위의 산화물 반도체(OS) 층 - 상기 OS 층은 소스 라인 및 비트 라인과 접촉하고, 상기 FE 재료는 상기 OS 층과 상기 워드 라인 사이에 있음 - ;
상기 FE 재료의 일부, 상기 워드 라인의 일부, 상기 OS 층, 상기 소스 라인, 및 상기 비트 라인을 포함하는 메모리 셀 영역;
상기 메모리 셀 영역의 제1 측 상의 제1 콘택트 - 상기 제1 콘택트는 상기 IMD를 통해 연장되고, 상기 제1 콘택트는 상기 워드 라인에 전기적으로 커플링됨 - ;
상기 메모리 셀 영역의 상기 제1 측 상의 제2 콘택트 - 상기 제2 콘택트는 상기 유전체 재료 및 상기 FE 재료를 통해 연장됨 - ; 및
상기 제1 콘택트를 상기 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인 - 상기 제1 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
을 포함하는, 메모리 어레이.
[실시예 9]
실시예 8에 있어서,
상기 워드 라인 반대편의 상기 FE 재료와 접촉하는 제2 워드 라인;
상기 제2 워드 라인 위의 제2 IMD;
상기 메모리 셀 영역의 상기 제1 측 반대편의 상기 메모리 셀 영역의 제2 측 상의 제3 콘택트 - 상기 제3 콘택트는 상기 제2 IMD를 통해 연장되고, 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링됨 - ;
상기 메모리 셀 영역의 상기 제2 측 상의 제4 콘택트 - 상기 제4 콘택트는 상기 유전체 재료 및 상기 FE 재료를 통해 연장됨 - ; 및
상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 상기 제2 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
을 더 포함하는, 메모리 어레이.
[실시예 10]
실시예 9에 있어서,
상기 워드 라인과 접촉하는 제2 FE 재료;
상기 제2 FE 재료와 접촉하는 제2 유전체 재료;
상기 메모리 셀 영역의 상기 제2 측 상의 제5 콘택트 - 상기 제5 콘택트는 상기 IMD를 통해 연장되고, 상기 제5 콘택트는 상기 워드 라인에 전기적으로 커플링됨 - ;
상기 메모리 셀 영역의 상기 제2 측 상의 제6 콘택트 - 상기 제6 콘택트는 상기 제2 유전체 재료 및 상기 제2 FE 재료를 통해 연장됨 - ; 및
상기 제5 콘택트를 상기 제6 콘택트에 전기적으로 커플링하는 제3 전도성 라인 - 상기 제3 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
을 더 포함하는, 메모리 어레이.
[실시예 11]
실시예 9에 있어서,
상기 IMD는 상기 워드 라인 위로 연장되고, 상기 제2 IMD는 상기 제2 워드 라인 위로 연장되고, 상기 제2 콘택트는 또한 상기 IMD를 통해 연장되고, 상기 제4 콘택트는 또한 상기 제2 IMD를 통해 연장되는 것인, 메모리 어레이.
[실시예 12]
실시예 8에 있어서,
상기 워드 라인과 접촉하는 제2 FE 재료;
상기 제2 FE 재료와 접촉하는 제2 유전체 재료;
상기 제2 FE 재료와 접촉하는 제2 워드 라인;
상기 제2 워드 라인 위의 제2 IMD;
상기 메모리 셀 영역의 상기 제1 측 상의 제3 콘택트 - 상기 제3 콘택트는 상기 제2 IMD를 통해 연장되고, 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링됨 - ;
상기 메모리 셀 영역의 상기 제1 측 상의 제4 콘택트 - 상기 제4 콘택트는 상기 제2 유전체 재료 및 상기 제2 FE 재료를 통해 연장됨 - ; 및
상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 상기 제2 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
을 더 포함하는, 메모리 어레이.
[실시예 13]
실시예 8에 있어서,
상기 IMD는 상기 워드 라인 및 상기 유전체 재료 위로 연장되되, 상기 제2 콘택트는 또한 상기 IMD를 통해 연장되는 것인, 메모리 어레이.
[실시예 14]
실시예 8에 있어서,
상기 워드 라인과 접촉하는 제2 FE 재료;
상기 제2 FE 재료와 접촉하는 제2 유전체 재료;
상기 제2 FE 재료와 접촉하는 제2 워드 라인 - 상기 IMD는 상기 FE 재료, 상기 제2 FE 재료, 상기 유전체 재료, 상기 제2 유전체 재료, 상기 워드 라인, 및 상기 제2 워드 라인 위로 연장되되, 상기 제2 콘택트는 또한 상기 IMD를 통해 연장됨 - ;
상기 메모리 셀 영역의 상기 제1 측 상의 제3 콘택트 - 상기 제3 콘택트는 상기 IMD를 통해 연장되고, 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링됨 - ;
상기 메모리 셀 영역의 상기 제1 측 상의 제4 콘택트 - 상기 제4 콘택트는 상기 제2 유전체 재료, 상기 제2 FE 재료, 및 상기 IMD를 통해 연장됨 - ;
상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 상기 제2 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
을 더 포함하는, 메모리 어레이.
[실시예 15]
방법으로서,
반도체 기판 위에 다층 스택을 형성하는 단계 - 상기 다층 스택은 교대하는 전도성 층 및 유전체 층을 포함함 - ;
상기 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
상기 제1 트렌치의 측벽 및 저부 표면을 따라 강유전체(FE) 재료를 성막하는 단계;
상기 FE 재료 위에 산화물 반도체(OS) 층을 성막하는 단계;
상기 FE 재료 위에 유전체 재료를 성막하는 단계;
상기 다층 스택 위에 금속간 유전체(IMD)를 형성하는 단계;
상기 IMD를 통해 상기 다층 스택의 제1 전도성 층으로 연장되는 제1 전도성 콘택트를 형성하는 단계 - 상기 제1 전도성 콘택트는 상기 제1 전도성 층에 전기적으로 커플링됨 - ;
상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제2 전도성 콘택트를 형성하는 단계; 및
상기 제2 전도성 콘택트를 상기 제1 전도성 콘택트와 전기적으로 커플링하는 전도성 라인을 형성하는 단계
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 전도성 콘택트를 형성하는 단계는 상기 IMD를 통해 연장되는 제2 트렌치를 형성하는 단계를 포함하고, 상기 제2 트렌치는 상기 제1 전도성 층의 상부 표면(top surface)을 노출시키고, 상기 제2 전도성 콘택트를 형성하는 단계는 상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제3 트렌치를 형성하는 단계를 포함하고, 상기 제2 트렌치 및 상기 제3 트렌치는 동시에 형성되는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
상기 전도성 층 및 상기 유전체 층이 단면도에서 계단 형상을 가지도록 상기 다층 스택을 패터닝하는 단계를 더 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 단면도에서 상기 계단 형상을 가지도록 상기 유전체 재료를 패터닝하는 단계를 더 포함하되, 상기 IMD는, 상기 계단 형상을 가지도록 상기 유전체 재료 및 상기 다층 스택을 패터닝한 이후 상기 다층 스택 및 상기 유전체 재료 위에 형성되는 것인, 방법.
[실시예 19]
실시예 15에 있어서,
상기 유전체 재료는 상기 IMD를 통해 연장되어 형성되는 것인, 방법.
[실시예 20]
실시예 15에 있어서,
상기 제1 전도성 콘택트 및 상기 제2 전도성 콘택트는 별개의 프로세스에 의해 형성되는 것인, 방법.

Claims (10)

  1. 메모리 어레이로서,
    제1 워드 라인과 접촉하는 강유전체(ferroelectric; FE) 재료;
    소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 FE 재료는 상기 OS 층과 상기 제1 워드 라인 사이에 배치됨 - ;
    상기 FE 재료와 접촉하는 유전체 재료 - 상기 FE 재료는 상기 유전체 재료와 상기 제1 워드 라인 사이에 배치됨 - ;
    상기 제1 워드 라인 위의 금속간 유전체(inter-metal dielectric; IMD);
    상기 IMD를 통해 상기 제1 워드 라인으로 연장되는 제1 콘택트 - 상기 제1 콘택트는 상기 제1 워드 라인에 전기적으로 커플링됨 - ;
    상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제2 콘택트; 및
    상기 제1 콘택트를 상기 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인
    을 포함하는, 메모리 어레이.
  2. 제1항에 있어서,
    상기 제2 콘택트의 저부 표면(bottom surface)은 상기 제1 콘택트의 저부 표면 아래에 있는 것인, 메모리 어레이.
  3. 제1항에 있어서,
    상기 FE 재료, 상기 제1 워드 라인, 및 상기 유전체 재료 아래에 인터커넥트 구조체(interconnect structure)를 더 포함하되, 상기 제2 콘택트는 상기 인터커넥트 구조체에 전기적으로 커플링되는 것인, 메모리 어레이.
  4. 제1항에 있어서,
    상기 제1 전도성 라인은 상기 제1 워드 라인의 길이 방향 축에 수직인 방향으로 연장되는 것인, 메모리 어레이.
  5. 제1항에 있어서,
    상기 IMD는 상기 유전체 재료 위로 연장되고, 상기 제2 콘택트는 또한 상기 IMD를 통해 연장되는 것인, 메모리 어레이.
  6. 제1항에 있어서,
    트랜지스터를 더 포함하되, 상기 트랜지스터는 상기 FE 재료의 일부, 상기 제1 워드 라인의 일부, 상기 OS 층의 일부, 상기 소스 라인의 일부, 및 상기 비트 라인의 일부를 포함하는 것인, 메모리 어레이.
  7. 제6항에 있어서,
    상기 제1 워드 라인에 평행한 방향으로 연장되는 제2 워드 라인;
    제2 IMD를 통해 상기 제2 워드 라인으로 연장되는 제3 콘택트 - 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링되고, 상기 제3 콘택트 및 상기 제1 콘택트는 상기 제1 워드 라인의 길이 방향 축에 평행한 방향에서 상기 트랜지스터의 양 측(opposite sides) 상에 있음 - ;
    상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제4 콘택트 - 상기 제1 워드 라인의 길이 방향 축에 평행한 라인은 상기 제2 콘택트 및 상기 제4 콘택트를 통과함 - ; 및
    상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인
    을 더 포함하는, 메모리 어레이.
  8. 메모리 어레이로서,
    반도체 기판 위의 워드 라인;
    상기 워드 라인 위의 금속간 유전체(IMD);
    상기 워드 라인에 인접하는 유전체 재료;
    상기 워드 라인 및 상기 유전체 재료와 접촉하는 강유전체(FE) 재료;
    상기 FE 재료 위의 산화물 반도체(OS) 층 - 상기 OS 층은 소스 라인 및 비트 라인과 접촉하고, 상기 FE 재료는 상기 OS 층과 상기 워드 라인 사이에 있음 - ;
    상기 FE 재료의 일부, 상기 워드 라인의 일부, 상기 OS 층, 상기 소스 라인, 및 상기 비트 라인을 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역의 제1 측 상의 제1 콘택트 - 상기 제1 콘택트는 상기 IMD를 통해 연장되고, 상기 제1 콘택트는 상기 워드 라인에 전기적으로 커플링됨 - ;
    상기 메모리 셀 영역의 상기 제1 측 상의 제2 콘택트 - 상기 제2 콘택트는 상기 유전체 재료 및 상기 FE 재료를 통해 연장됨 - ; 및
    상기 제1 콘택트를 상기 제2 콘택트에 전기적으로 커플링하는 제1 전도성 라인 - 상기 제1 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
    을 포함하는, 메모리 어레이.
  9. 제8항에 있어서,
    상기 워드 라인 반대편의 상기 FE 재료와 접촉하는 제2 워드 라인;
    상기 제2 워드 라인 위의 제2 IMD;
    상기 메모리 셀 영역의 상기 제1 측 반대편의 상기 메모리 셀 영역의 제2 측 상의 제3 콘택트 - 상기 제3 콘택트는 상기 제2 IMD를 통해 연장되고, 상기 제3 콘택트는 상기 제2 워드 라인에 전기적으로 커플링됨 - ;
    상기 메모리 셀 영역의 상기 제2 측 상의 제4 콘택트 - 상기 제4 콘택트는 상기 유전체 재료 및 상기 FE 재료를 통해 연장됨 - ; 및
    상기 제3 콘택트를 상기 제4 콘택트에 전기적으로 커플링하는 제2 전도성 라인 - 상기 제2 전도성 라인은 상기 워드 라인의 길이 방향 축에 수직인 방향으로 연장됨 -
    을 더 포함하는, 메모리 어레이.
  10. 방법으로서,
    반도체 기판 위에 다층 스택을 형성하는 단계 - 상기 다층 스택은 교대하는 전도성 층 및 유전체 층을 포함함 - ;
    상기 다층 스택을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 측벽 및 저부 표면을 따라 강유전체(FE) 재료를 성막하는 단계;
    상기 FE 재료 위에 산화물 반도체(OS) 층을 성막하는 단계;
    상기 FE 재료 위에 유전체 재료를 성막하는 단계;
    상기 다층 스택 위에 금속간 유전체(IMD)를 형성하는 단계;
    상기 IMD를 통해 상기 다층 스택의 제1 전도성 층으로 연장되는 제1 전도성 콘택트를 형성하는 단계 - 상기 제1 전도성 콘택트는 상기 제1 전도성 층에 전기적으로 커플링됨 - ;
    상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제2 전도성 콘택트를 형성하는 단계; 및
    상기 제2 전도성 콘택트를 상기 제1 전도성 콘택트와 전기적으로 커플링하는 전도성 라인을 형성하는 단계
    를 포함하는, 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170089378A (ko) * 2016-01-26 2017-08-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170131945A (ko) * 2016-05-23 2017-12-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20180026044A1 (en) * 2016-07-25 2018-01-25 Toshiba Memory Corporation Semiconductor memory device
KR20190012061A (ko) * 2017-07-26 2019-02-08 삼성전자주식회사 3차원 반도체 소자
KR20190064852A (ko) * 2017-12-01 2019-06-11 삼성전자주식회사 3차원 반도체 메모리 장치
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
KR20200008828A (ko) * 2018-07-17 2020-01-29 삼성전자주식회사 3차원 반도체 소자
US20200168630A1 (en) * 2018-04-30 2020-05-28 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
US20210118861A1 (en) * 2019-10-16 2021-04-22 Samsung Electronics Co, Ltd. Nonvolatile memory device.
KR20210045538A (ko) * 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19914490C1 (de) 1999-03-30 2000-07-06 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6872996B2 (en) 1999-04-30 2005-03-29 Stmicroelectronics S.R.L. Method of fabricating a ferroelectric stacked memory cell
JP2002270788A (ja) 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
KR100956985B1 (ko) 2008-06-03 2010-05-11 경북대학교 산학협력단 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법
JP2010034109A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20110112727A (ko) 2010-04-07 2011-10-13 주식회사 하이닉스반도체 더블 패터닝을 이용한 반도체소자의 패턴형성방법
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9419010B2 (en) 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR102243497B1 (ko) 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102594494B1 (ko) 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US9831118B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Reducing neighboring word line in interference using low-k oxide
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20190105604A (ko) 2017-01-20 2019-09-17 웨이민 리 강유전성 산화물 메모리 장치
CN110268523A (zh) 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
US9953992B1 (en) 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10109639B1 (en) 2017-06-09 2018-10-23 International Business Machines Corporation Lateral non-volatile storage cell
CN110800107B (zh) 2017-06-29 2023-09-22 美光科技公司 包括绝缘材料及存储器单元的垂直交替层的存储器阵列以及形成包括个别包括晶体管及电容器的存储器单元的存储器阵列的方法
US10522561B2 (en) 2017-08-23 2019-12-31 Yangtze Memory Technologies Co., Ltd. Method for forming a three-dimensional memory device
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10262730B1 (en) 2017-10-16 2019-04-16 Sandisk Technologies Llc Multi-state and confined phase change memory with vertical cross-point structure
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
US10504918B2 (en) * 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
WO2020000306A1 (en) 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US10943913B2 (en) * 2018-09-27 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Strap-cell architecture for embedded memory
KR102638794B1 (ko) 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
CN109564922B (zh) 2018-10-24 2020-09-25 长江存储科技有限责任公司 三维存储设备及其制造方法
CN113396489A (zh) 2018-11-08 2021-09-14 Neo半导体公司 用于具有对准的深沟槽接触的三维(3d)阵列的方法和设备
KR20200067424A (ko) * 2018-12-04 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN113169041B (zh) 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
US10903223B2 (en) 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
KR20200107341A (ko) * 2019-03-07 2020-09-16 삼성전자주식회사 반도체 메모리 소자
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200138994A (ko) 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치
KR20210017091A (ko) 2019-08-06 2021-02-17 에스케이하이닉스 주식회사 강유전 유도층을 포함하는 강유전 메모리 장치
CN113272958A (zh) * 2019-08-13 2021-08-17 桑迪士克科技有限责任公司 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件
KR20210072635A (ko) 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
KR20210083125A (ko) 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 저항 변화 구조물을 구비하는 비휘발성 메모리 장치
US20210242241A1 (en) * 2019-12-27 2021-08-05 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete memory elements and methods of manufacture
CN111180451B (zh) 2019-12-31 2023-04-11 长江存储科技有限责任公司 3d存储器件及其制造方法
JP7297923B2 (ja) * 2020-05-27 2023-06-26 長江存儲科技有限責任公司 ３次元メモリデバイス及び方法
US11587823B2 (en) 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11508754B2 (en) 2021-01-05 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor memory structure and method for forming the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170089378A (ko) * 2016-01-26 2017-08-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170131945A (ko) * 2016-05-23 2017-12-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20180026044A1 (en) * 2016-07-25 2018-01-25 Toshiba Memory Corporation Semiconductor memory device
KR20190012061A (ko) * 2017-07-26 2019-02-08 삼성전자주식회사 3차원 반도체 소자
KR20190064852A (ko) * 2017-12-01 2019-06-11 삼성전자주식회사 3차원 반도체 메모리 장치
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
US20200168630A1 (en) * 2018-04-30 2020-05-28 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
KR20200008828A (ko) * 2018-07-17 2020-01-29 삼성전자주식회사 3차원 반도체 소자
US20210118861A1 (en) * 2019-10-16 2021-04-22 Samsung Electronics Co, Ltd. Nonvolatile memory device.
KR20210045538A (ko) * 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치

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