CN113488482B - 存储器阵列及其形成方法 - Google Patents

存储器阵列及其形成方法 Download PDF

Info

Publication number
CN113488482B
CN113488482B CN202011635006.8A CN202011635006A CN113488482B CN 113488482 B CN113488482 B CN 113488482B CN 202011635006 A CN202011635006 A CN 202011635006A CN 113488482 B CN113488482 B CN 113488482B
Authority
CN
China
Prior art keywords
contact
dielectric
word line
conductive
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011635006.8A
Other languages
English (en)
Other versions
CN113488482A (zh
Inventor
林孟汉
王晨晨
刘逸青
贾汉中
杨世海
林佑明
王奕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113488482A publication Critical patent/CN113488482A/zh
Application granted granted Critical
Publication of CN113488482B publication Critical patent/CN113488482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，一种存储器阵列包括：接触第一字线的铁电(FE)材料；接触源极线和位线的氧化物半导体(OS)层，该FE材料布置在OS层与第一字线之间；接触FE材料的介电材料，该FE材料在介电材料与第一字线之间；在第一字线上方的金属间电介质(IMD)；穿过IMD延伸到第一字线的第一接触件，该第一接触件电耦合到第一字线；延伸穿过介电材料和FE材料的第二接触件；以及将第一接触件电耦合到第二接触件的第一导电线。本发明的实施例还涉及存储器阵列及其形成方法。

Description

存储器阵列及其形成方法
技术领域
本发明的实施例涉及存储器阵列及其形成方法。
背景技术
例如，半导体存储器用于包括无线电、电视、手机和个人计算设备等电子应用的集成电路中。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不加电时会丢失所存储的信息。
另一方面，非易失性存储器可以将数据存储在其上。一种非易失性半导体存储器是铁电随机存取存储器(FERAM或FRAM)。FERAM的优点包括写入/读取速度快和体积小。
发明内容
根据本发明实施例的一个方面，提供了一种存储器阵列，包括：铁电材料，接触第一字线；氧化物半导体层，接触源极线和位线，其中，铁电材料布置在氧化物半导体层与第一字线之间；介电材料，接触铁电材料，其中，铁电材料在介电材料与第一字线之间；金属间电介质，在第一字线上方；第一接触件，穿过金属间电介质延伸到第一字线，其中，第一接触件电耦合到第一字线；第二接触件，延伸穿过介电材料和铁电材料；以及第一导电线，将第一接触件电耦合到第二接触件。
根据本发明实施例的另一个方面，提供了一种存储器阵列，包括：字线，在半导体衬底上方；金属间电介质，在字线上方；介电材料，与字线相邻；铁电材料，接触字线和介电材料；氧化物半导体层，在铁电材料上方，氧化物半导体层接触源极线和位线，其中，铁电材料在氧化物半导体层与字线之间；存储器单元区域，包括铁电材料的部分、字线的部分、氧化物半导体层、源极线和位线；存储器单元区域的第一侧上的第一接触件，第一接触件延伸穿过金属间电介质，第一接触件电耦合到字线；存储器单元区域的第一侧上的第二接触件，第二接触件延伸穿过介电材料和铁电材料；以及第一导电线，将第一接触件电耦合到第二接触件，第一导电线在垂直于字线的纵向轴线的方向上延伸。
根据本发明实施例的又一个方面，提供了一种形成存储器阵列的方法，包括：在半导体衬底上方形成多层堆叠，多层堆叠包括交替的导电层和介电层；图案化延伸穿过多层堆叠的第一沟槽；沿着第一沟槽的侧壁和底表面沉积铁电材料；在铁电材料上方沉积氧化物半导体层；在铁电材料上方沉积介电材料；在多层堆叠上方形成金属间电介质；形成穿过金属间电介质延伸到多层堆叠的第一导电层的第一导电接触件，其中，第一导电接触件电耦合到第一导电层；形成延伸穿过介电材料和铁电材料的第二导电接触件；以及形成将第二导电接触件与第一导电接触件电耦合的导电线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的透视图和电路图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图25E、图25F、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图27D、图28A、图28B、图29、图30、图31A、图31B、图32A、图32B、图32C、图32D、图32E、图32F、图33A、图33B、图33C、图33D、图34、图35和图36示出了根据一些实施例的制造存储器阵列的各种视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各种实施例提供了具有多个竖直堆叠的存储器单元的3D存储器阵列的布线。堆叠的存储器单元可以竖直堆叠在互补金属氧化物半导体(CMOS)下阵列(CUA)上方，该CUA可以是逻辑管芯。堆叠的存储器单元包括在阶梯结构中在平行于CUA的主表面的方向上延伸的字线，其中，字线的相应长度在远离CUA的方向上减小。介电材料可以分离并且相邻的字线彼此竖直和水平隔离，并且可以在所述字线上方形成金属间电介质(IMD)。各个字线可以通过接触件电耦合至CUA，所述接触件在各个字线上方延伸穿过IMD，在垂直于字线延伸方向的第一方向上在3D存储器阵列上延伸，并且延伸穿过3D存储器阵列本身，例如穿过在第一方向上与字线相邻的介电材料。与传统工艺相比，通过以这种方式布线的接触件将字线耦合至CUA需要更少的掩模步骤，从而节省了时间和费用。此外，传统工艺可能涉及面积损失，这可以通过将接触件布线穿过与字线相邻的介电材料来减少。因此，在较小的面积中布线3D存储器阵列。
图1A和图1B示出了根据一些实施例的存储器阵列200的示例。图1A以三维图示出了根据一些实施例的存储器阵列200的部分的示例，并且图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，该多个存储器单元202可以布置在行和列的网格中。存储器单元202可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以布置在半导体管芯的线的后端(BEOL)中。例如，存储器阵列200可以布置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或一个以上有源器件(例如，晶体管)上方。
在一些实施例中，存储器阵列200是铁电随机存取存储器(FERAM)、NOR存储器阵列等。每个存储器单元202可以包括具有晶体管204，其中铁电(FE)材料90作为栅极电介质。在一些实施例中，晶体管204可以是薄膜晶体管等。在一些实施例中，每个晶体管204的栅极电耦合至相应的字线(例如，导电线72)，每个晶体管204的第一源极/漏极区域电耦合至相应的位线(例如，导电线106)，并且每个晶体管204的第二源极/漏极区域电耦合至各自的源极线(例如，导电线108)，该源极线将第二源极/漏极区域接地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而在存储器阵列200的相同竖直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个竖直堆叠的导电线72(例如，字线)，其中介电层52布置在相邻的导电线72之间。导电线72在平行于下面的衬底(在图1A和图1B中未单独示出)的主表面的方向上延伸，该下面的衬底可以是CUA，诸如逻辑管芯。导电线72可以具有阶梯配置，使得下导电线72比上导电线72的端点长并且横向延伸超过上导电线72的端点。例如，在图1A中，示出了导电线72的多个堆叠层，其中最顶部的导电线72是最短的，而最底部的导电线72是最长的。导电线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列200上方访问每个导电线72的部分，并且可以对每个导电线72的暴露部分进行导电接触。
存储器阵列200还包括多条导电线106(例如，位线)和多条导电线108(例如，源极线)。导电线106和导电线108可各自在垂直于导电线72的方向上延伸。介电材料102布置在导电线106和导电线108中的相邻导电线之间并进行隔离。成对的导电线106和导电线108以及相交的导电线72限定每个存储器单元202的边界，并且介电材料98布置在相邻的成对的导电线106和导电线108之间并进行隔离。在一些实施例中，导电线108电耦合至地。尽管图1A示出了导电线106相对于导电线108的特定放置，但是应当理解，在其他实施例中，导电线106和导电线108的放置可以被翻转。
存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区域。例如，当通过对应的导电线72施加适当的电压(例如，高于对应的晶体管204的相应阈值电压(Vth))时，OS层92的与导电线72相交的区域可以允许电流从导电线106流到导电线108(例如，在箭头206所示的方向上)。
FE材料90布置在导电线72和OS层92之间，并且FE材料90可以为晶体管204提供栅极电介质。因此，存储器阵列200也可以被称为铁电随机存取存储器(FERAM)阵列。FE材料90可以在两个不同方向中的一个方向上极化，并且可以通过在FE材料90上施加适当的电压差并产生适当的电场来改变极化方向。极化可以被相对地定位(例如，通常包含在存储器单元202的每个边界内)，并且FE材料90的连续区域可以跨越多个存储器单元202延伸。取决于FE材料90的特定区域的极化方向，对应的晶体管204的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当FE材料90的区域具有第一电极化方向时，对应的晶体管204可以具有相对较低的阈值电压，并且当FE材料90的区域具有第二电极化方向时，对应的晶体管204可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应的存储器单元202中的数字值更容易(例如，更不容易出错)。
为了在存储器单元202上执行写入操作，横跨与存储器单元202对应的FE材料90的部分施加写入电压。可以例如通过向对应的导电线72(例如，对应的字线)和对应的导电线106和导电线108(例如，对应的位线和源极线)施加适当的电压来施加写入电压。通过横跨FE材料90的部分施加写入电压，可以改变FE材料90的区域的极化方向。结果，可以将对应的晶体管204的对应阈值电压从低阈值电压切换到高阈值电压，反之亦然，并且可以将数字值存储在存储器单元202中。因为导电线72与导电线106和导电线108相交，所以可以选择单个存储器单元202用于写入操作。
为了在存储器单元202上执行读取操作，向对应的导电线72(例如，对应的字线)施加读取电压(例如，在低阈值电压与高阈值电压之间的电压)。取决于FE材料90的对应区域的极化方向，存储器单元202的晶体管204可以被导通或不被导通。结果，对应的导电线106可以通过也可以不通过对应的导电线108(例如，耦合至地的对应的源极线)放电，并且可以确定存储在存储器单元202中的数字值。因为导电线72与导电线106和导电线108相交，所以可以选择单个存储器单元202用于读取操作。
图1A进一步示出了在后面的图中使用的存储器阵列200的参考截面。截面A-A’沿着导电线72的纵向轴线并且在例如平行于电流穿过晶体管204的OS层92的方向的方向上。截面B-B’垂直于截面A-A’、导电线72的纵向轴线以及导电线106和导电线108的纵向轴线。截面B-B’延伸穿过介电材料98和介电材料102。截面C-C’平行于截面B-B’，并且延伸穿过导电线106。为了清楚起见，后续附图参考这些参考截面。截面D-D’平行于截面B-B’，并且延伸穿过存储器阵列200的阶梯区域中的导电线106。截面E-E’平行于截面A-A’，并且延伸穿过介电材料102。
图2至图36是根据一些实施例的制造存储器阵列200的中间阶段的视图。图2至图14、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图31B、图32B和图33B沿着图1A所示的参考截面A-A’示出。图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C和32D沿着图1A所示的参考截面B-B’示出。图24D、图25D、图28B和图32E沿着图1A所示的参考截面C-C’示出。图26D、图27D和图33D沿着图1A所示的参考截面D-D’示出。图26C、图27C、图32C和图33C沿着图1A所示的参考截面E-E’示出。图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图25F、图26A、图27A、图28A、图29、图30、图31A、图32A、图33A、图34、图35和图36示出了自顶向下的视图。图25E和图32F示出了透视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以(例如，用p型或n型掺杂剂)掺杂或未掺杂。衬底50可以是集成电路管芯，诸如逻辑管芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体(CMOS)管芯，并且可以被称为CMOS下阵列(CUA)。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
图2进一步示出了可以在衬底50上方形成的电路。电路包括在衬底50的顶面处的晶体管。晶体管可以包括在衬底50的顶面上方的栅极介电层302和在栅极介电层302上方的栅极电极304。源极/漏极区域306布置在衬底50中栅极介电层302和栅极电极304的相对侧上。栅极间隔件308沿着栅极介电层302的侧壁形成，并且以适当的横向距离将源极/漏极区域306与栅极电极304分离。晶体管可以包括鳍式场效应晶体管(FinFET)，纳米(例如，纳米片、纳米线、全方位栅极等)FET(纳米FET)、平面FET等或其组合，并且可以通过先栅极工艺或后栅极工艺形成。
第一ILD310围绕并隔离源极/漏极区域306、栅极介电层302和栅极电极304，并且第二ILD312在第一ILD310上方。源极/漏极接触件314延伸穿过第二ILD312和第一ILD310，并且电耦合至源极/漏极区域306，并且栅极接触件316延伸穿过第二ILD312，并且电耦合至栅极电极304。互连结构320包括在第二ILD312、源极/漏极接触件314和栅极接触件316上方，该互连结构320包括一个或多个堆叠的介电层324和形成在一个或多个介电层324中的导电部件322。互连结构320可以电连接到栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的部分。
在图3中，在图2的结构上方形成多层堆叠58。为了简单和清楚的目的，可以从后续附图中省略衬底50、晶体管、ILD和互连结构320。尽管多层堆叠58示出为接触互连结构320的介电层324，但是可以在衬底50与多层堆叠58之间布置任意数量的中间层。例如，可以在衬底50与多层堆叠58之间布置在绝缘层(例如，低k介电层)中包括导电部件的一个或多个互连层。在一些实施例中，可以对导电部件进行图案化以为衬底50和/或存储器阵列200上的有源器件提供电源、接地和/或信号线(见图1A和图1B)。
多层堆叠58包括导电层54A-54D(统称为导电层54)和介电层52A-52E(统称为介电层52)的交替层。可以在随后的步骤中将对导电层54图案化以限定导电线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钴、银、金、镍、铬、铪、铂、其组合等。介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、其组合等。导电层54和介电层52可各自使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3示出了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。
在图4中，光刻胶56形成在多层堆叠58上方。可以通过使用旋涂技术来形成光刻胶56，并且可以使用可接受的光刻技术来对其进行图案化。对光刻胶56进行图案化可以在区域60中暴露多层堆叠58，同时掩盖多层堆叠58的剩余部分。例如，多层堆叠58的最顶层(例如，介电层52E)可以在区域60中暴露。
在图5中，使用光刻胶56作为掩模来蚀刻区域60中的多层堆叠58的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等，或它们的组合。蚀刻可以是各向异性的。蚀刻可以移除区域60中的介电层52E和导电层54D的部分，并且限定开口61。因为介电层52E和导电层54D具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，导电层54D在蚀刻介电层52E时用作蚀刻停止层，并且介电层52D在蚀刻导电层54D时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除介电层52E和导电层54D的部分，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。在所得的结构中，介电层52D在区域60中暴露。
在图6中，修整光刻胶56以暴露多层堆叠58的附加部分。可以使用可接受的光刻技术来修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠58在区域60和区域62中的部分可以被暴露。例如，介电层52D的顶面可以在区域60中暴露，并且介电层52E的顶面可以在区域62中暴露。
在图7中，区域60和区域62中的介电层52E、导电层54D、介电层52D和导电层54C的部分通过使用光刻胶56作为掩模的可接受的蚀刻工艺移除。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠58中。因为导电层54D和54C以及介电层52E和52D具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54D在蚀刻介电层52E时用作蚀刻停止层；介电层52D在蚀刻导电层54D时用作蚀刻停止层；导电层54C在蚀刻介电层52D时用作蚀刻停止层；介电层52C在蚀刻导电层54C时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电层54D和54C以及介电层52E和52D，并且可以将开口61延伸至期望的深度。此外，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分用作下层的掩模，结果，介电层52E和导电层54D的先前图案(参见图6)可以转印到下面的介电层52D和下面的导电层54C。在所得的结构中，介电层52C在区域60中暴露，并且介电层52D在区域62中暴露。
在图8中，修整光刻胶56以暴露多层堆叠58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠58在区域60、区域62和区域64中的部分可以被暴露。例如，介电层52C的顶面可以在区域60中暴露；介电层52D的顶面可以在区域62中暴露，并且介电层52E的顶面可以在区域64中暴露。
在图9中，区域60、区域62和区域64中的介电层52E、52D和52C以及导电层54D、54C和54B的部分通过使用光刻胶56作为掩模的可接受的蚀刻工艺移除。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠58中。因为介电层52C-52E和导电层54B-54D具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，导电层54D在蚀刻介电层52E时用作蚀刻停止层；介电层52D在蚀刻导电层54D时用作蚀刻停止层；导电层54C在蚀刻介电层52D时用作蚀刻停止层；介电层52C在蚀刻导电层54C时用作蚀刻停止层；导电层54B在蚀刻介电层52C时用作蚀刻停止层；并且介电层52B在蚀刻导电层54B时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除介电层52C-52E和导电层54B-54D的部分，并且开口61可以延伸至期望的深度。此外，在蚀刻工艺期间，介电层52和导电层54的未蚀刻部分用作下层的掩模，结果，介电层52E和52D以及导电层54D和54C的先前图案(参见图8)可以转印到下面的介电层52D和52C以及下面的导电层54C和54B。在所得的结构中，介电层52B在区域60中暴露；介电层52C在区域62中暴露；并且介电层52D在区域64中暴露。
在图10中，修整光刻胶56以暴露多层堆叠58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠58在区域60、区域62、区域64域66中的部分可以被暴露。例如，介电层52B的顶面可以在区域60中暴露；介电层52C的顶面可以在区域62中暴露；介电层52D的顶面可以在区域64中暴露，并且介电层52E的顶面可以在区域66中暴露。
在图11中，区域60、区域62、区域64和区域66中的介电层52E、52D、52C和52B的部分通过使用光刻胶56作为掩模的可接受的蚀刻工艺移除。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠58中。在一些实施例中，导电层54D在蚀刻介电层52E时用作蚀刻停止层；导电层54C在蚀刻介电层52D时用作蚀刻停止层；导电层54B蚀刻介电层52C时用作蚀刻停止层；并且导电层54A蚀刻介电层52B用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除介电层52B-52E的部分，并且开口61可以延伸至期望的深度。此外，在蚀刻工艺期间，导电层54的未蚀刻部分用作下层的掩模，结果，导电层54B-54D的先前图案(参见图10)可以转印到下面的介电层52B-52D。在所得的结构中，导电层54A在区域60中暴露；导电层54B在区域62中暴露；导电层54C在区域64中暴露；导电层54D在区域66中暴露。
在图12中，光刻胶56可以诸如通过可接受的灰化或湿法剥离工艺移除。因此，形成了阶梯结构68。阶梯结构68包括导电层54和介电层52的交替层的堆叠。下导电层54更长，并且横向延伸超过上导电层54，并且每个导电层54的宽度在朝向衬底50的方向上增加。结果，在后续的处理步骤中，可以从阶梯结构68上方到每个导电层54进行导电接触。
在图13中，金属间电介质(IMD)70沉积在多层堆叠58上方。IMD70可以由介电材料形成，并且可以通过诸如CVD、PECVD、可流动CVD(FCVD)等任何适当的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其他介电材料。IMD70沿着导电层54B-54D的侧壁和介电层52B-52E的侧壁延伸。此外，IMD70可以接触导电层54A-54D和介电层52E的顶面。
在图14中，对IMD70应用移除工艺以移除多层堆叠58上方的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露了多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58和IMD70的顶面是水平的。
在图15A至图17C中，在多层堆叠58中形成沟槽，从而限定了导电线72。导电线72可以对应于存储器阵列200中的字线，并且导电线72可以为存储器阵列200的所得晶体管204提供栅极电极。在图15A至图18C中，以“A”结尾的图示出了自顶向下的视图，以“B”结尾的图示出了沿图1A的线A-A’得到的截面图，而以“C”结尾的图示出了沿图1A的线B-B’的截面图。
在图15A至图15C中，硬掩模80沉积在多层堆叠58和IMD70上方。硬掩模80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。在硬掩模80上方形成光刻胶82并对其进行图案化。可以通过使用旋涂技术来形成硬掩模80，并且可以使用可接受的光刻技术来对其进行图案化。
在图16A至图16C中，使用可接受的蚀刻工艺将光刻胶82的图案转印至硬掩模80，所述蚀刻工艺例如为湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。因此，在硬掩模80中形成沟槽86。
此外，在图16A至图16C中，使用一种或多种可接受的蚀刻工艺将硬掩模80的图案转印至多层堆叠58，所述蚀刻工艺例如湿法或干法蚀刻、RIE，NBE等，或它们的组合。蚀刻工艺可以是各向异性的。因此，形成了延伸穿过多层堆叠58的沟槽86。导电线72A-72D(例如，字线，统称为导电线72)由导电层54A-54D形成。通过蚀刻穿过导电层54的沟槽86，相邻的导电线72可以彼此分离。在图17A至图17C中，可以通过可接受的工艺来移除硬掩模80，所述工艺诸如湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺、其组合等。
图18A至图21C示出了在沟槽86中形成用于晶体管204(参见图1A)的沟道区域并对其进行图案化。在图18A至图18C中，在沟槽86中沉积FE材料90、OS层92和第一介电层98A。FE材料90可以沿着导电线72和介电层52的侧壁以及沿着介电层52E、衬底50和IMD70的顶面共形地沉积在沟槽86中。FE材料90可以包括能够通过跨越FE材料90施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，FE材料90可以是高k介电材料，诸如铪基(Hf)介电材料等。在一些实施例中，FE材料90包括氧化铪、氧化铪锆、掺杂硅氧化铪等。在一些实施例中，FE材料90可以包括氧化钡钛(BaTiO3)、氧化铅钛(PbTiO3)、氧化铅锆(PbZrO3)、氧化锂铌(LiNbO3)、氧化钠铌(NaNbO3)、氧化钾铌(KNbO3)、氧化钾钽(KTaO3)、氧化铋钪(BiScO3)、氧化铋铁(BiFeO3)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)，氧化铪铝(Hf1-xAlxO)、氧化铪锆(Hf1-xZrxO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)、氮化铝钪(AlScN)等。在一些实施例中，FE材料90可以包括不同的铁电材料或不同类型的存储材料。例如，在一些实施例中，FE材料90可以用非铁电材料替换，该非铁电材料诸如包括在两个SiOx层之间有一个SiNx层的多层存储结构(例如，ONO结构)。可以通过CVD、PVD、ALD、PECVD等来沉积FE材料90。
OS层92保形地沉积在FE材料90上方的沟槽86中。OS层92包括适合于为晶体管204提供沟道区域的材料(见图1A)。例如，OS层92可以包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、多晶硅(poly-Si)、非晶硅(a-Si)、其组合等。OS层92可以通过CVD、PVD、ALD、PECVD等沉积。OS层92可以在FE材料90上方沿着沟槽86的侧壁和底表面延伸。
第一介电层98A沉积在OS层92上方的沟槽86中。第一介电层98A可以包括例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。第一介电层98A可以在OS层92上方沿着沟槽86的侧壁和底表面延伸。
在图19A至图19C中，在沟槽86中移除第一介电层98A和OS层92的底部分。可以使用光刻和蚀刻的组合来移除第一介电层98A的底部分。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。
然后，第一介电层98A可以用作蚀刻掩模，以蚀刻穿过沟槽86中的OS层92的底部分。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。蚀刻OS层92可以使FE材料90的部分暴露在沟槽86的底表面上。因此，在沟槽86的相对侧壁上的OS层92的部分可以彼此分离，这改善了存储器阵列200的存储器单元202之间的隔离(见图1A)。在一些实施例中(未单独示出)，蚀刻可以进一步使沟槽86延伸穿过FE材料90。因此，在沟槽86的相对侧壁上的FE材料90的部分可以彼此分离，这进一步改善了存储器阵列200的存储器单元202之间的隔离。
在图20A至图20C中，沉积附加的介电材料98B以填充沟槽86的剩余部分。附加介电材料98B可以由与第一介电层98A相同或相似的材料和工艺形成。附加介电材料98B和第一介电层98A可以统称为介电材料98。
在图21A至图21C中，对介电材料98、OS层92和FE材料90应用移除工艺，以移除多层堆叠58上方的多余材料。在一些实施例中，可以利用诸如CMP的平坦化工艺、回蚀工艺、其组合等。平坦化工艺暴露了多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58(例如，介电层52E)、FE材料90、OS层92、介电材料98和IMD70的顶面是水平的。
图22A至图25D示出了在存储器阵列200中制造介电材料102、导电线106(例如，位线)和导电线108(例如，源极线)的中间步骤。导电线106和导电线108可以在垂直于导电线72的方向上延伸，从而可以选择存储器阵列200的单个存储器单元202用于读取和写入操作。
在图22A至图22C中，通过介电材料98和OS层92对沟槽100进行图案化。可以通过光刻和蚀刻的组合在介电材料98和OS层92中对沟槽100进行图案化。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。沟槽100可以布置在FE材料90的相对的侧壁之间，并且沟槽100可以物理地分离存储器阵列200中的存储器单元202的相邻堆叠(参见图1A)。
如图22A所示，可以通过对介电材料98和OS层92进行图案化来在与IMD70相邻的外围区域中形成沟槽100。可以随后在与IMD70相邻的外围区域中的沟槽100中形成介电材料(诸如下面参考图23A至图23C讨论的介电材料102)，并且可以随后对介电材料进行图案化以形成与下面的结构(诸如互连结构320)的导电接触(诸如如下面参考图27A至图27D所讨论的接触件111)。
在图23A至图23C中，介电材料102沉积在沟槽100中并填充沟槽100。介电材料102可以包括例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。介电材料102可以在OS层92上方沿着沟槽100的侧壁和底表面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀等)以移除介电材料102的多余部分。在所得的结构中，多层堆叠58、FE材料90、OS层92、介电材料98、介电材料102和IMD70的顶面可以基本上是水平的(例如，在工艺变化内)。
在一些实施例中，可以选择介电材料98和介电材料102的材料，使得它们可以相对于彼此选择性地被蚀刻。例如，在一些实施例中，介电材料98是氧化物，而介电材料102是氮化物。在一些实施例中，介电材料98是氮化物，而介电材料102是氧化物。其他材料也是可能的。
在图24A至图24D中，通过介电材料98对沟槽104进行图案化。沟槽104可以随后用于形成导电线。可以使用光刻和蚀刻的组合来通过介电材料98对沟槽104进行图案化。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。蚀刻可以使用蚀刻剂来蚀刻介电材料98，而不会显著蚀刻介电材料102。沟槽104的图案可以对应于随后形成的导电线的图案(例如，下面参考图25A至图25D讨论的导电线106和导电线108)。介电材料98的部分可以保留在每对沟槽104之间，并且介电材料102可以布置在相邻对的沟槽104之间。
在图25A至图25F中，沟槽104填充有导电材料以形成导电线106和导电线108。图25E示出了在形成导电线106和导电线108之后的结构的透视图，其中出于说明性目的移除了IMD70。导电线106和导电层108可以各自包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钴、银、金、镍、铬、铪、铂、它们的组合等。可以使用例如CVD、ALD、PVD、PECVD等形成导电线106和导电线108。在沉积导电材料之后，可以执行平坦化(例如，CMP、回蚀等)以移除导电材料的多余部分，从而形成导电线106和导电线108。在得到的结构中，多层堆叠58的顶面、FE材料90、OS层92，介电材料98、介电材料102、IMD70、导电线106和导电线108可以是基本上水平的(例如，在工艺变化内)。导电线106可以对应于存储器阵列200中的位线，而导电线108可以对应于存储器阵列200中的源极线。此外，导电线106和导电线108可以为存储器阵列200中的晶体管204提供源极/漏极电极。尽管图25D为仅示出导电线106的截面图，但是导电线108的截面图可以是相似的。
如图25A和图25B所示，存储器阵列200可以包括存储器单元区域118A、第一阶梯区域118B和第二阶梯区域118C。第一阶梯区域118B和第二阶梯区域118C包括IMD70、介电材料102的部分、FE材料90的部分、导电线72A-72D的部分以及介电层52A-52D的部分。存储器单元区域118A包括导电线72A-72D的部分、介电层52A-52D的部分、介电层52E、导电线106、导电线108、介电材料98、介电材料102的部分、FE材料90的部分和OS层92。
在一些实施例中，伪存储器单元202D可以形成在存储器阵列200的区域中。例如，图25F示出了在存储器阵列200的边界处形成伪存储器单元202D的实施例。虚拟存储器单元202D可以包括未被蚀刻的介电材料98、OS层92和FE材料90，以形成导电线106、导电线108和介电材料102。
在图26A至图26D中，在IMD70、介电材料102和FE材料90中形成沟槽112和沟槽114。沟槽112和沟槽114可以随后用于形成导电接触件。更具体地，沟槽112可以随后用于形成延伸至导电线72的导电接触件(例如，字线接触件、栅极接触件等)，并且沟槽114可以随后用于形成延伸至在衬底50上方形成的电路的导电线72的导电接触件。如图26B中所示，沟槽112可以延伸穿过IMD70并且可以暴露导电线72的顶面。导电线72的阶梯形状使得在每个导电线72上具有沟槽112可以延伸至的表面。如图26C所示，沟槽114可以延伸穿过介电材料102和FE材料90。在移除了FE材料90的底部分的实施例中，沟槽114可以仅延伸穿过介电材料102。沟槽114可以暴露互连结构320的导电部件322的顶面。可以使用光刻和蚀刻的组合来形成沟槽112和沟槽114。蚀刻可以是任何可接受的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或它们的组合。蚀刻可以是各向异性的。在一些实施例中，沟槽112和沟槽114可以同时形成；但是，沟槽112和沟槽114也可以单独形成。如图26A和图26D所示，沟槽112和沟槽114可以在相同的截面中延伸穿过IMD70和介电材料102的相邻部分，该截面垂直于导电线72的纵向轴线。
在图27A至图27D中，在沟槽112中形成接触件110，在沟槽114中形成接触件111，在接触件110和接触件111上方形成介电层120，并且在介电层120中形成导电线116，以将接触件110电耦合至接触件111。接触件110穿过IMD70延伸至导电线72，并且可以电耦合至导电线72。在一些实施例中，接触件110可以被称为字线接触件、栅极接触件等。接触件111延伸穿过存储器阵列200，诸如穿过介电材料102和FE材料90。在移除了FE材料90的底部分的实施例中，接触件111可以仅延伸穿过介电材料102。接触件111可以电耦合至下面的导电部件，诸如互连结构320的导电部件322。
介电层120可以形成在接触件110、接触件111、IMD70、介电材料102、介电材料98、介电层52E、导电线106、导电线108、FE材料90和OS层92上方。在图27B至图27D中示出了介电层120，但是在图27A中省略了介电层120，以示出导电线116、接触件110、接触件111与下面的结构之间的连接。导电线116可以沿着IMD70、介电材料102和FE材料90的表面并在其上方延伸。导电线116将接触件110电耦合至接触件111。尽管介电层120和导电线116示出为沿着IMD70、介电材料102和FE材料90的表面延伸，但是导电线116可以与IMD70、介电材料102和FE材料90分离，并且一个或多个附加的介电层可以位于介电层120和导电线116与IMD70、介电材料102和FE材料90之间。接触件110和接触件111可以进一步延伸穿过附加的介电层。
导电线72的阶梯形状使得在每个导电线72上具有接纳接触件110的表面。可以通过在沟槽112和沟槽114中形成诸如扩散阻挡层、粘附层等衬垫(未示出)以及导电材料来形成接触件110。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从IMD70、介电材料102和FE材料90的表面移除多余的材料。接触件111可以通过与接触件110相似或相同的工艺和材料形成。在一些实施例中，可以同时在沟槽112中形成接触件110和在沟槽114中形成接触件111。在一些实施例中，可以在沟槽114中形成接触件111之前或之后在沟槽112中形成接触件110。
介电层120可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。在一些实施例中，介电层120可以包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、其组合等。可以使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积介电层120。
在一些实施例中，可以使用镶嵌工艺来形成导电线116，其中，利用光刻和蚀刻技术的组合来对介电层120进行图案化以形成与导电线116的期望图案对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，并且用于导电材料的合适的材料包括铜、银、金、钨、铝、其组合等。在实施例中，可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成导电线116。化学机械平坦化(CMP)工艺等可以用于从介电层120的表面移除多余的导电材料，并且平坦化介电层120和导电线116的表面以用于后续处理。
如图27A和图27D所示，导电线116在垂直于导电线72的纵向轴线的方向上在第一阶梯区域118B和第二阶梯区域118C中在IMD70和介电材料102上方延伸。导电线116可以通过介电材料102中与导电线72相邻的接触件111将导电线72电耦合至互连结构320。如图27A所示，与平行导电线72的连接可以通过形成在相同沟槽100中的介电材料102(参见图22A至图22C)进行布线，其中，与一组导电线72的连接在第一阶梯区域118B中进行布线，并且与平行的一组导电线72的连接在第二阶梯区域118C中布线。在第一阶梯区域118B和第二阶梯区域118C中，与每组堆叠的导电线72的连接可以错开，这样可以改善连接之间的隔离。例如，电耦合至导电线72的堆叠的接触件111可以穿过第一阶梯区域118B中的介电材料102进行布线，而电耦合至导电线72的相邻堆叠的接触件111可以穿过第二阶梯区域118C中的介电材料102进行布线。
通过提供布置在第一阶梯区域118B和第二阶梯区域118C内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。此外，因为可以同时形成沟槽112和沟槽114，并且也可以同时形成接触件110和接触件111，所以可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
在图28A和图28B中，接触件122形成在介电层120中，介电层126形成在接触件122和介电层120上方，并且导电线124形成在介电层126中。接触件122可以形成为延伸至并电耦合至导电线106和导电线108(未单独示出，但是可以类似于导电线106)。在一些实施例中，接触件122可以被称为源极线接触件、位线接触件等。接触件122可以延伸穿过介电层120。在一些实施例中，接触件122可以进一步延伸穿过形成在介电层120上方的一个或多个附加介电层。可以使用与用于形成接触件110和接触件111的工艺和材料相同或相似的工艺和材料来形成接触件122。
进一步在图28A和图28B中，介电层126形成在介电层120上方，并且接触件122和导电线124形成在接触件122上方并且电耦合至接触件122。在图28B中示出了介电层120和介电层126，但是在图28A中省略了介电层120和介电层126，以便示出导电线124、接触件122与下面的结构之间的连接。可以使用与用于形成介电层120的工艺和材料相同或相似的工艺和材料来形成接触件122。可以使用与用于形成导电线116的工艺和材料相同或相似的工艺和材料来形成导电线124。导电线124可以在与导电线116延伸的方向平行的方向上延伸。导电线124可用于将导电线106和导电线108电耦合至互连结构320。如图28B所示，导电线124可以沿着介电层120的顶面延伸。
图29示出了实施例，其中接触件110在第一阶梯区域118B和第二阶梯区域118C两者中延伸至每个导电线72。图29所示的实施例为导电线72提供了两倍数量的驱动器，并且为第一阶梯区域118B和第二阶梯区域118C两者中的每条导电线72提供了驱动器。导电线116可在第一阶梯区域118B中沿第一方向从接触件110延伸至接触件111，而导电线116可在第二阶梯区域118C中沿与第一方向相反的第二方向从接触件110延伸至接触件111。双面字线驱动可减少字线电阻负载，从而改善器件性能。此外，通过提供布置在第一阶梯区域118B和第二阶梯区域118C内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图30示出了实施例，其中接触件110仅延伸至第一阶梯区域118B中的每条导电线72。该实施例允许第二阶梯区域118C用于与导电线72等的其他连接，同时提供与第一阶梯区域118B中的每条导电线72的连接。此外，通过提供布置在第一阶梯区域118B内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图31A和图31B示出了实施例，其中接触件110仅延伸至第一阶梯区域118B中的每条导电线72，并且第一阶梯区域118B和第二阶梯区域118C是不对称的。该实施例允许第二阶梯区域118C用于与导电线72等的其他连接，同时提供与第一阶梯区域118B中的每条导电线72的连接。在图31A和图31B所示的实施例中，第二阶梯区域118C中的介电层52D和52C以及导电线72C和72D的部分可以具有相同的长度；第二阶梯区域118C中的介电层52B和导电线72B的部分的长度可以大于第二阶梯区域118C中的介电层52D和52C以及导电线72C和72D的部分的长度；并且第二阶梯区域118C中的介电层52A和导电线72A的部分的长度可以大于第二阶梯区域118C中的介电层52B和导电线72B的部分的长度。
第二阶梯区域118C中的介电层52和导电线72的部分的长度可以与第一阶梯区域118B中的介电层52和导电线72的部分的长度不同，这可以用于节省面积并增加器件密度。在一些实施例中，第二阶梯区域118C和第一阶梯区域118B中的介电层52和导电线72的部分可以具有不同的长度，这使得在第二阶梯区域118C中进行连接具有更大的灵活性。此外，通过提供布置在第一阶梯区域118B内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图32A至图36示出了实施例，其中，在形成阶梯结构68、介电材料98、介电材料102、导电线106、导电线108、FE材料90和OS层92之后形成IMD70，并且在阶梯结构68中对导电层72、介电层52、FE材料90、OS层92和介电材料98进行图案化。具体地，可以形成多层堆叠58。可以使用与以上关于图15A至图21C所描述的工艺相同或相似的工艺在多层堆叠58中形成FE材料90、OS层92和介电材料98。可以使用与以上关于图22A至图23C所描述的工艺相同或相似的工艺将介电材料98和OS层92的部分替换为介电材料102。可以使用与以上关于图24A至图25D所描述的工艺相同或相似的工艺，将介电材料98的部分替换为导电线106和导电线108。
然后可以使用与以上关于图4至图12所描述的工艺相同或相似的工艺，对多层堆叠58、介电材料98、FE材料90和OS层92进行图案化以形成阶梯结构68。与关于图4至图12所描述的实施例相比，用于蚀刻介电材料98、FE材料90和OS层92以及多层堆叠58中的阶梯结构68的工艺可以使用多种蚀刻剂和附加的蚀刻工艺。可以使用定时蚀刻工艺来对介电材料98、FE材料90和OS层92进行图案化。图32A至图32F示出了在形成IMD70之前的结构。如图32A至图32C所示，介电材料102可以具有与导电线72和介电层52相同的阶梯结构。
在图33A至图33D中，在图32A至图32F所示的结构上方形成IMD70。IMD70可以由介电材料形成，并且可以通过诸如CVD、PECVD、FCVD等任何适当的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其他介电材料。此外，在图33A至图33D中，对IMD70应用移除工艺以移除多层堆叠58上方的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，诸如CMP、回蚀工艺、其组合等。平坦化工艺暴露了多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58和IMD70的顶面是水平的。在平坦化工艺之后，IMD70沿着导电线72B-72D的侧壁、介电层52B-52E的侧壁、介电材料102的侧壁、介电材料98的侧壁、导电线106的侧壁和导电线108的侧壁延伸。此外，IMD70可以接触导电线72A-72D的顶面和介电材料102的顶面。
进一步在图33A至图33D中，形成接触件110、接触件111、接触件122、导电线116和导电线124。接触件110、接触件111、接触件122、导电线116和导电线124可以由材料形成，并且可以通过与以上关于图27A至图28B所描述的工艺相似或相同的工艺来形成。如图33B所示，接触件110可以延伸穿过IMD70以接触并电耦合至导电线72。接触件111可以延伸穿过IMD70和介电材料102，并且可以电耦合至下面的互连结构320的导电部件322。接触件122可以延伸至并电耦合至导电线106和导电线108。
如图33A和图33D所示，导电线116在垂直于导电线72的纵向轴线的方向上在第一阶梯区域118B和第二阶梯区域118C中在IMD70上方延伸。导电线116可以通过介电材料102中与导电线72相邻的接触件111将导电线72电耦合至互连结构320。如图27A所示，与平行导电线72的连接可以通过形成在相同沟槽100中的介电材料102(参见图22A至图22C)进行布线，其中，与一组导电线72的连接在第一阶梯区域118B中进行布线，并且与平行的一组导电线72的连接在第二阶梯区域118C中布线。在第一阶梯区域118B和第二阶梯区域118C中，与每组堆叠的导电线72的连接可以错开，这样可以改善连接之间的隔离。例如，电耦合至导电线72的堆叠的接触件111可以穿过第一阶梯区域118B中的介电材料102进行布线，而电耦合至导电线72的相邻堆叠的接触件111可以穿过第二阶梯区域118C中的介电材料102进行布线。
通过提供布置在第一阶梯区域118B和第二阶梯区域118C内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。此外，因为可以同时形成沟槽112和沟槽114，并且也可以同时形成接触件110和接触件111，所以可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图34示出了实施例，其中接触件110在第一阶梯区域118B和第二阶梯区域118C两者中延伸至每个导电线72。图34所示的实施例为导电线72提供了两倍数量的驱动器，并且为第一阶梯区域118B和第二阶梯区域118C两者中的每条导电线72提供了驱动器。导电线116可在第一阶梯区域118B中沿第一方向从接触件110延伸至接触件111，而导电线116可在第二阶梯区域118C中沿与第一方向相反的第二方向从接触件110延伸至接触件111。双面字线驱动可减少字线电阻负载，从而改善器件性能。此外，通过提供布置在第一阶梯区域118B和第二阶梯区域118C内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图35示出了实施例，其中接触件110仅延伸至第一阶梯区域118B中的每条导电线72。该实施例允许第二阶梯区域118C用于与导电线72等的其他连接，同时提供与第一阶梯区域118B中的每条导电线72的连接。此外，通过提供布置在第一阶梯区域118B内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
图36示出了实施例，其中接触件110仅延伸至第一阶梯区域118B中的每条导电线72，并且第一阶梯区域118B和第二阶梯区域118C是不对称的。该实施例允许第二阶梯区域118C用于与导电线72等的其他连接，同时提供与第一阶梯区域118B中的每条导电线72的连接。在图36所示的实施例中，第二阶梯区域118C中的介电层52D和52C以及导电线72C和72D的部分可以具有相同的长度；第二阶梯区域118C中的介电层52B和导电线72B的部分的长度可以大于第二阶梯区域118C中的介电层52D和52C以及导电线72C和72D的部分的长度；并且第二阶梯区域118C中的介电层52A和导电线72A的部分的长度可以大于第二阶梯区域118C中的介电层52B和导电线72B的部分的长度。
第二阶梯区域118C中的介电层52和导电线72的部分的长度可以与第一阶梯区域118B中的介电层52和导电线72的部分的长度不同，这可以用于节省面积并增加器件密度。在一些实施例中，第二阶梯区域118C和第一阶梯区域118B中的介电层52和导电线72的部分可以具有不同的长度，这使得在第二阶梯区域118C中进行连接具有更大的灵活性。此外，通过提供布置在第一阶梯区域118B内的导电线116，在导电线72与下面的互连结构320之间进行布线连接所需的面积比常规设计要小，这使得可以实现更大的器件密度。连接也可以比常规设计更短，从而减小电阻并提高器件性能。可以同时形成沟槽112和沟槽114，并且可以同时形成接触件110和接触件111，使得可以使用较少的光刻步骤和沉积步骤，从而降低成本并缩短生产时间。
实施例可以实现各种优点。例如，形成其中字线与下面的互连结构之间的连接被布线穿过邻近字线的介电材料并且在阶梯区域内的存储器阵列减小了互连所需的面积，减小了用于互连的导电线的长度，并且减少了形成互连所需的掩模步骤。这提高了器件密度，降低了电阻，提高了器件性能，并减少了制造时间和成本。
根据实施例，一种存储器阵列包括：铁电(FE)材料，接触第一字线；氧化物半导体(OS)层，接触源极线和位线，FE材料布置在OS层与第一字线之间；介电材料，接触FE材料，FE材料在介电材料与第一字线之间；金属间电介质(IMD)，在第一字线上方；第一接触件，穿过IMD延伸到第一字线，第一接触件电耦合到第一字线；第二接触件，延伸穿过介电材料和FE材料；以及第一导电线，将第一接触件电耦合到第二接触件。在实施例中，第二接触件的底表面在第一接触件的底表面下方。在实施例中，存储器阵列还包括互连结构，互连结构在FE材料、第一字线和介电材料下方，第二接触件电耦合到互连结构。在实施例中，第一导电线在垂直于第一字线的纵向轴线的方向上延伸。在实施例中，IMD在介电材料上方延伸，并且第二接触件还延伸穿过IMD。在实施例中，存储器阵列还包括晶体管，晶体管包括FE材料的部分、第一字线的部分、OS层的部分、源极线的部分以及位线的部分。在实施例中，存储器阵列还包括：第二字线，在平行于第一字线的方向上延伸；第三接触件，穿过第二IMD延伸至第二字线，第三接触件电耦合至第二字线，第三接触件和第一接触件在平行于第一字线的纵向轴线的方向上在晶体管的相对侧上；第四接触件，延伸穿过介电材料和FE材料，平行于第一字线的纵向轴线的线穿过第二接触件和第四接触件；以及第二导电线，将第三接触件电耦合至第四接触件。
根据另一实施例，一种存储器阵列包括：字线，在半导体衬底上方；金属间电介质(IMD)，在字线上方；介电材料，与字线相邻；铁电(FE)材料，接触字线和介电材料；氧化物半导体(OS)层，在FE材料上方，OS层接触源极线和位线，FE材料在OS层与字线之间；存储器单元区域包括FE材料的部分、字线的部分、OS层、源极线和位线；存储器单元区域的第一侧上的第一接触件，第一接触件延伸穿过IMD，第一接触件电耦合至字线；存储器单元区域的第一侧上的第二接触件，第二接触件延伸穿过介电材料和FE材料；以及第一导电线，将第一接触件电耦合至第二接触件，第一导电线在垂直于字线的纵向轴线的方向上延伸。在实施例中，存储器阵列还包括：第二字线，接触与字线相对的FE材料；第二IMD，在第二字线上方；第三接触件，在与存储器单元区域的第一侧相对的存储器单元区域的第二侧上，第三接触件延伸穿过第二IMD，第三接触件电耦合至第二字线；第四接触件，在存储器单元区域的第二侧上，第四接触件延伸穿过介电材料和FE材料；以及第二导电线，将第三接触件电耦合至第四接触件，第二导电线在垂直于字线的纵向轴线的方向上延伸。在实施例中，存储器阵列还包括：第二FE材料，接触字线；第二介电材料，接触第二FE材料；第五接触件，在存储器单元区域的第二侧上，第五接触件延伸穿过IMD，第五接触件电耦合至字线；第六接触件，在存储器单元区域的第二侧上，第六接触件延伸穿过第二介电材料和第二FE材料；以及第三导电线，将第五接触件电耦合至第六接触件，第三导电线在垂直于字线的纵向轴线的方向上延伸。在实施例中，IMD在字线上方延伸，第二IMD在第二字线上方延伸，第二接触件进一步延伸穿过IMD，并且第四接触件进一步延伸穿过第二IMD。在实施例中，存储器阵列还包括：第二FE材料，接触字线；第二介电材料，接触第二FE材料；第二字线，接触第二FE材料；第二IMD，在第二字线上方；第三接触件，在存储器单元区域的第一侧上，第三接触件延伸穿过第二IMD，第三接触件电耦合至第二字线；第四接触件，在存储器单元区域的第一侧上，第四接触件延伸穿过第二介电材料和第二FE材料；以及第二导电线，将第三接触件电耦合至第四接触件，第二导电线在垂直于字线的纵向轴线的方向上延伸。在实施例中，IMD在字线和介电材料上方延伸，第二接触件进一步延伸穿过IMD。在实施例中，存储器阵列还包括：第二FE材料，接触字线；第二介电材料，接触第二FE材料；第二字线，接触第二FE材料，IMD在FE材料、第二FE材料、介电材料、第二介电材料、字线和第二字线上方延伸，第二接触件进一步延伸穿过IMD；第三接触件，在存储器单元区域的第一侧上，第三接触件延伸穿过IMD，第三接触件电耦合至第二字线；第四接触件，在存储器单元区域的第一侧上，第四接触件延伸穿过第二介电材料、第二FE材料和IMD；以及第二导电线，将第三接触件电耦合至第四接触件，第二导电线在垂直于字线的纵向轴线的方向上延伸。
根据又另一实施例，一种方法包括：在半导体衬底上方形成多层堆叠，多层堆叠包括交替的导电层和介电层；对延伸穿过多层堆叠的第一沟槽进行图案化；沿着第一沟槽的侧壁和底表面沉积铁电(FE)材料；在FE材料上方沉积氧化物半导体(OS)层；在FE材料上方沉积介电材料；在多层堆叠上方形成金属间电介质(IMD)；形成穿过IMD延伸至多层堆叠的第一导电层的第一导电接触件，第一导电接触件电耦合至第一导电层；形成延伸穿过介电材料和FE材料的第二导电接触件；以及形成将第二导电接触件与第一导电接触件电耦合的导电线。在实施例中，形成第一导电接触件包括形成延伸穿过IMD的第二沟槽，第二沟槽暴露第一导电层的顶面，形成第二导电接触件包括形成延伸穿过介电材料和FE材料的第三沟槽，并且第二沟槽和第三沟槽同时形成。在实施例中，方法还包括对多层堆叠进行图案化，使得导电层和介电层在截面图中具有阶梯形状。在实施例中，方法还包括对介电材料进行图案化以在截面图中具有阶梯形状，在对介电材料和多层堆叠进行图案化以具有阶梯形状之后，在多层堆叠和介电材料上方形成IMD。在实施例中，介电材料形成为延伸穿过IMD。在实施例中，第一导电接触件和第二导电接触件通过单独的工艺形成。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器阵列，包括：
铁电材料，接触第一字线；
氧化物半导体层，接触源极线和位线，其中，所述铁电材料布置在所述氧化物半导体层与所述第一字线之间；
介电材料，接触所述铁电材料，其中，所述铁电材料在所述介电材料与所述第一字线之间；
金属间电介质，在所述第一字线上方；
第一接触件，穿过所述金属间电介质延伸到所述第一字线，其中，所述第一接触件电耦合到所述第一字线；
第二接触件，延伸穿过所述介电材料和所述铁电材料；以及
第一导电线，将所述第一接触件电耦合到所述第二接触件。
2.根据权利要求1所述的存储器阵列，其中，所述第二接触件的底表面在所述第一接触件的底表面下方。
3.根据权利要求1所述的存储器阵列，还包括互连结构，所述互连结构在所述铁电材料、所述第一字线和所述介电材料下方，其中，所述第二接触件电耦合到所述互连结构。
4.根据权利要求1所述的存储器阵列，其中，所述第一导电线在垂直于所述第一字线的纵向轴线的方向上延伸。
5.根据权利要求1所述的存储器阵列，其中，所述金属间电介质在所述介电材料上方延伸，并且其中，所述第二接触件还延伸穿过所述金属间电介质。
6.根据权利要求1所述的存储器阵列，还包括晶体管，其中，所述晶体管包括所述铁电材料的部分、所述第一字线的部分、所述氧化物半导体层的部分、所述源极线的部分以及所述位线的部分。
7.根据权利要求6所述的存储器阵列，还包括：
第二字线，在平行于所述第一字线的方向上延伸；
第三接触件，穿过第二金属间电介质延伸到所述第二字线，其中，所述第三接触件电耦合到所述第二字线，其中，所述第三接触件和所述第一接触件在平行于所述第一字线的纵向轴线的方向上在所述晶体管的相对侧上；
第四接触件，延伸穿过所述介电材料和所述铁电材料，其中，平行于所述第一字线的所述纵向轴线的线穿过所述第二接触件和所述第四接触件；以及
第二导电线，将所述第三接触件电耦合到所述第四接触件。
8.一种存储器阵列，包括：
字线，在半导体衬底上方；
金属间电介质，在所述字线上方；
介电材料，与所述字线相邻；
铁电材料，接触所述字线和所述介电材料；
氧化物半导体层，在所述铁电材料上方，所述氧化物半导体层接触源极线和位线，其中，所述铁电材料在所述氧化物半导体层与所述字线之间；
存储器单元区域，包括所述铁电材料的部分、所述字线的部分、所述氧化物半导体层、所述源极线和所述位线；
所述存储器单元区域的第一侧上的第一接触件，所述第一接触件延伸穿过所述金属间电介质，所述第一接触件电耦合到所述字线；
所述存储器单元区域的第一侧上的第二接触件，所述第二接触件延伸穿过所述介电材料和所述铁电材料；以及
第一导电线，将所述第一接触件电耦合到所述第二接触件，所述第一导电线在垂直于所述字线的纵向轴线的方向上延伸。
9.根据权利要求8所述的存储器阵列，还包括：
第二字线，接触与所述字线相对的所述铁电材料；
第二金属间电介质，在所述第二字线上方；
第三接触件，在与所述存储器单元区域的所述第一侧相对的所述存储器单元区域的第二侧上，所述第三接触件延伸穿过所述第二金属间电介质，所述第三接触件电耦合到所述第二字线；
第四接触件，在所述存储器单元区域的所述第二侧上，所述第四接触件延伸穿过所述介电材料和所述铁电材料；以及
第二导电线，将所述第三接触件电耦合到所述第四接触件，所述第二导电线在垂直于所述字线的纵向轴线的方向上延伸。
10.根据权利要求9所述的存储器阵列，还包括：
第二铁电材料，接触所述字线；
第二介电材料，接触所述第二铁电材料；
第五接触件，在所述存储器单元区域的所述第二侧上，所述第五接触件延伸穿过所述金属间电介质，所述第五接触件电耦合到所述字线；
第六接触件，在所述存储器单元区域的所述第二侧上，所述第六接触件延伸穿过所述第二介电材料和所述第二铁电材料；以及
第三导电线，将所述第五接触件电耦合到所述第六接触件，所述第三导电线在垂直于所述字线的纵向轴线的方向上延伸。
11.根据权利要求9所述的存储器阵列，其中，所述金属间电介质在所述字线上方延伸，其中，所述第二金属间电介质在所述第二字线上方延伸，其中，所述第二接触件还延伸穿过所述金属间电介质，并且其中，所述第四接触件还延伸穿过所述第二金属间电介质。
12.根据权利要求8所述的存储器阵列，还包括：
第二铁电材料，接触所述字线；
第二介电材料，接触所述第二铁电材料；
第二字线，接触所述第二铁电材料；
第二金属间电介质，在所述第二字线上方；
第三接触件，在所述存储器单元区域的所述第一侧上，所述第三接触件延伸穿过所述第二金属间电介质，所述第三接触件电耦合到所述第二字线；
第四接触件，在所述存储器单元区域的所述第一侧上，所述第四接触件延伸穿过所述第二介电材料和所述第二铁电材料；以及
第二导电线，将所述第三接触件电耦合到所述第四接触件，所述第二导电线在垂直于所述字线的纵向轴线的方向上延伸。
13.根据权利要求8所述的存储器阵列，其中，所述金属间电介质在所述字线和所述介电材料上方延伸，其中，所述第二接触件还延伸穿过所述金属间电介质。
14.根据权利要求8所述的存储器阵列，还包括：
第二铁电材料，接触所述字线；
第二介电材料，接触所述第二铁电材料；
第二字线，接触所述第二铁电材料，其中，所述金属间电介质在所述铁电材料、所述第二铁电材料、所述介电材料、所述第二介电材料、所述字线和所述第二字线上方延伸，其中，所述第二接触件进一步延伸穿过所述金属间电介质；
第三接触件，在所述存储器单元区域的所述第一侧上，所述第三接触件延伸穿过所述金属间电介质，所述第三接触件电耦合到所述第二字线；
第四接触件，在所述存储器单元区域的所述第一侧上，所述第四接触件延伸穿过所述第二介电材料、所述第二铁电材料和所述金属间电介质；以及
第二导电线，将所述第三接触件电耦合到所述第四接触件，所述第二导电线在垂直于所述字线的纵向轴线的方向上延伸。
15.一种形成存储器阵列的方法，包括：
在半导体衬底上方形成多层堆叠，所述多层堆叠包括交替的导电层和介电层；
图案化延伸穿过所述多层堆叠的第一沟槽；
沿着所述第一沟槽的侧壁和底表面沉积铁电材料；
在所述铁电材料上方沉积氧化物半导体层；
在所述铁电材料上方沉积介电材料；
在所述多层堆叠上方形成金属间电介质；
形成穿过所述金属间电介质延伸到所述多层堆叠的第一导电层的第一导电接触件，其中，所述第一导电接触件电耦合到所述第一导电层；
形成延伸穿过所述介电材料和所述铁电材料的第二导电接触件；以及
形成将所述第二导电接触件与所述第一导电接触件电耦合的导电线。
16.根据权利要求15所述的方法，其中，形成所述第一导电接触件包括形成延伸穿过所述金属间电介质的第二沟槽，其中，所述第二沟槽暴露所述第一导电层的顶面，其中，形成所述第二导电接触件包括形成延伸穿过所述介电材料和所述铁电材料的第三沟槽，并且其中，所述第二沟槽和所述第三沟槽同时形成。
17.根据权利要求15所述的方法，还包括图案化所述多层堆叠，使得所述导电层和所述介电层在截面图中具有阶梯形状。
18.根据权利要求17所述的方法，还包括图案化所述介电材料以在所述截面图中具有阶梯形状，其中，在图案化所述介电材料和所述多层堆叠以具有阶梯形状之后，在所述多层堆叠和所述介电材料上方形成所述金属间电介质。
19.根据权利要求15所述的方法，其中，所述介电材料形成为延伸穿过所述金属间电介质。
20.根据权利要求15所述的方法，其中，所述第一导电接触件和所述第二导电接触件通过单独的工艺形成。
CN202011635006.8A 2020-06-19 2020-12-31 存储器阵列及其形成方法 Active CN113488482B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063041161P 2020-06-19 2020-06-19
US63/041,161 2020-06-19
US17/015,679 US11404091B2 (en) 2020-06-19 2020-09-09 Memory array word line routing
US17/015,679 2020-09-09

Publications (2)

Publication Number Publication Date
CN113488482A CN113488482A (zh) 2021-10-08
CN113488482B true CN113488482B (zh) 2024-04-09

Family

ID=77933299

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011635006.8A Active CN113488482B (zh) 2020-06-19 2020-12-31 存储器阵列及其形成方法

Country Status (5)

Country Link
US (2) US11404091B2 (zh)
KR (1) KR102509243B1 (zh)
CN (1) CN113488482B (zh)
DE (1) DE102020123978A1 (zh)
TW (1) TWI737565B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831118B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Reducing neighboring word line in interference using low-k oxide
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
CN110957326A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 集成芯片及其形成方法

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19914490C1 (de) 1999-03-30 2000-07-06 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6872996B2 (en) 1999-04-30 2005-03-29 Stmicroelectronics S.R.L. Method of fabricating a ferroelectric stacked memory cell
JP2002270788A (ja) 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
KR100956985B1 (ko) 2008-06-03 2010-05-11 경북대학교 산학협력단 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법
JP2010034109A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20110112727A (ko) 2010-04-07 2011-10-13 주식회사 하이닉스반도체 더블 패터닝을 이용한 반도체소자의 패턴형성방법
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US8987089B1 (en) 2013-09-17 2015-03-24 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9419010B2 (en) 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR102243497B1 (ko) 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102550575B1 (ko) * 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102594494B1 (ko) 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US9953993B2 (en) 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2020505790A (ja) 2017-01-20 2020-02-20 リ， ウェイミンＬＩ， Ｗｅｉｍｉｎ 強誘電体酸化物メモリデバイス
CN110268523A (zh) 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
US9953992B1 (en) 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10109639B1 (en) 2017-06-09 2018-10-23 International Business Machines Corporation Lateral non-volatile storage cell
US11011529B2 (en) 2017-06-29 2021-05-18 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array comprising memory cells individually comprising a transistor and a capacitor
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
US10522561B2 (en) 2017-08-23 2019-12-31 Yangtze Memory Technologies Co., Ltd. Method for forming a three-dimensional memory device
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10262730B1 (en) 2017-10-16 2019-04-16 Sandisk Technologies Llc Multi-state and confined phase change memory with vertical cross-point structure
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
KR102533145B1 (ko) * 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
US10504918B2 (en) * 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
WO2020000306A1 (en) 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
KR102640174B1 (ko) * 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
KR102638794B1 (ko) 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
EP3830871B1 (en) 2018-10-24 2024-05-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
WO2020097098A2 (en) 2018-11-08 2020-05-14 NEO Semiconductor, Inc. Methods and apparatus for a three-dimensional (3d) array having aligned deep-trench contacts
KR20200067424A (ko) * 2018-12-04 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11282855B2 (en) 2018-12-07 2022-03-22 Sunrise Memory Corporation Methods for forming multi-layer vertical NOR-type memory string arrays
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
US10903223B2 (en) 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
KR20200107341A (ko) * 2019-03-07 2020-09-16 삼성전자주식회사 반도체 메모리 소자
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200138994A (ko) 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치
KR20210017091A (ko) 2019-08-06 2021-02-17 에스케이하이닉스 주식회사 강유전 유도층을 포함하는 강유전 메모리 장치
CN113272958A (zh) * 2019-08-13 2021-08-17 桑迪士克科技有限责任公司 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210045538A (ko) * 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
KR20210072635A (ko) 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
KR20210083125A (ko) 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 저항 변화 구조물을 구비하는 비휘발성 메모리 장치
US20210242241A1 (en) * 2019-12-27 2021-08-05 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete memory elements and methods of manufacture
CN111180451B (zh) 2019-12-31 2023-04-11 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2021237883A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11587823B2 (en) 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11508754B2 (en) 2021-01-05 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor memory structure and method for forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路
US9831118B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Reducing neighboring word line in interference using low-k oxide
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
CN110957326A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 集成芯片及其形成方法

Also Published As

Publication number Publication date
KR20210157288A (ko) 2021-12-28
US12002534B2 (en) 2024-06-04
CN113488482A (zh) 2021-10-08
US11404091B2 (en) 2022-08-02
US20220310132A1 (en) 2022-09-29
KR102509243B1 (ko) 2023-03-10
TW202201405A (zh) 2022-01-01
DE102020123978A1 (de) 2021-12-23
US20210398568A1 (en) 2021-12-23
TWI737565B (zh) 2021-08-21

Similar Documents

Publication Publication Date Title
US11423966B2 (en) Memory array staircase structure
CN113488482B (zh) 存储器阵列及其形成方法
US11729988B2 (en) Memory device comprising conductive pillars and method of forming the same
US11647635B2 (en) Ferroelectric memory device and method of forming the same
US11532343B2 (en) Memory array including dummy regions
US11647636B2 (en) Memory devices
US20220367515A1 (en) Ferroelectric memory device and method of forming the same
US20230371267A1 (en) Semiconductor structure and method of fabricating the same
CN114664862A (zh) 三维存储器器件及其制造方法
TW202301632A (zh) 記憶體陣列、其形成方法和記憶體裝置
US20240023339A1 (en) Memory structure and method of forming the same
CN114649348A (zh) 半导体器件及其制造方法
KR102548657B1 (ko) 메모리 어레이 게이트 구조물
US20240064994A1 (en) Memory device and method of forming the same
US20240081078A1 (en) Memory device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant