CN114649348A - 半导体器件及其制造方法 - Google Patents

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CN114649348A CN202110459956.8A CN202110459956A CN114649348A CN 114649348 A CN114649348 A CN 114649348A CN 202110459956 A CN202110459956 A CN 202110459956A CN 114649348 A CN114649348 A CN 114649348A
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林佑明
杨柏峰
杨世海
贾汉中
徐志安
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Abstract

本公开涉及半导体器件及其制造方法。一种器件，包括：半导体衬底；半导体衬底之上的第一字线，第一字线为第一晶体管提供第一栅极电极；以及第一字线之上的第二字线。第二字线通过第一电介质材料与第一字线绝缘，并且第二字线为第二晶体管提供第二栅极电极，该第二晶体管在第一晶体管之上。该器件还包括与第一字线和第二字线相交的源极线；与第一字线和第二字线相交的位线；在第一字线和源极线之间的存储器膜；以及在存储器膜和源极线之间的第一半导体材料。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
半导体存储器被用在针对电子应用的集成电路中，例如，包括无线电、电视、蜂窝电话和个人计算设备。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以被进一步分为两个子类别：静态随机存取存储器 (SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM两者都是易失性的，因为它们在不加电时将会丢失其所存储的信息。
另一方面，非易失性存储器可以保存存储在其上的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM或FRAM)。 FeRAM的优点包括其快速的读取/写入速度和较小的尺寸。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：半导体衬底；所述半导体衬底之上的第一字线，所述第一字线为第一晶体管提供第一栅极电极；以及所述第一字线之上的第二字线，所述第二字线通过第一电介质材料与所述第一字线绝缘，所述第二字线为所述第一晶体管之上的第二晶体管提供第二栅极电极；源极线，所述源极线与所述第一字线和所述第二字线相交；位线，所述位线与所述第一字线和所述第二字线相交，所述位线通过第二电介质材料与所述源极线绝缘；存储器膜，所述存储器膜在所述第一字线和所述源极线之间，所述存储器膜还被设置在所述第一字线和所述位线之间；以及第一半导体材料，所述第一半导体材料在所述存储器膜和所述源极线之间，所述第一半导体材料还被设置在所述第一字线和所述源极线之间。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬底；所述半导体衬底之上的第一存储器单元，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：栅极电极，所述栅极电极包括第一字线的一部分，其中，所述第一字线在平行于所述半导体衬底的顶表面的方向上延伸；铁电材料的第一部分，所述铁电材料的所述第一部分在所述第一字线的侧壁上；以及第一沟道区域，所述第一沟道区域在所述铁电材料的侧壁上；源极线，其中，所述源极线的第一部分为所述第一薄膜晶体管提供第一源极/漏极电极，并且其中，所述源极线在垂直于所述半导体衬底的顶表面的方向上延伸；位线，其中，所述位线的第一部分为所述第一薄膜晶体管提供第二源极/漏极电极，并且其中，所述位线在垂直于所述半导体衬底的顶表面的方向上延伸；以及所述第一存储器单元之上的第二存储器单元。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底之上形成第一导线和第二导线，其中，所述第二导线被设置在所述第一导线之上并且与所述第一导线绝缘，并且其中，所述第二导线短于所述第一导线；图案化第一沟槽以延伸穿过所述第一导线和所述第二导线；沿着所述第一沟槽的侧壁和底表面来沉积存储器膜；在所述存储器膜之上沉积氧化物半导体(OS)层，所述OS层沿着所述第一沟槽的侧壁和底表面延伸；在所述OS层之上沉积与所述OS层接触的第一电介质材料；图案化第二沟槽和第三沟槽以分别延伸穿过所述第一电介质材料；以及在所述第二沟槽中形成第三导线，并且在所述第三沟槽中形成第四导线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各方面。应当注意，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或缩小了。
图1A、图1B和图1C示出了根据一些实施例的存储器阵列的透视图、电路图和俯视图。
图2、图3A、图3B、图4、图5、图6、图7、图8、图9、图10、图 11、图12A、图12B、图13、图14、图15、图16、图17A、图17B、图 18A、图18B、图19A、图19B、图20、图21、图22、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图 26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C和图 28D示出了根据一些实施例的制造存储器阵列的各种视图。
图29示出了根据一些实施例的存储器阵列的各种视图。
图30示出了根据一些实施例的存储器阵列的各种视图。
具体实施方式
下面的公开内容提供了用于实现本发明实施例的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
各种实施例提供了一种具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，其具有用作栅极电极的字线区域，用作第一源极/漏极电极的位线区域，和用作第二源极/漏极电极的源极线区域。每个TFT还包括绝缘存储器膜(例如，作为栅极电介质) 和氧化物半导体(OS)沟道区域。在一些实施例中，字线可以沿着水平方向(例如，平行于半导体衬底的主表面)延伸，而源极线和位线可以沿着垂直方向(例如，垂直于半导体衬底的主表面)延伸。利用3D存储器阵列架构可以实现优点，包括但不限于减小的存储器单元尺寸、增加的密度、减小的存储器阵列占用面积(例如，堆叠高度)和制造容易度。
图1A、图1B和图1C示出了根据一些实施例的存储器阵列的示例。图1A以三维视图示出了存储器阵列200的一部分的示例；图1B示出了存储器阵列200的电路图；以及图1C示出了根据一些实施例的存储器阵列 200的俯视图。存储器阵列200包括多个存储器单元202，其可以被布置在行和列的网格中。存储器单元202可以进一步垂直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以布置在半导体管芯的后段制程(backend of line，BEOL)中。例如，存储器阵列可以布置在半导体管芯的互连层中，例如在形成于半导体衬底上的一个或多个有源器件(例如，晶体管)上方。
在一些实施例中，存储器阵列200是闪存阵列，例如NOR闪存阵列等。每个存储器单元202可以包括具有绝缘的存储器膜90(作为栅极电介质)的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极由相应的字线(例如，导线72)的一部分提供，每个TFT 204的第一源极/漏极区域由相应的位线(例如，导线106)的一部分提供，以及每个TFT 204 的第二源极/漏极区域由相应的源极线(例如，导线108)的一部分提供，该源极线将第二源极/漏极区域电耦合到地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而存储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，其中电介质层52设置在相邻的导线72之间。导线72在平行于下面的衬底(在图 1A和图1B中未明确地示出)的主表面的方向上延伸。导线72可以具有阶梯配置，使得下导线72比上导线72长并且横向延伸超过上导线72的端点。例如，在图1A中，示出了导线72的多个堆叠层，其中最顶部的导线72是最短的，而最底部的导线72是最长的。导线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列200上方访问每条导线72的一部分，并且导电接触件可以连接到每条导线72的暴露部分。
存储器阵列200还包括多条导线106(例如，位线)和导线108(例如，源极线)。导线106和108可以各自在垂直于导线72的方向上延伸。电介质材料98设置在相邻的导线106和导线108之间并使它们隔离。成对的导线106和108以及相交的导线72定义了每个存储器单元202的边界，并且电介质材料102设置在相邻的成对导线106和108之间并使它们隔离。在一些实施例中，导线108电耦合到地。尽管图1A和图1C示出了导线106 相对于导线108的特定布置，但是应当理解，在其他实施例中，导线106 和108的布置可以被翻转。此外，在图1A和图1C中，存储器阵列200的相邻列中的导线106和108可以彼此错开，以改善存储器单元202之间的隔离。在其他实施例中，导线106和108可以具有不同的配置(例如，对准的)。
如上所述，存储器阵列200还可以包括氧化物半导体(OS)层92。 OS层92可以为存储器单元202的TFT 204提供沟道区域。例如，当通过相应的导线72施加适当的电压(例如，高于相应的TFT 204的相应阈值电压(Vth))时，OS层92中与导线72相交的区域可以允许电流从导线106 流到导线108(例如，在箭头206指示的方向上)。
存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为 TFT 204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料，例如氧化铪、氧化锆铪、掺硅氧化铪等。因此，存储器阵列200也可以被称为铁电随机存取存储器(FERAM)阵列。可选地，存储器膜90可以是包括在两个SiOx层之间的SiNx层(例如，ONO结构)的多层结构、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
在存储器膜90包括铁电材料的实施例中，存储器膜90可以在两个不同方向之一上被极化，并且可以通过在存储器膜90上施加适当的电压差并生成适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以跨多个存储器单元202延伸。根据存储器膜90的特定区域的极化方向，相应 TFT 204的阈值电压改变，并且数字值(例如，0或1)可以被存储。例如，当存储器膜90的区域具有第一电极化方向时，相应TFT 204可以具有相对低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，相应 TFT 204可以具有相对高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在相应存储器单元202中的数字值更容易(例如，不易出错)。
在这样的实施例中，为了在存储器单元202上执行写入操作，在存储器膜90中与存储器单元202相对应的部分上施加写入电压。可以例如通过将适当的电压施加到相应的导线72(例如，字线)和相应的导线106/108 (例如，位线/源极线)来施加写入电压。通过在存储器膜90的该部分上施加写入电压，可以改变存储器膜90的区域的极化方向。结果，相应TFT 204的相应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元202中。因为导线72与导线106和108 相交，所以可以选择单独的存储器单元202以用于写入操作。
在这样的实施例中，为了在存储器单元202上执行读取操作，在相应导线72(例如，字线)上施加读取电压(低阈值电压和高阈值电压之间的电压)。根据存储器膜90的相应区域的极化方向，存储器单元202的TFT 204可以被导通或不被导通。结果，导线106可以通过导线108(例如，耦合到地的源极线)放电或不放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，所以可以选择单独的存储器单元202以用于读取操作。
图1A进一步示出了在后面的图中使用的存储器阵列200的参考截面。截面B-B’沿着导线72的纵轴并且在例如平行于TFT 204的电流流动方向的方向上。截面C-C’垂直于截面B-B’，并且平行于导线72的纵轴。截面C- C’延伸穿过导线106。截面D-D’平行于截面C-C’，并且延伸穿过电介质材料102。为了清楚起见，后续附图参考这些参考截面。
在图2中，提供了衬底50。衬底50可以是半导体衬底(例如，体半导体、绝缘体上半导体(SOI)衬底等)，其可以被掺杂(例如，掺杂有p型或n型掺杂剂)或不被掺杂。衬底50可以是晶圆，例如，硅晶圆。通常， SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或其组合。
图2进一步示出了可以在衬底50之上形成的电路。电路包括在衬底50 的顶表面处的有源器件(例如，晶体管)。晶体管可以包括在衬底50的顶表面之上的栅极电介质层202和在栅极电介质层202之上的栅极电极204。源极/漏极区域206设置在衬底50中、栅极电介质层202和栅极电极204的相对侧上。栅极间隔件208沿着栅极电介质层202的侧壁形成，并且以适当的横向距离将源极/漏极区域206与栅极电极204分开。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。
第一ILD 210围绕并隔离源极/漏极区域206、栅极电介质层202和栅极电极204，并且第二ILD 212在第一ILD 210之上。源极/漏极接触件214 延伸穿过第二ILD 212和第一ILD 210，并且电耦合到源极/漏极区域206，并且栅极接触件216延伸穿过第二ILD 212，并且电耦合到栅极电极204。互连结构220(包括一个或多个堆叠的电介质层224和形成在一个或多个电介质层224中的导电特征222)在第二ILD 212、源极/漏极接触件214和栅极接触件216之上。尽管图2示出了两个堆叠的电介质层224，但是应当理解，互连结构200可以包括其中设置有导电特征222的任何数量的电介质层224。互连结构220可以电耦合到栅极接触件216和源极/漏极接触件 214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了在衬底50之上形成的晶体管，但其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
在图3A和图3B中，在图2的结构之上形成多层堆叠58。为了简单和清楚的目的，可以从后续附图中省略衬底50、晶体管、ILD和互连结构 120。尽管多层堆叠58被示出为与互连结构220的电介质层224接触，但是可以在衬底50和多层堆叠58之间设置任意数量的中间层。例如，可以在衬底50和多层堆叠58之间设置包括绝缘层(例如，低k电介质层)中的导电特征的一个或多个附加互连层。在一些实施例中，导电特征可以被图案化以为衬底50和/或存储器阵列200上的有源器件提供电源线、地线和/或信号线(参见图1A和图1B)。可替代地，多层堆叠58可以直接设置在衬底50上而没有任何中间特征。在这样的实施例中，衬底50可以没有任何有源器件。
多层堆叠58包括导电层54A-D(统称为导电层54)和电介质层52A- C(统称为电介质层52)的交替层。导电层54可以在随后的步骤中被图案化以限定导线72(例如，字线)。导电层54可以包括导电材料，例如，铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等，并且电介质层52 可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。导电层 54和电介质层52可以各自使用例如化学气相沉积(CVD)、原子层沉积 (ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3A和图3B示出了特定数量的导电层54和电介质层52，但是其他实施例可以包括不同数量的导电层54和/或电介质层52。
图4至图12B是根据一些实施例的在制造存储器阵列200的阶梯结构中的中间阶段的视图。图4至图11和图12B是沿着图1所示的参考截面B- B’示出的。图12A是以三维视图示出的。
在图4中，光致抗蚀剂56形成在多层堆叠58之上。如上所述，多层堆叠58可以包括导电层54(标记为54A、54B、54C和54D)和电介质层 52(标记为52A、52B和52C)的交替层。可以通过使用旋涂技术来形成光致抗蚀剂56。
在图5中，光致抗蚀剂56被图案化以在区域60中暴露多层堆叠58，同时掩盖多层堆叠58的剩余部分。例如，多层堆叠58的最顶层(例如，导电层54D)可以在区域60中暴露。可以使用可接受的光刻技术来对光致抗蚀剂56进行图案化。
在图6中，使用光致抗蚀剂56作为掩模来在区域60中蚀刻多层堆叠 58的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以去除导电层54D和电介质层52C的在区域 60中的部分并限定开口61。因为导电层54D和电介质层52C具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，电介质层52C在蚀刻导电层54D时用作蚀刻停止层，而导电层 54C在蚀刻电介质层52C时用作蚀刻停止层。结果，可以在不去除多层堆叠58的剩余层的情况下选择性地去除导电层54E和导电层54D的部分，并且开口61可以延伸到期望的深度。可替代地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。在所得结构中，导电层54C在区域60中暴露。
在图7中，光致抗蚀剂56被修整(trim)以暴露多层堆叠58的另外的部分。可以使用可接受的光刻技术来修整光致抗蚀剂。作为修整的结果，光致抗蚀剂56的宽度减小，并且多层堆叠58的在区域60和62中的部分可以被暴露。例如，导电层54C的顶表面可以在区域60中暴露，并且导电层54D的顶表面可以在区域62中暴露。
在图8中，通过使用光致抗蚀剂56作为掩模的可接受的蚀刻工艺来去除导电层54D、电介质层52C、导电层54C和电介质层52B的在区域60和 62中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠58中。因为导电层54D/54C和电介质层52C/52B具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，电介质层52C 在蚀刻导电层54D时用作蚀刻停止层；导电层54C在蚀刻电介质层52C时用作蚀刻停止层；电介质层52B在蚀刻导电层54C时用作蚀刻停止层；以及导电层54B在蚀刻电介质层52B时用作蚀刻停止层。结果，可以选择性地去除导电层54D/54C和电介质层52C/52B的部分，而不去除多层堆叠58 的剩余层，并且开口61可以延伸到期望的深度。此外，在蚀刻工艺期间，导电层54和电介质层52的未蚀刻部分用作针对下面的层的掩模，结果，导电层54D和电介质层52C(参见图7)的先前图案可以转移到下面的导电层54C和电介质层52B。在所得结构中，导电层54B在区域60中暴露，并且导电层54C在区域62中暴露。
在图9中，光致抗蚀剂56被修整以暴露多层堆叠58的另外的部分。可以使用可接受的光刻技术来修整光致抗蚀剂。作为修整的结果，光致抗蚀剂56的宽度减小，并且多层堆叠58的在区域60、62和64中的部分可以被暴露。例如，导电层54B的顶表面可以在区域60中暴露；导电层54C 的顶表面可以在区域62中暴露；以及导电层54D的顶表面可以在区域64 中暴露。
在图10中，通过使用光致抗蚀剂56作为掩模的可接受的蚀刻工艺来去除导电层54D、54C和54B的在区域60、62和64中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻 (RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠58中。在一些实施例中，电介质层52C在蚀刻导电层54D时用作蚀刻停止层；电介质层52B在蚀刻导电层 54C时用作蚀刻停止层；以及电介质层52A在蚀刻导电层54B时用作蚀刻停止层。结果，可以选择性地去除导电层54D、54C和54B的部分，而不去除多层堆叠58的剩余层，并且开口61可以延伸到期望的深度。此外，在蚀刻工艺期间，每个电介质层52用作针对下面的层的掩模，结果，电介质层52C/52B(参见图9)的先前图案可以转移到下面的导电层54C/54B。在所得结构中，电介质层52A在区域60中暴露；电介质层52B在区域62 中暴露；以及电介质层52C在区域64中暴露。
在图11中，可以例如通过可接受的灰化或湿法剥离工艺来去除光致抗蚀剂56。因此，形成了阶梯结构68。阶梯结构包括交替的导电层54和电介质层52的堆叠。下导电层54更宽并且横向延伸超过上导电层54，并且每个导电层54的宽度在朝向衬底50的方向上增加。例如，导电层54A可以长于导电层54B；导电层54B可以长于导电层54C；以及导电层54C可以长于导电层54D。结果，在随后的处理步骤中，导电接触件可以从阶梯结构68上方连接到每个导电层54。
在图12中，金属间电介质(IMD)70沉积在多层堆叠58之上。IMD 70可以由电介质材料形成，并且可以通过任何合适的方法(例如，CVD、等离子体增强CVD(PECVD)或FCVD)来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。IMD 70沿着导电层54的侧壁以及电介质层 52的侧壁延伸。此外，IMD 70可以接触每个电介质层52的顶表面。
如图12进一步所示，然后将去除工艺应用于IMD 70，以去除多层堆叠58之上的多余电介质材料。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58和IMD70的顶表面是齐平的。
图13至图17B是根据一些实施例的制造存储器阵列200的中间阶段的视图。在图13至图17B中，在多层堆叠58中图案化沟槽，从而限定了导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步提供用于存储器阵列200的所得TFT的栅极电极。图17A是以三维视图示出的。图13至图16和图17B是沿着图1A中所示的参考截面C-C’示出的。
在图13中，硬掩模80和光致抗蚀剂82沉积在多层堆栈58之上。硬掩模层80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。例如，可以通过使用旋涂技术来形成光致抗蚀剂82。
在图14中，光致抗蚀剂82被图案化以形成沟槽86。可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。例如，光致抗蚀剂82暴露于光以用于图案化。在曝光工艺之后，可以根据使用的是负性抗蚀剂还是正性抗蚀剂，对光致抗蚀剂82进行显影以去除光致抗蚀剂的曝光或未曝光部分，从而限定成型沟槽(form trench)86的图案。
在图15中，使用可接受的蚀刻工艺(例如，通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合)将光致抗蚀剂82 的图案转移到硬掩模80。蚀刻可以是各向异性的。因此，形成了穿过硬掩模80延伸的沟槽86。例如，可以通过灰化工艺来去除光致抗蚀剂82。
在图16中，使用一种或多种可接受的蚀刻工艺(例如，通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合)，将硬掩模80的图案转移至多层堆叠58。蚀刻工艺可以是各向异性的。因此，延伸穿过多层堆叠58和导线72(例如，字线)的沟槽86由导电层54形成。通过蚀刻穿过导电层54的沟槽86，相邻的导线72可以彼此分离。随后，在图17A和图17B中，然后可以通过可接受的工艺(例如，湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺、其组合等)来去除硬掩模80。由于多层堆叠58的阶梯形状(参见例如图12)，所以导线72可以具有在朝向衬底50的方向上增加的变化的长度。例如，导线72A可以长于导线72B；导线72B可以长于导线72C；以及导线72C可以长于导线72D。
图18A至图23C示出了在沟槽86中针对TFT 204(参见图1A)形成并图案化沟道区域。图18A、图19A和图23A是以三维视图示出的。在图 18B、图19B、图20、图21、图22和图23B中，沿着图1A的线C-C’提供了截面图。图23C示出了TFT结构的相应俯视图。
在图18A和图18B中，存储器膜90共形地沉积在沟槽86中。存储器膜90可以具有能够存储位的材料，例如能够通过在存储器膜90上施加适当的电压差来在两个不同的极化方向之间切换的材料。例如，存储器膜90 的极化可能由于因施加电压差产生的电场而改变。
例如，存储器膜90可以是高k电介质材料，例如基于铪(Hf)的电介质材料等。在一些实施例中，存储器膜90包括铁电材料(例如，氧化铪、氧化铪锆、掺硅氧化铪等)、氮氧化硅、氮化硅等。在其他实施例中，存储器90可以是包括在两个SiOx层之间的SiNx层(例如，ONO结构)或在两个SiNx层之间的SiOx层(例如，NON结构)的多层结构。在其他实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。可以通过CVD、PVD、ALD、PECVD等来沉积存储器膜90以沿着沟槽86 的侧壁和底表面延伸。在沉积存储器膜90之后，可以执行退火步骤(例如，在约300℃至约600℃的温度范围内)以实现期望的晶相，改善膜质量并减少存储器膜90的膜相关的缺陷/杂质。在一些实施例中，退火步骤可以进一步低于400℃以满足BEOL热预算，并减少可能导致高温退火工艺产生其他特征的缺陷。
在图19A和图19B中，OS层92共形地沉积在存储器膜90之上的沟槽 86中。OS层92包括适合于为TFT(例如，TFT 204，参见图1A)提供沟道区域的材料。在一些实施例中，OS层92包括含铟的材料，例如 InxGayZnzMO，其中M可以是Ti、Al、Ag、Si、Sn等。X、Y和Z可以分别是0至1之间的任何值。在其他实施例中，可以将不同的氧化物半导体材料(例如，IWO、氧化锌等)用于OS层92。在其他实施例中，可以用多晶硅或其他半导体材料来代替OS层92。OS层92可以通过CVD、PVD、 ALD、PECVD等沉积。OS层92可以在存储器膜90之上沿着沟槽86的侧壁和底表面延伸。在沉积OS层92之后，可以在与氧有关的环境中执行退火步骤(例如，在约300℃至约450℃的温度范围内或在约300℃至约 400℃的温度范围内)以激活OS层92的电荷载流子。
在图20中，电介质材料98A沉积在沟槽86的侧壁和底表面上以及OS 层92之上。电介质材料98A可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。
在图21中，例如，使用光刻和蚀刻的组合来去除电介质材料98A的在沟槽86中的底部部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。
随后，也如图21所示，可以将电介质材料98A用作蚀刻掩模，以蚀刻穿过OS层92的在沟槽86中的底部部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻 (NBE)等或其组合。蚀刻可以是各向异性的。对OS层92进行蚀刻可以暴露存储器膜90的在沟槽86的底表面上的部分。因此，OS层92的在沟槽86的相对侧壁上的部分可以彼此分离，这改善了存储器阵列200的存储器单元202之间的隔离(参见图1A)。
在图22中，沉积另外的电介质材料98B以填充沟槽86。电介质材料98B可以具有与电介质材料98A相同的材料成分并且可以通过相同的工艺形成。电介质材料98B和电介质材料98A在下文中可以统称为电介质材料 98。
在图23A至图23C中，然后将去除工艺应用于电介质材料98、OS层 92和存储器膜90，以去除多层堆叠58之上的多余材料。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58的顶表面是水平的。图23C示出了图23A中示出的结构的相应俯视图。
图24A至图27C示出了在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿着垂直于导线72 的方向延伸，使得可以选择存储器阵列200的各个单元以用于读取和写入操作。在图24A至图27C中，以“A”结尾的图示出了3D视图；以“B”结尾的图示出了俯视图，而以“C”结尾的图示出了与图1A的线C-C’平行的相应截面图。
在图24A、图24B和图24C中，沟槽100被图案化为穿过OS层92和电介质材料98。图24C示出了图24B中的线C-C’的截面图。例如，可以通过光刻和蚀刻的组合来对沟槽100执行图案化。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以在物理上分隔存储器阵列 200中的相邻的存储器单元堆叠(参见图1A)。沟槽100可以被图案化，使得相邻列中的沟槽100彼此错开。通过错开沟槽100的位置，可以改善所得存储器阵列200中的隔离。
在图25A、图25B和图25C中，电介质材料102沉积在沟槽100中并填充沟槽100。图25C示出了图25B中的线C-C’的截面图。电介质层102 可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、 ALD、PECVD等沉积。电介质层102可以在OS层92之上沿着沟槽86的侧壁和底表面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀等)以去除电介质材料102的多余部分。在所得结构中，多层堆叠58、存储器膜90、OS层92和电介质材料102的顶表面可以基本上是水平的 (例如，在工艺变化内)。在一些实施例中，可以选择电介质材料98和102的材料，使得它们可以相对于彼此选择性地被蚀刻。例如，在一些实施例中，电介质材料98是氧化物，而电介质材料102是氮化物。在一些实施例中，电介质材料98是氮化物，而电介质材料102是氧化物。其他材料也是可能的。
在图26A、图26B和图26C中，沟槽104被图案化以用于导线106和 108。图26C示出了图26B中的线C-C’的截面图。通过使用例如光刻和蚀刻的组合图案化电介质材料98(包括电介质材料98A和电介质材料98C) 来图案化沟槽104。
例如，可以在多层堆叠58、电介质材料98、电介质材料102、OS层 92和存储器膜90之上沉积光致抗蚀剂120。例如，可以通过使用旋涂技术来形成光致抗蚀剂120。光致抗蚀剂120被图案化以限定开口122。每个开口122可以与电介质材料102的相应区域重叠，并且每个开口122可以进一步部分地暴露电介质材料98的两个分开的区域。例如，每个开口120可以暴露电介质材料102的区域；部分地暴露电介质材料98的第一区域；并部分地暴露电介质材料98的第二区域，该电介质材料98的第二区域通过电介质材料102的区域与电介质材料98的第一区域分开。以这种方式，每个开口122可以限定由电介质材料102分开的导线106和相邻导线108的图案。可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。例如，光致抗蚀剂120暴露于光以用于图案化。在曝光工艺之后，可以根据使用的是负性抗蚀剂还是正性抗蚀剂，对光致抗蚀剂120进行显影以去除光致抗蚀剂的曝光或未曝光部分，从而限定成型开口122的图案。
随后，例如，可以通过蚀刻来去除电介质材料98中由开口122暴露的部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻电介质材料98而不显著蚀刻电介质材料 102的蚀刻剂。结果，即使开口122暴露电介质材料102，电介质材料102 也可能不会被显著去除。沟槽104的图案可以对应于导线106和108(参见图27A、图27B和图27C)。例如，电介质材料98的部分可以保留在每对沟槽104之间，并且电介质材料102可以设置在相邻的成对沟槽104之间。例如，在沟槽104被图案化之后，可以通过灰化来去除光致抗蚀剂120。
在图27A、图27B和图27C中，沟槽104填充有导电材料以形成导线 106和108。图27C示出了图27B中的线C-C’的截面图。导线106和108 可以各自包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等，它们可以各自使用例如CVD、ALD、PVD、PECVD等形成。在沉积导线106和108之后，可以执行平坦化(例如，CMP、回蚀等)以去除导电材料的多余部分，从而形成导线106和108。在所得结构中，多层堆叠58、存储器膜90、OS层92、导线106和导线108的顶表面可以基本上是水平的(例如，在工艺变化内)。导线106可以对应于存储器阵列中的位线，并且导线108可以对应于存储器阵列200中的源极线。尽管图 27C示出了仅图示导线106的截面图，但是导线108的截面图可以是相似的。
因此，可以在存储器阵列200中形成堆叠的TFT 204。每个TFT 204包括栅极电极(例如，相应导线72的一部分)、栅极电介质(例如，相应存储器膜90的一部分)、沟道区域(例如，相应OS层92的一部分)以及源极和漏极电极(例如，相应导线106和108的部分)。电介质材料102隔离在相同列中并处于相同垂直水平的相邻TFT 204。TFT 204可以布置在垂直堆叠的行和列的阵列中。导线72水平地(例如，平行于下面的衬底的主表面)延伸，并且与导线106和108相交，导线106和108垂直地(例如，垂直于下面的衬底50的更多表面)延伸。
在图28A、图28B、图28C和图28D中，接触件110连接到导线72、导线106和导线108。图28A示出了存储器阵列200的透视图；图28B示出了存储器阵列200的俯视图；以及图28C示出了沿着图28A的线28C’- 28C’的器件和下面的衬底的截面图；以及图28D示出了沿着图1A的线B- B’的器件的截面图。在一些实施例中，导线72的阶梯形状可以在每条导线 72上提供表面以使导电接触件110落在其上。形成接触件110可以包括例如使用光刻和蚀刻的组合在IMD 70和电介质层52中图案化开口以暴露导电层54的部分。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从IMD 70的表面去除多余的材料。剩余的衬里和导电材料在开口中形成接触件110。
同样如图28A的透视图所示，导电接触件112和114也可以分别连接到导线106和导线108。导电接触件110、112和114可以分别电连接到导线116A、116B和116C，导电接触件110、112和114将半导体管芯中的存储器阵列连接到下面的/上面的电路(例如，控制电路)和/或信号线、电源线和地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C 电连接到互连结构220的下面的电路和衬底50上的有源器件，如图28C所示。可以穿过IMD 70来形成其他导电通孔，以将导线116A和116B电连接到互连结构220的下面的电路。在替代实施例中，除互连结构220之外或代替互连结构220，可以通过形成在存储器阵列200之上的互连结构来提供往返于存储器阵列的布线和/或电源线。因此，可以完成存储器阵列 200。
尽管图2至图28B的实施例示出了用于导线106和108的特定图案，但是其他配置也是可能的。例如，在一些实施例中，用于字线和/或位线和源极线的布线可以布置在存储器阵列200下方，而不是布置在存储器阵列 200上方。
例如，图29示出了存储器阵列250的透视图，其中用于导线72(例如，字线)的布线被布置在存储器阵列250的存储器单元下方。存储器阵列250可以类似于存储器阵列200，其中相同的附图标记表示由相同的工艺形成的相同的元件。如图所示，导线72通过接触件110A、导线116D和接触件110B连接到下面的导线116C。具体地，导线72通过接触件110A 电连接到上覆的导线116D。导线116D提供布线并且通过接触件110B连接到下面的导线116C。
作为另一示例，图30示出了存储器阵列300的透视图，其中用于导线 106和108(例如，位线和源极线)的布线布置在存储器阵列300的存储器单元下方。存储器阵列300可以类似于存储器阵列200，其中相同的附图标记表示由相同的工艺形成的相同的元件。如图所示，导线106和108电连接到下面的导线116A和116B。在存储器阵列300中，用于导线72的布线可以设置在存储器单元的上方(例如，如图28A-28D所示)或下方(例如，如图29所示)。
各种实施例提供了一种具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括TFT，其具有用作栅极电极的字线区域，用作第一源极/漏极电极的位线区域，和用作第二源极/漏极电极的源极线区域。每个TFT还包括绝缘存储器膜(例如，作为栅极电介质)和OS沟道区域。在一些实施例中，字线可以沿着水平方向(例如，平行于半导体衬底的主表面)延伸，而源极线和位线可以沿着垂直方向(例如，垂直于半导体衬底的主表面)延伸。利用3D存储器阵列架构可以实现优点，包括但不限于减小的存储器单元尺寸、增加的密度、减小的存储器阵列占用面积(例如，堆叠高度)和制造容易度。
在一些实施例中，一种器件，包括：半导体衬底；半导体衬底之上的第一字线，第一字线为第一晶体管提供第一栅极电极；以及第一字线之上的第二字线。第二字线通过第一电介质材料与第一字线绝缘，第二字线为第二晶体管提供第二栅极电极，第二晶体管在第一晶体管之上。该器件还包括：源极线，该源极线与第一字线和第二字线相交；位线，该位线与第一字线和第二字线相交；存储器膜，该存储器膜在第一字线和源极线之间；以及第一半导体材料，该第一半导体材料在存储器膜和源极线之间。可选地，在一些实施例中，源极线为第一晶体管提供第一源极/漏极区域并且为第二晶体管提供第二源极/漏极区域，并且其中，位线为第一晶体管提供第三源极/漏极区域并且为第二晶体管提供第四源极/漏极区域。可选地，在一些实施例中，该器件还包括：第二源极线，该第二源极线与第一字线和第二字线相交，其中，第二源极线为第三晶体管提供第五源极/漏极区域；以及第二位线，该第二位线与第一字线和第二字线相交，其中，第二位线为第三晶体管提供第六源极/漏极区域，并且其中，第一字线为第三晶体管提供第三栅极电极。可选地，在一些实施例中，该器件还包括：第二半导体材料，该第二半导体材料在第一字线和第二源极线之间，其中，第二半导体材料通过第三电介质材料与第一半导体材料绝缘。可选地，在一些实施例中，存储器膜还被设置在第一字线和第二半导体材料之间，并且其中，存储器膜从第一半导体材料连续地延伸到第二半导体材料。可选地，在一些实施例中，存储器膜是铁电材料。可选地，在一些实施例中，第一字线长于第二字线。
在一些实施例中，一种器件，包括：半导体衬底；半导体衬底之上的第一存储器单元，第一存储器单元包括第一薄膜晶体管，其中，第一薄膜晶体管包括：栅极电极，该栅极电极包括第一字线的一部分，其中，第一字线在平行于半导体衬底的顶表面的方向上延伸；铁电材料的第一部分，铁电材料的第一部分在第一字线的侧壁上；以及第一沟道区域，该第一沟道区域在铁电材料的侧壁上；源极线，其中，源极线的第一部分为第一薄膜晶体管提供第一源极/漏极电极，并且其中，源极线在垂直于半导体衬底的顶表面的方向上延伸；位线，其中，位线的第一部分为第一薄膜晶体管提供第二源极/漏极电极，并且其中，位线在垂直于半导体衬底的顶表面的方向上延伸；以及第一存储器单元之上的第二存储器单元。可选地，在一些实施例中，第二存储器单元包括第二薄膜晶体管，其中，源极线的第二部分为第二薄膜晶体管提供第一源极/漏极电极，并且其中，位线的第二部分为第二薄膜晶体管提供第二源极/漏极电极。可选地，在一些实施例中，该器件还包括：第一字线之上的第二字线，其中，第二薄膜晶体管的栅极电极包括第二字线的一部分，并且其中，第一字线长于第二字线。可选地，在一些实施例中，第一字线被电连接到设置在第二存储器单元上方的第二字线。可选地，在一些实施例中，第一字线被电连接到设置在第一存储器单元下方的第二字线。可选地，在一些实施例中，源极线被电连接到设置在第二存储器单元上方的第二源极线。可选地，在一些实施例中，源极线被电连接到设置在第一存储器单元下方的第二源极线。
在一些实施例中，一种方法，包括：在半导体衬底上之上形成第一导线和第二导线，其中，第二导线被设置在第一导线之上并且与第一导线绝缘，并且其中，第二导线短于第一导线；图案化第一沟槽以延伸穿过第一导线和第二导线；沿着第一沟槽的侧壁和底表面来沉积存储器膜；在存储器膜之上沉积氧化物半导体(OS)层，该OS层沿着第一沟槽的侧壁和底表面延伸；在OS层之上沉积与OS层接触的第一电介质材料；图案化第二沟槽和第三沟槽以分别延伸穿过第一电介质材料；以及在第二沟槽中形成第三导线，并且在第三沟槽中形成第四导线。可选地，在一些实施例中，该方法还包括：在图案化第二沟槽和第三沟槽之前，穿过第一电介质材料来图案化第四沟槽；以及用第二电介质材料来填充第四沟槽，其中，图案化第二沟槽和第三沟槽包括蚀刻工艺，该蚀刻工艺选择性地蚀刻针对第二电介质材料具有选择性的第一电介质材料。可选地，在一些实施例中，该方法还包括：在第一导线之上形成电连接到第一导线的字线。可选地，在一些实施例中，第一导线电连接到第一导线下方的字线。可选地，在一些实施例中，该方法还包括：在第三导线之上形成电连接到第三导线的源极线；以及在第四导线之上形成电连接到第四导线的位线。可选地，在一些实施例中，第三导线被电连接到第一导线下方的源极线，并且其中，第四导线电连接到第一导线下方的位线。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：半导体衬底；所述半导体衬底之上的第一字线，所述第一字线为第一晶体管提供第一栅极电极；以及所述第一字线之上的第二字线，所述第二字线通过第一电介质材料与所述第一字线绝缘，所述第二字线为所述第一晶体管之上的第二晶体管提供第二栅极电极；源极线，所述源极线与所述第一字线和所述第二字线相交；位线，所述位线与所述第一字线和所述第二字线相交，所述位线通过第二电介质材料与所述源极线绝缘；存储器膜，所述存储器膜在所述第一字线和所述源极线之间，所述存储器膜还被设置在所述第一字线和所述位线之间；以及第一半导体材料，所述第一半导体材料在所述存储器膜和所述源极线之间，所述第一半导体材料还被设置在所述第一字线和所述源极线之间。
示例2是示例1所述的半导体器件，其中，所述源极线为所述第一晶体管提供第一源极/漏极区域并且为所述第二晶体管提供第二源极/漏极区域，并且其中，所述位线为所述第一晶体管提供第三源极/漏极区域并且为所述第二晶体管提供第四源极/漏极区域。
示例3是示例1所述的半导体器件，还包括：第二源极线，所述第二源极线与所述第一字线和所述第二字线相交，其中，所述第二源极线提供用于第三晶体管的第五源极/漏极区域；以及第二位线，所述第二位线与所述第一字线和所述第二字线相交，其中，所述第二位线为所述第三晶体管提供第六源极/漏极区域，并且其中，所述第一字线为所述第三晶体管提供第三栅极电极。
示例4是示例3所述的半导体器件，还包括：第二半导体材料，第二半导体材料在所述第一字线和所述第二源极线之间，其中，所述第二半导体材料通过第三电介质材料与所述第一半导体材料绝缘。
示例5是示例4所述的半导体器件，其中，所述存储器膜还被设置在所述第一字线和所述第二半导体材料之间，并且其中，所述存储器膜从所述第一半导体材料连续地延伸到所述第二半导体材料。
示例6是示例1所述的半导体器件，其中，所述存储器膜是铁电材料。
示例7是示例1所述的半导体器件，其中，所述第一字线长于所述第二字线。
示例8是一种半导体器件，包括：半导体衬底；所述半导体衬底之上的第一存储器单元，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：栅极电极，所述栅极电极包括第一字线的一部分，其中，所述第一字线在平行于所述半导体衬底的顶表面的方向上延伸；铁电材料的第一部分，所述铁电材料的所述第一部分在所述第一字线的侧壁上；以及第一沟道区域，所述第一沟道区域在所述铁电材料的侧壁上；源极线，其中，所述源极线的第一部分为所述第一薄膜晶体管提供第一源极/ 漏极电极，并且其中，所述源极线在垂直于所述半导体衬底的顶表面的方向上延伸；位线，其中，所述位线的第一部分为所述第一薄膜晶体管提供第二源极/漏极电极，并且其中，所述位线在垂直于所述半导体衬底的顶表面的方向上延伸；以及所述第一存储器单元之上的第二存储器单元。
示例9是示例8所述的半导体器件，其中，所述第二存储器单元包括第二薄膜晶体管，其中，所述源极线的第二部分为所述第二薄膜晶体管提供第一源极/漏极电极，并且其中，所述位线的第二部分为所述第二薄膜晶体管提供第二源极/漏极电极。
示例10是示例9所述的半导体器件，还包括：所述第一字线之上的第二字线，其中，所述第二薄膜晶体管的栅极电极包括所述第二字线的一部分，并且其中，所述第一字线长于所述第二字线。
示例11是示例8所述的半导体器件，其中，所述第一字线被电连接到设置在所述第二存储器单元上方的第二字线。
示例12是示例8所述的半导体器件，其中，所述第一字线被电连接到设置在所述第一存储器单元下方的第二字线。
示例13是示例8所述的半导体器件，其中，所述源极线被电连接到设置在所述第二存储器单元上方的第二源极线。
示例14是示例8所述的半导体器件，其中，所述源极线被电连接到设置在所述第一存储器单元下方的第二源极线。
示例15是一种制造半导体器件的方法，包括：在半导体衬底之上形成第一导线和第二导线，其中，所述第二导线被设置在所述第一导线之上并且与所述第一导线绝缘，并且其中，所述第二导线短于所述第一导线；图案化第一沟槽以延伸穿过所述第一导线和所述第二导线；沿着所述第一沟槽的侧壁和底表面来沉积存储器膜；在所述存储器膜之上沉积氧化物半导体(OS)层，所述OS层沿着所述第一沟槽的侧壁和底表面延伸；在所述 OS层之上沉积与所述OS层接触的第一电介质材料；图案化第二沟槽和第三沟槽以分别延伸穿过所述第一电介质材料；以及在所述第二沟槽中形成第三导线，并且在所述第三沟槽中形成第四导线。
示例16是示例15所述的方法，还包括：在图案化所述第二沟槽和所述第三沟槽之前，穿过所述第一电介质材料来图案化第四沟槽；以及用第二电介质材料来填充所述第四沟槽，其中，图案化所述第二沟槽和所述第三沟槽包括蚀刻工艺，所述蚀刻工艺选择性地蚀刻针对所述第二电介质材料具有选择性的所述第一电介质材料。
示例17是示例15所述的方法，还包括：在所述第一导线之上形成电连接到所述第一导线的字线。
示例18是示例15所述的方法，其中，所述第一导线被电连接到所述第一导线下方的字线。
示例19是示例15所述的方法，还包括：在所述第三导线之上形成电连接到所述第三导线的源极线；以及在所述第四导线之上形成电连接到所述第四导线的位线。
示例20是示例15所述的方法，其中，所述第三导线被电连接到所述第一导线下方的源极线，并且其中，所述第四导线电连接到所述第一导线下方的位线。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
所述半导体衬底之上的第一字线，所述第一字线为第一晶体管提供第一栅极电极；以及
所述第一字线之上的第二字线，所述第二字线通过第一电介质材料与所述第一字线绝缘，所述第二字线为所述第一晶体管之上的第二晶体管提供第二栅极电极；
源极线，所述源极线与所述第一字线和所述第二字线相交；
位线，所述位线与所述第一字线和所述第二字线相交，所述位线通过第二电介质材料与所述源极线绝缘；
存储器膜，所述存储器膜在所述第一字线和所述源极线之间，所述存储器膜还被设置在所述第一字线和所述位线之间；以及
第一半导体材料，所述第一半导体材料在所述存储器膜和所述源极线之间，所述第一半导体材料还被设置在所述第一字线和所述源极线之间。
2.根据权利要求1所述的半导体器件，其中，所述源极线为所述第一晶体管提供第一源极/漏极区域并且为所述第二晶体管提供第二源极/漏极区域，并且其中，所述位线为所述第一晶体管提供第三源极/漏极区域并且为所述第二晶体管提供第四源极/漏极区域。
3.根据权利要求1所述的半导体器件，还包括：
第二源极线，所述第二源极线与所述第一字线和所述第二字线相交，其中，所述第二源极线提供用于第三晶体管的第五源极/漏极区域；以及
第二位线，所述第二位线与所述第一字线和所述第二字线相交，其中，所述第二位线为所述第三晶体管提供第六源极/漏极区域，并且其中，所述第一字线为所述第三晶体管提供第三栅极电极。
4.根据权利要求3所述的半导体器件，还包括：第二半导体材料，第二半导体材料在所述第一字线和所述第二源极线之间，其中，所述第二半导体材料通过第三电介质材料与所述第一半导体材料绝缘。
5.根据权利要求4所述的半导体器件，其中，所述存储器膜还被设置在所述第一字线和所述第二半导体材料之间，并且其中，所述存储器膜从所述第一半导体材料连续地延伸到所述第二半导体材料。
6.根据权利要求1所述的半导体器件，其中，所述存储器膜是铁电材料。
7.根据权利要求1所述的半导体器件，其中，所述第一字线长于所述第二字线。
8.一种半导体器件，包括：
半导体衬底；
所述半导体衬底之上的第一存储器单元，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：
栅极电极，所述栅极电极包括第一字线的一部分，其中，所述第一字线在平行于所述半导体衬底的顶表面的方向上延伸；
铁电材料的第一部分，所述铁电材料的所述第一部分在所述第一字线的侧壁上；以及
第一沟道区域，所述第一沟道区域在所述铁电材料的侧壁上；
源极线，其中，所述源极线的第一部分为所述第一薄膜晶体管提供第一源极/漏极电极，并且其中，所述源极线在垂直于所述半导体衬底的顶表面的方向上延伸；
位线，其中，所述位线的第一部分为所述第一薄膜晶体管提供第二源极/漏极电极，并且其中，所述位线在垂直于所述半导体衬底的顶表面的方向上延伸；以及
所述第一存储器单元之上的第二存储器单元。
9.根据权利要求8所述的半导体器件，其中，所述第二存储器单元包括第二薄膜晶体管，其中，所述源极线的第二部分为所述第二薄膜晶体管提供第一源极/漏极电极，并且其中，所述位线的第二部分为所述第二薄膜晶体管提供第二源极/漏极电极。
10.一种制造半导体器件的方法，包括：
在半导体衬底之上形成第一导线和第二导线，其中，所述第二导线被设置在所述第一导线之上并且与所述第一导线绝缘，并且其中，所述第二导线短于所述第一导线；
图案化第一沟槽以延伸穿过所述第一导线和所述第二导线；
沿着所述第一沟槽的侧壁和底表面来沉积存储器膜；
在所述存储器膜之上沉积氧化物半导体(OS)层，所述OS层沿着所述第一沟槽的侧壁和底表面延伸；
在所述OS层之上沉积与所述OS层接触的第一电介质材料；
图案化第二沟槽和第三沟槽以分别延伸穿过所述第一电介质材料；以及
在所述第二沟槽中形成第三导线，并且在所述第三沟槽中形成第四导线。
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