KR20210072635A - 강유전층을 구비하는 비휘발성 메모리 장치 - Google Patents

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이재길
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이세호
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Abstract

일 실시예에 따르는 비휘발성 메모리 장치는 기판, 및 상기 기판의 상부에 배치되는 게이트 구조물을 구비한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함한다. 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 또한, 상기 비휘발성 메모리 장치는, 상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면의 적어도 일부분을 커버하는 강유전층을 구비한다. 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 상기 비휘발성 메모리 장치는 상기 강유전층 상에 배치되는 채널층, 및 상기 기판의 상부에서 상기 채널층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물을 포함한다.

Description

강유전층을 구비하는 비휘발성 메모리 장치{non volatile memory device having ferroelectric layer}
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치에 관한 것으로서, 보다 상세하게는 강유전층을 구비하는 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 신호 저장 동작의 신뢰성을 모두 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 현재는, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 전하 저장 방식의 플래시 메모리 장치가 널리 적용되고 있다.
최근에는 상기 플래시 메모리 장치와는 다른 구조를 가지는 다양한 비휘발성 메모리 장치가 제안되고 있다. 상기 비휘발성 메모리 장치의 일 예로서, 트랜지스터 구조의 강유전성 메모리 장치가 있다. 상기 강유전성 메모리 장치는, 게이트 강유전층에 서로 다른 크기 및 배향을 가지는 잔류 분극 중 어느 하나를 신호 정보로서 비휘발적으로 저장할 수 있다. 또한, 상기 저장된 잔류 분극에 따라 소스 및 드레인 전극 사이의 채널층을 통해 흐르는 동작 전류의 크기가 변화하는 특징을 이용하여, 상기 신호 정보를 판독할 수 있다.
본 개시의 일 실시 예는, 강유전층을 구비하는 3차원 구조의 비휘발성 메모리 장치를 제공한다.
본 개시의 실시 예는 램덤 억세스 가능한 메모리 셀을 구비하는 3차원 구조의 비휘발성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치는 기판, 및 상기 기판의 상부에 배치되는 게이트 구조물을 구비한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함한다. 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 또한, 상기 비휘발성 메모리 장치는, 상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면의 적어도 일부분을 커버하는 강유전층을 구비한다. 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 상기 비휘발성 메모리 장치는 상기 강유전층 상에 배치되는 채널층, 및 상기 기판의 상부에서 상기 채널층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물을 포함한다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치는 기판, 및 상기 기판의 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함한다. 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 상기 비휘발성 메모리 장치는 상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면의 적어도 일부분을 커버하는 강유전층을 포함한다. 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 상기 비휘발성 메모리 장치는, 상기 기판의 상부에서 상기 강유전층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물, 및 상기 기판의 상부에서 상기 소스 전극 구조물 및 상기 드레인 구조물 사이에 배치되는 채널 구조물을 포함한다.
본 개시의 또다른 측면에 따르는 비휘발성 메모리 장치는 기판, 및 상기 기판의 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 기능층 패턴 및 게이트 절연층 패턴을 포함한다. 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 상기 비휘발성 메모리 장치는, 상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면을 순차적으로 커버하는 계면 절연층 및 채널층을 포함한다. 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 상기 비휘발성 메모리 장치는, 상기 기판의 상부에서 상기 채널층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물을 포함한다. 상기 게이트 기능층 패턴은, 상기 계면 절연층 및 상기 게이트 절연층 패턴 상에 배치되는 플로팅 전극층 파트, 상기 계면 절연층 및 상기 게이트 절연층 패턴 상에서 상기 플로팅 전극층 파트를 덮도록 배치되는 강유전층 파트, 및 상기 계면 절연층 및 상기 게이트 절연층 패턴 상에서 상기 강유전층 파트를 덮도록 배치되는 게이트 전극층 파트를 포함한다.
상술한 본 개시의 실시 예에 따르는 비휘발성 메모리 장치에 있어서, 게이트 구조물, 소스 전극 구조물, 및 드레인 전극 구조물이 기판에 수직인 방향으로 3차원 배치되고, 상기 게이트 구조물, 상기 소스 전극 구조물 및 상기 드레인 구조물에 인접하여 강유전층과 채널층이 배치될 수 있다. 이로써, 상기 비휘발성 메모리 장치는 랜덤 억세스 가능한 메모리 셀을 효과적으로 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다.
도 3은 도 1의 비휘발성 메모리 장치를 A-A'로 절취한 단면도이다.
도 4a 내지 도 4e는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작을 개략적으로 설명하는 도면이다.
도 5는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 6a은 도 5의 비휘발성 메모리 장치의 회로도이다. 도 6b는 도 6a의 회로도에 대응되는 비휘발성 메모리 장치의 부분 평면도이다. 도 6c는 도 6b의 구조물을 C-C'으로 절취한 단면도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 8은 도 7의 비휘발성 메모리 장치의 일 평면도이다.
도 9는 도 7의 비휘발성 메모리 장치를 D-D'로 절취한 단면도이다.
도 10은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 11은 도 10의 비휘발성 메모리 장치의 일 평면도이다.
도 12는 도 10의 비휘발성 메모리 장치를 E-E'로 절취한 단면도이다.
도 13은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 14는 도 13의 비휘발성 메모리 장치의 일 평면도이다.
도 15는 도 13의 비휘발성 메모리 장치를 F-F'로 절취한 단면도이다.
도 16은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 17은 도 16의 비휘발성 메모리 장치의 일 평면도이다.
도 18은 도 16의 비휘발성 메모리 장치를 G-G'로 절취한 단면도이다.
도 19는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 20은 도 19의 비휘발성 메모리 장치의 일 평면도이다.
도 21는 도 19의 비휘발성 메모리 장치를 H-H'로 절취한 단면도이다.
도 22는 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 23은 도 22의 비휘발성 메모리 장치의 일 평면도이다.
도 24는 도 22의 비휘발성 메모리 장치를 I-I'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, z-방향이라 함은, 원점(0)에서 z-축을 따라 양의 방향으로 z축 절대값이 증가하는 방향, 및 원점(0)에서 z-축을 따라 음의 방향으로 z축 절대값이 증가하는 방향을 모두 의미할 수 있다. x-방향, 및 y-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다. 도 3은 도 1의 비휘발성 메모리 장치를 A-A'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 비휘발성 메모리 장치(1)는 기판(101), 제1 및 제2 게이트 구조물(12, 14), 소스 전극 구조물(22), 드레인 전극 구조물(24), 제1 및 제2 강유전층(312, 314), 및 제1 및 제2 채널층(322, 324)를 포함한다. 또한, 비휘발성 메모리 장치(1)는 기판(101) 상에 배치되는 베이스 절연층(110) 및 기판(101)에 수직한 제1 방향(즉, z-방향)으로 연장되는 절연 구조물(26)을 더 포함할 수 있다. 제1 게이트 구조물(12), 제1 강유전층(312) 및 제1 채널층(322)을 포함하는 메모리 소자 구조는, 제2 게이트 구조물(14), 제2 강유전층(314) 및 제2 채널층(324)을 포함하는 메모리 소자 구조와 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)을 공유할 수 있다.
기판(101)은 반도체를 포함할 수 있다. 구체적으로, 상기 반도체는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 기판(101)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 일 예로서, 기판(101)은 도핑된 n형 또는 p형 도펀트를 도핑된 웰 영역을 포함할 수 있다.
기판(101) 상에는 베이스 절연층(110)이 배치될 수 있다. 베이스 절연층(110)은 제1 및 제2 게이트 구조물(12, 14), 제1 및 제2 강유전층(312, 314), 제1 및 제2 채널층(322, 324), 소스 전극 구조물(22) 및 드레인 전극 구조물(24)을 기판(101)과 각각 전기적으로 절연할 수 있다.
도 1에 도시되지는 않았지만, 기판(101)과 베이스 절연층(110) 사이에는 적어도 한 층 이상의 전도층 및 절연층이 배치될 수 있다. 상기 전도층 및 절연층은 다양한 회로 패턴을 형성할 수 있다. 즉, 상기 전도층 및 절연층은 복층의 배선을 형성하거나, 캐패시터, 저항과 같은 수동 소자, 또는 다이오드, 트랜지스터와 같은 능동 소자를 구성할 수 있다.
도 1을 다시 참조하면, 베이스 절연층(110) 상에 제1 게이트 구조물(12)이 배치될 수 있다. 제1 게이트 구조물(12)은 베이스 절연층(110) 상에서, 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d), 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)을 포함할 수 있다. 제1 게이트 절연층 패턴(132a)은 베이스 절연층(110)과 접하도록 배치될 수 있다. 제5 게이트 절연층 패턴(132e)은 제1 게이트 구조물(12)의 최상층에 배치될 수 있다.
제1 게이트 구조물(12)은 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)에 의해 서로 전기적으로 절연될 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 제2 방향(즉, y-방향)으로 연장되는 전도 라인일 수 있다. 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 각각 소정의 전위를 유지할 수 있다.
일 실시 예에 있어서, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)은 각각 전도성 물질을 포함할 수 있다. 상기 전도성 물질은, 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)은 각각 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다.
몇몇 다른 실시 예들에 있어서, 제1 게이트 구조물(12)의 게이트 전극층 패턴의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층 패턴은 다른 다양한 개수로 배치될 수 있으며, 상기 게이트 절연층 패턴은 상기 다양한 개수의 소스 전극층 패턴을 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 1 및 도 3을 참조하면, 베이스 절연층(110) 상에서 제1 게이트 구조물(12)의 일 측벽면(S1)을 커버하는 제1 강유전층(312)이 배치될 수 있다. 이 때, 일 측벽면(S1)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면일 수 있다. 제1 강유전층(312)는 상기 제1 및 제2 방향에 수직인 제3 방향(즉, x-방향)을 따라 소정의 두께(t1)를 가질 수 있다. 상기 두께(t1)는 일 예로서, 1 nm 내지 50 nm의 두께를 가질 수 있다.
제1 강유전층(312)은 강유전 물질을 포함할 수 있다. 상기 강유전 물질은, 외부 전계가 인가되지 않은 상태에서, 전기적 잔류 분극을 가질 수 있다. 또한, 상기 강유전 물질은, 외부 전계가 인가될 때, 전기적 분극이 히스테리시스 거동을 나타낼 수 있다. 이때, 상기 인가되는 외부 전계를 제어하여, 분극 히스테리시스 곡선 상의 복수의 안정된 분극 중 어느 하나를 상기 강유전 물질에 기록할 수 있다. 상기 인가된 외부 전계가 상기 강유전 물질로부터 제거된 후에, 상기 기록된 분극은 잔류 분극의 형태로 상기 강유전 물질에 저장될 수 있다. 상기 잔류 분극은 복수의 신호 정보를 비휘발적으로 저장하는데 적용될 수 있다. 제1 강유전층(132)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 등을 포함할 수 있다. 제1 강유전층(312)은 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다.
베이스 절연층(110) 상에서, 제1 강유전층(312)과 접하도록 제1 채널층(322)이 배치될 수 있다. 구체적으로, 제1 채널층(322)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 제1 강유전층(312)의 일 면(S2) 상에 배치될 수 있다. 제1 채널층(322)은 상기 제3 방향(즉, x-방향)을 따라 소정의 크기의 두께(t2)를 가질 수 있다. 상기 두께(t2)는 일 예로서, 1 nm 내지 50 nm의 두께를 가질 수 있다. 도 3에서는 제1 강유전층(312)의 두께가 제1 채널층(322)의 두께보다 크도록 도시되고 있으나, 반드시 이에 한정되지는 않고, 제1 강유전층(312)의 두께가 제1 채널층(322)의 두께보다 작거나 같을 수 있다.
제1 채널층(322)은 소스 전극 구조물(22)와 드레인 전극 구조물(24) 사이에서 전자 또는 홀과 같은 전기적 캐리어가 이동하는 통로를 제공할 수 있다. 제1 채널층(322)의 전기적 저항은 후술하는 바와 같이, 제1 채널층(322) 내에 전도성 채널이 형성되는 경우, 감소할 수 있다. 다만, 상기 전도성 채널의 전기적 저항은 제1 강유전층(312) 내에 저장된 잔류 분극의 크기 및 방향에 따라 변화할 수 있다.
제1 채널층(322)는 일 예로서, 도핑된 반도체 또는 금속 산화물을 포함할 수 있다. 상기 반도체는 일 예로서, 실리콘, 게리마늄, 갈륨비소 등을 포함할 수 있다. 상기 금속 산화물은 인듐-갈륨-아연 산화물을 포함할 수 있다. 일 실시 예에서, 제1 채널층(322)은 n형 도펀트로 도핑될 실리콘을 포함할 수 있다. 다르게는, 제1 채널층(322)은 c-축 정렬된 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함할 수 있다. 제1 채널층(322)은 단결정 또는 다결정 구조를 가질 수 있다.
도 1 내지 도 3을 다시 참조하면, 베이스 절연층(110) 상에서 제1 채널층(322)의 일 면(S3)과 각각 접하며, 상기 제2 방향(즉, y-방향)으로 서로 이격하여 소스 전극 구조물(22)과 드레인 전극 구조물(24)이 배치될 수 있다. 소스 전극 구조물(22)과 드레인 전극 구조물(24)은 각각 상기 제1 방향(즉, z-방향)을 따라 연장되는 필라 형태를 가질 수 있다. 소스 전극 구조물(22)과 드레인 전극 구조물(24)은 각각 제1 채널층(322)와 제2 채널층(324)와 접하도록 배치될 수 있다.
소스 전극 구조물(22)과 드레인 전극 구조물(24) 사이에는, 절연 구조물(26)이 배치될 수 있다. 절연 구조물(26)은 제1 채널층(322) 및 제2 채널층(324)과 각각 접하도록 배치될 수 있다. 절연 구조물(26)은 베이스 절연층(110) 상에서 제1 방향(즉, z-방향)으로 연장되는 필라 형태를 가질 수 있다. 절연 구조물(26)은 소스 전극 구조물(22)과 드레인 전극 구조물(24) 사이에서, 제1 채널층(322) 또는 제2 채널층(324)를 제외한 다른 경로를 통하여 전기적 캐리어가 이동하는 것을 억제하는 역할을 수행할 수 있다.
소스 전극 구조물(22)과 드레인 전극 구조물(24)은 각각 소정의 전위를 유지할 수 있다. 소스 전극 구조물(22)과 드레인 전극 구조물(24)의 상기 전위는 서로 동일하거나 다를 수 있다. 일 실시 예에 있어서, 비휘발성 메모리 장치의 동작 중에 제1 채널층(322) 또는 제2 채널층(324) 내에 전도성 채널이 형성되고, 소스 전극 구조물(22)과 드레인 전극 구조물(24) 사이에서 소정의 전위차가 발생하는 경우, 상기 전도성 채널을 통해 상기 전기적 캐리어가 이동할 수 있다.
소스 전극 구조물(22)과 드레인 전극 구조물(24)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 산화물, 전도성 금속 카바이드, 전도성 금속 실리사이드 등을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 절연 구조물(26)은 산화물, 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 절연 구조물(26)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 베이스 절연층(110) 상에서 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)의 측벽면과 각각 접하는 제2 채널층(324)이 배치될 수 있다. 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26) 각각의 상기 측벽면은 동일 평면(S4)상에 위치할 수 있다. 상기 평면(S4)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면일 수 있다. 제2 채널층(324)은 상기 제3 방향(x-방향)을 따라, 소정의 두께(t2)를 가질 수 있다. 제2 채널층(324)의 구성은 제1 채널층(322)의 구성과 실질적으로 동일할 수 있다.
제2 채널층(324)의 일 면(S5) 상에 제2 강유전층(314)가 배치될 수 있다. 상기 일 면(S5)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면일 수 있다. 제2 강유전층(314)은 상기 제3 방향(x-방향)을 따라, 소정의 두께(t2)를 가질 수 있다. 제2 강유전층(314)의 구성은 제1 강유전층(312)의 구성과 실질적으로 동일할 수 있다.
베이스 절연층(110) 상에서 제2 강유전층(314)의 일 면(S6)과 접하도록 제2 게이트 구조물(14)이 배치될 수 있다. 제2 게이트 구조물(14)은 베이스 절연층(110) 상에서, 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d), 및 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)을 포함할 수 있다. 제1 게이트 절연층 패턴(134a)은 베이스 절연층(110)과 접하도록 배치될 수 있다. 제5 게이트 절연층 패턴(134e)은 제2 게이트 구조물(14)의 최상층에 배치될 수 있다. 제2 게이트 구조물(14)은 상기 제2 방향(즉, y-방향)으로 연장될 수 있다. 제2 게이트 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d), 및 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)의 구성은 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d), 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)의 구성과 실질적으로 동일하다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 비휘발성 메모리 장치(1)는 기판(101)의 상부에서, 소스 전극 구조물(22), 절연 구조물(26) 및 드레인 전극 구조물(24)을 기준으로, 제1 게이트 구조물(12)과 제2 게이트 구조물(14)이 서로 대칭적으로 배치되며, 제1 강유전층(312)와 제2 강유전층(314)가 서로 대칭적으로 배치되며, 제1 채널층(322)와 제2 채널층(324)가 서로 대칭적으로 배치될 수 있다.
일 실시 예에서, 제1 게이트 구조물(12), 제1 강유전층(312), 제1 채널층(322), 소스 전극 구조물(22) 및 드레인 전극 구조물(24)이, 비휘발성 메모리 장치(1)의 일 동작 단위를 구성하며, 제2 게이트 구조물(14), 제2 강유전층(314), 제1 채널층(324), 소스 전극 구조물(22) 및 드레인 전극 구조물(24)이, 비휘발성 메모리 장치(1)의 다른 동작 단위를 구성할 수 있다. 소스 전극 구조물(22) 및 드레인 전극 구조물(24)은 서로 다른 동작 단위가 서로 공유할 수 있다. 즉, 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d), 제1 강유전층(312) 및 제1 채널층(322)이 소스 전극 구조물(22) 및 드레인 전극 구조물(24)과 함께 동작할 수 있다.또한, 제2 게이트 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d), 제2 강유전층(314) 및 제2 채널층(324)이 소스 전극 구조물(22) 및 드레인 전극 구조물(24)과 함께 동작할 수 있다.
도 4a 내지 도 4e는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작을 개략적으로 설명하는 도면이다. 도 4a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다. 도 4b는 도 4a의 회로도에 대응되는 비휘발성 메모리 장치의 평면도이다. 도 4c 및 도 4d는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 강유전층에 저장되는 서로 다른 잔류 분극을 개략적으로 설명하는 도면이다. 도 4e는 도 4b의 구조물을 B-B'으로 절취한 단면도이다.
구체적으로, 도 4b는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 일 동작 단위(1a)를 개략적으로 나타내는 평면도이다. 상기 일 동작 단위(1a)는 일 예로서, 제1 게이트 구조물(12), 제1 강유전층(312), 제1 채널층(322), 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)을 포함할 수 있다. 일 동작 단위(1a)의 동작과 관련한 설명의 편의를 위해 도 4a에서, 제1 게이트 구조물(12)의 최상층 게이트 절연층 패턴(134e)은 그 도시를 생략한다.
도 4a를 참조하면, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)이 개시된다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 각각 트랜지스터의 형태를 가질 수 있으며, 메모리층으로 기능하는 제1 내지 제4 강유전층(FD1, FD2, FD3, FD4)을 포함할 수 있다.
제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 소스 및 드레인은 글로벌 소스 라인(GSL) 및 글로벌 드레인 라인(GDL)에 각각 전기적으로 연결될 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 게이트 전극은 각각 제1 내지 제4 워드 라인(GL1, GL2, GL3, GL4)에 연결될 수 있다.
제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 중 적어도 하나의 메모리 셀에 대한 쓰기 동작과 관련하여, 먼저, 제1 내지 제4 워드 라인(GL1, GL2, GL3, GL4) 중 적어도 하나가 선택될 수 있다. 상기 선택된 적어도 하나의 워드 라인을 통해, 소정의 문턱 전압 이상의 크기를 가지는 분극 스위칭 전압이, 대응되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 제1 내지 제4 강유전층(FD1, FD2, FD3, FD4)의 양단에 인가될 수 있다. 이 때, 글로벌 소스 라인(GSL) 및 글로벌 드레인 라인(GDL)은 접지될 수 있다. 상기 분극 스위칭 전압에 의해, 제1 내지 제4 강유전층(FD1, FD2, FD3, FD4)의 분극이 소정 방향으로 스위칭된 후에 정렬될 수 있다. 상기 분극 스위칭 전압이 제거된 후에, 상기 스위칭된 분극은 잔류 분극의 형태로서, 대응되는 제1 내지 제4 강유전층(FD1, FD2, FD3, FD4)에 저장될 수 있다. 결과적으로, 상술한 바와 같이, 제1 내지 제4 워드 라인(GL1, GL2, GL3, GL4) 중 적어도 하나의 워드 라인을 통해서 분극 스위칭 전압이 인가됨으로써, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 중 적어도 하나에 대한 쓰기 동작이 진행될 수 있다. 상기 쓰기 동작을 완료된 후에, 상기 메모리 셀에 소정의 신호가 비휘발적으로 저장될 수 있다.
한편, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)에 비휘발적으로 저장된 신호를 판독하는 동작은 다음과 같이 진행될 수 있다. 일 예로서, 제4 메모리 셀(MC4)에 저장된 신호를 판독하는 과정을 설명한다. 먼저, 제4 메모리 셀(MC4)에 대응되는 제4 워드 라인(GL4)가 선택된다. 이어서, 제4 워드 라인(GL4)을 통해 제4 메모리 셀(MC4)의 게이트 전극에 소정의 문턱 전압 이상의 읽기 전압이 인가될 수 있다. 상기 읽기 전압의 절대치는 상기 스위칭 분극 전압의 절대치보다 작을 수 있다. 즉, 상기 읽기 전압에 의해 제4 강유전층(FD4) 내부의 분극은 스위칭되지 않을 수 있다. 상기 읽기 전압에 의해 제4 메모리 셀(MC4)의 트랜지스터는 턴온되고, 상기 트랜지스터의 채널층 내에 전도성 채널이 형성될 수 있다. 이때, 글로벌 소스 라인(GSL)과 글로벌 드레인 라인(GDL) 사이에 소스-드레인 전위차가 형성되면, 상기 전도성 채널을 통해 소스-드레인 전류가 흐를 수 있다.
상기 소스-드레인 전류는 제4 강유전층(FD4) 내부에 저장된 잔류 분극의 배향 및 크기에 따라, 변화할 수 있다. 일 예로서, 상기 잔류 분극이 상기 게이트 전극으로부터 상기 채널층을 향해 배향되는 경우(도 4c의 제1 분극(DP1)에 대응), 상기 채널층에 인접한 제2 강유전층(FD4) 내부에 양의 전하가 축적됨으로써, 상기 전도성 채널의 전자 밀도를 증가시킬 수 있다. 이에 따라, 상기 전도성 채널을 따라 유동하는 전류의 크기가 증가할 수 있다. 다른 예로서, 상기 잔류 분극이 상기 채널층으로부터 상기 게이트 전극을 향해 배향되는 경우(도 4d의 제2 분극 DP2)에 대응), 상기 채널층에 인접한 제4 강유전층(FD4) 내부에 음의 전하가 축적됨으로써, 상기 전도성 채널의 전자 밀도를 감소시킬 수 있다. 이에 따라, 상기 전도성 채널을 따라 유동하는 전류의 크기가 감소할 수 있다. 상술한 바와 같이, 읽기 대상인 메모리 셀의 트랜지스터를 턴온시키고, 채널층을 통해 흐르는 전류를 측정함으로써, 상기 메모리 셀에 저장된 신호를 판독할 수 있다.
한편, 몇몇 다른 실시 예들에 있어서, 글로벌 소스 라인(GSL)과 글로벌 드레인 라인(GDL) 사이에 배치되는 메모리 셀의 개수는 반드시 4개에 한정되지 않고 다른 다양한 개수가 가능하다. 이에 따라, 워드 라인의 개수도 반드시 4개에 한정되지 않고 다른 다양한 개수가 가능하다.
도 4b를 참조하면, 도 4a와 관련하여 상술한 글로벌 소스 라인(GSL)은 소스 전극 구조물(22)에 대응되며, 글로벌 드레인 라인(GDL)은 드레인 전극 구조물(24)에 대응될 수 있다. 또한, 제1 내지 제4 워드 라인(GL1, GL2, GL3, GL4)은 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)에 대응할 수 있다. 이에 따라, 도 4a에 도시되는 제4 메모리 셀(MC4)의 제4 워드 라인(GL4) 및 제4 강유전층(FD4)은 도 4b에 도시되는 제4 게이트 전극층 패턴(122d) 및 제4 게이트 전극층 패턴(122d)이 커버하는 제1 강유전층(312)의 일 영역에 대응될 수 있다. 도 4b 및 도 4e를 참조하면, 도 4a에 도시되는 제4 메모리 셀(MC4)의 채널층은, 제4 게이트 전극층 패턴(122d)이 커버하는 제1 채널층(322)의 제2 영역(322-h)에 대응될 수 있다. 도 1 내지 도 3 및 도 4e를 참조하면, 제1 채널층(322)은 베이스 절연층(110) 상에서 제3 방향(즉, x-방향)을 따라, 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 및 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)과 중첩되는 영역에 각각 대응되도록, 제1 내지 제9 영역(322-a, 322-b, 322-c, 322-d, 322-e, 322-f, 322-g, 322-h, 322-i)로 분할될 수 있다. 일 예로서, 도 4a에 도시되는 제1 내지 제3 메모리 셀(MC1, MC2, MC3)의 채널층은 도 4e에서, 각각 제1 채널층(322)의 제2 영역(322-b), 제4 영역(322-d) 및 제6 영역(322-f)에 대응될 수 있다.
이하에서는, 일 실시 예로서, 도 4a에 도시되는 비휘발성 메모리 장치의 제4 메모리 셀(MC4)에 대응되는 도 4b 내지 도 4e에 도시되는 제4 게이트 전극층 패턴(122d), 제1 강유전층(312), 제1 채널층(322)의 제8 부분(322-h)를 포함하는 메모리 셀 구조에 대한 기록 동작 및 읽기 동작을 설명한다. 실질적으로 동일한 쓰기 동작 및 읽기 동작이 제1 내지 제3 메모리 셀(MC1, MC2, MC3)에 대응되는 도 4b 내지 도 4e의 메모리 셀 구조에도 적용될 수 있다.
제4 메모리 셀(MC4)에 대한 기록 동작은 도 4b 내지 도 4d를 이용하여 설명될 수 있다. 도 4b를 참조하면, 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d) 중 제4 게이트 전극층 패턴(122d)를 선택한다. 이어서, 소스 전극 구조물(22)과 드레인 전극 구조물(24)을 접지시키고, 제4 게이트 전극층 패턴(122d)에 양의 극성을 가지는 제1 분극 스위칭 전압을 인가한다. 상기 제1 분극 스위칭 전압은 제1 강유전층(312)의 분극 배향을 스위칭할 수 있을 정도로, 소정의 문턱 전압 이상의 절대치를 가지는 전압일 수 있다. 상기 제1 분극 스위칭 전압이 인가되는 경우, 도 4c에 도시되는 바와 같이, 제4 게이트 전극층 패턴(122d)이 커버하는 제1 강유전층(312)의 영역에 제1 분극(DP1)이 형성될 수 있다. 제1 분극(DP1)은, 제4 게이트 전극층 패턴(122d)과 접하는 제1 강유전층(312)의 계면 영역으로부터 제1 채널층(322)과 접하는 제1 강유전층(312)의 계면 영역을 향하는 정렬 방향을 가질 수 있다. 이어서, 상기 제1 분극 스위칭 전압을 제거한다. 상기 제1 분극 스위칭 전압이 제거된 후에도, 상기 제1 분극(DP1)은 잔류 분극의 형태로 저장될 수 있다. 또한, 상기 제1 분극(DP1)이 형성됨으로써, 제1 강유전층(312)의 내부 영역에 양의 전하(CP)와 음의 전하(CN)이 생성될 수 있다. 상기 제1 분극 스위칭 전압이 제거된 후에도, 양의 전하(CP)는 제1 채널층(322)과 접하는 제1 강유전층(312)의 계면 영역에 분포하며, 음의 전하(CN)은 제4 게이트 전극층 패턴(122d)과 접하는 제1 강유전층(312)의 계면 영역에 분포할 수 있다.
다른 실시 예로서, 도 4b에서, 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d) 중 제4 게이트 전극층 패턴(122d)을 선택한다. 이어서, 소스 전극 구조물(22)과 드레인 전극 구조물(24)을 접지시킨 후에 제4 게이트 전극층 패턴(122d)에 음의 극성을 가지는 제2 분극 스위칭 전압을 인가한다. 상기 제2 분극 스위칭 전압은 제1 강유전층(312)의 분극 배향을 스위칭할 수 있을 정도로, 소정의 문턱 전압 이상의 절대치를 가지는 전압일 수 있다. 상기 제2 분극 스위칭 전압이 인가되는 경우, 도 4d에 도시되는 바와 같이, 제4 게이트 전극층 패턴(122d)이 커버하는 제1 강유전층(312)의 내부 영역에 제2 분극(DP2)이 형성될 수 있다. 제2 분극(DP2)은, 제1 채널층(322)과 접하는 제1 강유전층(312)의 계면 영역으로부터 제4 게이트 전극 층 패턴(122d)과 접하는 제1 강유전층(312)의 계면 영역으로 향하는 정렬 방향을 가질 수 있다. 이어서, 상기 제2 분극 스위칭 전압을 제거한다. 상기 제2 분극 스위칭 전압이 제거된 후에도, 상기 제2 분극(DP2)은 잔류 분극의 형태로 저장될 수 있다. 또한, 상기 제2 분극(DP2)이 형성됨으로써, 제1 강유전층(312)의 내부 영역에 양의 전하(CP)와 음의 전하(CN)이 생성될 수 있다. 상기 제2 분극 스위칭 전압이 제거된 후에도, 양의 전하(CP)는 제4 게이트 전극층 패턴(122d)과 접하는 제1 강유전층(312)의 계면 영역에 분포하고, 음의 전하(CN)은 제1 채널층(322)과 접하는 제1 강유전층(312)의 계면 영역에 분포할 수 있다. 상술한 바와 같이, 도 4b 내지 도 4d와 관련하여 상술한 제1 강유전층(312)의 분극 배향의 스위칭 동작을 통해, 기록 동작을 수행할 수 있다. 일 예로서, 도 4c와 관련된 제1 분극(DP1) 형성 동작을 프로그램(program) 동작으로 지칭할 수 있으며, 도 4d와 관련된 제2 분극(DP2) 형성 동작을 소거(erase) 동작으로 명명할 수 있다.
한편, 제4 메모리 셀(MC4)에 저장된 신호 정보에 대한 읽기 동작을 도 4b 및 도 4e를 참조하여 설명한다. 먼저, 제4 게이트 전극층 패턴(122d)에 소정의 문턱 전압 이상의 절대치를 가지는 읽기 전압을 인가한다. 상기 읽기 전압의 절대치는 상기 제1 및 제2 스위칭 분극 전압의 절대치보다 작을 수 있다. 즉, 상기 읽기 전압에 의해 제4 게이트 전극층 패턴(122d)이 커버하는 제1 강유전층(312)의 분극은 스위칭되지 않을 수 있다.
그 대신, 상기 읽기 전압에 의해 제1 강유전층(312)에 인접한 제1 채널층(322)의 제8 영역(322-h)에 전도성 채널(CH4)이 형성될 수 있다. 도 4e를 참조하면, 상기 전도성 채널(CH4)은 소스 전극 구조물(22)과 드레인 전극 구조물(24)를 전기적으로 연결시킬 수 있다. 상기 전도성 채널(CH4) 내부의 전자 밀도는 상기 전도성 채널(CH4) 외부의 제1 채널층(322)의 전자 밀도보다 높을 수 있다.
상기 전도성 채널(CH4)이 형성된 후에, 소스 전극 구조물(22)과 드레인 전극 구조물(24) 사이에 소스-드레인 전위차를 형성한다. 일 예로서, 소스 전극 구조물(22)을 접지시킨 후에, 드레인 전극 구조물(24)에 양의 극성을 가지는 드레인 전압을 인가할 수 있다. 이에 따라, 소스 전극 구조물(22)로부터 전도성 채널(CH4)을 경유하여 드레인 전극 구조물(24)로 전자가 유동할 수 있다. 이때, 상기 전자가 유동하여 발생하는 전류 밀도는 인접한 제1 강유전층(312)에 저장된 잔류 분극의 배향에 의해 영향을 받을 수 있다. 상기 잔류 분극의 배향이 도 4c의 제1 분극(DP1)의 배향과 동일한 경우, 전도성 채널(CH4) 내부의 전자 밀도가 증가하여, 전도성 채널(CH4)을 따라 유동하는 전류 밀도는 증가할 수 있다. 반대로, 상기 잔류 분극의 배향이 도 4d의 제2 분극(DP2)의 배향과 동일한 경우, 전도성 채널(CH4) 내부의 전자 밀도가 감소하여, 전도성 채널(CH4)을 따라 유동하는 전류 밀도는 감소할 수 있다. 상술한 바와 같이, 읽기 대상이 되는 메모리 셀의 채널층 내에 전도성 채널을 형성하고, 상기 전도성 채널을 통해 흐르는 전류를 측정함으로써, 상기 메모리 셀에 저장된 신호를 판독할 수 있다.
본 개시의 일 실시 예에 따르면, 비휘발성 메모리 장치는 기판에 수직인 방향으로 배치되는 게이트 구조물, 소스 전극 구조물, 및 드레인 전극 구조물을 구비한다. 또한, 상기 비휘발성 메모리 장치는 상기 게이트 구조물, 상기 소스 전극 구조물 및 상기 드레인 구조물에 인접하여 배치되는 강유전층과 채널층을 구비할 수 있다. 상기 비휘발성 메모리 장치에서는, 각각 독립적으로 선택가능한 게이트 전극층 패턴을 통해 복수의 메모리 셀에 랜덤 억세스할 수 있다. 이를 통해, 상기 비휘발성 메모리 장치는 상기 억세스된 메모리 셀에 대해 쓰기 및 읽기 동작을 독립적으로 수행할 수 있다.
도 5는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 6a은 도 5의 비휘발성 메모리 장치의 회로도이다. 도 6b는 도 6a의 회로도에 대응되는 비휘발성 메모리 장치의 부분 평면도이다. 도 6c는 도 6b의 구조물을 C-C'으로 절취한 단면도이다. 도 6a 및 6b는 도 5의 비휘발성 메모리 장치(2)의 일 동작 단위(2a)를 개략적으로 나타내는 도면일 수 있다.
도 5를 참조하면, 비휘발성 메모리 장치(2)는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)과 비교할 때, 베이스 절연층(110) 상에서 제2 방향(즉, y-방향)을 따라 복수의 소스 전극 구조물(22a, 22b), 복수의 드레인 전극 구조물(24a, 24b), 절연 구조물(26a, 26b, 27)이 배치될 수 있다. 일 실시 예로서, 도시되는 바와 같이, 제2 방향(즉, y-방향)을 따라 제1 소스 전극 구조물(22a), 제1 절연 구조물(26a), 제1 드레인 전극 구조물(24a), 소자간 절연 구조물(27), 제2 소스 전극 구조물(22b), 제2 절연 구조물(26b) 및 제2 드레인 전극 구조물(24b)가 순차적으로 배치될 수 있다. 비록, 도 5에서는 상기 소스 전극 구조물, 상기 드레인 전극 구조물, 및 상기 절연 구조물의 개수를 각각 2개로 도시하고 있으나, 반드시 이에 한정되는 것은 아니고 몇몇 다른 실시예들에서 상기 소스 전극 구조물, 상기 드레인 전극 구조물 및 상기 절연 구조물의 개수는 제2 방향(즉, y- 방향)을 따라 다른 다양한 개수를 가질 수도 있다.
한편, 도 5를 참조하면, 제1 및 제2 게이트 구조물(12, 14), 제1 및 제2 강유전층(312, 314), 및 제1 및 제2 채널층(322, 324)는, 베이스 절연층(110) 상에서 제2 방향(즉, y-방향)을 따라 연장되면서, 복수의 소스 전극 구조물(22a, 22b), 복수의 드레인 전극 구조물(24a, 24b), 및 절연 구조물(26a, 26b, 27)을 커버할 수 있다. 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)는 도 5의 비휘발성 메모리 장치(2) 중 일부분에 대응될 수 있다. 일 예로서, 제1 동작 단위(2a)는 제1 게이트 구조물(12), 제1 강유전층(312), 제1 채널층(322), 제1 및 제2 소스 전극 구조물(22a, 22b), 제1 및 제2 드레인 전극 구조물(24a, 24b), 및 절연 구조물(26a, 26b, 27)을 포함할 수 있다. 도 5를 참조하면, 제2 동작 단위(2b)는 비휘발성 메모리 장치(2)의 다른 부분에 대응될 수 있다. 일 예로서, 제2 동작 단위(2b)는 제2 게이트 구조물(14), 제2 강유전층(314), 제2 채널층(324), 제1 및 제2 소스 전극 구조물(22a, 22b), 제1 및 제2 드레인 전극 구조물(24a, 24b), 및 절연 구조물(26a, 26b, 27)을 포함할 수 있다. 이하에서는, 제1 동작 단위(2a)를 통해, 비휘발성 메모리 장치(2)의 동작 방식을 설명하지만, 상기 동작 방식이 상기 또다른 동작 단위에도 실질적으로 동일하게 적용될 수 있다.
도 5, 도 6a 내지 도 6c를 참조하면, 도 6a의 제1 글로벌 소스 라인(GSL1) 및 제1 글로벌 드레인 라인(GDL1)은 도 5, 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)의 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a)에 각각 대응될 수 있다. 도 6a의 제2 글로벌 소스 라인(GSL2) 및 제2 글로벌 드레인 라인(GDL2)은 도 5, 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)의 제2 소스 전극 구조물(22b) 및 제2 드레인 전극 구조물(24b)에 각각 대응될 수 있다. 도 6a의 제1 글로벌 게이트 라인(GGL1)은 도 5, 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)의 제1 게이트 전극층(122a)에 대응될 수 있다. 마찬가지로, 도 6a의 제2 내지 제4 글로벌 게이트 라인(GGL2, GGL3, GGL4)은 도 5, 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)의 제2 내지 제4 게이트 전극층(122b, 122c, 122d)에 각각 대응될 수 있다.
도 6a를 참조하면, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 제1 글로벌 소스 라인(GSL1)과 제1 글로벌 드레인 라인(GDL1)과 각각 연결될 수 있다. 마찬가지로, 제5 내지 제8 메모리 셀(MC5, MC6, MC7, MC8)은 제2 글로벌 소스 라인(GSL2)과 제2 글로벌 드레인 라인(GDL2)과 각각 연결될 수 있다. 제1 및 제5 메모리 셀(MC1, MC5)은 제1 글로벌 게이트 라인(GGL1)에 연결되며, 각각 제1 및 제5 강유전층(FD1, FD5)을 구비할 수 있다. 마찬가지로, 제2 및 제6 메모리 셀(MC2, MC6)은 제2 글로벌 게이트 라인(GGL2)에 연결되며, 각각 제2 및 제6 강유전층(FD2, FD6)을 구비할 수 있다. 마찬가지로, 제3 및 제7 메모리 셀(MC3, MC7)은 제3 글로벌 게이트 라인(GGL3)에 연결되며, 각각 제3 및 제7 강유전층(FD3, FD7)을 구비할 수 있다. 마찬가지로, 제4 및 제8 메모리 셀(MC4, MC8)은 제4 글로벌 게이트 라인(GGL4)에 연결되며, 각각 제4 및 제8 강유전층(FD4, FD8)을 구비할 수 있다.
이하에서는, 일 실시 예로서, 도 6a에 도시되는 비휘발성 메모리 장치의 제4 메모리 셀(MC4)에 대응되는 구조로서, 도 5, 도 6b 및 도 6c에 도시되는 제1 동작 단위(2a)의 제4 게이트 전극층 패턴(122d), 제1 강유전층(312), 제1 채널 파트(322a)의 제8 부분(322a-8)을 포함하는 메모리 셀 구조에 대한 기록 동작 및 읽기 동작을 설명한다. 실질적으로 동일한 쓰기 동작 및 읽기 동작이 제1 내지 제3, 및 제5 내지 제8 메모리 셀(MC1, MC2, MC3, MC5, MC6, MC7, MC8)에 대응되는 구조에도 적용될 수 있다.
한편, 도 6c를 참조하면, 제1 채널층(322)은 제2 방향(즉, y-방향)을 따라, 제1 소스 전극 구조물(22a)과 제1 드레인 전극 구조물(24a) 사이에 배치되는 제1 채널 파트(322a), 제2 소스 전극 구조물(22b)과 제2 드레인 전극 구조물(24b) 사이에 배치되는 제2 채널 파트(322b), 및 제1 드레인 전극 구조물(24a)와 제2 소스 전극 구조물(22b) 사이에 배치되는 제3 채널 파트(322c)를 포함할 수 있다. 제1 내지 제3 채널 파트(322a, 322b, 322c)는 베이스 절연층(110) 상에서, 제1 게이트 전극층 패턴(122a)과 각각 중첩되는 부분인 제2 부분(322a-2. 322b-2, 322c-2), 제2 게이트 전극층 패턴(122b)과 중첩되는 제4 부분(322a-4, 322b-4, 322c-4), 제3 게이트 전극층 패턴(122c)과 중첩되는 제6 부분(322a-6. 322b-6, 322c-6) 및 제4 게이트 전극층 패턴(122d)과 중첩되는 제8 부분(322a-8. 322b-8, 322c-8)을 각각 포함할 수 있다. 마찬가지로, 제1 내지 제3 채널 파트(322a, 322b, 322c)는 베이스 절연층(110) 상에서, 제1 게이트 절연층 패턴(132a)과 중첩되는 제1 부분(322a-1. 322b-1, 322c-1), 제2 게이트 절연층 패턴(132b)과 중첩되는 부분인 제3 부분(322a-3, 322b-3, 322c-3), 제3 게이트 절연층 패턴(132c)과 중첩되는 부분인 제5 부분(322a-5. 322b-5, 322c-5), 제4 게이트 절연층 패턴(132d)과 중첩되는 부분인 제7 부분(322a-7. 322b-7, 322c-7) 및 제5 게이트 절연층 패턴(132e)과 중첩되는 부분인 제9 부분(322a-9. 322b-9, 322c-9)을 각각 포함할 수 있다.
한편 제4 메모리 셀(MC4)에 대한 기록 동작과 관련하여, 도 6a에서, 제1 내지 제4 글로벌 워드 라인(GGL1, GGL2, GGL3, GGL4) 중에서, 제4 글로벌 워드 라인(GGL4) 라인이 선택된다. 제4 글로벌 워드 라인(GGL4)에 소정의 문턱 전압 이상의 크기를 가지는 분극 스위칭 전압(Vs)이 인가되고, 상기 분극 스위칭 전압은 제4 메모리 셀(MC4)과 제8 메모리 셀(MC8)의 게이트 전극에 각각 인가될 수 있다. 상기 분극 스위칭 전압(Vs)은 제4 메모리 셀(MC4)의 제4 강유전층(FD4) 및 제8 메모리 셀(MC8)의 제8 강유전층(FD8)의 분극을 스위칭할 수 있는 전압이다. 그런데, 제4 메모리 셀(MC4)에 대해서만 기록 동작을 수행하기 위해, 제1 글로벌 소스 라인(GSL1) 및 제1 글로벌 드레인 라인(GDL1)은 각각 접지하고, 제2 글로벌 소스 라인(GSL2) 및 제2 글로벌 드레인 라인(GDL2)에는 상기 분극 스위칭 전압(Vs)보다 작은 절대치의 소정의 전압(Vp)이 별도로 인가될 수 있다. 이를 통해, 제4 메모리 셀(MC4)의 제4 강유전층(FD4)에는 상기 분극 스위칭 전압(Vs)이 인가되고, 제8 메모리 셀(MC8)의 제8 강유전층(FD)에는 상기 분극 스위칭 전압(Vg)과 상기 소정의 전압(Vp)의 차이에 해당하는 전압이 인가될 수 있다. 이에 따라, 제1 글로벌 게이트 라인(GGL1)에 상기 분극 스위칭 전압(Vs)이 인가될 때, 제4 메모리 셀(MC4)의 제4 강유전층(FD4)의 분극은 스위칭되고, 제8 메모리 셀(MC8)의 제8 강유전층(FD8)의 분극이 스위칭 되지 않는다.
상기 스위칭된 분극을 제4 강유전층(FD4) 내에 잔류 분극의 형태로 저장하는 기록 동작은 도 4a 내지 도 4d와 관련하여 설명한 제1 강유전층(312)의 기록 동작과 실질적으로 동일하다. 이를 통해, 제4 메모리 셀(MC4)에 대한 기록 동작을 수행할 수 있다.
상술한 제4 메모리 셀(MC4)에 대한 기록 동작은 도 5, 및 도 6b에 도시되는 대응되는 구조물(2, 2a)을 통해 동일한 방식으로 설명될 수 있다. 먼저, 제4 글로벌 워드 라인(GGL4) 라인에 대응되는 제4 게이트 전극층 패턴(122d)에 분극 스위칭 전압(Vs)이 인가된다. 이때, 제1 글로벌 소스 라인(GSL1) 및 제1 글로벌 드레인 라인(GDL1)에 각각 대응되는 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a)은 접지될 수 있다. 반면에, 제2 글로벌 소스 라인(GSL2) 및 제2 글로벌 드레인 라인(GDL2)에 각각 대응되는 제2 소스 전극 구조물(22b) 및 제2 드레인 전극 구조물(24b)에는 상기 분극 스위칭 전압(Vs) 보다 작은 크기의 소정의 전압(Vp)이 인가될 수 있다. 이를 통해, 제4 게이트 전극층 패턴(122d)과 접하면서, 제2 방향(즉, y-방향)을 따라 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a) 사이에 위치하는 제1 강유전층(132)의 영역 내의 분극이 스위칭될 수 있다. 제4 게이트 전극층 패턴(122d)과 접하면서, 제2 방향(즉, y-방향)을 따라 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a) 사이에 위치하는 제1 강유전층(132)의 영역에는, 실질적으로 분극 스위칭 전압(Vs) 보다 작은 전압이 인가됨에 따라, 분극이 스위칭되지 않는다.
상기 분극 스위칭 전압(Vs)이 제거된 후에 상기 스위칭된 분극이 잔류 분극의 형태로 저장될 수 있다. 분극이 스위칭된 제1 강유전층(132)의 영역은 도 6c의 제1 채널 파트(332a)의 제8 부분(322a-8)과 중첩되는 영역일 수 있다.
한편, 제4 메모리 셀(MC4)에 저장된 잔류 분극에 대한 읽기 동작을 설명한다. 먼저, 도 6a에서, 제4 글로벌 워드 라인(GGL4)이 선택된다. 이어서, 제4 글로벌 워드 라인(GGL4)를 통해 제4 메모리 셀(MC4) 및 제8 메모리셀(MC8)의 게이트 전극에 소정의 문턱 전압 이상의 읽기 전압(Vr)이 인가될 수 있다. 상기 읽기 전압(Vr)의 절대치는 상기 스위칭 분극 전압(Vs)의 절대치보다 작을 수 있다. 즉, 상기 읽기 전압(Vr)에 의해 제4 강유전층(FD4) 및 제8 강유전층(FD8) 내부의 분극은 스위칭되지 않을 수 있다. 상기 읽기 전압에 의해 제4 메모리 셀(MC4) 및 제8 메모리셀(MC8)의 트랜지스터는 각각 턴온되고, 상기 트랜지스터들의 채널층 내에 전도성 채널이 형성될 수 있다. 이때, 제1 글로벌 소스 라인(GSL1)과 제1 글로벌 드레인 라인(GDL1) 사이에 소스-드레인 전위차를 형성시키면, 제4 메모리 셀(MC4)의 상기 전도성 채널을 통해서만 소스-드레인 전류가 흐를 수 있다. 상기 소스-드레인 전류의 크기가 제4 메모리 셀(MC4)의 제4 강유전층(FD4) 내에 저장된 잔류 분극의 배향에 따라 변화하는 특성을 통해, 상기 소스-드레인 전류의 크기를 측정함으로써, 제4 메모리 셀(MC4)에 저장된 잔류 분극의 신호 정보를 판독할 수 있다. 반면에, 제2 글로벌 소스 라인(GSL2)과 제2 글로벌 드레인 라인(GDL2) 사이에 전위차를 형성시키지 않은 상태를 유지함으로써, 제8 메모리 셀(MC8)의 전도성 채널을 통해서 동작 전류가 흐르지 않을 수 있다.
상술한 제4 메모리 셀(MC4)에 대한 읽기 동작은 도 5, 도 6b 및 도 6c를 통해 동일한 방식으로 설명될 수 있다. 먼저, 제4 글로벌 워드 라인(GGL4) 라인에 대응되는 제4 게이트 전극층 패턴(122d)에 상기 읽기 전압(Vr)이 인가된다. 상기 읽기 전압(Vr)에 의해, 제4 게이트 전극층 패턴(122d)과 중첩되는 제1 채널층(322)에 전도성 채널(CH100)이 형성될 수 있다. 이어서, 제1 글로벌 소스 라인(GSL1) 및 제1 글로벌 드레인 라인(GDL1)에 각각 대응되는 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a) 사이에 소스-드레인 전압을 인가하여, 전위차를 형성시킨다. 제2 글로벌 소스 라인(GSL2) 및 제2 글로벌 드레인 라인(GDL2) 사이에는 전위차를 형성시키지 않는다. 그 결과, 제1 소스 전극 구조물(22a) 및 제1 드레인 전극 구조물(24a) 사이의 상기 전도성 채널(CH100)을 통해 소스-드레인 전류가 흐를 수 있다. 상기 소스-드레인 전류를 측정함으로써, 제4 메모리 셀(MC4)에 대한 읽기 동작을 수행할 수 있다.
상술한 방법을 통해, 도 5, 도 6b, 및 도 6c의 비휘발성 메모리 장치(2)의 제1 동작 단위(2a)의 메모리 셀들에 대해 랜덤 억세스를 통한 기록 동작 및 읽기 동작을 수행할 수 있다. 비휘발성 메모리 장치(2)의 제1 동작 단위(2a)에 대한 기록 동작 및 읽기 동작은, 비휘발성 메모리 장치(2)의 제2 동작 단위(2b)에 대해서도 동일하게 적용될 수 있다.
도 7은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 8은 도 7의 비휘발성 메모리 장치의 일 평면도이다. 도 9는 도 7의 비휘발성 메모리 장치를 D-D'로 절취한 단면도이다.
도 7 내지 도 9를 참조하면, 비휘발성 메모리 장치(3)는 도 1 내지 도 3의 비휘발성 메모리 장치(1)와 대비하여, 제1 및 제2 계면 절연층(332, 334)를 더 포함한다.
제1 계면 절연층(332)는 제1 강유전층(312)과 제1 채널층(322) 사이에 배치될 수 있다. 제1 계면 절연층(332)의 일 면은 제1 강유전층(312)과 접하고, 제1 계면 절연층(332)의 다른 면은 제1 채널층(322)과 접하도록 배치될 수 있다. 일 실시 예에서, 제1 계면 절연층(332)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 제1 계면 절연층(332)는 제3 방향(즉, x-방향)을 따라, 소정의 두께(t3)를 가질 수 있다. 일 실시 예에서, 제1 계면 절연층(332)의 두께(t3)는 제1 강유전층(312)의 두께(t1)보다 작을 수 있다.
제1 계면 절연층(332)는 제1 강유전층(312)과 제1 채널층(322)이 직접적으로 접촉하는 것을 방지할 수 있다. 즉, 제1 계면 절연층(332)은 제1 강유전층(312)과 제1 채널층(322)의 계면에 산소 공공과 같은 결함 사이트가 생성되는 것을 방지할 수 있다. 제1 계면 절연층(332)는 비정질 조직을 가질 수 있다. 제1 계면 절연층(332)은 제1 강유전층(312)보다 유전 상수가 낮을 수 있다. 제1 계면 유전층(332)은 비-강유전성(non-ferroelectric)일 수 있다. 일 예로서, 제1 계면 유전층(332)은 상유전성을 가질 수 있다. 제1 계면 절연층(332)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제2 계면 절연층(334)는 제2 강유전층(314)과 제2 채널층(324) 사이에 배치될 수 있다. 제2 계면 절연층(334)의 일 면은 제2 강유전층(314)과 접하고, 제2 계면 절연층(334)의 다른 면은 제2 채널층(324)과 접하도록 배치될 수 있다. 제2 계면 절연층(334)는 제2 강유전층(314)과 제2 채널층(324)이 직접적으로 접촉하는 것을 방지할 수 있다.
제2 계면 절연층(334)은 제1 계면 절연층(332)과 그 구성이 실질적으로 동일할 수 있다. 제2 계면 절연층(334)은 제3 방향(즉, x-방향)을 따라, 소정의 두께(t3)를 가질 수 있다.
도 10은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 11은 도 10의 비휘발성 메모리 장치의 일 평면도이다. 도 12는 도 10의 비휘발성 메모리 장치를 E-E'로 절취한 단면도이다.
도 10 내지 도 12를 참조하면, 비휘발성 메모리 장치(4)는 도 7 내지 도 9의 비휘발성 메모리 장치(3)와 대비하여, 제1 및 제2 플로팅 전극층(342, 344)를 더 포함한다. 제1 및 제2 플로팅 전극층(342, 344)은 전도성 재질로 이루어질 수 있다.
제1 플로팅 전극층(342)는 제1 강유전층(312)과 제1 계면 절연층(322) 사이에 배치될 수 있다. 제1 플로팅 전극층(342)의 일 면은 제1 강유전층(312)과 접하고, 제1 플로팅 전극층(342)의 다른 면은 제1 계면 절연층(332)과 접하도록 배치될 수 있다. 일 실시 예에서, 제1 플로팅 전극층(342)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 제1 플로팅 전극층(342)는 제3 방향(즉, x-방향)을 따라, 소정의 두께(t4)를 가질 수 있다.
제1 플로팅 전극층(342)는 전기적으로 플로팅 상태를 유지할 수 있다. 일 예로서, 제1 플로팅 전극층(342)은 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 및 제1 채널층(322)과 각각 전기적으로 연결되지 않는다. 제1 플로팅 전극층(342)는 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d)에 인가되는 전압의 극성에 따라, 양의 전하 또는 음의 전하를 내부에 충전할 수 있다. 상기 충전된 양의 전하 또는 음의 전하가 제1 강유전층(312)에 저장된 잔류 분극을 안정화시키는 기능을 수행할 수 있다. 이를 통해, 비휘발성 메모리 장치(4)의 잔류 분극의 지속성을 향상시킬 수 있다.
또한, 일 실시 예에서, 유전 상수가 상대적으로 높은 제1 강유전층(312)과 유전 상수가 상대적으로 낮은 제1 계면 절연층(322)이 전기적으로 직렬 연결되는 구조가 제공될 수 있다. 상기 직렬 연결 구조에 상기 분극 스위칭 전압 또는 읽기 전압이 인가될 때, 제1 플로팅 전극층(342)이 존재하지 않는다면, 제1 강유전층(312)과 제1 계면 절연층(322) 중에서 유전 상수가 상대적으로 낮고 얇은 두께를 가지는 제1 계면 절연층(322)에 상대적으로 큰 전압이 인가되어, 제1 계면 절연층(322)이 전기적으로 파괴될 우려가 있다. 반대로, 제1 플로팅 전극층(342)가 제1 강유전층(312)과 제1 계면 절연층(322) 사이에 개재되는 경우, 제1 플로팅 전극층(342)가 제1 계면 절연층(322)에 상대적으로 큰 전압이 인가되는 것을 억제할 수 있다. 이를 통해, 비휘발성 메모리 장치(3)의 내구성을 향상시킬 수 있다.
마찬가지로, 제2 플로팅 전극층(344)는 제2 강유전층(314)과 제2 계면 절연층(324) 사이에 배치될 수 있다. 일 예로서, 제2 플로팅 전극층(344)은 제2 게이트 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 및 제2 채널층(324)과 각각 전기적으로 연결되지 않는다. 제2 플로팅 전극층(344)의 일 면은 제2 강유전층(314)과 접하고, 제2 플로팅 전극층(344)의 다른 면은 제2 계면 절연층(334)과 접하도록 배치될 수 있다. 일 실시 예에서, 제2 플로팅 전극층(344)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 제2 플로팅 전극층(344)는 제3 방향(즉, x-방향)을 따라, 소정의 두께(t4)를 가질 수 있다. 제2 플로팅 전극층(344)의 구성 및 기능은 제1 플로팅 전극층(342)의 구성 및 기능과 실질적으로 동일하다. 즉, 제2 플로팅 전극층(344)은 제2 강유전층(314)에 저장된 잔류 분극의 지속성 및 제2 계면 절연층(334)의 내구성을 향상시킬 수 있다.
도 13은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 14는 도 13의 비휘발성 메모리 장치의 일 평면도이다. 도 15는 도 13의 비휘발성 메모리 장치를 F-F'로 절취한 단면도이다.
도 13 내지 도 15를 참조하면, 비휘발성 메모리 장치(5)는 도 7 내지 도 9의 비휘발성 메모리 장치(3)와 대비하여, 제3 및 제4 계면 절연층(352, 354)를 더 포함한다.
제3 계면 절연층(352)는 제1 게이트 구조물(12)과 제1 강유전층(312) 사이에 배치될 수 있다. 일 예로서, 제3 계면 절연층(352)의 일 면은 제1 게이트 구조물(12)과 접하고, 제3 계면 절연층(352)의 다른 면은 제1 강유전층(312)과 접하도록 배치될 수 있다. 일 실시 예에서, 제3 계면 절연층(352)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 제3 계면 절연층(352)은 제3 방향(즉, x-방향)을 따라, 소정의 두께(t4)를 가질 수 있다. 일 실시 예에서, 제3 계면 절연층(352)의 두께(t4)는 제1 강유전층(312)의 두께(t1)보다 작을 수 있다.
제3 계면 절연층(352)은 제1 강유전층(312)과 제1 게이트 구조물(12)이 직접적으로 접촉하는 것을 방지할 수 있다. 이때, 제3 계면 절연층(352)은 제1 강유전층(312)과 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 사이의 계면에 산소 공공과 같은 결함 사이트가 생성되는 것을 방지할 수 있다. 제3 계면 절연층(352)은 비정질 조직을 가질 수 있다. 제3 계면 절연층(352)은 제1 강유전층(312)보다 유전 상수가 낮을 수 있다. 제3 계면 유전층(352)은 비-강유전성(non-ferroelectric)일 수 있다. 일 예로서, 제3 계면 유전층(352)은 상유전성을 가질 수 있다. 제3 계면 절연층(352)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제3 계면 절연층(352)은 제1 계면 절연층(332)과 실질적으로 동일한 재질로 이루어질 수 있다. 제3 계면 절연층(352)의 두께(t4)는 제1 계면 절연층(332)의 두께(t3)와 실질적으로 동일할 수 있다.
마찬가지로, 제4 계면 절연층(354)은 제2 게이트 구조물(14)과 제2 강유전층(314) 사이에 배치될 수 있다. 일 예로서, 제4 계면 절연층(354)의 일 면은 제2 게이트 구조물(14)과 접하고, 제4 계면 절연층(354)의 다른 면은 제2 강유전층(314)과 접하도록 배치될 수 있다. 일 실시 예에서, 제4 계면 절연층(354)은 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면 상에 배치될 수 있다. 제4 계면 절연층(354)는 제3 방향(즉, x-방향)을 따라, 소정의 두께(t4)를 가질 수 있다. 일 실시 예에서, 제4 계면 절연층(354)의 두께(t4)는 제1 강유전층(312)의 두께(t1)보다 작을 수 있다.
제4 계면 절연층(354)은 제2 강유전층(314)과 제2 게이트 구조물(14)이 직접적으로 접촉하는 것을 방지할 수 있다. 이때, 제4 계면 절연층(354)은 제2 강유전층(314)과 제2 게이트 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 사이의 계면에 산소 공공과 같은 결함 사이트가 생성되는 것을 방지할 수 있다. 제4 계면 절연층(354)는 비정질 조직을 가질 수 있다. 제4 계면 절연층(354)은 제1 강유전층(312)보다 유전 상수가 낮을 수 있다. 제4 계면 유전층(354)은 비-강유전성(non-ferroelectric)일 수 있다. 일 예로서, 제4 계면 유전층(354)은 상유전성을 가질 수 있다. 제4 계면 절연층(354)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제4 계면 절연층(354)는 제2 계면 절연층(334)과 실질적으로 동일한 재질로 이루어질 수 있다. 제4 계면 절연층(354)의 두께(t4)는 제2 계면 절연층(334)의 두께(t3)와 실질적으로 동일할 수 있다.
도 16은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 17은 도 16의 비휘발성 메모리 장치의 일 평면도이다. 도 18은 도 16의 비휘발성 메모리 장치를 G-G'로 절취한 단면도이다.
도 16 내지 도 18을 참조하면, 비휘발성 메모리 장치(6)는 도 7 내지 도 9의 비휘발성 메모리 장치(3)와 대비하여, 제1 및 제2 게이트 구조물(1012, 1014)의 구조가 서로 차별된다.
본 실시 예에서, 제1 게이트 구조물(1012)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(1122a, 1122b, 1122c, 1122d), 및 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)을 포함할 수 있다. 제2 게이트 구조물(1014)은 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층 패턴(1124a, 1124b, 1124c, 1124d), 및 제1 내지 제5 게이트 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)을 포함할 수 있다.
도 16 및 도 18을 참조하면, 제1 게이트 구조물(1012)의 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 제1 강유전층(1312), 제1 계면 절연층(1332), 및 제1 채널층(1322)을 제1 방향(즉, z-방향)에 대해 각각 분리시킬 수 있다. 이에 따라, 제1 강유전층(1312), 제1 계면 절연층(1332), 및 제1 채널층(1322)은 각각 제1 방향(즉, z-방향)으로 불연속적으로 배치될 수 있다. 도 6 내지 도 8과 관련되어 상술한 실시예와 대비하여, 본 실시 예의 제1 강유전층(1312)은 제1 게이트 구조물(1012)의 일 측벽면의 일부, 즉, 제1 내지 제4 게이트 전극층 패턴(1122a, 1122b, 1122c, 1122d)의 측벽면과만 측면 방향(즉, x-방향으로) 접하도록 배치될 수 있다. 다시 말하면, 제1 강유전층(1312)은 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)의 측벽면과는 측면 방향(즉, x-방향으로) 접하지 않는다. 또한, 제1 강유전층(1312)과 측면 방향으로, 제1 계면 절연층(1332) 및 제1 채널층(1322)가 순차적으로 배치될 수 있다.
도 16 및 도 18을 다시 참조하면, 도 7 내지 도 9와 관련되어 상술한 실시예의 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e)과 대비하여, 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)이 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)과 직접 접하도록 배치될 수 있다. 본 실시 예에서, 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 제1 방향(즉, z-방향)으로, 제1 내지 제4 게이트 전극층 패턴(1122a, 1122b, 1122c, 1122d) 사이의 전기적 절연을 보다 효과적으로 구현할 수 있다.
마찬가지로, 도 16 및 도 18을 참조하면, 제2 게이트 구조물(1014)의 제1 내지 제5 게이트 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 제2 강유전층(1314), 제2 계면 절연층(1334), 및 제1 채널층(1324)을 제1 방향(즉, z-방향)에 대해 각각 분리시킬 수 있다. 이에 따라, 제2 강유전층(1314), 제2 계면 절연층(1334), 및 제2 채널층(1324)은 각각 제1 방향(즉, z-방향)으로 불연속적으로 배치될 수 있다. 이에 따라, 도 5 내지 도 8과 관련되어 상술한 실시예와 대비하여, 본 실시 예의 제2 강유전층(1314)은 제2 게이트 구조물(1014)의 일 측벽면의 일부 즉, 제1 내지 제4 게이트 전극층 패턴(1124a, 1124b, 1124c, 1124d)의 측벽면과만 측면 방향(즉, x-방향으로) 접하도록 배치될 수 있다. 다시 말하면, 제2 강유전층(1314)은 제1 내지 제5 게이트 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)의 측벽면과는 측면 방향(즉, x-방향으로) 접하지 않는다.
도 16 및 도 18을 다시 참조하면, 도 7 내지 도 9와 관련되어 상술한 실시예의 제1 내지 제5 게이트 절연층 패턴(134a, 134b, 134c, 134d, 134e)과 대비하여, 제1 내지 제5 게이트 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)과 직접 접하도록 배치될 수 있다. 본 실시 예에서, 제1 내지 제5 게이트 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 제1 방향(즉, z-방향)으로, 제1 내지 제4 게이트 전극층 패턴(1124a, 1124b, 1124c, 1124d) 사이의 전기적 절연을 보다 효과적으로 구현할 수 있다.
한편, 제1 및 제2 게이트 구조물(1012, 1014)의 제1 내지 제4 게이트 전극층 패턴(1122a, 1122b, 1122c, 1122d, 1124a, 1124b, 1124c, 1124d), 제1 및 제2 강유전층(1312, 1314), 제1 및 제2 계면 절연층(1332, 1334), 제1 및 제2 채널층(1322, 1324), 제1 내지 제5 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e, 1134a, 1134b, 1134c, 1134d, 1134e)의 물질 특성 및 기능은 도 7 내지 도 9과 관련하여 상술한 실시예에서의 제1 및 제2 게이트 구조물(12, 14)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d, 124a, 124b, 124c, 124d), 제1 및 제2 강유전층(312, 314), 제1 및 제2 계면 절연층(332, 334), 제1 및 제2 채널층(322, 324), 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e, 134a, 134b, 134c, 134d, 134e)의 물질 특성 및 기능과 실질적으로 동일하다.
도 19는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 20은 도 19의 비휘발성 메모리 장치의 일 평면도이다. 도 21는 도 19의 비휘발성 메모리 장치를 H-H'로 절취한 단면도이다.
도 19 내지 도 21을 참조하면, 비휘발성 메모리 장치(7)는 도 10 내지 도 12의 비휘발성 메모리 장치(4)와 대비하여, 제1 및 제2 강유전층 파트(2312, 2314), 제1 및 제2 플로팅 전극 파트(2342, 2344) 및 제1 및 제2 게이트 구조물(2012, 2014)의 구성이 서로 차별된다.
제1 게이트 구조물(2012)는 베이스 절연층(110) 상에서 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 기능층 패턴(2112a, 2112b, 2112c, 2112d) 및 제1 내지 제5 게이트 절연층 패턴(2132a, 2132b, 2132c, 2132d, 2132e)을 포함한다. 제1 게이트 구조물(2012)는 제2 방향(즉, y-방향)으로 연장될 수 있다.
제1 게이트 구조물(2012)의 일 측벽면(S7)에 제1 계면 절연층(332)이 배치될 수 있다. 즉, 제1 계면 절연층(332)는 베이스 절연층(110) 상에서 제1 게이트 구조물(2012)의 상기 일 측벽면(S7)을 커버하도록 배치될 수 있다. 상기 일 측벽면(S7)은, 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면이다. 구체적인 실시 예에서, 제1 계면 절연층(332)은 제1 내지 제4 게이트 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e) 및 제1 플로팅 전극 파트(2342)와 접하도록 배치될 수 있다.
또한, 베이스 절연층(110) 상에서, 제1 계면 절연층(332)과 접하도록 제1 채널층(322)이 배치될 수 있다. 제1 채널층(322)는 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면 상에 배치될 수 있다..
도 21을 참조하면, 제1 게이트 구조물(2012)의 제1 내지 제4 게이트 기능층 패턴(2112a, 2112b, 2112c, 2112d)은 각각 제1 플로팅 전극층 파트(2342), 제1 강유전층 파트(2312) 및 제1 게이트 전극층 파트(2122)를 구비할 수 있다. 일 예로서, 제1 게이트 기능층 패턴(2112a)에서, 제1 플로팅 전극층 파트(2342)는 제1 계면 절연층(332), 제1 및 제2 게이트 절연층 패턴(2132a, 2132b) 상에 배치될 수 있다. 제1 플로팅 전극층 파트(2342)는 제1 계면 절연층(332), 제1 및 제2 게이트 절연층 패턴(1132a, 1132b)상에서 소정의 두께(t5)를 가질 수 있다. 제1 강유전층 파트(2312)는 제1 계면 절연층(332), 제1 및 제2 게이트 절연층 패턴(1132a, 1132b) 상에서 제1 플로팅 전극층 파트(2342)를 덮도록 배치될 수 있다. 제1 강유전층 파트(2312)는 제1 플로팅 전극층 파트(2342) 상에서 소정의 두께(t6)를 가질 수 있다. 제1 게이트 전극층 파트(2122)는 제1 및 제2 게이트 절연층 패턴(1132a, 1132b) 사이에서 제1 강유전층 파트(2312)를 덮도록 배치될 수 있다.
다른 예로서, 제2 게이트 기능층 패턴(2112b)의 경우, 제1 플로팅 전극층 파트(2342), 제1 강유전층 파트(2312) 및 제1 게이트 전극층 파트(2122)가, 제2 및 제3 게이트 절연층 패턴(1132b, 1132c)과 제1 계면 절연층(332) 상에 실질적으로 동일한 방식으로 배치될 수 있다. 다른 예로서, 제3 게이트 기능층 패턴(2112c)의 경우, 제1 플로팅 전극층 파트(2342), 제1 강유전층 파트(2312) 및 제1 게이트 전극층 파트(2122)가, 제3 및 제4 게이트 절연층 패턴(1132c, 1132d)과 제1 계면 절연층(332) 상에 실질적으로 동일한 방식으로 배치될 수 있다. 다른 예로서, 제4 게이트 기능층 패턴(2112d)의 경우, 제1 플로팅 전극층 파트(2342), 제1 강유전층 파트(2312) 및 제1 게이트 전극층 파트(2122)이, 제4 및 제5 게이트 절연층 패턴(1132d, 1132e)과 제1 계면 절연층(332) 상에 실질적으로 동일한 방식으로 배치될 수 있다.
도 19 내지 도 21을 다시 참조하면, 베이스 절연층(110) 상에서 제1 계면 절연층(332)과 접하도록, 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26)이 배치될 수 있다. 또한, 베이스 절연층(110) 상에서 소스 전극 구조물(22), 드레인 전극 구조물(24) 및 절연 구조물(26) 각각의 일 측벽면과 접하도록 제2 채널층(324)가 배치될 수 있다. 또한, 제2 채널층(324)와 접하도록 제2 계면 절연층(334)가 배치될 수 있다.
베이스 절연층(110) 상에서, 제2 계면 절연층(334)와 접하도록 제2 게이트 구조물(2014)가 배치될 수 있다. 제2 게이트 구조물(2014)는 베이스 절연층(110) 상에서 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 기능층 패턴(2114a, 2114b, 2114c, 2114d) 및 제1 내지 제5 게이트 절연층 패턴(2134a, 2134b, 2134c, 2134d, 2134e)을 포함한다. 제2 게이트 구조물(2014)는 제2 방향(즉, y-방향)으로 연장될 수 있다.
제2 게이트 구조물(2014)의 제1 내지 제4 게이트 기능층 패턴(2114a, 2114b, 2114c, 2114d)은 각각 제2 플로팅 전극층 파트(2344), 제2 강유전층 파트(2314) 및 제2 게이트 전극층 파트(2124)를 구비할 수 있다. 제2 게이트 구조물(2014)의 제2 플로팅 전극층 파트(2344), 제2 강유전층 파트(2314e) 및 제2 게이트 전극층 파트(2124)의 구성은 제1 게이트 구조물(2012)의 제1 플로팅 전극층 파트(2342), 제1 강유전층 파트(2312) 및 제1 게이트 전극층 파트(2122)의 구성과 실질적으로 동일할 수 있다.
상술한 실시 예에 따르는 비휘발성 메모리 장치(7)를, 도 10 내지 도 12의 비휘발성 메모리 장치(4)와 비교할 때, 제1 내지 제4 게이트 기능층 패턴(2114a, 2114b, 2114c, 2114d)에서, 제1 및 제2 게이트 전극층 파트(2122, 2124)와 각각 접하는 제1 및 제2 강유전층 파트(2312, 2314)의 면적을 증가시킬 수 있다. 또한, 제1 및 제2 강유전층 파트(2312, 2314)와 접하는 제1 및 제2 플로팅 전극층(2342, 2344)의 면적을 증가시킬 수 있다. 결과적으로, 메모리층으로 기능하는 제1 및 제2 강유전층 파트(2312, 2314)의 면적을 증가시킴으로써, 강유전층 파트(2312, 2314) 내부에 저장되는 잔류 분극의 밀도를 증가시킬 수 있다. 이를 통해, 메모리 동작의 신뢰성을 향상시킬 수 있다.
한편, 제1 및 제2 게이트 전극층 파트(2122, 2124), 제1 및 제2 강유전층 파트(2312, 2314), 제1 및 제2 플로팅 전극층(2342, 2344), 제1 내지 제5 게이트 절연층 패턴(2132a, 2132b. 2132c, 2132d, 2132e, 2134a, 2134b, 2134c, 2134d, 2134e)의 물질 특성 및 기능은 도 10 내지 도 12와 관련하여 상술한 실시예의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d, 124a 124b, 124c 124d), 제1 및 제2 강유전층(312, 314), 제1 및 제2 플로팅 전극층(342, 344), 제1 내지 제5 게이트 절연층 패턴(132a, 132b, 132c, 132d, 132e, 134a, 134b, 134c, 134d, 134e)의 물질 특성 및 기능과 실질적으로 동일하다.
도 22는 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 23은 도 22의 비휘발성 메모리 장치의 일 평면도이다. 도 24는 도 22의 비휘발성 메모리 장치를 I-I'로 절취한 단면도이다.
도 22 내지 도 24를 참조하면, 비휘발성 메모리 장치(8)는 도 1 내지 도 3의 비휘발성 메모리 장치(1)와 대비하여, 채널 구조물(28)의 구성이 서로 차별된다.
본 실시 예에서 채널 구조물(28)은, 도 1 내지 도 3의 비휘발성 메모리 장치(1)에서 절연 구조물(26)과 교체될 수 있다. 즉, 채널 구조물(28)은 제2 방향(즉, y-방향)을 따라 소스 전극 구조물(22) 및 드레인 전극 구조물(24)와 접하도록 배치될 수 있다. 또한, 채널 구조물(28)은 제3 방향(즉, x-방향)을 따라 제1 및 제2 강유전층(312, 314)와 접하도록 배치될 수 있다. 이에 따라, 비휘발성 메모리 장치(1)의 제1 및 제2 채널층(322, 324)는 본 실시 예의 비휘발성 메모리 장치(5)에서는 생략된다.
채널 구조물(28)은 베이스 절연층(110) 상에서 제1 방향(즉, z-방향)으로 연장되는 필라 형태를 가질 수 있다. 제1 게이트 구조물(12)의 제1 내지 제4 게이트 전극층 패턴(122a, 122b, 122c, 122d) 중 적어도 하나에 상기 읽기 전압이 인가될 때, 상기 적어도 하나의 게이트 전극층 패턴과 중첩되는 채널 구조물(28)의 영역에 전도성 채널이 형성될 수 있다. 마찬가지로, 제2 게이트 구조물(14)의 제1 내지 제4 게이트 전극층 패턴(124a, 124b, 124c, 124d) 중 적어도 하나에 상기 읽기 전압이 인가될 때, 상기 적어도 하나의 게이트 전극층 패턴과 중첩되는 채널 구조물(28)의 영역에 전도성 채널이 형성될 수 있다.
채널 구조물(28)은 일 예로서, 도핑된 반도체 또는 금속 산화물을 포함할 수 있다. 상기 반도체는 일 예로서, 실리콘, 게리마늄, 갈륨비소 등을 포함할 수 있다. 상기 금속 산화물은 인듐-갈륨-아연 산화물을 포함할 수 있다. 일 실시 예에서, 채널 구조물(28)은 n형 도펀트로 도핑될 실리콘을 포함할 수 있다. 다르게는, 채널 구조물(28)은 c-축 정렬된 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함할 수 있다. 채널 구조물(28)은 단결정 또는 다결정 구조를 가질 수 있다.
상술한 바와 같이, 본 실시 예의 비휘발성 메모리 장치(5)는 필라 형태의 채널 구조물(28)을 구비할 수 있다. 비휘발성 메모리 장치(1)의 절연 구조물(26)을 대신하여, 절연 구조물(26)의 위치에 채널 구조물(28)을 배치시킴으로써, 장치 구조 및 제조 공정을 단순화시킬 수 있다.
한편, 몇몇 실시예들에 따르면, 도 5의 비휘발성 메모리 장치(2)에서, 절연 구조물(26a, 26b) 대신 본 실시예의 채널 구조물(28)로 교체된 비휘발성 메모리 장치가 구현될 수 있다. 이때, 제1 및 제2 채널층(322, 324)는 생략될 수 있다. 마찬가지로, 도 7 내지 도 9의 비휘발성 메모리 장치(3) 및 도 10 내지 도 12의 비휘발성 메모리 장치(4), 도 13 내지 도 15의 비휘발성 메모리 장치(5) 및 도 19 내지 도 21의 비휘발성 메모리 장치(7)에서, 절연 구조물(26) 대신에 본 실시예의 채널 구조물(28)로 교체된 비휘발성 메모리 장치가 각각 구현될 수 있다. 이때, 제1 및 제2 채널층(322, 324)는 생략될 수 있다. 또한, 도 16 내지 도 18의 비휘발성 메모리 장치(6)에서, 절연 구조물(26) 대신에 본 실시예의 채널 구조물(28)로 교체된 비휘발성 메모리 장치가 각각 구현될 수 있다. 이때, 비휘발성 메모리 장치(6)의 제1 및 제2 채널층(1322, 1324)은 생략될 수 있다
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 5 6: 비휘발성 메모리 장치,
101: 기판, 110: 베이스 절연층,
12 14: 제1 및 제2 게이트 구조물,
22: 소스 전극 구조물, 24: 드레인 전극 구조물, 26: 절연 구조물, 28: 채널 구조물,
312 314: 제1 및 제2 강유전층,
322 324: 제1 및 제2 채널층,
122a 122b 122c 122d: 제1 내지 제4 게이트 전극층 패턴,
132a 132b 132c 132d 132e: 제1 내지 제5 게이트 절연층 패턴,
124a 124b 124c 124d: 제1 내지 제4 게이트 전극층 패턴,
134a 134b 134c 134d 134e: 제1 내지 제5 게이트 절연층 패턴,
332 334: 제1 및 제2 계면 절연층,
342 344: 제1 및 제2 플로팅 전극층,
1012 1014: 제1 및 제2 게이트 구조물,
1122a 1122b 1122c 1122d: 제1 내지 제4 게이트 전극층 패턴,
1132a 1132b 1132c 1132d 1132e: 제1 내지 제5 게이트 절연층 패턴,
1124a 1124b 1124c 1124d: 제1 내지 제4 게이트 전극층 패턴,
1134a 1134b 1134c 1134d 1134e: 제1 내지 제5 게이트 절연층 패턴,
322 324: 제1 및 제2 채널층,
332 334: 제1 및 제2 계면 절연층,
2012 2014: 제1 및 제2 게이트 구조물,
2112a 2112b 2112c 2112d: 제1 내지 제4 게이트 기능층 패턴,
2114a 2114b 2114c 2114d: 제1 내지 제4 게이트 기능층 패턴,2122 2124: 제1 및 제2 게이트 전극층 파트,
2132a 2132b 2132c 2132d 2132e: 제1 내지 제5 게이트 절연층 패턴,
2134a 2134b 2134c 2134d 2134e: 제1 내지 제5 게이트 절연층 패턴,
2312 2314: 제1 및 제2 강유전층 파트,
2342 2344: 제1 및 제2 플로팅 전극층 파트.

Claims (21)

  1. 기판;
    상기 기판의 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함하고 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면의 적어도 일부분을 커버하는 강유전층, 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면임;
    상기 기판의 상부에서 상기 강유전층과 접하도록 배치되는 채널층; 및
    상기 기판의 상부에서 상기 채널층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 기판 상에 배치되고
    상기 제1 방향으로 상기 게이트 구조물, 상기 강유전층, 상기 채널층, 상기 소스 전극 구조물, 및 상기 드레인 전극 구조물과 접하는 베이스 절연층을 더 포함하는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 강유전층은 상기 일 측벽면 상에서 상기 제1 및 제2 방향에 수직인 제3 방향으로 소정의 두께를 가지는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 강유전층은
    하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 채널층은
    도핑된 반도체 또는 금속 산화물을 포함하는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 소스 전극 구조물 및 상기 드레인 전극 구조물은 상기 제1 방향으로 연장되는 필라(pillar) 형태를 각각 가지는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 소스 전극 구조물 및 상기 드레인 전극 구조물 사이에 배치되는 절연 구조물을 더 포함하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 게이트 절연층 패턴은
    상기 강유전층 및 상기 채널층을 상기 제1 방향에 대해 서로 분리하는
    비휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 게이트 전극층 패턴은, 상기 제1 및 제2 방향에 수직인 제3 방향으로 상기 강유전층과 접하도록 배치되고,
    상기 게이트 절연층 패턴은, 상기 제3 방향으로 상기 소스 전극 구조물 및 상기 드레인 전극 구조물과 각각 접하도록 배치되는
    비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 강유전층과 상기 채널층 사이에 배치되는,
    비-강유전성(non-ferroelectric)의 제1 계면 절연층을 더 포함하는
    비휘발성 메모리 장치.
  11. 제10 항에 있어서,
    상기 게이트 구조물과 상기 강유전층 사이에 배치되는
    비-강유전성의 제2 계면 유전층을 더 포함하는
    비휘발성 메모리 장치.
  12. 제10 항에 있어서,
    상기 강유전층과 상기 제1 계면 절연층 사이에 배치되는,
    플로팅 전극층을 더 포함하는
    비휘발성 메모리 장치.
  13. 기판;
    상기 기판의 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 패턴 및 게이트 절연층 패턴을 포함하고 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면의 적어도 일부분을 커버하는 강유전층, 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면임;
    상기 기판의 상부에서 상기 강유전층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물; 및
    상기 기판의 상부에서 상기 소스 전극 구조물 및 상기 드레인 구조물 사이에 배치되는 채널 구조물을 포함하는
    비휘발성 메모리 장치.
  14. 제13 항에 있어서,
    상기 기판 상에 배치되고
    상기 제1 방향으로 상기 게이트 구조물, 상기 강유전층, 상기 채널층, 상기 소스 전극 구조물, 및 상기 드레인 전극 구조물과 접하는 베이스 절연층을 더 포함하는
    비휘발성 메모리 장치.
  15. 제13 항에 있어서,
    상기 채널 구조물은
    상기 제1 방향을 따라 연장되는 필라 형태를 가지는
    비휘발성 메모리 장치.
  16. 제13 항에 있어서,
    상기 채널 구조물은
    상기 제2 방향을 따라 상기 소스 전극 구조물 및 상기 드레인 전극 구조물과 각각 접하고,
    상기 제1 및 제2 방향에 수직인 제3 방향을 따라 상기 강유전층과 접하는
    비휘발성 메모리 장치.
  17. 제13 항에 있어서,
    상기 기판의 상부에서, 상기 강유전층과 상기 채널 구조물 사이에 배치되는 비-강유전성의 제1 계면 절연층을 더 포함하는
    비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 기판의 상부에서, 상기 강유전층과 상기 게이트 구조물 사이에 배치되는 비-강유전성의 제2 계면 절연층을 더 포함하는
    비휘발성 메모리 장치.
  19. 제17 항에 있어서,
    상기 강유전층과 상기 제1 계면 절연층 사이에 배치되는,
    플로팅 전극층을 더 포함하는
    비휘발성 메모리 장치.
  20. 기판;
    상기 기판의 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 기능층 패턴 및 게이트 절연층 패턴을 포함하고 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면을 순차적으로 커버하는 계면 절연층 및 채널층, 상기 게이트 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면임; 및
    상기 기판의 상부에서 상기 채널층과 각각 접하며, 상기 제2 방향으로 서로 이격하여 배치되는 소스 전극 구조물 및 드레인 전극 구조물을 포함하고,
    ,
    상기 게이트 기능층 패턴은
    상기 계면 절연층 및 상기 게이트 절연층 패턴 상에 배치되는 플로팅 전극층 파트;
    상기 계면 절연층 및 상기 게이트 절연층 패턴 상에서, 상기 플로팅 전극층 파트를 덮도록 배치되는 강유전층 파트; 및
    상기 계면 절연층 및 상기 게이트 절연층 패턴 상에서, 상기 강유전층 파트를 덮도록 배치되는 게이트 전극층 파트를 포함하는
    비휘발성 메모리 장치.
  21. 제20 항에 있어서,
    상기 계면 절연층은 상기 게이트 절연층 패턴 및 상기 플로팅 전극층 파트와 접하도록 배치되는
    비휘발성 메모리 장치.
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