TWI814065B - 記憶體元件 - Google Patents

記憶體元件 Download PDF

Info

Publication number
TWI814065B
TWI814065B TW110131165A TW110131165A TWI814065B TW I814065 B TWI814065 B TW I814065B TW 110131165 A TW110131165 A TW 110131165A TW 110131165 A TW110131165 A TW 110131165A TW I814065 B TWI814065 B TW I814065B
Authority
TW
Taiwan
Prior art keywords
line
source
word line
memory
conductive
Prior art date
Application number
TW110131165A
Other languages
English (en)
Other versions
TW202247429A (zh
Inventor
林佑明
楊柏峰
世海 楊
漢中 賈
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202247429A publication Critical patent/TW202247429A/zh
Application granted granted Critical
Publication of TWI814065B publication Critical patent/TWI814065B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Vehicle Body Suspensions (AREA)
  • Valve Device For Special Equipments (AREA)

Abstract

一種記憶體元件包含半導體基材，第一字元線位於半導體基材上方，第一字元線為第一電晶體提供第一閘極電極，以及第二字元線，位於第一字元線上方。第二字元線與第一字元線藉由第一介電材料絕緣，第二字元線為位於第一電晶體上方之第二電晶體提供第二閘極電極。元件進一步包含，來源線與第一字元線及第二字元線相交，位元線與第一字元線及第二字元線相交，記憶膜位於第一字元線與來源線之間，以及第一半導體材料位於記憶膜與來源線之間。

Description

記憶體元件
本揭露是有關於一種記憶體元件。
因為電路應用需求，半導體記憶體被用於積體電路中，包含，例如，收音機、電視、手機以及個人電腦裝置。半導體記憶體包含兩個主要種類。一者為揮發式記憶體，另一者是非揮發式記憶體。揮發式記憶體包含隨機存取記憶體(random access memory,RAM)，其可以進一步分為兩個子類別，靜態隨機存取記憶體(static random access memory,SRAM)以及動態隨機存取記憶體(dynamic random access memory,DRAM)。靜態隨機存取記憶體以及動態隨機存取記憶體皆為揮發式因為在他們未被提供電源時，其所儲存的資訊將會遺失。
在同樣狀態下，非揮發式記憶體可以在其中保存數據。其中一種非揮發式記憶體的類型為鐵電隨機存取記憶體(Ferroelectric random access memory,FeRAM或FRAM)。FeRAM的優點包含快速寫入/讀 取以及小尺寸。
一種記憶體元件，包含半導體基材、第一字元線、第二字元線、來源線、位元線、記憶膜以及第一半導體材料。第一字元線位於半導體基材上方。第一字元線為第一電晶體提供第一閘極電極。第二字元線位於第一字元線上方。第二字元線與第一字元線藉由第一介電材料絕緣。第二字元線為位於第一電晶體上方之第二電晶體提供第二閘極電極。來源線與第一字元線及第二字元線相交。位元線與第一字元線及第二字元線相交。位元線與來源線藉由第二介電材料絕緣。記憶膜位於第一字元線與來源線之間。記憶膜進一步設置在第一字元線與位元線之間。第一半導體材料位於記憶膜與來源線之間。第一半導體材料進一步設置在第一字元線與來源線之間。
一種記憶體元件，包含半導體基材、第一記憶單元、來源線、位元線以及第二記憶單元。第一記憶單元位於半導體基材上方。第一記憶單元包含第一薄膜電晶體。第一薄膜電晶體包含閘極電極、鐵電材料的第一部位以及第一通道區。閘極電極包含第一字元線的部分。第一字元線沿平行半導體基材的頂表面的方向延伸。鐵電材料的第一部位位於第一字元線的側壁上。第一通道區位於鐵電材料的側壁上。來源線的第一部分為第一薄 膜電晶體提供第一源極/汲極電極。來源線沿垂直半導體基材的頂表面的方向延伸。位元線的第一部分為第一薄膜電晶體提供第二源極/汲極電極。位元線沿垂直半導體基材的頂表面的方向延伸。第二記憶單元位於第一記憶單元上方。
50:基材
52,52A,52B,52C:介電層
54,54A,54B,54C,54D:導電層
56:光阻
58:多層堆疊
60,62,64:區域
61:開口
68:階梯結構
70:金屬間介電質
72,106,108:導電線
80:硬遮罩層
82:光阻
84:硬遮罩
86:溝槽
90:記憶膜
92:氧化半導體層
98,98A,98B,102:介電材料
100,104:溝槽
110,112,114:接點
116A,116B,116C,116D:導電線
118,120:光阻
122:開口
200,250,300:記憶體陣列
201:閘極介電層
202:記憶單元
203:閘極電極
204:薄膜電晶體
205:箭頭
206:源極/汲極區
208:閘極間隔物
210:第一層間介電質
212:第二層間介電質
214:源極/汲極接點
216:閘極接點
220:內部互連結構
222:導電特徵
224:介電層
B-B’,C-C’,D-D’,28C-28C’:線
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1A圖、第1B圖及第1C圖為根據本揭露之一或更多個實施例的記憶體陣列之中間步驟的透視圖、電路圖及俯視圖。
第2圖、第3A圖、第3B圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12A圖、第12B圖、第13圖、第14圖、第15圖、第16圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20圖、第21圖、第22圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖及第28D圖為根據本揭露之一或更多個實施例的製造半導體陣列的 多個視角之示意圖。
第29圖為根據本揭露之一或更多個實施例的記憶體陣列的多個視角的示意圖。
第30圖為根據本揭露之一或更多個實施例的記憶體陣列的多個視角的示意圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭露。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所示的一個元件或特徵與另一(另外)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。 裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
多種實施例提供具有多個垂直堆疊的記憶單元之3D記憶體陣列。每個記憶單元包含薄膜電晶體(thin film transistor,TFT)，其具有字元線區作為閘極電極、位元線區作為第一源極/汲極電極，以及來源線區作為第二源極/汲極電極。每個TFT進一步包含絕緣記憶膜(即，作為閘極介電質)以及氧化半導體(oxide semiconductor,OS)通道區。在一些實施例中，字元a可以鋪設在水平方向(即，平行半導體基材之主要表面)同時來源線及位元線可以鋪設在垂直方向(即，垂直半導體基材之主要表面)。3D記憶體陣列結構可以達到但並不僅限於以下優點，例如減少記憶單元尺寸、增加記憶單元密度、減少記憶體陣列足跡(即，堆疊高度)以及提升製造容易度。
第1A圖、第1B圖及第1C圖為根據本揭露之一或更多個實施例的記憶體陣列。第1A圖為繪示部分記憶體陣列200的一個示例的三維視角，第1B圖為繪示記憶體陣列200的電路圖，以及第1C圖為繪示根據本揭露之一或更多個實施例的記憶體陣列200的俯視圖。記憶體陣列200包含多個記憶單元202，其可被排列在網格的行及列中。記憶單元202可以進一步垂直地堆疊以提供三維記憶體陣列，藉此增加元件密度。記憶體陣列200可以設置於半導體晶粒的後段製程(back end of line,BEOL)。舉例來說，記憶體陣列可以設置於記憶體晶粒的內部互連層，例如，在形成於半導體基材上的一或多個主動元件(即，電晶體)上方。
在一些實施例中，記憶體陣列200為快閃記憶體陣列，例如NOR快閃記憶體陣列，或其類似者。每個記憶單元202可以包含薄膜電晶體(thin film transistor,TFT)204，其具有絕緣記憶膜90作為閘極介電質。在一些實施例中，每個TFT 204的閘極由相應字元線(即，導電線72)的一部分提供，每個TFT 204的第一源極/汲極區由相應位元線(即，導電線106)的一部分提供，並且每個TFT 204的第二源極/汲極區由相應來源線(即，導電線108)的一部分提供，其電耦合第二源極/汲極區至接地點。位於記憶體陣列200中相同水平列的記憶單元202可以共用共同的字元線，同時位於記憶體陣列200中相同垂直行的記憶單元202可以共用共同的來源線及共同的位元線。
記憶體陣列200包含多個垂直堆疊的導電線72(例如，字元線)，其具有介電層52設置於鄰近導電線72之間。導電線72沿平行位於底下的基材之主要表面的方向延伸(未明確地繪示於第1A圖及第1B圖中)。導電線72可以具有階梯特徵，使得較低導電線72長於並且橫向延伸通過上部導電線72的端點。舉例來說，在第1A圖中，多個具有最頂部導電線72之導電線72堆疊層被繪示，其中最頂部導電線72最短並且最底部導電 線72最長。導電線72的相對長度可以沿朝向下方基材的方向增加。以這種方式，每個導電線72的一部分可以由記憶體陣列200的上方被取用，並且導電接觸點可以被做成每個導電線72的暴露部分。
記憶體陣列200進一步包含多個導電線106(即，位元線)以及導電線108(即，來源線)。導電線106及108可以各別沿垂直導電線72的方向伸展。介電材料98設置在相鄰導電線106及導電線108之間並且使其相互隔離。成對的導電線106及108沿著相交導電線72定義每個記憶單元202的邊界，並且介電材料102設置在相鄰成對的導電線106及108之間並且使其相互隔離。在一些實施例中，導電線108與接地點電耦合。雖然第1A圖及第1C圖繪示特定的導電線106相對於導電線108的布局，應當理解的是，導電線106及108在其他實施例中可以被相互交換。進一步來說，在第1A圖及第1C圖中，在記憶體陣列200中的相鄰行之導電線106及108可以彼此交錯以提升記憶單元202之間的隔離性。在一些其他實施例中，導電線106及108可以具有不同配置(例如，對齊)。
如上述討論，記憶體陣列200也可以包含氧化半導體(oxide semiconductor,OS)層92。OS層92可以為記憶單元202的TFT 204提供通道區域。舉例來說，當一個合適電壓(例如，高於相應TFT 204之相應臨界電壓(threshold voltage,Vth))被施加通過 相應導電線72，OS層92與導電線72相交的區可以允許電流自導電線106流至導電線108(例如，沿箭頭205所標示的方向)。
記憶膜90設置在導電線72與OS層92之間，並且記憶膜90可以為TFT 204提供閘極介電質。在一些實施例中，記憶膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿，或其類似者。因此，記憶體陣列200可以稱為鐵電隨機存取記憶體(ferroelectric random access memory,FERAM)陣列。或者，記憶膜90可以為多層結構，其包含SiNx層介於兩個SiOx層之間(即，ONO結構)、不同的鐵電材料、不同類型的記憶膜(例如，可儲存一位元)，或其類似者。
在一些記憶膜90包含鐵電材料的實施例中，記憶膜90可以在一或兩個方向被極化，並且極化方向可以藉由跨越記憶膜90施加合適的電壓分量被改變，並且產生合適的電場。極化可以具有相對局部性(即，一般來說包含在每個記憶單元202的邊界中)，並且記憶膜90的連續區可以延伸跨越多個記憶單元202。根據記憶膜90特定區域的極化方向，相應TFT 204的臨界電壓相應的變化並且數位值(例如，0或1)可以被儲存。舉例來說，記憶膜90的一區具有第一電極化方向時，相應的TFT 204可以具有相應的低臨界電壓，並且當記憶膜90的此區具有第二電極化方向時，相應的TFT 204可以具有相應的高臨界電壓。介於兩個臨界電壓之間的差值可以 稱為臨界電壓偏移。較大的臨界電壓偏移使其易於(即，具有更少錯誤傾向的)讀取儲存在相應記憶單元202中的數位值。
在上述一些實施例中的記憶單元202上執行寫入操作時，在每個相應記憶單元202跨過記憶膜90的一部份之間施加寫入電壓。寫入電壓可以被施加，舉例來說，藉由在相應導電線72(例如，字元線)以及相應導電線106/108(例如，位元線/來源線)上施加合適電壓。藉由在跨過記憶膜90的一部份之間施加寫入電壓，記憶膜90一區的極化方向可以被改變。最終導致，相應TFT 204的相應臨界電壓也可以由低臨界電壓調整至高臨界電壓或者反之亦然，並且數位值可以被儲存在記憶單元202中。其原因在導電線72與導電線106與108相交，各別記憶單元20可以被選擇以進行寫入操作。
在上述一些實施例中的記憶單元202上執行寫入操作，寫入電壓(介於低及高臨界電壓之間的電壓)被施加至相應導電線72(例如，字元線)上。根據記憶膜90的相應區極化方向，記憶單元202的TFT 204可以或不行被導通。最終導致，導電線106可以或不行通過導電線108放電(例如，與接地點耦合的來源線)，並且儲存在記憶單元202中的數位值可以因此被決定。因為導電線72與導電線106及108相交，各別的記憶單元202可以被選擇以進行讀取操作。
第1A圖進一步繪示根據用於後續圖示的記憶 體陣列200的剖面。線B-B’沿著導電線72的長軸方向以及沿，例如，平行TFT 204的電流流動方向的方向。線C-C’垂直線B-B’並且其平行導電線72的長軸方向。線C-C’延伸穿過導電線106。導電線D-D’平行線C-C’並且延伸穿過介電材料102。為了簡單起見，隨後的圖示根據以上的剖面繪示。
在第2圖中，基材50被提供。基材50可以為半導體基材，例如塊材半導體、絕緣體上覆矽(semiconductor-on-insulator,SOI)基材，或其類似者，其可以被摻雜(例如，p型或n型摻雜物)或未參雜。基材50可以為晶圓，例如矽晶圓。一般來說，SOI基材為形成在絕緣層上的半導體材料層。絕緣層可以是，例如，掩埋氧化(buried oxide,BOX)層、氧化矽層，或其類似者。絕緣層被提供在基材上方，特別是矽或玻璃基材。對於其他基材，例如多層或梯度基材絕緣層也可以被使用。在一些實施例中，基材50的半導體材料可以包含矽、鍺、包含碳化矽的化合物半導體、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦、包含矽鍺的合金半導體、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、和/或砷化鎵銦磷化物，或其組合。
第2圖進一步繪示被形成在基材50上方的電路。電路包含位於基材50頂表面的主動元件(例如，電晶體)。電晶體可以包含閘極介電層201，位於基材50的頂表面並且閘極電極203位於閘極介電層201的表面。源極 /汲極區206設置在基材50中，位於與閘極介電層201及閘極電極203相對的側面。閘極間隔物208沿著閘極介電層201的側壁被形成，並且藉由合適的側向距離自閘極電極203分開源極/汲極區206。在一些實施例中，電晶體可以為平面場效電晶體(field effect transistor,FET)、鰭式場效電晶體(fin field effect transistor,finFET)、奈米場效電晶體(nano-field effect transistor,nanoFET)，或其類似者。
第一ILD 210圍繞並隔開源極/汲極區206、閘極介電層201及閘極電極203並且第二ILD 212位於第一ILD 210上方。源極/汲極接點214延伸穿過第二ILD 212以及第一ILD 210並且與源極/汲極區206電耦合並且閘極接點216延伸穿過第二ILD 212並且與閘極電極203電耦合。內部互連結構220包含一或多個堆疊介電層224以及導電特徵222，形成在一或多個介電層224上方，其位於第二ILD 212、源極/汲極接點214以及閘極接點216上方。雖然第2圖繪示兩個堆疊介電層224，應當理解的是內部互連結構220可以包含任意數目的具有導電特徵222設置其中的介電層224。內部互連結構220可以電連接至閘極接點216及源極/汲極接點214以形成可作用的電路。在一些實施例中，可作用電路藉由內部互連結構220被形成，其可包含邏輯電路、記憶電路、感測放大器、控制器、輸入/輸出電 路、圖像感測電路、其類似者或其組合。雖然第2圖討論形成在基材50上方的電晶體，其他主動元件(例如，二極體或類似者)及/或被動元件(例如，電容、電阻或類似者)也可以被形成為可作用電路的一部分。
在第3A圖及第3B圖中，多層堆疊58被形成在第2圖的結構上方。為了簡單起見，基材50、電晶體、ILD及內部互連結構220可以在隨後繪圖中被省略。雖然多層堆疊58被繪示與內部互連結構220的介電層224連接，然而任意數目的介電層可以設置在基材50與多層堆疊58之間。舉例來說，一或多個額外的包含具有導電特徵的絕緣層(例如，低k介電層)之內部互連層可以設置在基材50與多層堆疊58之間。在一些實施例中，導電特徵可以被圖案化以為位於基材50上及記憶體陣列200上的主動元件提供電源、接地及/或訊號線(請見第1A圖及第1B圖)。可替代地，多層堆疊58可以沒有任何中間特徵地直接設置在基材50上。在此種實施例中，基材50可以不具有任何主動元件。
多層堆疊58包含導電層54A、54B、54C、54D(總和稱作導電層54)以及介電層52A、52B、52C(總和稱作介電層52)之交替層。導電層54可以在隨後步驟被圖案化以定義導電線72(即，字元線)。導電層54可以包含導電材料，例如，銅、鈦、氮化鈦、鉭、氮化鉭、鎢、銣、鋁、其組合，或其類似者，並且介電層52可以包含絕緣材料，例如氧化矽、氮化矽、氮氧化 矽、其組合，或其類似者。導電層54及介電層52可以各別被形成，藉由，舉例來說，化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、電漿增強CVD(plasma enhanced CVD,PECVD)，或其類似者。雖然第3A圖及第3B圖繪示特定數目的導電層54及介電層52，在其他實施例中可以包含不同數目的導電層54及/或介電層52。
第4圖至第12B圖為繪示根據本揭露的一些實施例之製造階梯結構之記憶體陣列200的中間階段之示意圖。第4圖至第11圖及第12B圖為根據第1A圖中的線B-B’所繪示。第12A圖繪示為三維視角。
在第4圖中光阻56被形成在多層堆疊58上方。如前述討論，多層堆疊58可以包含導電層54(標示為54A、54B、54C及54D)及介電層52(標示為52A、52B及52C)的交替層。光阻56可以藉由旋塗技術被形成。
在第5圖中，光阻56被圖案化以暴露多層堆疊58在區域60中同時遮罩多層堆疊58的剩餘部分。舉例來說，多層堆疊58的最頂層(即，導電層54D)可以被暴露在區域60中。光阻56可以利用可接受的光微影技術被圖案化。
在第6圖中，在區域60中的多層堆疊58暴露 區域利用光阻56作為遮罩被蝕刻。蝕刻可以是任何可接受蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。蝕刻可以移除在區域60中的部分的導電層54D以及介電層52C並且定義開口61。因為導電層54D以及介電層52C具有不同材料組成，用以移除這些層的暴露部分的蝕刻劑可以不同。在一些實施例中，介電層52C在蝕刻導電層54D時作為蝕刻停止層，並且導電層54C在蝕刻介電層52C作為蝕刻停止層。最終導致，介電層52C及導電層54D可以被選擇性移除而不移除多層堆疊58中的剩餘層，並且開口61可以延伸至理想的深度。可替代地，被計時的蝕刻製程可以用以在開口61達到理想深度時停止蝕刻開口61。在最終結構中，導電層54C被暴露在區域60中。
在第7圖中，光阻56修整以暴露額外的多層堆疊58的部分。光阻可以利用可接受的光微影技術被修整。修整後的結果，光阻56的寬度被減少，並且部分在區域60及62中的多層堆疊58的部分被暴露。舉例來說，導電層54C的頂表面可以在區域60中被暴露，並且導電層54D的頂表面可以在區域62中被暴露。
在第8圖中，部分導電層54D、介電層52C、導電層54C及介電層52B在區域60及62中藉由可接受的蝕刻製程利用光阻56作為遮罩被移除。蝕刻可以是 任何可接受的蝕刻技術，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。蝕刻可以延伸開口61進一步進入多層堆疊58。因為導電層54D/54C以及介電層52C/52B具有不同材料組成，用以移除這些層的暴露部分的蝕刻劑可以不同。在一些實施例中，介電層52C在蝕刻導電層54D時作為蝕刻停止層，導電層54C在蝕刻介電層52C時作為蝕刻停止層，介電層52B在蝕刻導電層54C時作為蝕刻停止層，並且導電層54B在蝕刻介電層52B時作為蝕刻停止層。最終導致，部分導電層54D/54C以及介電層52C/52B可以選擇性地被移除而不移除多層堆疊58的剩餘層，並且開口61可以被延伸至理想深度。進一步來說，在蝕刻製程的過程中，導電層54及介電層52之未蝕刻部分作為底下層的遮罩，並且最終防止導電層54D及介電層52C的前述圖案(請見第7圖)被轉印至底下的導電層54C及介電層52B。最終結構，導電層54B被暴露在區域60中，並且及導電層54C被暴露在區域62中。
在第9圖中，光阻56被修剪以暴露多層堆疊58的額外部位。光阻可以利用可接受的光微影技術被修剪。修剪的最終結果，光阻56的寬度被縮減，並且位於區域60、62及64中的多層堆疊58的部分被暴露。舉例來說，導電層54B的頂表面可以被暴露在區域60中， 導電層54C的頂表面可以被暴露在區域62中，並且導電層54D的頂表面可以被暴露在區域64中。
在第10圖中，在區域60、62及64中的部分導電層54D、54C及54B藉由可接受的蝕刻製程以光阻56作為遮罩被移除。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。蝕刻可以延伸開口61進一步進入多層堆疊58中。在一些實施例中，介電層52C在蝕刻導電層54D時作為蝕刻停止層，介電層52B在蝕刻導電層54C時作為蝕刻停止層，並且介電層52A在蝕刻導電層54B時作為蝕刻停止層。最終導致，部分導電層54D、54C及54B可以被選擇性移除且不移除多層堆疊58的剩餘層，並且開口61可以被延伸至理想深度。進一步來說，在蝕刻製程的過程中，每個介電層52作為底下層的遮罩，並且使前一個介電層52C/52B的圖案(請見第9圖)可以被轉印至底下的導電層54C/54B。在最終結構中，介電層52A被暴露在區域60中，介電層52B被暴露在區域62中，並且介電層52C被暴露在區域64中。
在第11圖中，光阻56可以被移除，例如藉由可接受的灰化或濕膜光阻去除。因此，階梯結構68被形成。階梯結構68包含可替換的導電層54及介電層52中的多個層的堆疊。較低的導電層54寬於並側向的延伸 穿過上部導電層54，並且每個導電層54的寬度沿靠近基材的方向增加。舉例來說，導電層54A可以長於導電層54B，導電層54B可以長於導電層54C，並且導電層54C可以長於導電層54D。最終導致，導電接點可以在隨後製程中由階梯結構68的上方被製作在每個導電層54。
在第12A圖中，金屬間介電質(inter-metal dielectric,IMD)70被沉積在多層堆疊58上方。IMD 70可以由介電材料形成，並且可以藉由任何合適方法沉積，例如CVD、電漿增強CVD(plasma-enhanced CVD,PECVD)或FCVD。介電材料可以包含磷矽玻璃(phospho-silicate glass,PSG)、硼矽玻璃(boro-silicate glass,BSG)、摻硼磷矽玻璃(boron-doped phosphor-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)，或其類似者。其他絕緣材料藉由任何可接受製程被形成皆可被使用。IMD 70沿延伸導電層54的側壁與介電層52的側壁延伸。進一步來說，IMD 70可以連接每個介電層52的頂表面。
如第12B圖中進一步繪示，施加在IMD 70的移除製程用以移除位於多層堆疊58上的多餘介電材料。在一些實施例中，平坦化製程例如化學機械拋光(chemical mechanical polishing,CMP)、回蝕製程、其組合或其類似者可以被應用。平坦化製程暴露 多層堆疊58使得多層堆疊58的頂表面以及IMD 70在平坦化製程完成後齊平。
第13圖至第17B圖為繪示根據本揭露的一些實施例之製造記憶體陣列200的中間階段之示意圖。在第13圖至第17B圖中，溝槽被圖案化在多層堆疊58中，以此定義導電線72。導電線72可以稱做記憶體陣列200中的字元線，並且導電線72可以進一步為最終記憶體陣列200中的TFT提供閘極電極。第17A圖繪示為三維視角。第13圖至第16圖及第17B圖為根據第1A圖中的線C-C’所繪示。
在第13圖中，硬遮罩層80及光阻82被沉積在多層堆疊58上方。硬遮罩層80可以包含，舉例來說，氮化矽、氮氧化矽，或其類似者，其可以藉由CVD、PVD、ALD、PECVD或其類似者沉積。光阻82可以藉由旋塗技術被形成，舉例來說。
在第14圖中，光阻82被圖案化以形成溝槽86。光阻82可以藉由可接受的光微影技術被圖案化。舉例來說，光阻82被暴露在光線中以被圖案化。在暴露製程過後，光阻82可以被發展以移除光阻受到曝光的區域或未受到曝光的區域，其依照使用負光阻或正光阻而決定，藉此定義光阻圖案可以形成溝槽86。
在第15圖中，光阻82的圖案利用可接受的蝕刻製程被轉印至硬遮罩80，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子 束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。因此，溝槽86透過硬遮罩80被形成。光阻82可以藉由，例如，灰化製程被移除。
在第16圖中，硬遮罩80的圖案藉由一或多次可接受的蝕刻製程被轉印至多層堆疊58上，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。因此，溝槽86延伸穿過多層堆疊58，並且導電線72(例如，字元線)由導電層54中被形成。藉由通過導電層54蝕刻溝槽86，鄰近導電線72可以本此分離。隨後，在第17A圖及第17B圖中，硬遮罩80可以藉由合適的製程被移除，例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或其類似者。因為多層堆疊58的階梯形狀(請見第12圖)，導電線72可以具有變化的長度其沿靠近基材50的方向增長。舉例來說，導電線72A可以長於導電線72B，導電線72B可以長於導電線72C，並且導線線72C可以長於導電線72D。
第18A圖至第23C圖為繪示TFT 204在溝槽86中之通道區的形成以及圖案化(請見第1A圖)。第18A圖、第19A圖及第23A圖繪示為三維視角。第18B圖、第19B圖、第20圖、第21圖、第22圖及第23B圖繪示為沿第1A圖中之線C-C’之剖面圖。第23C圖繪示為TFT結構的俯視視角。
在第18A圖及第18B圖中，記憶膜90保形地沉積在溝槽86中。記憶膜90可以具有能夠儲存一位元的材料，例如可以藉由跨越記憶膜90施加合適電壓差以在兩種不同極化方向之間切換的材料。舉例來說，記憶膜90的極化方向可以藉由施加電壓差而產生的電場而被改變。
舉例來說，記憶膜90可以為高k介電材料，例如鉿(Hf)基介電材料，或其類似者。在一些實施例中，記憶膜90包含鐵電材料(例如，氧化鉿、氧化鉿鋅、矽摻雜氧化鉿，或其類似者)、氮氧化矽、氮化矽，或其類似者。在一些其他實施例中，記憶膜90包含鐵電材料(例如，氧化鉿、氧化鉿鋅、矽摻雜氧化鉿，或其類似者)、氮氧化矽、氮化矽，或其類似者。在一些其他實施例中，記憶膜90可以為多層結構包含介於兩個SiOx之間的一層SiNx(即ONO結構)或介於兩個SiNx之間的一層SiOx(即NON結構)。在另外一些其他實施例中，記憶膜90可以包含不同鐵電材料或不同類型的記憶材料。記憶膜90可以藉由CVD、PVD、ALD、PECVD或其類似者被形成，其沿溝槽86的側壁及底表面延伸。在記憶膜90被沉積之後，退火步驟(例如，在約300℃至約600℃的溫度區間)可以被執行以達到理想晶相，以提升膜品質，並且為記憶膜90減少與膜相關的缺陷/雜質。在一些實施例中，退火步驟可以進一步在約400℃以下以達到BEOL熱預算並且在高溫退火製程中減少可能其他特 徵中的缺陷。
在第19A圖至第19B圖，OS層92被保形地沉積在溝槽86中的記憶膜90上方。OS層92包含合適材料以為TFT(例如，TFT 204，請見第1A圖)提供通道區。在一些實施例中，OS層92包含含銦材料，例如InxGayZnzMO，其中M可以為Ti、Al、Ag、Si、Sn、或其類似者。X、Y及Z可以各別為介於0至1的任意值。在一些其他實施例中，不同氧化半導體材料，例如，IWO、氧化鋅、或其類似者可以用於OS層92。在另一些其他實施例中，OS層92可以被多晶矽或其他半導體材料取代。OS層92可以藉由CVD、PVD、ALD、PECVD或其類似者被沉積。OS層92可以沿溝槽86的側壁以及底表面在記憶層90上方延伸。在OS層92被沉積之後，退火步驟(例如，在約300℃至約450℃的溫度範圍或是在約300℃至約400℃的溫度範圍)在與氧相關的環境中可以被實施以觸發OS層92的導電載子。
在第20圖中，介電材料98A被沉積在溝槽86的側壁及底表面並且在OS層92上方。介電材料98A可以包含，舉例來說，氧化矽、氮化矽、氮氧化矽、或其類似者，其可以藉由CVD、PVD、ALD、PECVD或其類似者被沉積。
在第21圖中，在溝槽86中的介電材料98A的底表面利用光微影及蝕刻製程被移除，舉例來說。蝕刻 可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。
隨後，也如同第21圖所繪示，介電材料98A可以做為蝕刻遮罩以越過在溝槽86中OS層92的底表面。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。蝕刻OS層92可以暴露在溝槽86底表面的部分的記憶膜90。因此，位於溝槽86對應側壁上之部分的OS層92可以彼此分開，其提升記憶體陣列200中的記憶單元202之間的隔離(請見第1A圖)。
在第22圖中，額外介電材料98B被沉積以填充溝槽86。介電材料98B可以具有相同材料組合並且藉由與介電材料98A相同製程被形成。介電材料98B及介電材料98A可以在下文中被集合稱作介電材料98。
在第23A圖至第23C圖中，移除製程接著被施加在介電材料98、OS層92及記憶膜90上，以移除位於多層堆疊58上方的多餘材料。在一些實施例中，平坦化製程例如化學機械蝕刻(chemical mechanical polish,CMP)、回蝕製程、其組合或其類似者可以被 應用。平坦化製程暴露多層堆疊58使得多層堆疊58的頂表面在平坦化製程過後被完成。第23C圖繪示與第23A圖中所繪示的結構相應的俯視圖。
第24A圖至第27C圖為繪示記憶體陣列200中製造導電線106及108(即，來源線及位元線)的中間步驟。導電線106及108可以沿垂直導電線72方向延伸，使得記憶體陣列200中獨立的單元可以被選擇以進行讀取或寫入操作。在第24A圖至第27C圖中，以標號A結尾的圖示為繪示三維視角，以標號B結尾的圖示為繪示俯視視角，並且以標號C結尾的圖示為繪示與第1A圖中線C-C’平行所相應的剖面視角。
在第24A圖、第24B圖及第24C圖中，溝槽100被圖案化穿過OS層92以及介電材料98。第24C圖為繪示根據第24B圖中線C-C’之剖面視角。圖案化溝槽100可以藉由光微影及蝕刻的組合被執行。溝槽100可以設置在記憶膜90的對應側壁之間，並且溝槽100可以物理上地與記憶體陣列200中的鄰近記憶單元的堆疊分開(請見第1A圖)。溝槽100可以被圖案化使得在相鄰行中的溝槽100彼此交錯。藉由溝槽100的交錯位置，記憶體陣列200中的隔離結果可以被提升。
在第25A圖、第25B圖及第25C圖中，介電材料102被沉積在溝槽100中並填充溝槽100。第25C圖為繪示在第25B圖中的線C-C’之剖面視角。介電材料102可以包含，舉例來說，氧化矽、氮化矽、氮氧化 矽、或其類似者，其可以藉由CVD、PVD、ALD、PECVD、或其類似者被沉積。介電材料102可以沿位於OS層92上方的溝槽86的側壁及底表面延伸。在沉積之後，平坦化製程(例如，CMP、回蝕或其類似者)可以被執行以移除多餘部分的介電材料102。在結果結構中，多層堆疊58、記憶膜90、OS層92及介電材料102的頂表面可以實質上齊平(例如，在製程變化範圍內)。在一些實施例中，介電材料98及102的材料可以被選擇以使得其可以相對於彼此被選擇性的蝕刻。舉例來說，在一些實施例中，介電材料98為氧化物並且介電材料102為氮化物。在一些實施例中，介電材料98為氮化物並且介電材料102為氧化物。其他材料也可以被使用。
在第26A圖、第26B圖及第26C圖中，溝層104被圖案化以形成導電線106及108。第26C圖繪示在第26B圖中的線C-C’之剖面圖。溝槽104藉由圖案化介電材料98(包含介電材料98A及介電材料98B)利用光微影及蝕刻的組合被圖案化，舉例來說。
舉例來說，光阻120可以被沉積在多層堆疊58、介電材料98、介電材料102、OS層92以及記憶膜90上方。光阻120可以藉由旋塗技術被形成，舉例來說。光阻120被圖案化以定義開口122。每個開口122可以與介電材料102的相應區域重疊，並且每個開口122可以被進一步部分的暴露介電材料98的兩個分離區域。舉例來說，每個開口122可以暴露介電材料102的一部分， 部分暴露介電材料98的第一區並且部分暴露介電材料98的第二區，介電材料98的第二區與第一區藉由介電材料102的區域而被相互分離。如此一來，每個開口122可以定義導電線106與鄰近導電線108的圖案，導電線106與導電線108藉由介電材料102被分開。光阻可以利用接受的光微影技術被圖案化。舉例來說，光阻120可以被暴露在光線下以被圖案化。在暴露製程後，光阻120可以被開發以移除暴露或未暴露的光阻部分，其根據使用負光阻或正光阻而決定，藉此定義形成開口122的圖案。
隨後，藉由開口122被暴露的部分介電材料98可以藉由蝕刻被移除，舉例來說。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)、其類似者或其組合。蝕刻可以為非等向。蝕刻製程可以使用蝕刻介電材料98但不蝕刻介電材料102的蝕刻劑。最終導致，即使開口122暴露介電材料102，介電材料102也不會被顯著的移除。溝槽104的圖案可以與導電線106及108相應(請見第27A圖、第27B圖及第27C圖)。舉例來說，介電材料98的部分可以剩餘在每對溝槽104之間，並且介電材料102可以設置在介於每對溝槽104之間。在每對溝槽104被圖案化後，光阻120可以藉由灰化被移除，舉例來說。
在第27A圖、第27B圖及第27C圖中，溝槽104以導電材料被填充以形成導電線106及108。第27C圖為繪示在第27B圖中線C-C’之剖面視角。每個導電線106及108可以包含導電材料，例如，銅、鈦、氮化鈦、鉭、氮化鉭、鎢、銣、鋁、其組合、或其類似者，其每者可以藉由，例如，CVD、ALD、PVD、PECVD、或其類似者被形成。在導電線106及108被沉積之後，平坦化(例如，CMP、回蝕、或其類似者)可以被執行以移除導電材料的多餘部分，藉此形成導電線106及108。在結果結構中，多層堆疊58、記憶膜90、OS層92、導電線106及導電線108的頂表面可以實質上齊平(例如，在製程變化範圍內)。導電線106可以被稱作記憶體陣列200中的位元線，並且導電線108可以被稱作記憶體陣列200的來源線。雖然第27C圖僅繪示導電線106的剖面視角，但導電線108的剖面視角可以與其類似。
因此堆疊TFT 204可以被形成在記憶體陣列200中。每個TFT 204包含閘極電極(例如，相應導電線72的部分)、閘極電極(例如，相應記憶膜90的部分)、通道區(例如，相應OS層92的部分)以及源極與汲極電極(例如，相應導電線106及108的部分)。介電材料102隔離在相同行並且位於相同垂直位置的相鄰TFT 204。TFT 204可以設置在具有垂直堆疊之列及行的陣列中。導電線72水平的鋪設(例如，平行下方基材50 的主要表面)並且與導電線106及108相交，其被垂直的鋪設(例如，垂直下方基材50的多個表面)。
在第28A圖、第28B圖、第28C圖及第28D圖，接點110被製作在導電線72、導電線106及導電線108上。第28A圖為繪示記憶體陣列200的示意圖，第28B圖為繪示記憶體陣列的俯視視角，並且第28C圖為繪示元件的剖面圖以及單獨繪示下方基材沿著第28A圖中的線28C-28C’，並且第28D圖繪示元件沿第1A圖中線B-B’的剖面視角。在一些實施例中，導電線72的階梯形狀可以提供每個導電線72的表面使導電接點110可以被配置。形成接點110可以包含在IMD 70及介電層52中圖案化開口並且利用光微影及蝕刻的組合暴露部分的導電層54，舉例來說。襯裡(未示出)，例如擴散阻障層、黏著層、或其類似者以及導電材料被形成在開口中。襯裡可以包含鈦、氮化鈦、鉭、氮化鉭、或其類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其類似者。平坦化製程，例如CMP，可以被執行以移除在IMD 70表面的多餘材料。剩餘襯裡導電材料在開口中形成接點110。
也同樣在第28A圖的示意圖中被繪示、導電接點112及114也可以各別製作在導電線106以及導電線108上。導電接點110、112及114可以對應地電連接至導電線116A、116B及116C，其連接記憶體陣列至下方/上方電路(例如，控制電路)及/或半導體晶粒 中的訊號、電源及接地線。舉例來說，導電通孔118可以延伸穿過IMD 70以電連接導電線116C至下方的內部互連結構220的電路以及位於基材50上方的主動元件，如第28C圖繪示。其他導電通孔可以藉由IMD 70形成以電連接至導電線116A及116B位於下方的內部互連結構220的電路。在可替換的一些實施例中，佈線及/或電源線至並自記憶體陣列除了內部互連結構220之外或用於代替內部互連結構220，可以藉由形成在記憶體陣列220上方的內部互連結構被提供。根據上述內文，記憶體陣列200可以被完成。
雖然上述在第2圖至第28D圖中的一些實施例繪示特定圖案的導電線106及108，其他特徵也是可以被使用的。舉例來說，在一些實施例中，字元線及/或位元線與來源線的佈線可以設置在記憶體陣列200下方而不是在記憶體陣列200的上方。
舉例來說，第29圖繪示記憶體陣列250的透視圖，其中導電線72(即，字元線)的佈線設置在記憶體陣列250的記憶單元下方。記憶體陣列250可以類似於記憶體陣列200，其中相同的標號代表具有相同形成製程的相同元件。如所繪示的，導電線72藉由接點110A、導電線116D及接點110B連接至下方導電線116C。特別是，導電線72藉由接點110A被電性連接至上方導電線116D。導電線116D提供佈線並且藉由接點110B被連接至下方導電線116C。
在另一個實施例中，第30圖繪示記憶體陣列300的透視圖，其中導電線106及108(即，位元線及來源線)的佈線設置在記憶體陣列300的記憶單元下方。記憶體陣列300可以類似於記憶體陣列200，其中相同的標號代表具有相同形成製程的相同元件。如所繪示的，導電線106及108電連接至下方導電線116A及116B。在記憶體陣列300中，導電線72可以設置在記憶單元的上方(例如，如第28A圖至第28D圖中所繪示)或下方(例如，如第29圖所繪示)。
多種實施例提供3D記憶體陣列具有多個垂直堆疊的記憶單元。每個記憶單元包含具有作為閘極電極的字元線區、作為第一源極/汲極電極的位元線區以及作為第二源極/汲極電極的來源線區的TFT。每個TFT進一步包含絕緣記憶體薄膜(例如，閘極介電質)以及OS通道區。在一些實施例中，字元線可以沿水平方向(例如，平行至半導體基材的主要表面)鋪設，同時來源線及位源線可以沿垂直方向(例如，垂直至半導體基材的主要表面)鋪設。3D記憶體陣列可以達到的優點包含但並不僅限於記憶單元的尺寸、提升其密度、減少記憶體陣列的足跡(例如，堆疊高度)以及提升其製造容易度。
在一些實施例中，一種元件包含半導體基材；第一字元線位於半導體基材上方，第一字元線為第一電晶體提供第一閘極電極；第二字元線位於第一字元線上方。第二字元線與第一字元線藉由第一介電材料絕緣，第二 字元線為位於第一電晶體上方之第二電晶體提供第二閘極電極。元件進一步包含來源線與第一字元線及第二字元線相交；位元線與第一字元線及第二字元線相交，位元線與來源線藉由第二介電材料絕緣；記憶膜位於第一字元線與來源線之間，記憶膜進一步設置在第一字元線與位元線之間；以及第一半導體材料位於記憶膜與來源線之間，第一半導體材料進一步設置在第一字元線與來源線之間。可選地，在一些實施例中，來源線為第一電晶體提供第一源極/汲極區並且為第二電晶體提供第二源極/汲極區，並且其中位元線為第一電晶體提供第三源極/汲極區並且為第二電晶體提供第四源極/汲極區。可選地，在一些實施例中，元件進一步包含第二來源線與第一字元線及第二字元線相交，其中第二來源線為第三電晶體提供第五源極/汲極區並且第二位元線與第一字元線與第二字元線相交，其中第二位元線為第三電晶體提供第六源極/汲極區，並且其中第一字元線為第三電晶體提供第三閘極電極。可選地，在一些實施例中，元件進一步包含介於第一字元線及第二來源線的第二半導體材料，其中第二半導體材料藉由第三介電材料與第一半導體材料絕緣。可選地，在一些實施例中，記憶膜設置在第一字元線及第二記憶體材料之間，並且其中記憶膜自第一半導體材料連續延伸至第二半導體材料。可選地，在一些實施例中，記憶膜為鐵電材料。可選地，在一些實施例中，第一字元線長於第二字元線。
在一些實施例中，一種元件包含半導體基材；第一記憶單元位於半導體基材上方，第一記憶單元包含第一薄膜電晶體，其中第一薄膜電晶體包含：一閘極電極，包含第一字元線的一部分，其中第一字元線沿平行半導體基材的頂表面的方向延伸；鐵電材料的第一部位，其中鐵電材料的第一部位位於第一字元線的側壁上；以及第一通道區位於鐵電材料的側壁上；來源線，其中來源線的一第一部分為第一薄膜電晶體提供第一源極/汲極電極，並且其中來源線沿垂直半導體基材的頂表面的方向延伸；位元線，其中位元線的第一部分為第一薄膜電晶體提供第二源極/汲極電極，並且其中位元線沿垂直半導體基材的頂表面的方向延伸；以及第二記憶單元位於第一記憶單元上方。可選地，在一些實施例中，第二記憶單元包含第二薄膜電晶體，其中來源線的第二部分為第二薄膜電晶體提供第一源極/汲極電極，並且其中位元線的第二部分為第二薄膜電晶體提供第二源極/汲極電極。可選地，在一些實施例中，元件進一步包含位於第一字元線上方的第二字元線，其中第二薄膜電晶體的閘極電極包含第二字元線的一部分，並且其中第一字元線長於第二字元線。可選地，在一些實施例中，第一字元線電性連接至設置於第二記憶單元上的第二字元線。可選地，在一些實施例中，第一字元線電性連接至設置於第一記憶單元下的第二字元線。可選地，在一些實施例中，來源線電性連接至設置於第二記憶單元上的第二來 源線。可選地，在一些實施例中，來源線電性連接至設置於第一記憶單元下的第二來源線。
在一些實施例中，一種方法包含：形成第一導電線以及第二導電線在半導體基材上方，其中第二導電線設置於第一導電線上方並且與第一導電線絕緣，並且其中第二導電線短於第一導電線；圖案化第一溝槽，第一溝槽延伸穿過第一導電線及第二導電線；沉積記憶膜，記憶膜沿第一溝槽的複數個側壁及底表面；沉積氧化半導體層在記憶膜上方，氧化半導體層沿第一溝槽的側壁及底表面延伸；沉積第一介電材料在氧化半導體層上方並接觸氧化半導體層；圖案化第二溝槽及第三溝槽，第二溝槽及第三溝槽各別延伸穿過第一介電材料；以及形成第三導電線在第二溝槽中及形成第四導電線在第三溝槽中。可選地，在一些實施例中，方法進一步包含：在圖案化第二溝槽及第三溝槽之前，圖案化第四溝槽穿過第一介電材料；以及以第二介電材料填充第四溝槽，其中圖案化第二溝槽及第三溝槽包含蝕刻製程，蝕刻製程選擇性將第一介電材料蝕刻至第二介電材料。可選地，在一些實施例中，方法進一步包含形成字元線在第一導電線上方並電性連接第一導電線。可選地，在一些實施例中，第一導電線電性連接至位於第一導電線下的字元線。可選地，在一些實施例中，方法，進一步包含：形成來源線在第三導電線上方並電性連接至第三導電線；以及形成位元線在第四導電線上方並電性連接至第四導 電線。可選地，在一些實施例中，第三導電線電性連接至位於第一導電線下的來源線，並且其中第四導電線電性連接至位於第一導電線下的位元線。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下於本文作出各種改變、代替及替換。
52:介電層
72,106,108:導電線
90:記憶膜
98,102:介電材料
200:記憶體陣列
202:記憶單元
204:薄膜電晶體
205:箭頭
B-B’,C-C’,D-D’:線

Claims (10)

  1. 一種記憶體元件，包含：一半導體基材；一第一字元線，位於該半導體基材上方，該第一字元線為一第一電晶體提供一第一閘極電極；一第二字元線，位於該第一字元線上方，該第二字元線與該第一字元線藉由一第一介電材料絕緣，該第二字元線為位於該第一電晶體上方之一第二電晶體提供一第二閘極電極；一來源線，與該第一字元線及該第二字元線相交；一位元線，與該第一字元線及該第二字元線相交，該位元線與該來源線藉由一第二介電材料絕緣；一記憶膜，位於該第一字元線與該來源線之間，該記憶膜進一步設置在該第一字元線與該位元線之間，其中該記憶膜進一步延伸至該位元線的正下方；以及一第一半導體材料，位於該記憶膜與該來源線之間，該第一半導體材料進一步設置在該第一字元線與該來源線之間。
  2. 如請求項1所述之記憶體元件，其中該來源線為該第一電晶體提供一第一源極/汲極區以及為該第二電晶體提供一第二源極/汲極區，並且其中該位元線為該第一電晶體提供一第三源極/汲極區以及為該第二電晶體提供一第四源極/汲極區。
  3. 如請求項1所述之記憶體元件，進一步包含：一附加來源線，與該第一字元線與該第二字元線相交，其中該附加來源線為一第三電晶體提供一第五源極/汲極區；以及一附加位元線，與該第一字元線與該第二字元線相交，其中該附加位元線為該第三電晶體提供一第六源極/汲極區，並且其中該第一字元線為該第三電晶體提供提供一第三閘極電極。
  4. 一種記憶體元件，包含：一半導體基材；一第一記憶單元，位於該半導體基材上方，該第一記憶單元包含一第一薄膜電晶體，其中該第一薄膜電晶體包含：一閘極電極，包含一第一字元線的一部分，其中該第一字元線沿平行該半導體基材的一頂表面的一第一方向延伸；一鐵電材料的一第一部位，其中該鐵電材料的該第一部位位於該第一字元線的一側壁上；以及一第一通道區，位於該鐵電材料的一側壁上；一來源線，其中該來源線的一第一部分為該第一薄膜電晶體提供一第一源極/汲極電極，並且其中該來源線沿垂直該半導體基材的該頂表面的一方向延伸； 一位元線，其中該位元線的一第一部分為該第一薄膜電晶體提供一第二源極/汲極電極，其中該鐵電材料進一步延伸至該位元線的正下方，並且其中該位元線沿垂直該半導體基材的該頂表面的一第二方向延伸；以及一第二記憶單元，位於該第一記憶單元上方。
  5. 如請求項4所述之記憶體元件，其中該第二記憶單元包含一第二薄膜電晶體，其中該來源線的一第二部分為該第二薄膜電晶體提供一第一源極/汲極電極，並且其中該位元線的一第二部分為該第二薄膜電晶體提供一第二源極/汲極電極。
  6. 如請求項4所述之記憶體元件，其中該第一字元線電性連接至設置於該第二記憶單元上的一導電線。
  7. 如請求項4所述之記憶體元件，其中該第一字元線電性連接至設置於該第一記憶單元下的一導電線。
  8. 如請求項4所述之記憶體元件，其中：該第二記憶單元包含一第二字元線，該第二字元線短於該第一字元線。
  9. 如請求項4所述之記憶體元件，進一步包含：一第一介電材料，設置於該來源線與該位元線之間。
  10. 如請求項4所述之記憶體元件，其中：該來源線電性連接至該第二記憶單元上的一導電線。
TW110131165A 2021-02-12 2021-08-23 記憶體元件 TWI814065B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163148639P 2021-02-12 2021-02-12
US63/148,639 2021-02-12
US17/186,852 2021-02-26
US17/186,852 US20220262809A1 (en) 2021-02-12 2021-02-26 Memory array and methods of forming same

Publications (2)

Publication Number Publication Date
TW202247429A TW202247429A (zh) 2022-12-01
TWI814065B true TWI814065B (zh) 2023-09-01

Family

ID=81991788

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110131165A TWI814065B (zh) 2021-02-12 2021-08-23 記憶體元件
TW112126261A TW202343763A (zh) 2021-02-12 2021-08-23 形成記憶體元件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112126261A TW202343763A (zh) 2021-02-12 2021-08-23 形成記憶體元件的方法

Country Status (5)

Country Link
US (3) US20220262809A1 (zh)
KR (1) KR102611769B1 (zh)
CN (1) CN114649348A (zh)
DE (1) DE102021105045A1 (zh)
TW (2) TWI814065B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200185411A1 (en) * 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US20100140679A1 (en) 2008-12-05 2010-06-10 Walker Andrew J Stacked dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US9449924B2 (en) 2013-12-20 2016-09-20 Sandisk Technologies Llc Multilevel contact to a 3D memory array and method of making thereof
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10431596B2 (en) 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US11380709B2 (en) * 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
KR102638794B1 (ko) 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
US11094711B2 (en) * 2019-10-21 2021-08-17 Macronix International Co., Ltd. Memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200185411A1 (en) * 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays

Also Published As

Publication number Publication date
US20220384461A1 (en) 2022-12-01
CN114649348A (zh) 2022-06-21
US20230389329A1 (en) 2023-11-30
DE102021105045A1 (de) 2022-08-18
KR102611769B1 (ko) 2023-12-07
US20220262809A1 (en) 2022-08-18
TW202343763A (zh) 2023-11-01
TW202247429A (zh) 2022-12-01
KR20220115843A (ko) 2022-08-19
US11856785B2 (en) 2023-12-26

Similar Documents

Publication Publication Date Title
US20220366952A1 (en) Memory Array Staircase Structure
TWI797568B (zh) 記憶單元、半導體裝置及其製作方法
TWI773164B (zh) 記憶胞、半導體裝置及半導體裝置的製造方法
US20210375936A1 (en) Memory array channel regions
US11856785B2 (en) Memory array and methods of forming same
US20220358984A1 (en) Memory Array Including Dummy Regions
US20230309315A1 (en) Three-Dimensional Memory Device and Method
TWI821684B (zh) 記憶體陣列裝置及其製造方法
TWI807270B (zh) 記憶胞、半導體元件及形成半導體元件的方法
US20230063038A1 (en) Memory Device and Method of Forming Thereof
TW202310343A (zh) 記憶體陣列
US11985825B2 (en) 3D memory array contact structures
TW202303949A (zh) 記憶體裝置以及其形成方法