TW202310343A - 記憶體陣列 - Google Patents

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王聖禎
李凱璿
世海 楊
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種裝置，包括半導體基板；在半導體基板上方延伸的字元線；沿字元線延伸的記憶體膜，其中記憶體膜接觸字元線；沿記憶體膜延伸的通道層，其中記憶體膜在通道層與字元線之間；沿記憶體膜延伸的源極線，其中記憶體膜在源極線與字元線之間；沿記憶體膜延伸的位元線，其中記憶體膜在位元線與字元線之間；及隔離區，其中各個隔離區在源極線與位元線之間，其中隔離區中之每一者包括空氣隙及在空氣隙上方延伸的密封件。

Description

記憶體陣列結構中的空氣隙
無
半導體記憶體用於電子應用的積體電路中，包括收音機、電視、手機、及個人電腦裝置。半導體記憶體包括兩大類別。一個類別是揮發性記憶，另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，RAM可進一步分成兩個子類別，靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。因為其在斷電時會丟失其儲存之資訊，所以SRAM及DRAM均是揮發性的。
另一方面，非揮發性記憶體可將資料儲存於其上。有一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(Ferroelectric random access memory，FeRAM/FRAM)。FeRAM的優點包括其快速的寫入/讀取速度及小尺寸。
無
以下揭示內容提供用於實施本揭示內容的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭示內容。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示內容在各種實例中可重複參考數字及/或字母。此重複是出於簡單及清楚之目的，且本身不意指所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中繪示出之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述可類似地加以相應解釋。
各種實施例提供了具有複數個垂直堆疊的記憶體單元的3D記憶體陣列。各個記憶體單元包括電晶體，電晶體具有充當閘電極的字元線區、充當第一源極/汲極電極的位元線區、及充當第二源極/汲極電極的源極線區。電晶體可例如是薄膜電晶體(thin film transistor，TFT)。各個電晶體進一步包括絕緣記憶體膜（例如，作為閘極介電質）及氧化物半導體(oxide semiconductor，OS)通道區。在一些實施例中，位元線區與源極線區之間的隔離區形成為空氣隙。藉由用空氣隙分離位元線與源極線，可減少位元線與源極線之間的電容。舉例而言，可藉由在源極線與位元線之間形成溝槽、接著沉積密封溝槽之頂部的絕緣材料來形成空氣隙。在一些實施例中，可執行植入製程以擴展(expand)絕緣材料。以這一方式形成空氣隙可減少位元線與源極線之間的寄生電容的影響，這可允許TFT的更高頻率操作、改善裝置性能、並改善裝置效率。
第1A圖、第1B圖及第1C圖繪示出根據一些實施例的記憶體陣列200之實例。記憶體陣列200包括在導電線106(位元線)與導電線108(源極線)之間形成的空氣隙122，以下將更詳細地描述。第1A圖繪示出以三維視圖的記憶體陣列200的一部分之實例；第1B圖繪示出記憶體陣列200之電路圖；且第1C圖繪示出根據一些實施例的記憶體陣列200之俯視圖（例如，平面圖）。記憶體陣列200包括複數個記憶體單元202，其可以列與行之網格配置。記憶體單元202可進一步垂直堆疊以提供三維記憶體陣列，從而提高裝置密度。記憶體陣列200可設置於半導體晶圓的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列可設置於半導體晶圓的互連層（interconnect layer）中，諸如在半導體基板上形成的一或多個主動裝置（例如，電晶體或類似者）之上。
在一些實施例中，記憶體陣列200是快閃記憶體陣列，諸如非（NOR）快閃記憶體陣列、薄膜電晶體（thin film transistor，TFT）記憶體陣列、或類似者。各個記憶體單元202可包括具有絕緣記憶體膜90作為閘極介電質的電晶體204。在一些實施例中，各個電晶體204的閘極電耦合至個別字元線（例如，導電線72），各個電晶體204的第一源極/汲極區電耦合至個別位元線（例如，導電線106），且各個電晶體204的第二源極/汲極區電耦合至個別源極線（例如，導電線108），這將第二源極/汲極區電耦合至地面。記憶體陣列200的同一水平列中的記憶體單元202可共用公共字元線（例如，導電線72），且記憶體陣列200的同一垂直行中的記憶體單元202可共用公共源極線（例如，導電線108）及公共位元線（例如，導電線106）。
記憶體陣列200包括複數個垂直堆疊的導電線72（例如，字元線）。導電線72在平行於下伏基板（第1A圖及第1B圖中未明確繪示出）的主表面的方向上延伸。導電線72可具有階梯組態，使得下部導電線72長於上部導電線72並側向延伸超過上部導電線72的端點。舉例而言，如第1A圖中所示，導電線72的多個、堆疊層繪示出為最頂導電線72是最短的，而最底導電線72是最長的。導電線72的個別長度可在朝向下伏基板的方向上遞增。以這一方式，可以從記憶體陣列200之上存取導電線72中之各者的一部分，且導電觸點可接觸導電線72中之各者的曝露部分（例如，見第30A圖至第30D圖）。
記憶體陣列200進一步包括複數個導電線106（例如，位元線）及導電線108（例如，源極線）。導電線106、108可各自在垂直於導電線72的方向上延伸。介電材料98設置於導電線106與導電線108之間並相鄰將其隔離開。成對的導電線106、108及相交的導電線72界定出各個記憶體單元202的邊界。在一些實施例中，空氣隙122設置於相鄰導電線106與導電線108之間，其將導電線106與導電線108隔離並分離開。在一些實施例中，記憶體陣列200的空氣隙122可形成於導電線106/108與相鄰介電材料98之間。空氣隙122可由介電材料形成的密封件121密封。在一些實施例中，導電線108電耦合至地面。儘管第1A圖繪示出導電線106相對於導電線108的特定置放，但應瞭解，在其他實施例中，導電線106及108的置放可翻轉。
如上所述，記憶體陣列200亦可包括氧化物半導體(oxide semiconductor，OS)層92。OS層92可為記憶體單元202的電晶體204提供通道區。舉例而言，當經由相應導電線72施加適當的電壓（例如，高於相應電晶體204的相應臨限電壓(V th)）時，與導電線72相交的OS層92的區域可允許電流自導電線106流動至導電線108（例如，在由箭頭207指示的方向上）。因此，在一些情況下，OS層92可視為通道層。
記憶體膜90設置於導電線72與OS層92之間，且記憶體膜90可為電晶體204提供閘極介電質。在一些實施例中，記憶體膜90包含鐵電材料，諸如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿、或類似物。因此，記憶體陣列200亦可稱為鐵電隨機存取記憶體(Ferroelectric Random Access Memory，FeRAM)陣列。或者，記憶體膜90可以是多層結構，包含兩個SiO x層之間的SiN x層（例如，ONO結構）、不同的鐵電材料、不同類型之記憶體層（例如，能夠儲存位元）、或類似物。
在記憶體膜90包含鐵電材料的實施例中，記憶體膜90可在兩個不同方向中之一者上極化，且可藉由跨越記憶體膜90施加適當的電壓差並產生適當的電場來改變極化方向。極化可相對區域化（例如，大體上含在記憶體單元202的各個邊界內），且記憶體膜90的連續區域可跨越複數個記憶體單元202延伸。取決於記憶體膜90的特定區域的極化方向，相應的電晶體204的臨限電壓發生變化，且可儲存數位值（例如，0或1）。舉例而言，當記憶體膜90的區域具有第一電極化方向時，相應的電晶體204可具有相對低的臨限電壓，而當記憶體膜90的區域具有第二電極化方向時，相應的電晶體204可具有相對高的臨限電壓。兩個臨限電壓之間的差值可稱為臨限電壓偏移（threshold voltage shift）。更大的臨限電壓偏移可提高讀取儲存於相應記憶體單元202中的數位值的效率，並可減少錯誤讀取的機會。
在此類實施例中，為了在記憶體單元202上執行寫入操作，寫入電壓跨越記憶體膜90的對應於記憶體單元202的一部分來施加。舉例而言，可藉由將適當的電壓施加於相應導電線72（例如，字元線）及相應導電線106/108（例如，位元線/源極線）來施加寫入電壓。藉由跨越記憶體膜90的部分施加寫入電壓，可改變記憶體膜90的區域的極化方向。因此，相應的電晶體204的相應臨限電壓亦可自低臨限電壓切換至高臨限電壓，反之亦然，且數位值可儲存於記憶體單元202中。由於導電線72與導電線106及導電線108相交，因此可選擇個別記憶體單元202來進行寫入操作。
在此類實施例中，為了在記憶體單元202上執行讀取操作，將讀取電壓（低臨限電壓與高臨限電壓之間的電壓）施加至相應導電線72（例如，位元線）。取決於記憶體膜90的相應區域的極化方向，記憶體單元202的電晶體204可導通/不可導通。因此，導電線106可以/不可以經由導電線108（例如，耦合至地面的源極線）放電，並可判定儲存於記憶體單元202中的數位值。由於導電線72與導電線106及導電線108相交，因此可選擇個別記憶體單元202來進行讀取操作。
第1A圖進一步繪示出用於後續諸圖中的記憶體陣列200之參考橫截面。參考橫截面B-B'沿導電線72的縱軸，並在例如平行於電晶體204的電流方向的方向上。參考橫截面C-C'垂直於橫截面B-B'，並平行於導電線72的縱軸。參考橫截面C-C'延伸穿過導電線106及/或導電線108。參考橫截面D-D'平行於參考橫截面C-C'，並經由空氣隙122延伸。為了清晰起見，後續諸圖參考這些參考橫截面。
在第2圖中，提供基板50。基板50可以是半導體基板，諸如塊狀(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜（例如，用p型或n型摻雜劑）或無摻雜。基板50可以是晶圓，諸如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。絕緣體層可例如是埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常為矽基板或玻璃基板。亦可為其他基板，諸如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
第2圖進一步繪示出可在基板50上方形成的電路。電路包括在基板50的頂表面處的主動裝置（例如，電晶體）。電晶體可包括基板50的頂表面上方的閘極介電層213及閘極介電層213上方的閘電極205。源極/汲極區206設置於閘極介電層213及閘電極205的相對側上的基板50中。閘極間隔物208沿閘極介電層213的側壁形成，並藉由適當的側向距離將源極/汲極區206與閘電極205分離開。在一些實施例中，電晶體可以是平面場效電晶體(field effect transistor，FET)、鰭式場效電晶體(fin field effect transistor，FinFET)、奈米場效電晶體(nano-field effect transistor，nanoFET)、或類似者。
第一層間介電(interlayer dielectric，ILD) 210圍繞並隔離源極/汲極區206、閘極介電層213、及閘電極205，且第二ILD 212在第一ILD 210上方。源極/汲極觸點214延伸穿過第二ILD 212及第一ILD 210並電耦合至源極/汲極區206，且閘極觸點216延伸穿過第二ILD 212並電耦合至閘電極205。互連結構220，包括一或多個堆疊介電層224與形成於一或多個介電層224中的導電特徵222。互連結構220在第二ILD 212、源極/汲極觸點214、及閘極觸點216上方。儘管第2圖繪示出兩個堆疊的介電層224，但應理解，互連結構220可包括具有設置於其中的導電特徵222的任意數目之介電層224。互連結構220可電連接至閘極觸點216及源極/汲極觸點214以形成功能電路。在一些實施例中，由互連結構220形成的功能電路可包含邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似者、或其組合。儘管第2圖論述電晶體形成於基板50上方，但其他主動裝置（例如，二極體或類似者）及/或被動裝置（例如，電容器、電阻器、或類似者）亦可形成為功能電路的部分。
第3A圖至第30D圖繪示出製造類似於第1A圖至第1C圖中所示的記憶體陣列200的中間步驟的各種視圖。首先轉至第3A圖及第3B圖，在第2圖的結構上方形成多層堆疊58。為了簡單及清楚起見，可自後續圖式中省略基板50、電晶體、ILD以及互連結構220。儘管多層堆疊58繪示出為接觸互連結構220的介電層224，但可在基板50與多層堆疊58之間設置任意數目的中間層。舉例而言，可在基板50及多層堆疊58之間設置包括絕緣層（例如，低k介電層）中的導電特徵的一或多個額外互連層。在一些實施例中，導電特徵可經圖案化以在基板50及/或記憶體陣列200上為主動裝置提供電力、接地及/或訊號線（見第1A圖及第1B圖）。
多層堆疊58包括導電層54A、54B、54C、54D（統稱為導電層54）與介電層52A、52B、52C（統稱為介電層52）的交替層。導電層54可在後續步驟中經圖案化以界定導電線72（例如，字元線）。導電層54可包括導電材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合、或類似物，且介電層52可包含絕緣材料，諸如氧化矽、氮化矽、氧氮化矽、其組合、或類似物。導電層54及介電層52可各個使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、電漿增強CVD (plasma enhanced CVD，PECVD)、或類似者形成。儘管第3A圖及第3B圖繪示出特定數目的導電層54及介電層52，但其他實施例可包括不同數目的導電層54及介電層52。
第4圖至第12B圖是根據一些實施例的製造記憶體陣列200的階梯結構的中間階段之視圖。第4圖至第11圖及第12B圖為沿第1圖中所示的參考橫截面B-B'而示出。第12A圖以三維視圖繪示出。在第4圖中，在多層堆疊58上方形成光阻劑56。如上所述，多層堆疊58可包含導電層54（標記為54A、54B、54C、及54D）與介電層52（標記為52A、52B、及52C）的交替層。光阻劑56可藉由使用旋塗技術形成。
在第5圖中，對光阻劑56進行圖案化，以曝露區域60中的多層堆疊58，同時遮蔽多層堆疊58的剩餘部分。舉例而言，多層堆疊58的最頂層（例如，導電層54D）可曝露於區域60中。可使用可接受的光學微影術技術對光阻劑56進行圖案化。
在第6圖中，用光阻劑56作為遮罩來蝕刻區域60中的多層堆疊58的曝露部分。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。蝕刻可移除區域60中部分的導電層54D及介電層52C，並界定開口61。由於導電層54D及介電層52C具有不同的材料組成物，故用於移除這些層的曝露部分的蝕刻劑可以不同。在一些實施例中，介電層52C在蝕刻導電層54D時充當蝕刻終止層，而導電層54C在蝕刻介電層52C時充當蝕刻終止層。結果，可選擇性地移除部分的介電層52C及導電層54D，而不移除多層堆疊58的剩餘層，且可將開口61延伸至所需深度。或者，可用定時蝕刻製程在開口61達到所需深度之後終止對開口61的蝕刻。在所得結構中，導電層54C曝露於區域60中。
在第7圖中，修整光阻劑56以曝露多層堆疊58的額外部分。可使用可接受的光學微影術技術來修整光阻劑。作為修整的結果，光阻劑56的寬度減小，並可曝露區域60及區域62中部分的多層堆疊58。舉例而言，導電層54C的頂表面可曝露於區域60中，而導電層54D的頂表面可曝露於區域62中。
在第8圖中，使用光阻劑56作為遮罩，藉由可接受的蝕刻製程移除區域60及區域62中部分的導電層54D、介電層52C、導電層54C、及介電層52B。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。蝕刻可將開口61進一步延伸至多層堆疊58中。由於導電層54D/54C及介電層52C/52B具有不同的材料組成物，故用於移除這些層的曝露部分的蝕刻劑可以不同。在一些實施例中，介電層52C在蝕刻導電層54D時充當蝕刻終止層；導電層54C在蝕刻介電層52C時充當蝕刻終止層；介電層52B在蝕刻導電層54C時充當蝕刻終止層；且導電層54B在蝕刻介電層52B時充當蝕刻終止層。結果，可選擇性地移除部分的導電層54D/54C及介電層52C/52B，而不移除多層堆疊58的剩餘層，並可將開口61延伸至所需深度。此外，在蝕刻製程期間，導電層54及介電層52的未蝕刻部分充當用於下伏層的遮罩，且作為結果，導電層54D及介電層52C（見第7圖）的先前圖案可轉移至下伏導電層54C及介電層52B。在所得結構中，導電層54B曝露於區域60中，且導電層54C曝露於區域62中。
在第9圖中，修整光阻劑56以曝露多層堆疊58的額外部分。可使用可接受的光學微影術技術來修整光阻劑。作為修整的結果，光阻劑56的寬度減小，並可曝露區域60、62、64中部分的多層堆疊58。舉例而言，導電層54B的頂表面可曝露於區域60中；導電層54C的頂表面可曝露於區域62中；且導電層54D的頂表面可曝露於區域64中。
在第10圖中，使用光阻劑56作為遮罩，藉由可接受的蝕刻製程移除區域60、62、64中部分的導電層54D、54C、54B。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。蝕刻可將開口61進一步延伸至多層堆疊58中。在一些實施例中，介電層52C在蝕刻導電層54D時充當蝕刻終止層；介電層52B在蝕刻導電層54C時充當蝕刻終止層；介電層52A充當蝕刻導電層54B的蝕刻終止層。結果，可選擇性地移除部分的導電層54D、54C、54B，而不移除多層堆疊58的剩餘層，並可將開口61延伸至所需深度。此外，在蝕刻製程期間，介電層52中之各者充當下伏遮罩，且作為結果，介電層52C/52B（見第9圖）的先前圖案可轉移至下伏導電層54C/54B。在所得結構中，介電層52A曝露於區域60中；介電層52B曝露於區域62中；且介電層52C曝露於區域64中。
在第11圖中，可藉由可接受的灰化或濕式剝離製程移除光阻劑56。因此，形成階梯結構58。階梯結構包含導電層54與介電層52中之交替層的堆疊。下部導電層54更寬且側向延伸超過上部導電層54，且導電層54中之各者的寬度在朝向基板50的方向上遞增。舉例而言，導電層54A可長於導電層54B；導電層54B可長於導電層54C；且導電層54C可長於導電層54D。結果，在隨後的處理步驟中，可自階梯結構58之上製成至導電層54中之各者的導電觸點。
在第12A圖及第12B圖中，金屬間介電質(inter-metal dielectric，IMD) 70沉積於多層堆疊58上方。IMD 70可由介電材料形成，並可藉由任何適合的方法來沉積，諸如CVD、電漿增強CVD (plasma enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可使用由任何可接受製程形成的其他絕緣材料。IMD 70沿導電層54的側壁及介電層52的側壁延伸。此外，IMD 70可接觸介電層52中之各者的頂表面。
如第12A圖和第12B圖中進一步所示，可對IMD 70執行移除製程，以移除多層堆疊58上方的多餘介電材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、研磨製程、回蝕製程、其組合、或類似者。平坦化製程曝露多層堆疊58，使得多層堆疊58與IMD 70的頂表面在平坦化製程完成之後是齊平的。
第13圖至第21C圖是根據一些實施例的製造記憶體陣列200的中間階段之視圖。在第13圖至第21C圖中，形成多層堆疊58，並在多堆疊層58中形成溝槽86，從而界定導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得電晶體提供閘極。第14A圖、第17A圖、第18A圖、第19A圖及第21A圖以三維視圖繪示出。第13圖、第14B圖、第15圖、第16圖、第17B圖、第18B圖、第19B圖、第20圖及第21C圖沿第1A圖中所示的參考橫截面C-C'繪示出。第21B圖以平面圖繪示出。
在第13圖中，硬遮罩80及光阻劑82沉積於多層堆疊58上方。硬遮罩80可包括例如氮化矽、氧氮化矽、或類似物，其可藉由CVD、PVD、ALD、PECVD、或類似者沉積。舉例而言，光阻劑82可藉由使用旋塗技術來形成。
在第14A圖及第14B圖中，光阻劑82經圖案化以形成溝槽86。可使用可接受的光學微影術技術來圖案化光阻劑82。舉例而言，光阻劑82曝光以供圖案化。在曝光製程之後，光阻劑82可經顯影以根據使用的是負型阻劑或正型阻劑來移除光阻劑82的經曝露或未曝露部分，從而界定溝槽86的圖案。
在第15圖中，使用可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合，將光阻劑82的圖案轉移至硬遮罩80。蝕刻可以是各向異性的。因此，形成延伸穿過硬遮罩80的溝槽86。舉例而言，可藉由灰化製程來移除光阻劑82。
在第16圖中，使用一或多個可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合，將硬遮罩80的圖案轉移至多層堆疊58。蝕刻製程可以是各向異性的。因此，溝槽86延伸穿過多層堆疊58，且導電線72（例如，字元線）自導電層54形成。藉由穿過導電層54蝕刻溝槽86，相鄰導電線72可彼此分離開。隨後，在第17A圖及第17B圖中，接著可藉由可接受的製程（諸如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合、或類似者）移除硬遮罩80。由於多層堆疊58的階梯形狀（見例如第12B圖），導電線72可具有在朝向基板50的方向上遞增的變化長度。舉例而言，導電線72A可長於導電線72B；導電線72B可長於導電線72C；且導電線72C可長於導電線72D。在一些實施例中，溝槽86可形成為具有約50 nm至約100 nm範圍內的寬度W1，儘管其他寬度亦是可能的。
在第18A圖及第18B圖中，記憶體膜90共形地沉積於溝槽86中。記憶體膜90可包含能夠儲存位元的材料，諸如能夠藉由跨越記憶體膜90施加適當的電壓差而在兩個不同極化方向之間切換的材料。舉例而言，記憶體膜90的極化可由於施加電壓差產生的電場而改變。在一些實施例中，記憶體膜90包含高k介電材料，諸如基於鉿(Hf)的介電材料、或類似物。在一些實施例中，記憶體膜90包含鐵電材料，諸如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿、或類似物。在其他實施例中，記憶體膜90可以是多層結構，包含兩個SiO x層之間的SiN x層（例如，ONO結構）。在其他實施例中，記憶體膜90包含不同的鐵電材料或不同類型之記憶體材料。記憶體膜90可藉由CVD、PVD、ALD、PECVD、或類似者來沉積，以沿溝槽86的側壁及底表面延伸。在一些實施例中，在沉積記憶體膜90之後，可執行退火步驟。在一些實施例中，記憶體膜90可沉積至約5 nm至約15 nm範圍內的厚度，儘管其他厚度亦是可能的。
在第19A圖及第19B圖中，OS層92共形地沉積於記憶體膜90上方的溝槽86中。OS層92包含適於為電晶體（例如，電晶體204，見第1A圖）提供通道區的材料。在一些實施例中，OS層92包括含銦材料，諸如In xGa yZn zMO，其中M可以是Ti、Al、Sn、W、或類似物。x、y、z各者可以是0與1之間的任意值。舉例而言，OS層92可包含氧化銦鎵鋅、氧化銦鈦、氧化銦鎢、氧化銦、類似物、或其組合。在其他實施例中，與這些實例不同的半導體材料可用於OS層92。OS層92可藉由CVD、PVD、ALD、PECVD、或類似者來沉積。OS層92可沿側壁延伸，亦可在溝槽86內記憶體膜90的底表面上延伸。在一些實施例中，在沉積OS層92之後，可在氧相關環境中執行退火步驟（例如，在約300 ℃至約450 ℃的溫度範圍內），以活化OS層92的電荷載流子。在一些實施例中，OS層92可沉積至約1 nm至約15 nm範圍內的厚度，儘管其他厚度亦是可能的。在一些實施例中，在沉積OS層92之後，溝槽86可具有約20 nm至約70 nm範圍內的寬度W2，儘管其他寬度亦是可能的。
在第20圖中，介電材料98沉積於溝槽86的側壁及底表面上。介電材料98可包含例如氧化矽、氮化矽、氧氮化矽、或類似物，其可藉由CVD、PVD、ALD、PECVD、或類似者來沉積。如第20圖中所示，介電材料98可填充溝槽86，並可覆蓋多層堆疊58。
在第21A圖、第21B圖及第21C圖中，執行移除製程以移除多層堆疊58上方的多餘介電材料98。第21A圖以三維視圖繪示出，第21B圖以平面圖繪示出，且第21C圖繪示出穿過第21B圖中所示參考橫截面C-C'的橫截面圖。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、研磨製程、回蝕製程、其組合、或類似者。平坦化製程可曝露多層堆疊58，使得在平坦化製程完成之後多層堆疊58的頂表面是齊平的。
在第22A圖、第22B圖及第22C圖中，溝槽100經圖案化穿過介電材料98。第22A圖以三維視圖繪示出，第22B圖以平面圖繪示出，且第22C圖在沿第22B圖的參考橫截面C-C'的橫截面圖中繪示出。溝槽100可設置於多層堆疊58的相對側壁之間，並界定隨後形成的電晶體（例如，電晶體204）的部分的區域。在一些實施例中，可藉由光學微影術與蝕刻之組合來圖案化溝槽100。舉例而言，可在多層堆疊58上方沉積光阻劑。光阻劑可藉由使用適合的技術（例如，旋塗技術）形成。接著，可圖案化光阻劑以界定經曝露介電材料98的區域的開口。可使用可接受的光學微影術技術來圖案化光阻劑。
介電材料98的部分可藉由開口來曝露，開口可藉由蝕刻來移除，在介電材料98中形成溝槽100。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。在一些實施例中，溝槽100可具有約1000 nm至約2000 nm範圍內的深度D1，儘管其他深度亦是可能的。在圖案化溝槽100之後，例如可藉由灰化移除光阻劑。
在第23A圖、第23B圖及第23C圖中，根據一些實施例，介電材料102沉積於OS層92上方並填充溝槽100。第23C圖繪示出第23B圖中線C-C'的橫截面圖。介電材料102可包含例如氧化矽、氮化矽、氧氮化矽、類似物、或其組合。介電材料102的材料可與介電材料98的材料相同或不同。介電材料102可使用適合的技術沉積，諸如CVD、PVD、ALD、PECVD、或類似者。介電材料102可沿溝槽100內OS層92的側壁及底表面延伸。在沉積之後，可執行平坦化製程（例如，CMP、回蝕、或類似者）以移除介電材料102的多餘部分。在所得結構中，多層堆疊58、記憶體膜90、OS層92、及介電材料102的頂表面可實質上齊平。
第24A圖至第29C圖繪示出根據一些實施例的在記憶體陣列200中製造導電線106及導電線108（例如，源極線及位元線）之中間步驟。導電線106及導電線108可沿垂直於導電線72的方向延伸，使得記憶體陣列200的單獨單元可選擇用於讀取及寫入操作。第28圖至第29C圖繪示出隔離導電線106、108的空氣隙122及密封件121之形成。第24A圖、第25A圖、第26A圖及第29A圖以三維視圖繪示出。第24B圖、第25B圖、第26B圖及第29B圖以平面圖繪示出。第24C圖及第25C圖繪示出沿第24B圖及第25B圖中所示參考橫截面C-C'的橫截面圖。第26C圖、第27圖、第28圖及第29C圖繪示出沿第26B圖及第29B圖中所示參考橫截面D-D'的橫截面圖。
在第24A圖、第24B圖及第24C圖中，圖案化溝槽104以供導電線106及導電線108。藉由使用例如光學微影術與蝕刻之組合來圖案化介電材料98來圖案化溝槽104。舉例而言，可在多層堆疊58、介電材料98、介電材料102、OS層92、及記憶體膜90上方沉積光阻劑105。舉例而言，可藉由使用旋塗技術來形成光阻劑105。光阻劑105經圖案化以界定開口103。開口103中之各者可與介電材料102的相應區域重疊，且開口103中之各者可進一步部分曝露介電材料98的兩個分離區域。舉例而言，各個開口103可曝露介電材料102的區域；部分曝露介電材料98的第一區域；及部分曝露藉由介電材料102的區域與介電材料98之第一區域分離的介電材料98之第二區域。以此方式，開口103中之各者可界定藉由介電材料102分離的導電線106及相鄰導電線108的圖案。可使用可接受的光學微影術技術來圖案化光阻劑。
隨後，可移除由開口103曝露的介電材料98的部分，形成溝槽104。舉例而言，可使用任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合來移除介電材料98。蝕刻可以是各向異性的。在一些實施例中，蝕刻製程可使用會蝕刻介電材料98而不顯著蝕刻介電材料102的蝕刻劑。結果，即使開口103曝露介電材料102，但介電材料102亦可不顯著移除。溝槽104的圖案可對應於導電線106及導電線108（見第25A圖、第25B圖及第25C圖）。舉例而言，介電材料98的一部分可保留在各對溝槽104之間，且介電材料102可設置於相鄰對的溝槽104之間。在溝槽104經圖案化之後，例如可藉由灰化來移除光阻劑105。
在第25A圖、第25B圖及第25C圖中，根據一些實施例，用導電材料填充溝槽104，形成導電線106及導電線108。導電材料可包含一或多個材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鉬、其組合、或類似物，其各個可使用例如CVD、ALD、PVD、PECVD、或類似者形成。在沉積導電材料之後，可執行平坦化製程以移除導電材料的多餘部分。在所得結構中，多層堆疊58、記憶體膜90、OS層92、介電材料98、及導電線106/108的頂表面可實質上齊平（例如，在製程變化範圍內共面）。在一些實施例中，導電線106/108可具有在約1000 nm至約2000 nm範圍內的高度H1，其可與溝槽100的深度D1大致相同（見第22C圖）。其他高度亦是可能的。
導電線106可對應於記憶體陣列中的位元線，而導電線108可對應於記憶體陣列200中的源極線。儘管第25C圖繪示出僅顯示導電線108的橫截面圖，但導電線106的橫截面圖可能類似。相鄰導電線106及導電線108藉由形成自介電材料102的隔離區並藉由介電材料98分離開。隨後在導電線106/108與介電材料98之間形成空氣隙122，如下所述。
第26A圖至第29C圖描述根據一些實施例的記憶體陣列200中空氣隙122之形成。在第26A圖、第26B圖及第26C圖中，圖案化溝槽109以供空氣隙122。第26C圖繪示出沿第26B圖中所示參考橫截面D-D'的橫截面圖。溝槽109使用例如光學微影術與蝕刻之組合在介電材料98中進行圖案化。舉例而言，可在多層堆疊58、介電材料98、介電材料102、OS層92、記憶體膜90、及導電線106/108上方沉積光阻劑（諸圖中未繪示出）。舉例而言，可藉由使用旋塗技術來形成光阻劑。光阻劑經圖案化以界定光阻劑中的開口，開口曝露對應於溝槽109的介電材料98的區域。光阻劑中的開口可曝露對應於單個溝槽109的介電材料98的單個區域，或光阻劑中的開口可延伸穿過導電線106/108及介電材料102以曝露對應於兩個溝槽109的介電材料98的兩個區域。可使用可接受的光學微影術技術來圖案化光阻劑。
隨後，可移除藉由光阻劑中的開口曝露的介電材料98的部分，形成溝槽109。舉例而言，可使用任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合來移除介電材料98。蝕刻可以是各向異性的。在一些實施例中，蝕刻製程可使用會蝕刻介電材料98而不顯著蝕刻介電材料102或導電線106/108的蝕刻劑。各個溝槽109可在導電線106/108與介電材料98的一部分之間延伸，且介電材料98的一部分可在溝槽109之間延伸。在溝槽109經圖案化之後，例如可藉由灰化來移除光阻劑。溝槽109可具有約1000 nm至約2000 nm範圍內的深度D2，其可與導電線106/108的高度H1及/或溝槽100的深度D1大致相同。溝槽可具有與溝槽的寬度W2大致相同（見第19B圖）的寬度W3。在一些實施例中，溝槽109具有約5 nm至約50 nm範圍內的長度L1。在其他實施例中，溝槽109可具有其他尺寸。
在第27圖中，根據一些實施例，密封材料120沉積於多層堆疊58上方及溝槽109內。在一些實施例中，密封材料120由諸如PSG、BSG、BPSG、USG、氧化矽、或類似物的介電材料形成。密封材料120可使用任何適合的方法沉積，諸如CVD、PECVD、或類似者。在一些實施例中，密封材料120是藉由可流動CVD方法形成的可流動膜。
在一些實施例中，可形成具有約5 nm至約50 nm範圍內厚度的密封材料120。其他厚度亦是可能的。在一些實施例中，密封材料120可在溝槽109上方部分延伸，如第27圖中所示。在其他實施例中，密封材料120可完全延伸跨越溝槽109。密封材料120可沿溝槽109的側壁部分延伸至溝槽109中。在一些實施例中，密封材料120以深度D3延伸至溝槽109中，D3在約10 nm至約50 nm的範圍內。其他的深度D3亦是可能的。在其他實施例中，密封材料120將整個深度延伸至溝槽109中。控制密封材料120的深度D3可控制密封空氣隙122的密封件121的尺寸，如以下關於第29A圖至第29C圖所述。
在第28圖中，根據一些實施例，可執行植入製程124以用摻雜劑植入密封材料120，以密封溝槽109並形成空氣隙122。在一些實施例中，植入製程植入摻雜劑導致密封材料120擴展。在一些實施例中，可控制植入製程124以在密封材料120中植入摻雜劑，使得密封材料120的擴展部分完全延伸跨越溝槽109的寬度，從而密封溝槽109以形成空氣隙122。覆蓋溝槽109的密封材料120的擴展部分在本文中稱為密封件121。在一些情況下，擴展密封材料120可在溝槽109上方合併，且在一些情況下，密封件121可形成為具有接縫123。藉由以這一方式在空氣隙122上方形成密封件121，可防止隨後沉積的材料進入空氣隙122。
藉由以這一方式形成空氣隙122，可減小導電線106與導電線108之間的電容。相對於諸如氧化矽、氮化矽、或類似物的其他間隔材料，由於空氣的介電常數（k值）較低，約k＝1，電容可減小。藉由使用空氣隙122減小電容，記憶體陣列200可在更高頻率操作下具有更快的回應速度及改善的性能。
在一些實施例中，空氣隙122可具有約1000 nm至約3000 nm範圍內的高度H2。在一些實施例中，高度H2可在溝槽109的深度D2的約95%與約99%之間。在一些實施例中，空氣隙122的體積可在溝槽109的體積的約95%與約99%之間。在一些實施例中，空氣隙122的體積可在導電線106/108的體積的約80%與約99%之間。在一些情況下，形成更大的空氣隙122可更大地減少導電線106/108之間的電容。密封件121的底表面如第28圖中所示為凹的，但可以是平的、凸的、不規則的、或具有不同於這些實例的其他形狀。
在一些實施例中，可控制植入製程124的劑量、植入深度、摻雜劑物種、角度、植入能量、或其他特性，以控制密封材料120的擴展。在一些實施例中，藉由植入製程124植入的摻雜劑物種包括Ge、Ar、Xe、Si、類似物、或其組合。在一些實施例中，植入的摻雜劑是具有比矽更大原子半徑的原子物種。舉例而言，當植入包含氧化矽的密封材料120中時，較大尺寸的植入摻雜劑可導致密封材料120的植入區域的體積增大。在一些實施例中，植入製程124包括以與垂直軸約0度與約60度之間的角度植入摻雜劑。在一些情況下，取決於應用或裝置幾何形狀，控制植入角度可以是有益的。舉例而言，可以一角度執行植入製程124以減少離散效應(straggle effect)。在一些實施例中，摻雜劑的植入劑量可在約10 14原子/cm 2與約10 16原子/cm 2之間。在一些實施例中，可將摻雜劑植入至等於或小於約10 22cm -3的濃度，諸如在約10 19cm -3與約10 22cm -3之間。增加植入劑量或增加摻雜劑濃度可提高密封材料120的擴展。在一些實施例中，植入溫度在約-100 ℃至約450 ℃的範圍內。在一些實施例中，植入製程124可導致密封材料120的體積在約10%與約90%之間增加。
在第29A圖、第29B圖及第29C圖中，根據一些實施例，執行平坦化製程以移除多餘的密封材料120。在執行平坦化製程之後，密封材料120的剩餘部分形成密封件121。在一些實施例中，平坦化製程可包括CMP製程、研磨製程、回蝕製程、其組合、或類似者。在執行平坦化製程之後，密封件121、多層堆疊58、介電材料98、介電材料102、及導電線106/108的頂表面可實質上齊平。在一些實施例中，在執行平坦化製程之後，密封件121可具有約50 nm與約100 nm範圍內的高度H3，儘管其他高度亦是可能的。
在第30A圖、第30B圖、第30C圖及第30D圖中，根據一些實施例，觸點110接觸導電線72、導電線106、及導電線108。第30A圖繪示出記憶體陣列200之透視圖；第30B圖繪示出記憶體陣列200之俯視圖；第30C圖繪示出沿第30A圖的線30C'-30C'的裝置及下伏基板之橫截面圖；且第30D圖繪示出沿第1A圖的參考橫截面B-B'的裝置之橫截面圖。在一些實施例中，導電線72的階梯形狀可在導電線72中之各者上提供表面，以便導電觸點110接地。形成觸點110可包括例如用光學微影術與蝕刻之組合圖案化IMD 70及介電層52中的開口以曝露導電層54的部分。在開口中形成諸如擴散阻障層、黏附層、或類似者的襯裡（未顯示）、及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行諸如CMP製程的平坦化製程，以自IMD 70的表面移除多餘材料。剩餘襯裡及導電材料形成開口中的觸點110。
如由第30A圖之透視圖所示，導電觸點112及114亦可分別接觸導電線106及導電線108。導電觸點110、112、114可分別電連接至導電線116A、116B、116C，其將記憶體陣列連接至半導體晶圓中下伏/上覆電路系統（例如，控制電路系統）及/或訊號、電力、及接地線。舉例而言，如第30C圖中所示，導電通孔118可延伸穿過IMD 70以將導電線116C電連接至互連結構220的下伏電路系統及基板50上的主動裝置。其他導電通孔可穿過IMD 70形成，以將導電線116A、116B電連接至互連結構220的下伏電路系統。在替代實施例中，除互連結構220以外或替代互連結構220，可藉由在記憶體陣列200上方形成的互連結構來提供至/自記憶體陣列200的佈線及/或電力線。以這一方式，根據一些實施例，可形成記憶體陣列200。
儘管第2圖至第30D圖的實施例繪示出導電線106及導電線108的特定圖案，但其他組態亦是可能的。舉例而言，在這些實施例中，導電線106/108具有交錯圖案。在一些實施例中，陣列的同一列中的導電線106/108均彼此對準。
第31圖繪示出根據一些實施例的記憶體陣列300之透視圖。記憶體陣列300類似於第1A圖至第1C圖中所示的記憶體陣列200，不同之處在於記憶體陣列300包括形成於各對導電線106/108之間而非各對導電線106/108與介電材料98之間的空氣隙322。以這一方式，空氣隙322隔離相鄰電晶體204之間的導電線106/108。空氣隙322藉由由密封材料320形成的密封件321密封。在一些情況下，導電線106/108之間的空氣隙322的存在可減少記憶體陣列300的電容並改善性能。記憶體陣列300可類似於記憶體陣列200，使得類似的參考數字指示使用類似製程形成的類似元件。
第32A圖至第38C圖繪示出製造類似於第31圖中所示的記憶體陣列300的中間步驟之各種視圖。第32A圖、第32B圖及第32C圖繪示出與第21A圖、第21B圖及第21C圖中所示結構相似的結構。第32A圖至第32C圖中所示的結構可以與第21A圖、第21B圖及第21C圖中所示的結構類似的方式形成。舉例而言，可在多層堆疊58中形成溝槽，且可在溝槽中沉積記憶體膜90、OS層92、及介電材料98。第32A圖以透視圖繪示出，第32B圖以平面圖繪示出，且第32C圖繪示出沿第32B圖的參考橫截面C-C'的裝置之橫截面圖。
在第33A圖、第33B圖及第33C圖中，溝槽311圖案化穿過介電材料98。溝槽311可設置於記憶體膜90的相對側壁之間，並界定隨後形成導電線106/108的區域。在一些實施例中，可經由光學微影術與蝕刻之組合來圖案化溝槽311。舉例而言，可在多層堆疊58、介電材料98、OS層92、及記憶體膜90上方沉積光阻劑309。光阻劑309可藉由使用諸如旋塗技術的適合技術來形成。接著對光阻劑309進行圖案化以界定溝槽311。溝槽311中之各者曝露介電材料98的區域，並可曝露OS層92的區域。可使用可接受的光學微影術技術來圖案化光阻劑309。舉例而言，將光阻劑309曝光以供圖案化。在曝光製程之後，光阻劑309可經顯影以根據使用的是負型阻劑或是正型阻劑來移除光阻劑309的經曝露或未曝露部分，從而界定溝槽311的圖案。
可藉由蝕刻來移除溝槽311曝露的介電材料98的部分，從而在介電材料98中形成溝槽311。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。在一些實施例中，溝槽311可具有約40 nm至約70 nm範圍內的寬度W4或約80 nm至約150 nm範圍內的長度L2，儘管其他尺寸亦是可能的。在一些實施例中，溝槽100藉由約30 nm至約120 nm範圍內的長度(距離)L2分離開，儘管其他距離亦是可能的。在一些實施例中，溝槽311可具有約1000 nm至約2000 nm範圍內的深度，儘管其他深度亦是可能的。在溝槽311經圖案化之後，例如可藉由灰化來移除光阻劑309。
根據一些實施例，在第34A圖、第34B圖及第34C圖中，溝槽311填充有導電材料304。自導電材料304隨後形成導電線106/108（見第35A圖至第35C圖）。導電材料304可類似於用於形成第25A圖至第25C所述的導電線106/108的導電材料，並可以類似的方式形成。舉例而言，導電材料304可包含一或多個材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鉬、其組合、或類似物，其可各個使用例如CVD、ALD、PVD、PECVD、或類似者形成。在沉積導電材料304之後，可執行平坦化製程以移除導電材料304的多餘部分。在所得結構中，多層堆疊58、記憶體膜90、OS層92、及導電材料304的頂表面可實質上齊平（例如，在製程變化範圍內共面）。
在第35A圖、第35B圖及第35C圖中，根據一些實施例，溝槽315在導電材料304中經圖案化，形成導電線106及導電線108。第35C圖繪示出第35B圖中所示參考橫截面E-E'的橫截面圖。藉由用光學微影術與蝕刻之組合對導電材料304進行圖案化來對溝槽315進行圖案化。舉例而言，可在多層堆疊58、介電材料98、OS層92、記憶體膜90、及導電材料304上方沉積光阻劑313。光阻劑313可例如藉由使用旋塗技術來形成。光阻劑313經圖案化以界定溝槽(開口)315。溝槽315中之各者可與導電材料304的相應區域重疊。溝槽315不完全重疊導電材料304，且溝槽315不重疊的導電材料304的部分界定形成導電線106/108的導電材料304的部分。可使用可接受的光學微影術技術來圖案化光阻劑313。
由溝槽315曝露的導電材料304的部分可藉由蝕刻來移除，形成溝槽315。蝕刻可以是任何可接受的蝕刻製程，諸如藉由濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可以是各向異性的。以這一方式，溝槽315中之各者可界定由溝槽315分離的導電材料304之導電線106及導電材料304之相鄰導電線108的圖案。導電線106可對應於記憶體陣列300中的位元線，而導電線108可對應於記憶體陣列300中的源極線。儘管第35C圖繪示出僅顯示導電線106的橫截面圖，但導電線108的橫截面圖可能類似。在溝槽315經圖案化之後，例如可藉由灰化來移除光阻劑313。
在一些實施例中，溝槽315可具有約30 nm至約100 nm範圍內的長度L3，儘管其他尺寸亦是可能的。在蝕刻溝槽315之後，形成導電線106/108的導電材料304的剩餘部分可具有約20 nm至約50 nm範圍內的長度L4，儘管其他尺寸亦是可能的。在一些情況下，與同一溝槽315相鄰的導電線106與導電線108可具有不同的長度（例如，長度L4）。在一些實施例中，可藉由控制溝槽315的長度L3（例如，藉由控制溝槽315的圖案化）來控制導電線106/108的長度L4。以這一方式，控制溝槽315的尺寸可控制導電線106/108的尺寸。溝槽315可具有類似於寬度W4（見第33C圖）的寬度。溝槽315可具有約1000 nm至約2000 nm範圍內的深度D4，且其可類似於先前針對第26C圖所述的深度D2。其他尺寸亦是可能的。
在第36圖中，根據一些實施例，密封材料320沉積於多層堆疊58上方及溝槽315內。在一些實施例中，密封材料320類似於先前針對第27圖所述的密封材料120。舉例而言，密封材料320可由諸如PSG、BSG、BPSG、USG、氧化矽、或類似物的介電材料形成。密封材料320可使用任何適合的方法沉積，諸如CVD、PECVD、或類似者。在一些實施例中，密封材料320是藉由可流動CVD方法形成的可流動膜。
在一些實施例中，可形成具有約5 nm至約50 nm範圍內厚度的密封材料320。其他厚度亦是可能的。在一些實施例中，密封材料320可在溝槽315上方部分延伸，如第36圖所示。在其他實施例中，密封材料320可完全延伸穿過溝槽315。密封材料320可沿溝槽315的側壁部分或完全延伸至溝槽315中。控制密封材料320的厚度可控制密封空氣隙322的密封件321的尺寸，如下文參考第37圖所述。
在第37圖中，根據一些實施例，可執行植入製程324，以用摻雜劑植入密封材料320，以密封溝槽315並形成空氣隙322。植入製程324可類似於先前針對第28圖所述的植入製程124。在一些實施例中，植入製程植入摻雜劑導致密封材料320擴展。在一些實施例中，可控制植入製程324以在密封材料320中植入摻雜劑，使得密封材料320的擴展部分完全延伸跨越溝槽315的寬度，從而密封溝槽315以形成空氣隙322。覆蓋溝槽315的密封材料320的擴展部分在本文中稱為密封件321。在一些情況下，擴展密封材料320可在溝槽315上方合併，且在一些情況下，密封件321可形成為具有接縫323。藉由以這一方式在空氣隙322上方形成密封件321，可防止隨後沉積之材料進入空氣隙322。藉由以這一方式形成空氣隙322，可減小導電線106與導電線108之間的電容。藉由使用空氣隙322減小電容，記憶體陣列300可在更高頻率操作下具有更快的回應速度及改善的性能。
在一些實施例中，空氣隙322可具有約1000 nm至約3000 nm範圍內的高度H4。在一些實施例中，高度H4可在溝槽315的深度D4的約95%與約99%之間。在一些實施例中，空氣隙322的體積可在溝槽315的體積的約95%與約99%之間。在一些實施例中，空氣隙322的體積可在導電線106/108的體積的約80%與約99%之間。在一些情況下，形成更大的空氣隙322可更大地減少導電線106/108之間的電容。密封件321的底表面如第37圖中所示為凹的，但可以是平的、凸的、不規則的、或具有與這些實例不同的形狀。
在第38A圖、第38B圖及第38C圖中，根據一些實施例，執行平坦化製程以移除多餘的密封材料320。在執行平坦化製程之後，密封材料320的剩餘部分形成密封件321。在一些實施例中，平坦化製程可包括CMP製程、研磨製程、回蝕製程、其組合、或類似者。在執行平坦化製程之後，密封件321、多層堆疊58、介電材料98、及導電線106/108的頂表面可實質上齊平。在一些實施例中，在執行平坦化製程之後，密封件321具有約50 nm至約100 nm範圍內的高度H5，儘管其他高度亦是可能的。
在形成密封件321之後，可執行進一步處理以形成記憶體陣列300。進一步處理可類似於先前在第30A圖、第30B圖、第30C圖及第30D圖中描述的針對記憶體陣列200的處理。舉例而言，可形成觸點110、112、114，可形成導電線116及/或可形成導電通孔118。
各種實施例提供具有垂直堆疊的記憶體單元的3D記憶體陣列。各個記憶體單元包含具有記憶體膜的電晶體、閘極介電材料及氧化物半導體通道區。電晶體包含源極/汲極電極，其亦是記憶體陣列中的源極線及位元線。電晶體進一步包含閘電極，閘電極亦是記憶體陣列中的字元線。空氣隙設置於源極/汲極的相鄰者之間並將其隔離開。空氣隙可形成於相同電晶體的源極/汲極之間或相鄰電晶體的源極/汲極之間。由於空氣具有比許多其他介電材料（例如，氧化物、氮化物、或類似物）低的介電常數，故用空氣隙而非介電材料來分離源極/汲極可減少源極/汲極電極之間的寄生電容。藉由以這一方式降低寄生電容，可改善裝置的速度（例如，回應速度、切換速度等），且可降低寄生雜訊。這可改善裝置之操作，特別是在相對高的頻率下操作時。
根據一個實施例，一種裝置包括半導體基板；在半導體基板上方延伸的字元線；沿字元線延伸的記憶體膜，其中記憶體膜接觸字元線；沿記憶體膜延伸的通道層，其中記憶體膜在通道層與字元線之間；沿記憶體膜延伸的源極線，其中記憶體膜在源極線與字元線之間；沿記憶體膜延伸的位元線，其中記憶體膜在位元線與字元線之間；及隔離區，其中各個隔離區在源極線與位元線之間，其中隔離區中之每一者包括空氣隙及在空氣隙上方延伸的密封件。在一個實施例中，裝置包括電晶體，其中各個電晶體包括一個源極線及一個位元線，其中各個隔離區在各個個別電晶體的源極線與位元線之間。在一個實施例中，各個電晶體包括沿通道層延伸的第一介電材料，其中第一介電材料在各個個別電晶體的源極線與位元線之間，其中各個電晶體包括在電晶體的源極線與第一介電材料之間延伸的第一隔離區以及在電晶體的位元線與第一介電材料之間延伸的第二隔離區。在一個實施例中，裝置包括電晶體，其中各個電晶體包括源極線及位元線，其中隔離區的各個隔離區在一個電晶體的源極線與相鄰電晶體的位元線之間。在一個實施例中，密封件包括氧化物。在一個實施例中，空氣隙曝露通道層的側壁及源極線或位元線的側壁。在一個實施例中，空氣隙的體積在源極線或位元線的體積的80%與99%之間。在一個實施例中，各個隔離區包括在空氣隙與記憶體膜之間延伸的第二介電材料，其中密封件包括第二介電材料。
根據一個實施例，一種裝置包括半導體基板；半導體基板上方的第一記憶體單元，第一記憶體單元包括第一電晶體，其中第一電晶體包括包含有第一字元線的一部分的閘電極；鐵電材料的第一部分，其中鐵電材料的第一部分在第一字元線的側壁上；及鐵電材料的第一部分的側壁上的第一通道區；源極線，其中源極線的第一部分為第一電晶體提供第一源極/汲極電極；位元線，其中位元線的第一部分為第一電晶體提供第二源極/汲極；第一介電材料，將源極線與位元線分離開；第一空氣隙，將源極線與第一介電材料分離開；第二空氣隙，將位元線與第一介電材料分離開；及第一記憶體單元上方的第二記憶體單元。在一個實施例中，第一空氣隙延伸穿過第一記憶體單元及第二記憶體單元。在一個實施例中，裝置包括在源極線與第一介電材料之間延伸的第一密封件及在位元線與第一介電材料之間延伸的第二密封件，其中第一密封件密封第一空氣隙，且其中第二密封件密封第二空氣隙。在一個實施例中，第一密封件、第二密封件及第一介電材料的頂表面是齊平的。在一個實施例中，第一密封件及第二密封件包括植入鍺的氧化矽。在一個實施例中，第一密封件及第二密封件物理接觸第一通道區。在一個實施例中，第一密封件及第二密封件各自具有接縫。在一個實施例中，裝置包括源極線的側壁上方的第一隔離區及位元線的側壁上方的第二隔離區。
根據一個實施例，一種方法包括圖案化延伸穿過第一導電線的第一溝槽；沿第一溝槽的側壁及底表面沉積記憶體膜；在記憶體膜上方沉積氧化物半導體(oxide semiconductor，OS)層，其中OS層沿第一溝槽的側壁及底表面延伸；在OS層上沉積第一介電材料，其中第一介電材料填充第一溝槽的剩餘部分；在第一介電材料中圖案化第二溝槽；在第二溝槽中沉積導電材料，其中導電材料填充第二溝槽；在導電材料中圖案化第三溝槽；在第三溝槽中沉積第二介電材料；及用摻雜劑植入第二介電材料，其中在植入第二介電材料之後，第二介電材料的植入部分在第三溝槽上方延伸並在第三溝槽內形成空氣隙。在一個實施例中，沉積第二介電材料包括使用電漿增強化學氣相沉積(PECVD)來沉積氧化矽。在一個實施例中，摻雜劑包括鍺。在一個實施例中，第二介電材料覆蓋第三溝槽內記憶體膜的側壁表面。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示內容的態樣。熟習此項技術者應瞭解，其可易於使用本揭示內容作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示內容的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示內容的精神及範疇。
30C'-30C':線 50:基板 52:介電層 52A,52B,52C:介電層 54:導電層 54A,54B,54C,54D:導電層 56:光阻劑 58:多層堆疊/階梯結構 60:區域 61:開口 62:區域 64:區域 70:金屬間介電質(IMD) 72:導電線 72A,72B,72C,72D:導電線 80:硬遮罩 82:光阻劑 86:溝槽 90:記憶體膜 92:氧化物半導體(OS)層 98:介電材料 100:溝槽 102:介電材料 103:開口 104:溝槽 105:光阻劑 106:導電線 108:導電線 109:溝槽 110:觸點 112:觸點 114:觸點 116:導電線 116A,116B,116C:導電線 118:導電通孔 120:密封材料 121:密封件 122:空氣隙 123:接縫 124:植入製程 200:記憶體陣列 202:記憶體單元 204:電晶體 205:閘電極 206:源極/汲極區 207:箭頭 208:閘極間隔物 210:第一層間介電(ILD) 212:第二層間介電(ILD) 213:閘極介電層 214:源極/汲極觸點 216:閘極觸點 220:互連結構 222:導電特徵 224:介電層 300:記憶體陣列 304:導電材料 309:光阻劑 311:溝槽 313:光阻劑 315:溝槽 320:密封材料 321:密封件 322:空氣隙 323:接縫 324:植入製程 B-B',C-C',D-D',E-E':橫截面 D1,D2,D3,D4:深度 H1,H2,H3,H4,H5:高度 W1,W2,W3,W4:寬度 L1,L2,L3,L4:長度
本揭示內容的態樣在與隨附圖式一起閱讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。 第1A圖、第1B圖及第1C圖繪示出根據一些實施例的記憶體陣列之透視圖、電路圖、及俯視圖。 第2圖、第3A圖、第3B圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12A圖、第12B圖、第13圖、第14A圖、第14B圖、第15圖、第16圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27圖、第28圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖及第30D圖繪示出根據一些實施例的製造記憶體陣列的中間步驟的變化視圖。 第31圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第35C圖、第36圖、第37圖、第38A圖、第38B圖及第38C圖繪示出根據一些實施例的製造記憶體陣列的中間步驟的變化視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
52:介電層
72:導電線
90:記憶體膜
92:氧化物半導體(OS)層
98:介電材料
102:介電材料
106:導電線
108:導電線
121:密封件
122:空氣隙
200:記憶體陣列
202:記憶體單元
204:電晶體
207:箭頭
B-B',C-C',D-D':橫截面

Claims (20)

  1. 一種裝置，包含： 一半導體基板； 在該半導體基板上方延伸的一字元線； 沿該字元線延伸的一記憶體膜，其中該記憶體膜接觸該字元線； 沿該記憶體膜延伸的一通道層，其中該記憶體膜在該通道層與該字元線之間； 沿該記憶體膜延伸的複數個源極線，其中該記憶體膜在該些源極線與該字元線之間； 沿該記憶體膜延伸的複數個位元線，其中該記憶體膜在該些位元線與該字元線之間；及 複數個隔離區，其中該些隔離區中之各個隔離區在該些源極線的一源極線與該些位元線的一位元線之間，其中該些隔離區中之每一者包含一空氣隙及在該空氣隙上方延伸的一密封件。
  2. 如請求項1所述之裝置，更包含複數個電晶體，其中該些電晶體中之各個電晶體包含該些源極線中之一個源極線及該些位元線中之一個位元線，其中該些隔離區中之各個隔離區在該些電晶體中之各個個別電晶體的該源極線與該位元線之間。
  3. 如請求項2所述之裝置，其中該些電晶體中之各個電晶體包含沿該通道層延伸的一第一介電材料，其中該第一介電材料在該些電晶體中之各個個別電晶體的該源極線與該位元線之間，其中該些電晶體中之各個電晶體包含一第一隔離區和一第二隔離區，該第一隔離區在該電晶體的該源極線與該第一介電材料之間延伸，該第二隔離區在該電晶體的該位元線與該第一介電材料之間延伸。
  4. 如請求項1所述之裝置，更包含複數個電晶體，其中各個電晶體包含該些源極線中之一源極線及該些位元線中之一位元線，其中該些隔離區中之各個隔離區在一個電晶體的一源極線與一相鄰電晶體的一位元線之間。
  5. 如請求項1所述之裝置，其中該密封件包含一氧化物。
  6. 如請求項1所述之裝置，其中該空氣隙曝露該通道層的多個側壁以及該些源極線中之一源極線或該些位元線中之一位元線的多個側壁。
  7. 如請求項1所述之裝置，其中該空氣隙的一體積在該些源極線的一源極線或該些位元線的一位元線的一體積的80%與99%之間。
  8. 如請求項1所述之裝置，其中該些隔離區中之各個隔離區進一步包含在該空氣隙與該記憶體膜之間延伸的一第二介電材料，其中該密封件包含該第二介電材料。
  9. 一種裝置，包含： 一半導體基板； 一第一記憶體單元，該第一記憶體單元於該半導體基板上方，該第一記憶體單元包含一第一電晶體，其中該第一電晶體包含： 一閘電極，該閘電極包含一第一字元線的一部分； 一鐵電材料的一第一部分，該鐵電材料的該第一部分在該第一字元線的一側壁上；及 一第一通道區，該第一通道區在該鐵電材料的該第一部分的一側壁上； 一源極線，其中該源極線的一第一部分為該第一電晶體提供一第一源極/汲極電極； 一位元線，其中該位元線的一第一部分為該第一電晶體提供一第二源極/汲極電極； 一第一介電材料，該第一介電材料將該源極線與該位元線分離開； 一第一空氣隙，該第一空氣隙將該源極線與該第一介電材料分離開； 一第二空氣隙，該第二空氣隙將該位元線與該第一介電材料分離開；及 一第二記憶體單元，該第二記憶體單元在該第一記憶體單元上方。
  10. 如請求項9所述之裝置，其中該第一空氣隙延伸穿過該第一記憶體單元及該第二記憶體單元。
  11. 如請求項9所述之裝置，更包含一第一密封件及一第二密封件，該第一密封件在該源極線與該第一介電材料之間延伸，該第二密封件在該位元線與該第一介電材料之間延伸，其中該第一密封件密封該第一空氣隙，且其中該第二密封件密封該第二空氣隙。
  12. 如請求項11所述之裝置，其中該第一密封件、該第二密封件及該第一介電材料的多個頂表面是齊平的。
  13. 如請求項11所述之裝置，其中該第一密封件及該第二密封件包含植入有鍺的氧化矽。
  14. 如請求項11所述之裝置，其中該第一密封件及該第二密封件物理接觸該第一通道區。
  15. 如請求項11所述之裝置，其中該第一密封件及該第二密封件各自具有一接縫。
  16. 如請求項9所述之裝置，更包含一第一隔離區及一第二隔離區，該第一隔離區在該源極線的一側壁上方，該第二隔離區在該位元線的一側壁上方。
  17. 一種方法，包含： 圖案化延伸穿過一第一導電線一第一溝槽； 沿該第一溝槽的多個側壁及一底表面沉積一記憶體膜； 在該記憶體膜上方沉積一氧化物半導體層，其中該氧化物半導體層沿該第一溝槽的該些側壁及該底表面延伸； 在該氧化物半導體層上沉積一第一介電材料，其中該第一介電材料填充該第一溝槽的一剩餘部分； 在該第一介電材料中圖案化一第二溝槽； 在該第二溝槽中沉積一導電材料，其中該導電材料填充該第二溝槽； 在該導電材料中圖案化一第三溝槽； 在該第三溝槽中沉積一第二介電材料；及 用一摻雜劑植入該第二介電材料，其中在植入該第二介電材料之後，該第二介電材料的多個植入部分在該第三溝槽上方延伸並在該第三溝槽內形成一空氣隙。
  18. 如請求項17所述之方法，其中沉積該第二介電材料之步驟包含使用電漿增強化學氣相沉積(PECVD)來沉積氧化矽。
  19. 如請求項17所述之方法，其中該摻雜劑包含鍺。
  20. 如請求項17所述之方法，其中該第二介電材料覆蓋該第三溝槽內該記憶體膜的一側壁表面。
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