KR102611769B1 - 메모리 어레이 및 그 형성 방법 - Google Patents
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Abstract
디바이스는 반도체 기판; 반도체 기판 위에 있는 제 1 워드 라인으로서, 제 1 트랜지스터에 제 1 게이트 전극을 제공하는 제 1 워드 라인; 및 제 1 워드 라인 위에 있는 제 2 워드 라인을 포함한다. 제 2 워드 라인은 제 1 유전체 재료에 의해 제 1 워드 라인으로부터 절연되고, 제 2 워드 라인은 제 1 트랜지스터 위의 제 2 트랜지스터에 제 2 게이트 전극을 제공한다. 디바이스는 제 1 워드 라인 및 제 2 워드 라인과 교차하는 소스 라인; 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 비트 라인; 제 1 워드 라인과 소스 라인 사이에 있는 메모리 막; 및 메모리 막과 소스 라인 사이에 있는 제 1 반도체 재료를 더 포함한다.
Description
우선권 주장 및 상호 참조
본 출원은 2020년 5월 29일에 출원된 미국 가출원 번호 63/031,646의 우선권을 청구하며, 이 출원은 여기에 참조로 통합된다.
발명의 배경이 되는 기술
반도체 메모리들은 예를 들어 라디오들, 텔레비전들, 휴대 전화들, 및 개인용 컴퓨팅 디바이스들을 포함한 전자 애플리케이션들을 위한 집적 회로들에 사용된다. 반도체 메모리들은 2개의 주요 카테고리들을 포함한다. 하나는 휘발성 메모리들이고; 다른 하나는 비휘발성 메모리들이다. 휘발성 메모리들은 랜덤 액세스 메모리(Random Access Memory; RAM)를 포함하며, 이는 2개의 하위 카테고리들, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 및 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)로 추가로 나뉘어질 수 있다. SRAM과 DRAM은 전원이 공급되지 않을 때 그들이 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비휘발성 메모리들은 그들에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 타입은 강유전체 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 기입/판독 속도 및 작은 사이즈이다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b 및 도 1c는 일부 실시예에 따른 메모리 어레이의 사시도, 회로도 및 평면도를 예시한다.
도 2, 도 3a, 도 3b, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14, 도 15, 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20, 도 21, 도 22, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c 및 도 28d는 일부 실시예에 따른 메모리 어레이를 제조하는 방법의 다양한 도면들을 예시한다.
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도 29는 일부 실시예에 따른 메모리 어레이의 다양한 도면들을 예시한다.
도 30은 일부 실시예에 따른 메모리 어레이의 다양한 도면들을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 복수의 수직으로 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 각각의 메모리 셀은 게이트 전극으로서 역할을 하는 워드 라인 영역, 제 1 소스/드레인 전극으로서 역할을 하는 비트 라인 영역, 및 제 2 소스/드레인 전극으로서 역할을 하는 소스 라인 영역을 갖는 박막 트랜지스터(thin film transistor; TFT)를 포함한다. 각각의 TFT는 절연 메모리 막(예를 들어, 게이트 유전체로서) 및 산화물 반도체(oxide semiconductor; OS) 채널 영역을 더 포함한다. 일부 실시예에서, 워드 라인은 수평 방향(예를 들어, 반도체 기판의 주 표면에 평행)으로 진행될 수 있는 반면, 소스 라인 및 비트 라인은 수직 방향(예를 들어, 반도체의 주 표면에 수직)으로 진행될 수 있다. 감소된 메모리 셀 크기, 증가된 밀도, 감소된 메모리 어레이 풋프린트(예를 들어, 적층 높이) 및 제조 용이성을 포함하지만 이에 제한되지 않는 3D 메모리 어레이 아키텍처로 이점이 달성될 수 있다.
도 1a, 도 1b 및 도 1c는 일부 실시예에 따른 메모리 어레이의 예시를 도시한다. 도 1a는 3차원도로 메모리 어레이(200)의 일부분의 예를 도시하고; 도 1b는 메모리 어레이(200)의 회로도를 도시하고; 도 1c는 일부 실시예에 따른 메모리 어레이(200)의 평면도를 도시한다. 메모리 어레이(200)는 행들 및 열들의 그리드로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 수직으로 더욱 적층되어 3차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 백 엔드 오브 라인(back end of line; BEOL)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이 반도체 다이의 상호 접속 층에 배치될 수 있다.
일부 실시예에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 각각의 메모리 셀(202)은 게이트 유전체로서 절연 메모리 막(90)을 갖는 박막 트랜지스터(thin film transistor; TFT)(204)를 포함할 수 있다. 일부 실시예에서, 각각의 TFT(204)의 게이트는 각각의 워드 라인(예를 들어, 도전성 라인(72))의 일부분에 의해 제공되고, 각각의 TFT(204)의 제 1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 도전성 라인(106))의 일부분에 의해 제공되고, 각각의 TFT(204)의 제 2 소스/드레인 영역은 각각의 소스 라인(예를 들어, 도전성 라인(108))의 일부분에 제공되며, 이는 제2 소스/드레인 영역을 접지에 전기적으로 커플링한다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수 있는 한편, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 도전성 라인(72) 중 인접한 도전성 라인 사이에 배치된 유전체 층(52)을 갖는 복수의 수직으로 적층된 도전성 라인(72)(예를 들어, 워드 라인)을 포함한다. 도전성 라인(72)은 아래 놓인 기판의 주 표면에 평행한 방향으로 연장된다(도 1a 및 도 1b에 명시적으로 예시되지 않음). 도전성 라인(72)은 하부 도전성 라인(72)이 상부 도전성 라인(72)의 엔드포인트보다 길고 엔드포인트를 지나 측방으로 연장되도록 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 도전성 라인(72)의 다수의 적층된 층은, 최상부 도전성 라인(72)이 가장 짧고 최하부 도전성 라인(72)이 가장 길도록 예시된다. 도전성 라인(72)의 각각의 길이는 아래 놓인 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 도전성 라인들(72) 각각의 일부는 메모리 어레이(200) 위로부터 액세스가능할 수 있고, 도전성 콘택은 도전성 라인(72) 각각의 노출된 부분에 제작될 수 있다.
메모리 어레이(200)는 복수의 도전성 라인(106)(예를 들어, 비트 라인) 및 도전성 라인(108)(예를 들어, 소스 라인)을 더 포함한다. 도전성 라인(106 및 108)은 각각 도전성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 재료(98)는 도전성 라인(106)과 도전성 라인(108) 중 인접하는 도전성 라인들 사이에 배치되어 이들을 격리시킨다. 교차하는 도전성 라인(72)과 함께 도전성 라인들(106 및 108)의 쌍은 각각의 메모리 셀(202)의 경계를 정의하고, 유전체 재료(102)는 도전성 라인(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 격리시킨다. 일부 실시예에서, 도전성 라인(108)은 접지에 전기적으로 커플링된다. 도 1a 내지 도 1c는 도전성 라인(108)에 대한 도전성 라인(106)의 특정 배치를 예시하지만, 다른 실시예에서 도전성 라인(106 및 108)의 배치가 뒤집힐 수 있다는 것을 이해해야 한다. 또한, 도 1a 및 1c에서, 메모리 어레이(200)의 인접한 열에 있는 도전성 라인(106 및 108)은 메모리 셀(202) 사이의 향상된 격리를 위해 서로 엇갈리게 배치될 수 있다. 다른 실시예에서, 도전성 라인(106 및 108)은 상이한 구성(예를 들어, 정렬)을 가질 수 있다.
상기 언급된 바와 같이, 메모리 어레이(200)는 또한 산화물 반도체(OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀(202)의 TFT(204)에 채널 영역을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 TFT(204)의 각각의 문턱 전압(Vth)보다 높음)이 대응하는 도전성 라인(72)을 통해 인가될 때, 도전성 라인(72)과 교차하는 OS 층(92)의 영역은 전류가 도전성 라인(106)으로부터 도전성 라인(108)으로 (예를 들어, 화살표(206)에 의해 표시된 방향으로) 흐르도록 허용할 수 있다.
메모리 막(90)은 도전성 라인(72)과 OS 층(92) 사이에 배치되고, 메모리 막(90)은 TFT(204)에 게이트 유전체를 제공할 수 있다. 일부 실시예에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 재료를 포함한다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM) 어레이라고도 지칭될 수 있다. 대안적으로, 메모리 막(90)은 2 개의 SiOx 층(예를 들어, ONO 구조물), 상이한 강유전체 재료, 상이한 유형의 메모리 층(예를 들어, 비트를 저장할 수 있음) 등 사이에 SiNx 층을 포함하는 다층 구조물일 수 있다.
메모리 막(90)이 강유전체 재료을 포함하는 실시예에서, 메모리 막(90)은 2 개의 상이한 방향 중 하나로 분극될 수 있고, 분극 방향은 메모리 막(90)에 걸쳐 적절한 전압 차이를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극은 상대적으로 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각각의 경계 내에 포함됨), 메모리 막(90)의 연속 영역이 복수의 메모리 셀(202)을 가로질러 연장될 수 있다. 메모리 막(90)의 특정 영역의 분극 방향에 따라, 대응하는 TFT(204)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 막(90)의 영역이 제 1 전기 분극 방향을 갖는 경우, 대응 TFT(204)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 메모리 막(90)의 영역이 제 2 전기 분극 방향을 갖는 경우, 대응하는 TFT(204)이 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압들 간의 차이는 문턱 전압 시프트로 지칭될 수 있다. 문턱 전압 시프트가 클수록 대응하는 메모리 셀(202)에 저장된 디지털 값을 더 쉽게 판독할 수 있다(예를 들어, 오류 발생 가능성이 적음).
그러한 실시예에서, 메모리 셀(202)에 대한 기입(write) 동작을 수행하기 위해, 기입 전압이 메모리 셀(202)에 대응하는 메모리 막(90)의 일부분에 걸쳐 인가된다. 예를 들어, 대응하는 도전성 라인(72)(예를 들어, 워드 라인) 및 대응하는 도전성 라인들(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 기입 전압이 인가될 수 있다. 메모리 막(90)의 일부분에 걸쳐 기입 전압을 인가함으로써, 메모리 막(90)의 영역의 분극 방향은 변경될 수 있다. 그 결과, 대응하는 TFT(204)의 대응하는 문턱 전압은 또한 낮은(low) 문턱 전압으로부터 높은(high) 문턱 전압으로, 또는 그 반대로 전환될 수 있고, 디지털 값은 메모리 셀(202)에 저장될 수 있다. 도전성 라인(72)이 도전성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 기입 동작을 위해 선택될 수 있다.
그러한 실시예에서, 메모리 셀(202)에 대한 판독(read) 동작을 수행하기 위해, 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 도전성 라인(72)(예를 들어, 워드 라인)에 인가된다. 메모리 막(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 TFT(204)는 턴 온되거나 턴 온되지 않을 수 있다. 그 결과, 도전성 라인(106)은 도전성 라인(108)(예를 들어, 접지에 커플링된 소스 라인)을 통해 방전될 수도 있고 방전되지 않을 수도 있으며, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 도전성 라인(72)이 도전성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 추후 도면에서 사용되는 메모리 어레이(200)의 참조 단면도을 추가로 예시한다. 단면 B-B'는 도전성 라인(72)의 길이방향 축을 따라, 그리고 예를 들어 TFT(204)의 전류 흐름의 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고, 도전성 라인(72)의 길이방향 축에 평행하다. 단면 C-C'는 도전성 라인(106)을 통해 연장된다. 단면 D-D'는 단면 C-C'에 평행하고, 유전체 재료(1102)를 통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 추가로 예시한다. 회로는 기판(50)의 상단 표면에 있는 능동 디바이스(예를 들어, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위에 게이트 유전체 층(202)을 그리고 게이트 유전체 층(202) 위에 게이트 전극(204)을 포함할 수 있다. 소스/드레인 영역(206)은 게이트 유전체 층(202) 및 게이트 전극(204)의 양 측 상의 기판(50)에 배치된다. 게이트 스페이서(208)은 게이트 유전체 층(202)의 측벽을 따라 형성되고, 소스/드레인 영역(206)을 적절한 측방향 거리만큼 게이트 전극(204)으로부터 분리한다. 일부 실시예에서, 트랜지스터는 평면 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(finFET)들, 나노 전계 효과 트랜지스터(nanoFET) 등일 수 있다.
제 1 ILD(210)는 소스/드레인 영역(206), 게이트 유전체 층(202) 및 게이트 전극(204)을 둘러싸고 격리시키며, 제 2 ILD(212)는 제 1 ILD(210) 위에 있다. 소스/드레인 콘택(214)은 제 2 ILD(212) 및 제 1 ILD(210)를 통해 연장되고 소스/드레인 영역(206)에 전기적으로 커플링되며, 게이트 콘택(216)은 제 2 ILD(212)를 통해 연장되고 게이트 전극(204)에 전기적으로 커플링된다. 하나 이상의 적층된 유전체 층(224) 및 하나 이상의 유전체 층(224)에 형성된 도전성 피처(222)를 포함하는 상호접속 구조물(220)은 제 2 ILD(212), 소스/드레인 콘택(214) 및 게이트 콘택(216) 위에 있다. 도 2는 2 개의 적층된 유전체 층(224)을 예시하지만, 상호접속 구조물(200)은 그 안에 도전성 피처(222)가 배치된 임의의 수의 유전체 층(224)을 포함할 수 있다는 것을 이해해야 한다. 상호접속 구조물(220)은 기능 회로를 형성하기 위해 게이트 콘택(216) 및 소스/드레인 콘택(214)에 전기적으로 접속될 수 있다. 일부 실시예에서, 상호접속 구조물(220)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입력/출력 회로, 이미지 센서 회로 등, 또는 이들의 조합들을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 논의하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스들(예를 들어, 커패시터, 저항기 등)이 또한 기능 회로의 일부로서 형성될 수 있다.
도 3a 및 도 3b에서, 다층 스택(58)이 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 상호접속 구조물(120)은 단순성과 명료성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호접속 구조물(220)의 유전체 층들(224)과 접촉하는 것으로 예시되어 있지만, 임의의 수의 중간 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 하나 이상의 추가 상호접속 층은 절연 층(예를 들어, 로우-k 유전체 층)에 도전성 피처들을 포함하는 하나 이상의 상호접속 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 도전성 피처는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 도 1b 참조). 대안적으로, 다층 스택(58)은 어떠한 개재되는 피처들없이 기판(50) 상에 직접 배치될 수 있다. 그러한 실시예에서, 기판(50)은 어떠한 능동 디바이스도 포함하지 않을 수 있다.
다층 스택(58)은 도전성 라인(54A-D)(통칭하여 도전성 층(54)으로 지칭됨) 및 유전체 층들(52A-C)(통칭하여 유전체 층들(52)로 지칭됨)의 교호하는 층들을 포함한다. 도전성 층(54)은 도전성 라인(72)(예를 들어, 워드 라인)을 정의하기 위해 후속 단계에서 패터닝될 수 있다. 도전성 층(54)은 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등과 같은 도전성 재료를 포함할 수 있고, 유전체 층들(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 재료를 포함할 수 있다. 도전성 층(54) 및 유전체 층(52)은 각각 예를 들어, 화학 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 물리 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다. 도 3a 및 도 3b는 특정 개수의 도전성 층(54) 및 유전체 층(52)을 예시하지만, 다른 실시예는 상이한 개수의 도전성 층(54) 및/또는 유전체 층(52)을 포함할 수 있다.
도 4 내지 도 12b는 일부 실시예에 따라 메모리 어레이(200)의 계단 구조물을 제조하는 중간 단계의 도면이다. 도 4 내지 도 11 및 도 12b는 도 1에 예시된 참조 단면 B-B'를 따라 예시된다. 도 12a는 3차원도로 예시된다.
도 4에서, 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 상기 논의된 바와 같이, 다층 스택(58)은 도전성 층(54)(54A, 54B, 54C 및 54D로 표시됨) 및 유전체 층(52)(52A, 52B 및 52C로 표시됨)의 교호하는 층을 포함할 수 있다. 포토레지스트(56)는 스핀-온 기술을 사용하여 형성될 수 있다.
도 5에서, 포토레지스트(56)는 다층 스택(58)의 나머지 부분을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시키도록 패터닝된다. 예를 들어, 다층 스택(58)의 최상단 층(예를 들어, 도전성 층(54D))이 영역(60)에서 노출될 수 있다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 6에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 도전성 층(54D) 및 유전체 층(52C)의 일부를 제거하고 개구부(61)를 정의할 수 있다. 도전성 층(54D) 및 유전체 층(52C)은 상이한 재료 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수 있다. 몇몇 실시예들에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고, 도전성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 역할을 한다. 그 결과, 도전성 층(54E) 및 도전성 층(54D)의 부분은 다층 스택(58)의 남아있는 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구부(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구부(61)가 원하는 깊이에 도달한 후에, 개구부(61)의 에칭을 정지하기 위해 타이밍된(timed) 에칭 프로세스가 사용될 수 있다. 결과적인 구조물에서, 도전성 층(54C)은 영역들(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키기 위해 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭은 감소하고 영역(60 및 62)에서 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 영역(60)에서 도전성 층(54C)의 상단 표면이 노출될 수 있고, 영역들(62)에서 도전성 층(54D)의 상단 표면이 노출될 수 있다.
도 8에서, 영역(60 및 62) 내의 도전성 층(54D), 유전체 층(52C), 도전성 층(54C), 및 유전체 층(52B)의 부분은 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구부(61)를 다층 스택(58) 내로 추가로 연장시킬 수 있다. 도전성 층(54D/54C) 및 유전체 층(52C/52B)이 상이한 재료 조성들을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수 있다. 일부 실시예에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 도전성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 유전체 층(52B)은 도전성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 도전성 층(54B)은 유전체 층(52B)을 에칭하는 동안 에칭 정지 층으로서 역할을 한다. 그 결과, 도전성 층(54D/54C) 및 유전체 층(52C/52B)의 부분은 다층 스택(58)의 남아있는 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구부(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 도전성 층(54) 및 유전체 층(52)의 에칭되지 않은 부분은 아래 놓인 층에 대한 마스크로서 역할을 하고, 그 결과 도전성 층(54D) 및 유전체 층(52C)의 이전 패턴이(도 7 참조) 아래 놓인 도전성 층(54C) 및 유전체 층(52B)에 전사될 수 있다. 결과적인 구조물에서, 도전성 층(54B)은 영역(60)에서 노출되고, 도전성 층(54C)은 영역(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키기 위해 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기법을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭은 감소되고 영역(60, 62 및 64)에서 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 영역(60)에서 도전성 층(54B)의 상단 표면이 노출될 수 있고; 영역(62)에서 도전성 층(54C)의 상단 표면이 노출될 수 있고; 영역(64)에서 도전성 층(54D)의 상단 표면이 노출될 수 있다.
도 10에서, 영역(60, 62 및 64) 내의 도전성 층(54D, 54C 및 54B)의 부분은 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구부(61)를 다층 스택(58) 내로 추가로 연장시킬 수 있다. 일부 실시예에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하며; 유전체 층(52B)은 도전성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하며; 유전체 층(52A)은 도전성 층(54B)을 에칭하는 동안 에칭 정지 층으로서 역할을 한다. 그 결과, 도전성 층(54D, 54C 및 54B)의 부분은 다층 스택(58)의 남아있는 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구부(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 유전체 층(52) 각각은 아래 놓인 층에 대한 마스크로서 역할을 하고, 그 결과 유전체 층(52C/52B)의 이전 패턴이(도 9 참조) 아래 놓인 도전성 층(54C/54B)에 전사될 수 있다. 결과적인 구조물에서, 유전체 층(52A)은 영역(60)에서 노출되고; 유전체 층(52B)은 영역(62)에서 노출되고; 유전체 층(52C)은 영역(64)에서 노출된다.
도 11에서, 포토레지스트(56)는 예를 들어 허용가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다. 따라서, 계단 구조물(68)이 형성된다. 계단 구조물은 도전성 층(54) 및 유전체 층(52)의 교호하는 것들의 스택을 포함한다. 하부 도전성 층(54)은 상부 도전성 층(54)보다 더 넓고 상부 도전성 층(54)을 지나 측방으로 연장되며, 도전성 층(54) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들어, 도전성 층(54A)은 도전성 층(54B)보다 길 수 있고; 도전성 층(54B)은 도전성 층(54C)보다 길 수 있고; 도전성 층(54C)은 도전성 층(54D)보다 길 수 있다. 결과적으로, 후속 프로세스 단계에서 계단 구조물(68) 위에서부터 도전성 층(54) 각각으로 도전성 콘택이 만들어질 수 있다.
도 12에서, 금속간 유전체(inter-metal dielectric; IMD)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(phospho-silicate glass; PSG), 보로-실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 비도핑 실리케이트 유리(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. IMD(70)는 유전체 층(52)의 측벽 뿐 아니라 도전성 층(54)의 측벽을 따라 연장된다. 또한, IMD(70)는 유전체 층(52) 각각의 상단 표면과 접촉할 수 있다.
도 12에 추가로 예시된 바와 같이, 제거 프로세스가 그 후 IMD(70)에 적용되어 다층 스택(58) 위에 초과 유전체 재료를 제거한다. 일부 실시예에서, 화학 기계 연마(chemical mechanical polish; CMP), 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, IMD(70)와 다층 스택(58)의 상단 표면이 같은 레벨이 되도록 다층 스택(58)을 노출시킨다.
도 13 내지 도 17b는 일부 실시예에 따른 메모리 어레이(200)의 제조에서 중간 단계의 도면이다. 도 13 내지 도 17b에서, 트렌치가 다층 스택(58)에서 패터닝되어 도전성 라인(72)을 정의한다. 도전성 라인(72)은 메모리 어레이(200)에서 워드 라인에 대응할 수 있고, 도전성 라인(72)은 메모리 어레이(200)의 결과적인 TFT에 게이트 전극을 추가로 제공할 수 있다. 도 17a는 3 차원도로 예시된다. 도 13 내지 도 16 및 도 17b는 도 1a에 예시된 참조 단면 C-C'를 따라 예시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다층 스택(58) 위에 성막된다. 하드 마스크 층(80)은 예를 들어 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있는 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 포토레지스트(82)는 예를 들어 스핀-온 기술을 사용하여 형성될 수 있다.
도 14에서, 포토레지스트(82)는 트렌치(86)를 형성하도록 패터닝된다. 포토레지스트는 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 광에 노출된다. 노광 프로세스 후에, 포토레지스트(82)는 네거티브 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하도록 현상되어, 트렌치(86) 형태의 패터닝을 정의할 수 있다.
도 15에서, 포토레지스트(82)의 패턴은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중립 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 허용가능한 에칭 프로세스를 사용하여 하드 마스크(84)로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)가 하드 마스크(84)를 통해 연장되도록 형성된다. 포토레지스트(82)는 예를 들어 애싱 프로세스에 의해 제거될 수 있다.
도 16에서, 하드 마스크(84)의 패턴은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중립 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 허용가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 다층 스택(58)을 통해 연장된 트렌치(86) 및 도전성 라인(72)(예를 들어, 워드 라인)은 도전성 층(54)으로부터 형성된다. 도전성 층(54)을 통해 트렌치(86)를 에칭함으로써, 인접한 도전성 라인(72)은 서로 분리될 수 있다. 후속하여, 도 17a 및 도 17b에서, 하드 마스크(84)는 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용가능한 프로세스에 의해 제거될 수 있다. 다층 스택(58)의 계단 형상(예를 들어, 도 12 참조)으로 인해, 도전성 라인(72)은 기판(50)을 향하는 방향으로 증가하는 다양한 길이를 가질 수 있다. 예를 들어, 도전성 라인(72A)은 도전성 라인(72B)보다 길 수 있고; 도전성 라인(72B)은 도전성 라인(72C)보다 길 수 있고; 도전성 라인(72C)은 도전성 라인(72D)보다 길 수 있다.
도 18a 내지 도 23c는 트렌치(86)에서 TFT(204)(도 1a 참조)에 대한 채널 영역을 형성하고 패터닝하는 것을 도시한다. 도 18a, 19a 및 23a는 3차원도로 도시e된다. 도 18b, 도 19b, 도 20, 도 21, 도 22a, 도 22b 및 도 23b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다. 도 23c는 TFT 구조물의 대응하는 평면도를 도시한다.
도 18a 및 18b에서, 메모리 막(90)은 트렌치(86)에 컨포멀하게 성막된다. 메모리 막(90)은 메모리 막(90) 양단에 적절한 접압 차이를 인가함으로써 2 개의 상이한 편광 방향 사이를 전환할 수 있는 재료와 같이 비트를 저장할 수 있는 재료를 가질 수 있다. 예를 들어, 메모리 막(90)의 분극은 전압 차이를 인가함으로써 발생하는 전기장으로 인해 변할 수 있다.
예를 들어, 메모리 막(90)은 하프늄(Hf) 기반 유전체 재료 등과 같은 고 k 유전체 재료일 수 있다. 일부 실시예에서, 메모리 막(90)은 강유전체 재료(예를 들어, 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등), 실리콘 산질화물, 실리콘 질화물 등을 포함한다. 다른 실시예에서, 메모리(90)는 2 개의 SiOx 층 사이의 SiNx 층(예를 들어, ONO 구조물) 또는 2 개의 SiNx 층 사이의 SiOx 층(예를 들어, NON 구조물)을 포함하는 다층 구조물일 수 있다. 또 다른 실시예에서, 메모리 막(90)은 상이한 강유전체 재료 또는 상이한 유형의 메모리 재료를 포함할 수 있다. 메모리 막(90)은 CVD, PVD, ALD, PECVD 등에 의해 성막되어 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 메모리 막(90)이 성막된 후에, 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 600 ℃의 온도 범위에서)가 메모리 막(90)에 대해 원하는 결정상을 달성하고, 막 품질을 개선하고, 막 관련 결함/불순물을 감소시키기 위해 수행될 수 있다. 일부 실시예에서, 어닐링 단계는 또한 400 ℃ 미만일 수 있고, 이는 BEOL 열 예산을 충족시키고 고온 어닐링 프로세스에서 다른 피처들에서 발생할 수 있는 결함을 감소시킨다.
도 19a 및 19b에서, OS 층(92)은 메모리 막(90) 위의 트렌치(86)에 컨포멀하게 성막된다. OS 층(92)은 TFT에 대한 채널 영역을 제공하기에 적합한 재료를 포함한다(예를 들어, TFT(204), 도 1a 참조). 일부 실시예에서, OS 층(92)은 InxGayZnzMO와 같은 인듐 함유 재료를 포함하며, 여기서 M은 Ti, Al, Ag, Si, Sn 등일 수 있다. X, Y 및 Z는 각각 0과 1 사이의 임의의 값일 수 있다. 다른 실시예에서, IWO, 아연 산화물 등과 같은 상이한 산화물 반도체 재료가 OS 층(92)에 사용될 수 있다. 또 다른 실시예에서, OS 층(92)은 폴리 실리콘 또는 다른 반도체 재료로 대체될 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS 층(92)은 FE 층(90) 위에 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. OS 층(92)이 성막된 후에, 산소 관련 주변에서의 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 450 ℃의 온도 범위에서 또는 약 300 ℃ 내지 약 400 ℃의 범위에서)가 OS 층(92)의 전하 캐리어를 활성화하기 위해 수행될 수 있다.
도 20에서, 유전체 재료(98A)는 트렌치(86)의 측벽 및 하단 표면 상에 그리고 OS 층(92) 위에 성막된다. 유전체 재료(98A)는 예를 들어 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
도 21에서, 트렌치(86) 내의 유전체 재료(98A)의 하단 부분은 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 제거된다. 에칭은 예를 들어 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
후속하여, 도 21에 의해 또한 도시된 바와 같이, 유전체 재료(98A)는 트렌치(86)에서 OS 층(92)의 하단 부분을 통해 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 예를 들어 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. OS 층(92)을 에칭하면 트렌치(86)의 하단 표면 상에 메모리 막(90)의 부분이 노출될 수 있다. 따라서, 트렌치(86)의 대향하는 측벽들 상에 있는 OS 층(92)의 부분이 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀(202)(도 1a 참조) 간의 격리를 향상시킨다.
도 22a 및 도 22b에서, 추가 유전체 재료(98B)가 트렌치(86)를 채우도록 성막된다. 유전체 재료(98B)는 유전체 재료(98A)와 동일한 재료 조성을 가질 수 있으며, 동일한 프로세스에 의해 형성된다. 유전체 재료(98B) 및 유전체 재료(98A)는 이후 본원에서 총괄적으로 유전체 재료(98)로 지칭될 수 있다.
도 23a 내지 23c에서, 그 후 제거 프로세스가 유전체 재료(98), OS 층(92) 및 메모리 막(90)에 적용되어 다층 스택(58) 위의 초과 재료를 제거한다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치-백 프로세스, 이들의 조합과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜 다층 스택(58)의 상단 표면이 평탄화 프로세스가 완료된 후에 동일 레벨이 되도록 한다. 도 23c는 도 23a에 도시된 구조물의 대응하는 평면도를 예시한다.
도 24a 내지 27c는 메모리 어레이(200)에서 도전성 라인(106 및 108)(예를 들어, 소스 라인 및 비트 라인)을 제조하는 중간 단계를 도시한다. 도전성 라인(106 및 108)은 도전성 라인(72)에 수직인 방향을 따라 연장되어, 메모리 어레이(200)의 개별 셀이 판독 및 기입 동작을 위해 선택될 수 있도록 할 수 있다. 도 24a 내지 도 27c에서, "A"로 끝나는 도면은 3D도를 예시하고, "B"로 끝나는 도면은 평면도를 예시하고, "C"로 끝나는 도면은 도 1 a의 라인 C-C'에 평행한 대응하는 단면도를 예시한다.
도 24a, 도 24b 및 도 24c에서, 트렌치(100)는 OS 층(92) 및 유전체 재료(98)를 통해 패터닝된다. 도 24c는 도 24b의 라인 C-C'의 단면도을 도시한다. 트렌치(100)를 패터닝하는 것은 예를 들어 포토리소그래피와 에칭의 조합을 통해 수행될 수 있다. 트렌치(100)는 메모리 막(90)의 대향하는 측벽 사이에 배치될 수 있고, 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서 메모리 셀의 인접한 스택을 물리적으로 분리시킬 수 있다. 트렌치(100)는 인접한 열 내의 트렌치(100)가 서로 엇갈리도록 패터닝될 수 있다. 트렌치(100)의 위치를 엇갈리게 함으로써, 결과적인 메모리 어레이(200)에서의 격리가 개선될 수 있다.
도 25a, 도 25b, 및 도 25c에서, 유전체 재료(102)는 트렌치(100) 내에 성막되어 트렌치(100)를 채운다. 도 25c는 도 25b의 라인 C-C'의 단면도를 도시한다. 유전체층(102)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 예를 들어 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 층(102)은 OS 층(92) 위의 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 증착 후에, 평탄화 프로세스(예를 들어, CMP, 에치-백 등)가 수행되어 유전체 재료(102)의 초과 부분을 제거할 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92) 및 유전체 재료(102)의 상단 표면은 실질적으로 동일 레벨일 수 있다(예를 들어, 프로세스 변동 내에서). 일부 실시예에서, 유전체 재료(98 및 102)의 재료는 이들이 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 잇다. 예를 들어, 일부 실시예에서, 유전체 재료(98)는 산화물이고 유전체 재료(102)는 질화물이다. 일부 실시예에서, 유전체 재료(98)는 질화물이고 유전체 재료(102)는 산화물이다. 다른 재료도 또한 가능하다.
도 26a, 도 26b 및 도 26c에서, 트렌치(104)는 도전성 라인(106 및 108)에 대해 패터닝된다. 도 26c는 도 26b의 라인 C-C'의 단면도를 도시한다. 트렌치(104)는 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98C)를 포함함)를 패터닝함으로써 패터닝된다.
예를 들어, 포토레지스트(120)는 다층 스택(58), 유전체 재료(98), 유전체 재료(102), OS 층(92) 및 메모리 막(90) 위에 성막될 수 있다. 포토레지스트(118)는 예를 들어, 스핀 온 기술을 사용하여 형성될 수 있다. 포토레지스트(120)는 개구부(122)를 정의하도록 패터닝된다. 각각의 개구부(122)는 유전체 재료(102)의 대응하는 영역과 중첩될 수 있고, 각각의 개구부(122)는 유전체 재료(98)의 2 개의 개별 영역을 추가로 부분적으로 노출시킬 수 있다. 예를 들어, 각각의 개구부(120)는 유전체 재료(102)의 영역을 노출시키고; 유전체 재료(98)의 제 1 영역을 부분적으로 노출시키고; 유전체 재료(102)의 영역에 의해 유전체 재료(98)의 제 1 영역으로부터 분리된 유전체 재료(98)의 제 2 영역을 부분적으로 노출시킬 수 있다. 이러한 방식으로, 각각의 개구부(122)는 유전체 재료(102)에 의해 분리되는 도전성 라인(106) 및 인접한 도전성 라인(108)의 패턴을 정의할 수 있다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(120)는 패터닝을 위해 광에 노출된다. 노광 프로세스 후에, 포토레지스트(120)는 네거티브 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하도록 현상되어 개구부(122) 형태의 패터닝을 정의할 수 있다.
후속하여, 개구부(122)에 의해 노출된 유전체 재료(98)의 부분은 예를 들어 에칭에 의해 제거될 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 유전체 재료(102)를 크게 에칭하지 않고 유전체 재료(98)를 에칭하는 에천트를 사용할 수 있다. 결과적으로, 개구부(122)가 유전체 재료(102)를 노출하더라도, 유전체 재료(102)는 크게 제거되지 않을 수 있다. 트렌치(104)의 패턴은 도전성 라인(106 및 108)에 대응할 수 있다(도 27a, 도 27b 및 도 27c 참조). 예를 들어, 유전체 재료(98)의 일부분이 각 쌍의 트렌치(104) 사이에 남아있을 수 있고, 유전체 재료(102)는 인접한 쌍의 트렌치(104) 사이에 배치될 수 있다. 트렌치(104)가 패터닝된 후에, 포토레지스트(120)는 예를 들어 애싱에 의해 제거될 수 있다.
도 27a, 도 27b 및 도 27c에서 트렌치(104)가 도전성 라인(106 및 108)을 형성하기 위해 도전성 재료로 채워진다. 도 27c는 도 27b의 라인 C-C'의 단면도를 도시한다. 도전성 라인(106 및 108)은 각각 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 도전성 재료를 포함할 수 있으며, 이들은 각각 예를 들어 CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 도전성 라인(106 및 108)이 성막된 후에, 도전성 재료의 초과 부분을 제거하기 위해 평탄화(예를 들어, CMP, 에치-백 등)가 수행되어 도전성 라인(106 및 108)을 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 도전성 라인(106) 및 도전성 라인(108)의 상단 표면은 실질적으로 같은 레벨일 수 있다(예를 들어, 프로세스 변동 내에서). 도전성 라인(106)은 메모리 어레이의 비트 라인에 대응할 수 있고, 도전성 라인 (108)은 메모리 어레이 (200)의 소스 라인에 대응할 수 있다. 도 27c는 도전성 라인(106)만을 보여주는 단면도를 도시하고 있지만, 도전성 라인(108)의 단면도는 유사할 수 있다.
따라서, 적층된 TFT(204)가 메모리 어레이(200) 내에 형성될 수 있다. 각각의 TFT(204)는 게이트 전극(예를 들어, 대응하는 도전성 라인(72)의 일부분), 게이트 유전체(예를 들어, 대응하는 메모리 막(90)의 일부분), 채널 영역(예를 들어, 대응하는 OS 층(92)의 일부분), 및 소스 및 드레인 전극(예를 들어, 대응하는 도전성 라인(106 및 108)의 일부분)을 포함한다. 유전체 재료(102)는 동일한 열 내에 있고 동일한 수직 레벨에 있는 인접한 TFT(204)를 격리시킨다. TFT(204)는 수직으로 적층된 행 및 열의 어레이 내에 배치될 수 있다. 도전성 라인(72)은 수평으로(예를 들어, 하부 기판의 주 표면에 평행함) 진행하고, 수직으로(예를 들어, 하부 기판(50)의 더 많은 표면에 직교함) 진행하는 도전성 라인(106, 108)과 교차한다.
도 28a, 도 28b, 도 28c 및 도 28d에서, 콘택(110)은 도전성 라인(72), 도전성 라인(106) 및 도전성 라인(108)으로 만들어진다. 도 28a는 메모리 어레이(200)의 사시도를 도시하고; 도 28b는 메모리 어레이(200)의 평면도를 도시하고; 도 28c는 도 28a의 라인 30C'-30C'를 따른 디바이스 및 하부 기판의 단면도를 도시하고; 도 28d는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 도시한다. 일부 실시예에서, 도전성 라인(72)의 계단 형상은 도전성 콘택(110)이 랜딩될 수 있도록 도전성 라인(72) 각각 상에 표면을 제공할 수 있다. 콘택(110)을 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 도전성 층(54)의 부분을 노출시키기 위해 IMD(70) 및 유전체 층(52) 내에 개구부를 패터닝하는 것을 포함할 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(도시되지 않음) 및 도전성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터 과잉 재료을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 남아있는 라이너 및 도전성 재료는 개구부 내에 콘택(110)을 형성한다.
도 28a의 사시도에 의해 또한 도시된 바와 같이, 도전성 콘택(112 및 114)은 또한 도전성 라인(106) 및 도전성 라인(108)으로 각각 만들어질 수 있다. 도전성 콘택(110, 112 및 114)은 각각 도전성 라인(116A, 116B 및 116C)에 전기적으로 접속될 수 있으며, 이는 메모리 어레이를 하부/상부 회로부(예를 들어, 제어 회로부) 및/또는 반도체 다이 내의 신호, 전력, 및 접지선에 메모리 어레이를 접속시킨다. 도 28c에 도시된 바와 같이, 예를 들어, 도전성 비아(118)는 IMD(70)를 통해 연장되어 도전성 라인(116C)을 상호접속 구조물(220)의 하부 회로부 및 기판(50) 상의 능동 디바이스에 전기적으로 접속할 수 있다. 다른 도전성 비아가 IMD(70)를 통해 형성되어 도전성 라인(116A 및 116B)을 상호접속 구조물(220)의 하부 회로에 전기적으로 접속시킬 수 있다. 대안적인 실시예에서, 메모리 어레이에 대한 라우팅 및/또는 전력 라인은 상호접속 구조물(220)에 추가하여 또는 대신에 메모리 어레이(200) 위에 형성된 상호접속 구조물에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 2 내지 도 28b의 실시예는 도전성 라인(106 및 108)에 대한 특정 패턴을 도시하지만, 다른 구성이 또한 가능하다. 예를 들어, 일부 실시예에서, 워드 라인 및/또는 비트 라인 및 소스 라인에 대한 라우팅 라인은 메모리 어레이(200) 위가 아니라 메모리 어레이(200) 아래에 배치될 수 있다.
예를 들어, 도 29는 도전성 라인(72)(예를 들어, 워드 라인)에 대한 라우팅 라인이 메모리 어레이(250)의 메모리 셀 아래에 배치되는 메모리 어레이(250)의 사시도를 도시한다. 메모리 어레이(250)는 동일한 참조 번호는 동일한 프로세스에 의해 형성된 동일한 요소를 나타내는 메모리 어레이(200)와 유사할 수 있다. 예시된 바와 같이, 도전성 라인(72)은 콘택(110A), 도전성 라인(116D) 및 콘택(110B)에 의해 하부 도전성 라인(116C)에 접속된다. 구체적으로, 도전성 라인(72)은 콘택(110A)에 의해 상부 도전성 라인(116D)에 전기적으로 접속된다. 도전성 라인(116D)은 라우팅을 제공하고 콘택(110B)에 의해 하부 도전성 라인(110C)에 접속된다.
다른 예로서, 도 30은 도전성 라인(106 및 108)(예를 들어, 비트 라인 및 소스 라인)에 대한 라우팅 라인이 메모리 어레이(300)의 메모리 셀 아래에 배치되는 메모리 어레이(300)의 사시도를 도시한다. 메모리 어레이(300)는 동일한 참조 번호가 동일한 프로세스에 의해 형성된 동일한 요소를 나타내는 메모리 어레이(200)와 유사할 수 있다. 도시된 바와 같이, 도전성 라인(106 및 108)은 하부 도전성 라인(116A 및 116B)에 전기적으로 접속된다. 메모리 어레이(300)에서, 도전성 라인(72)에 대한 라우팅은 메모리 셀의 위에(예를 들어, 도 28a 내지 도 28d에 예시된 바와 같이) 또는 아래에(예를 들어, 도 29에 예시된 바와 같이) 배치될 수 있다.
다양한 실시예는 수직으로 적층된 복수의 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 각 메모리 셀은 게이트 전극으로서 역할을 하는 워드 라인 영역, 제 1 소스/드레인 전극으로서 역할을 하는 비트 라인 영역, 및 제 2 소스/드레인 전극으로서 역할을 하는 소스 라인 영역을 갖는 TFT를 포함한다. 각각의 TFT는 절연 메모리 막(예를 들어, 게이트 유전체로서) 및 OS 채널 영역을 더 포함한다. 일부 실시예에서, 워드 라인은 수평 방향(예를 들어, 반도체 기판의 주 표면에 평행함)으로 진행될 수 있는 반면, 소스 라인 및 비트 라인은 수직 방향(예를 들어, 반도체의 주 표면에 직교함)으로 진행될 수 있다. 감소된 메모리 셀 크기, 증가된 밀도, 감소된 메모리 어레이 풋프린트(예를 들어, 적층 높이) 및 제조 용이성을 포함하지만 이에 제한되지 않는 이점이 3D 메모리 어레이 아키텍처로 달성될 수 있다.
일부 실시예에서, 디바이스는 반도체 기판; 반도체 기판 위에 있는 제 1 워드 라인으로서, 제 1 트랜지스터에 제 1 게이트 전극을 제공하는 제 1 워드 라인; 및 제 1 워드 라인 위에 있는 제 2 워드 라인을 포함한다. 제 2 워드 라인은 제 1 유전체 재료에 의해 제 1 워드 라인으로부터 절연되고, 제 2 워드 라인은 제 1 트랜지스터 위에 제 2 트랜지스터에 제 2 게이트 전극을 제공한다. 디바이스는 제 1 워드 라인 및 제 2 워드 라인과 교차하는 소스 라인; 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 비트 라인; 제 1 워드 라인과 소스 라인 사이에 있는 메모리 막; 및 메모리 막과 소스 라인 사이에 있는 제 1 반도체 재료를 더 포함한다. 선택적으로, 일부 실시예에서, 소스 라인은 제 1 트랜지스터에 제 1 소스/드레인 영역 및 제 2 트랜지스터에 제 2 소스/드레인 영역을 제공하고, 비트 라인은 제 1 트랜지스터에 제 3 소스/드레인 영역 및 제 2 트랜지스터에 제 4 소스/드레인 영역을 제공한다. 선택적으로, 일부 실시예에서, 디바이스는 제 1 워드 라인 및 제 2 워드 라인과 교차하는 제 2 소스 라인을 더 포함하고, 제 2 소스 라인은 제 3 트랜지스터에 제 5 소스/드레인 영역을 제공하고; 및 제 1 워드 라인 및 제 2 워드 라인과 교차하는 제 2 비트 라인을 포함하고, 제 2 비트 라인은 상기 제 3 트랜지스터에 제 6 소스/드레인 영역을 제공하고, 상기 제 1 워드 라인은 제 3 트랜지스터에 제 3 게이트 전극을 제공한다. 선택적으로, 일부 실시예에서, 디바이스는 제 1 워드 라인과 제 2 소스 라인 사이에 있는 제 2 반도체 재료를 더 포함하고, 제 2 반도체 재료는 제 3 유전체 재료에 의해 제 1 반도체 재료로부터 절연된다. 선택적으로, 일부 실시예에서, 메모리 막은 제 1 워드 라인과 제 2 반도체 재료 사이에 또한 배치되고, 메모리 막은 제 1 반도체 재료로부터 제 2 반도체 재료로 연속적으로 연장된다. 선택적으로, 일부 실시예에서, 메모리 막은 강유전체 재료이다. 선택적으로, 일부 실시예에서, 제 1 워드 라인은 제 2 워드 라인보다 길다.
일부 실시예에서, 디바이스는 반도체 기판을 포함하고; 반도체 기판 위에 있는 제 1 메모리 셀로서, 제 1 박막 트랜지스터를 포함하는 제 1 메모리 셀 - 제 1 박막 트랜지스터는, 제 1 워드 라인의 부분을 포함하는 게이트 전극 - 제 1 워드 라인은 반도체 기판의 상단 표면에 평행한 방향으로 연장됨 -, 제 1 워드 라인의 측벽 상에 있는 강유전체 재료의 제 1 부분; 및 강유전체 재료의 측벽 상에 있는 제 1 채널 영역을 포함함 - ; 소스 라인 - 소스 라인의 제 1 부분은 제 1 박막 트랜지스터에 제 1 소스/드레인 전극을 제공하고, 소스 라인은 반도체 기판의 상단 표면에 수직인 방향으로 연장됨 - ; 비트 라인 - 비트 라인의 제 1 부분은 제 1 박막 트랜지스터에 제 2 소스/드레인 전극을 제공하고, 비트 라인은 반도체 기판의 상단 표면에 수직인 방향으로 연장됨 - ; 및 제 1 메모리 셀 위에 있는 제 2 메모리 셀을 포함한다. 선택적으로, 일부 실시예에서, 제 2 메모리 셀은 제 2 박막 트랜지스터를 포함하고, 소스 라인의 제 2 부분은 제 2 박막 트랜지스터에 제 1 소스/드레인 전극을 제공하고, 비트 라인의 제 2 부분은 제 2 박막 트랜지스터에 제 2 소스/드레인 전극을 제공한다. 선택적으로, 일부 실시예에서, 디바이스는, 제 1 워드 라인 위에 있는 제 2 워드 라인을 더 포함하고, 제 2 박막 트랜지스터의 게이트 전극은 제 2 워드 라인의 부분을 포함하고, 제 1 워드 라인은 제 2 워드 라인보다 길다. 선택적으로, 일부 실시예에서, 제 1 워드 라인은 제 2 메모리 셀 위에 배치된 제 2 워드 라인에 전기적으로 접속된다. 선택적으로, 일부 실시예에서, 제 1 워드 라인은 제 1 메모리 셀 아래에 배치된 제 2 워드 라인에 전기적으로 접속된다. 선택적으로, 일부 실시예에서, 소스 라인은 제 2 메모리 셀 위에 배치된 제 2 소스 라인에 전기적으로 접속된다. 선택적으로, 일부 실시예에서, 소스 라인은 제 1 메모리 셀 아래에 배치된 제 2 소스 라인에 전기적으로 접속된다.
일부 실시예에서, 방법은 반도체 기판 위에 제 1 도전성 라인 및 제 2 도전성 라인을 형성하는 단계 - 제 2 도전성 라인은 제 1 도전성 라인 위에 배치되고 제 1 도전성 라인으로부터 절연되고, 제 2 도전성 라인은 도전성 라인은 제 1 도전성 라인보다 짧음 - ; 제 1 도전성 라인 및 제 2 도전성 라인을 통해 연장되는 제 1 트렌치를 패터닝하는 단계; 제 1 트렌치의 측벽 및 하단 표면을 따라 메모리 막을 성막하는 단계; 메모리 막 위에 산화물 반도체(OS) 층을 성막하는 단계 - OS 층은 제 1 트렌치의 측벽 및 하단 표면을 따라 연장됨 - ; OS 층 위에 OS 층과 접촉하는 제 1 유전체 재료를 성막하는 단계; 제 1 유전체 재료를 통해 각각 연장되는 제 2 트렌치 및 제 3 트렌치를 패터닝하는 단계; 및 제 2 트렌치 내에 제 3 도전성 라인을, 그리고 제 3 트렌치 내에 제 4 도전성 라인을 형성하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 방법은 제 2 트렌치 및 제 3 트렌치를 패터닝하기 전에 제 1 유전체 재료를 통해 제 4 트렌치를 패터닝하는 단계; 및 제 4 트렌치를 제 2 유전체 재료로 채우는 단계를 포함하고, 제 2 트렌치 및 제 3 트렌치를 패터닝하는 단계는 제 2 유전체 재료에 선택적으로 제 1 유전체 재료를 선택적으로 에칭하는 에칭 프로세스를 포함한다. 선택적으로, 일부 실시예에서, 방법은, 제 1 도전성 라인 위에 제 1 도전성 라인에 전기적으로 접속된 워드 라인을 형성하는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 제 1 도전성 라인은 제 1 도전성 라인 아래의 워드 라인에 전기적으로 접속된다. 선택적으로, 일부 실시예에서, 방법은, 제 3 도전성 라인 위에 제 3 도전성 라인에 전기적으로 접속된 소스 라인을 형성하는 단계; 및 제 4 도전성 라인 위에 제 4 도전성 라인에 전기적으로 접속된 비트 라인을 형성하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 제 3 도전성 라인은 제 1 도전성 라인 아래의 소스 라인에 전기적으로 접속되고, 제 4 도전성 라인은 제 1 도전성 라인 아래의 비트 라인에 전기적으로 접속된다.
전술 한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고 /하거나 여기에 소개된 실시예의 동일한 이점을 달성하기위한 다른 프로세스 및 구조를 설계 또는 수정하기위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야한다. 당업자는 또한 그러한 균등 한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야한다.
실시예
1. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위에 있는 제 1 워드 라인으로서, 제 1 트랜지스터에 제 1 게이트 전극을 제공하는 상기 제 1 워드 라인;
상기 제 1 워드 라인 위에 있는 제 2 워드 라인으로서, 제 1 유전체 재료에 의해 상기 제 1 워드 라인으로부터 절연되고, 상기 제 1 트랜지스터 위의 제 2 트랜지스터에 제 2 게이트 전극을 제공하는 상기 제 2 워드 라인;
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는(intersecting) 소스 라인;
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 비트 라인으로서, 제 2 유전체 재료에 의해 상기 소스 라인으로부터 절연되어 있는 상기 비트 라인;
상기 제 1 워드 라인과 상기 소스 라인 사이에 있는 메모리 막으로서, 상기 제 1 워드 라인과 상기 비트 라인 사이에 또한 배치되는 상기 메모리 막; 및
상기 메모리 막과 상기 소스 라인 사이에 있는 제 1 반도체 재료로서, 상기 제 1 워드 라인과 상기 소스 라인 사이에 또한 배치되는 상기 제 1 반도체 재료
를 포함하는, 디바이스.
2. 제 1 항에 있어서, 상기 소스 라인은 상기 제 1 트랜지스터에 제 1 소스/드레인 영역 및 상기 제 2 트랜지스터에 제 2 소스/드레인 영역을 제공하고, 상기 비트 라인은 상기 제 1 트랜지스터에 제 3 소스/드레인 영역 및 상기 제 2 트랜지스터에 제 4 소스/드레인 영역을 제공하는 것인, 디바이스.
3. 제 1 항에 있어서,
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 제 2 소스 라인 - 상기 제 2 소스 라인은 제 3 트랜지스터에 제 5 소스/드레인 영역을 제공함 - ; 및
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 제 2 비트 라인 - 상기 제 2 비트 라인은 상기 제 3 트랜지스터에 제 6 소스/드레인 영역을 제공하고, 상기 제 1 워드 라인은 상기 제 3 트랜지스터에 제 3 게이트 전극을 제공함 -
을 더 포함하는, 디바이스.
4. 제 3 항에 있어서,
상기 제 1 워드 라인과 상기 제 2 소스 라인 사이에 제 2 반도체 재료
를 더 포함하고, 상기 제 2 반도체 재료는 제 3 유전체 재료에 의해 상기 제 1 반도체 재료로부터 절연되는 것인, 디바이스.
5. 제 4 항에 있어서, 상기 메모리 막은 상기 제 1 워드 라인과 상기 제 2 반도체 재료 사이에 또한 배치되고, 상기 메모리 막은 상기 제 1 반도체 재료로부터 상기 제 2 반도체 재료로 연속적으로 연장되는 것인, 디바이스.
6. 제 1 항에 있어서, 상기 메모리 막은 강유전체 재료인 것인, 디바이스.
7. 제 1 항에 있어서, 상기 제 1 워드 라인은 상기 제 2 워드 라인보다 긴 것인, 디바이스.
8. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위에 있는 제 1 메모리 셀로서, 제 1 박막 트랜지스터를 포함하는 상기 제 1 메모리 셀 - 상기 제 1 박막 트랜지스터는,
제 1 워드 라인의 부분을 포함하는 게이트 전극 - 상기 제 1 워드 라인은 상기 반도체 기판의 상단 표면과 평행한 방향으로 연장됨 - ,
상기 제 1 워드 라인의 측벽 상에 있는 강유전체 재료의 제 1 부분, 및
상기 강유전체 재료의 측벽 상에 있는 제 1 채널 영역을 포함함 - ;
소스 라인 - 상기 소스 라인의 제 1 부분은 상기 제 1 박막 트랜지스터에 제 1 소스/드레인 전극을 제공하고, 상기 소스 라인은 상기 반도체 기판의 상단 표면에 수직인 방향으로 연장됨 - ;
비트 라인 - 상기 비트 라인의 제 1 부분은 제 1 박막 트랜지스터에 제 2 소스/드레인 전극을 제공하고, 상기 비트 라인은 반도체 기판의 상단 표면에 수직인 방향으로 연장됨 - ; 및
상기 제 1 메모리 셀 위에 있는 제 2 메모리 셀
을 포함하는, 디바이스.
9. 제 8 항에 있어서,
상기 제 2 메모리 셀은 제 2 박막 트랜지스터를 포함하고, 상기 소스 라인의 제 2 부분은 상기 제 2 박막 트랜지스터에 제 1 소스/드레인 전극을 제공하고, 상기 비트 라인의 제 2 부분은 상기 제 2 박막 트랜지스터에 제 2 소스/드레인 전극을 제공하는 것인, 디바이스.
10. 제 9 항에 있어서,
상기 제 1 워드 라인 위에 있는 제 2 워드 라인
을 더 포함하고, 상기 제 2 박막 트랜지스터의 게이트 전극은 상기 제 2 워드 라인의 부분을 포함하고, 상기 제 1 워드 라인은 상기 제 2 워드 라인보다 긴 것인, 디바이스.
11. 제 8 항에 있어서, 상기 제 1 워드 라인은 상기 제 2 메모리 셀 위에 배치된 제 2 워드 라인에 전기적으로 접속되는 것인, 디바이스.
12. 제 8 항에 있어서, 상기 제 1 워드 라인은 상기 제 1 메모리 셀 아래에 배치된 제 2 워드 라인에 전기적으로 접속되는 것인, 디바이스.
13. 제 8 항에 있어서, 상기 소스 라인은 상기 제 2 메모리 셀 위에 배치된 제 2 소스 라인에 전기적으로 접속되는 것인, 디바이스.
14. 제 8 항에 있어서, 상기 소스 라인은 상기 제 1 메모리 셀 아래에 배치된 제 2 소스 라인에 전기적으로 접속되는 것인, 디바이스.
15. 방법에 있어서,
반도체 기판 위에 제 1 도전성 라인 및 제 2 도전성 라인을 형성하는 단계 - 상기 제 2 도전성 라인은 상기 제 1 도전성 라인 위에 배치되고 상기 제 1 도전성 라인으로부터 절연되며, 상기 제 2 도전성 라인은 상기 제 1 도전성 라인보다 짧음 - ;
상기 제 1 도전성 라인 및 상기 제 2 도전성 라인을 통해 연장되는 제 1 트렌치를 패터닝하는 단계;
상기 제 1 트렌치의 측벽 및 하단 표면을 따라 메모리 막을 성막하는 단계;
상기 메모리 막 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계 - 상기 OS 층은 상기 제 1 트렌치의 측벽 및 하단 표면을 따라 연장됨-;
상기 OS 층 위에 상기 OS 층과 접촉하는 제 1 유전체 재료를 성막하는 단계;
상기 제 1 유전체 재료를 통해 각각 연장되는 제 2 트렌치 및 제 3 트렌치를 패터닝하는 단계; 및
상기 제 2 트렌치 내에 제 3 도전성 라인 및 상기 제 3 트렌치 내에 제 4 도전성 라인을 형성하는 단계
를 포함하는, 방법.
16. 제 15 항에 있어서,
상기 제 2 트렌치 및 상기 제 3 트렌치를 패터닝하기 전에 상기 제 1 유전체 재료를 통해 제 4 트렌치를 패터닝하는 단계; 및
상기 제 4 트렌치를 제 2 유전체 재료로 채우는 단계 - 상기 제 2 트렌치 및 상기 제 3 트렌치를 패터닝하는 단계는 상기 제 2 유전체 재료에 선택적인 상기 제 1 유전체 재료를 선택적으로 에칭하는 에칭 프로세스를 포함함 -
를 더 포함하는, 방법.
17. 제 15 항에 있어서,
상기 제 1 도전성 라인 위에 상기 제 1 도전성 라인에 전기적으로 접속된 워드 라인을 형성하는 단계
를 더 포함하는, 방법.
18. 제 15 항에 있어서, 상기 제 1 도전성 라인은 상기 제 1 도전성 라인 아래의 워드 라인에 전기적으로 접속되는 것인, 방법.
19. 제 15 항에 있어서,
상기 제 3 도전성 라인 위에 상기 제 3 도전성 라인에 전기적으로 접속된 소스 라인을 형성하는 단계; 및
상기 제 4 도전성 라인 위에 상기 제 4 도전성 라인에 전기적으로 접속된 비트 라인을 형성하는 단계
를 더 포함하는, 방법.
20. 제 15 항에 있어서, 상기 제 3 도전성 라인은 상기 제 1 도전성 라인 아래의 소스 라인에 전기적으로 접속되고, 상기 제 4 도전성 라인은 상기 제 1 도전성 라인 아래의 비트 라인에 전기적으로 접속되는 것인, 방법.
Claims (10)
- 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위에 있는 제 1 워드 라인으로서, 제 1 트랜지스터에 제 1 게이트 전극을 제공하는 상기 제 1 워드 라인;
상기 제 1 워드 라인 위에 있는 제 2 워드 라인으로서, 제 1 유전체 재료에 의해 상기 제 1 워드 라인으로부터 절연되고, 상기 제 1 트랜지스터 위의 제 2 트랜지스터에 제 2 게이트 전극을 제공하는 상기 제 2 워드 라인;
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는(intersecting) 소스 라인;
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 비트 라인으로서, 제 2 유전체 재료에 의해 상기 소스 라인으로부터 절연되어 있는 상기 비트 라인;
상기 제 1 워드 라인과 상기 소스 라인 사이에 있는 메모리 막으로서, 상기 제 1 워드 라인과 상기 비트 라인 사이에 또한 배치되는 상기 메모리 막 - 상기 메모리 막은 상기 비트 라인 바로 아래로 더 연장됨 -; 및
상기 메모리 막과 상기 소스 라인 사이에 있는 제 1 반도체 재료로서, 상기 제 1 워드 라인과 상기 소스 라인 사이에 또한 배치되는 상기 제 1 반도체 재료
를 포함하는, 디바이스. - 제 1 항에 있어서, 상기 소스 라인은 상기 제 1 트랜지스터에 제 1 소스/드레인 영역 및 상기 제 2 트랜지스터에 제 2 소스/드레인 영역을 제공하고, 상기 비트 라인은 상기 제 1 트랜지스터에 제 3 소스/드레인 영역 및 상기 제 2 트랜지스터에 제 4 소스/드레인 영역을 제공하는 것인, 디바이스.
- 제 1 항에 있어서,
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 추가적인 소스 라인 - 상기 추가적인 소스 라인은 제 3 트랜지스터에 제 5 소스/드레인 영역을 제공함 - ; 및
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 추가적인 비트 라인 - 상기 추가적인 비트 라인은 상기 제 3 트랜지스터에 제 6 소스/드레인 영역을 제공하고, 상기 제 1 워드 라인은 상기 제 3 트랜지스터에 제 3 게이트 전극을 제공함 -
을 더 포함하는, 디바이스. - 제 3 항에 있어서,
상기 제 1 워드 라인과 상기 추가적인 소스 라인 사이에 제 2 반도체 재료
를 더 포함하고, 상기 제 2 반도체 재료는 제 3 유전체 재료에 의해 상기 제 1 반도체 재료로부터 절연되는 것인, 디바이스. - 제 4 항에 있어서, 상기 메모리 막은 상기 제 1 워드 라인과 상기 제 2 반도체 재료 사이에 또한 배치되고, 상기 메모리 막은 상기 제 1 반도체 재료로부터 상기 제 2 반도체 재료로 연속적으로 연장되는 것인, 디바이스.
- 제 1 항에 있어서, 상기 메모리 막은 강유전체 재료인 것인, 디바이스.
- 제 1 항에 있어서, 상기 제 1 워드 라인은 상기 제 2 워드 라인보다 긴 것인, 디바이스.
- 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위에 있는 제 1 메모리 셀로서, 제 1 박막 트랜지스터를 포함하는 상기 제 1 메모리 셀 - 상기 제 1 박막 트랜지스터는,
제 1 워드 라인의 부분을 포함하는 게이트 전극 - 상기 제 1 워드 라인은 상기 반도체 기판의 상단 표면과 평행한 방향으로 연장됨 - ,
상기 제 1 워드 라인의 측벽 상에 있는 강유전체 재료의 제 1 부분, 및
상기 강유전체 재료의 측벽 상에 있는 제 1 채널 영역을 포함함 - ;
소스 라인 - 상기 소스 라인의 제 1 부분은 상기 제 1 박막 트랜지스터에 제 1 소스/드레인 전극을 제공하고, 상기 소스 라인은 상기 반도체 기판의 상단 표면에 수직인 방향으로 연장됨 - ;
비트 라인 - 상기 비트 라인의 제 1 부분은 제 1 박막 트랜지스터에 제 2 소스/드레인 전극을 제공하고, 상기 강유전체 재료는 상기 비트 라인 바로 아래로 연장되고, 상기 비트 라인은 반도체 기판의 상단 표면에 수직인 제2 방향으로 연장됨 - ; 및
상기 제 1 메모리 셀 위에 있는 제 2 메모리 셀
을 포함하는, 디바이스. - 제 8 항에 있어서,
상기 제 1 워드 라인 위에 있는 제 2 워드 라인
을 더 포함하고, 상기 제 2 박막 트랜지스터의 게이트 전극은 상기 제 2 워드 라인의 부분을 포함하고, 상기 제 1 워드 라인은 상기 제 2 워드 라인보다 긴 것인, 디바이스. - 방법에 있어서,
반도체 기판 위에 제 1 도전성 라인 및 제 2 도전성 라인을 형성하는 단계 - 상기 제 2 도전성 라인은 상기 제 1 도전성 라인 위에 배치되고 상기 제 1 도전성 라인으로부터 절연되며, 상기 제 2 도전성 라인은 상기 제 1 도전성 라인보다 짧음 - ;
상기 제 1 도전성 라인 및 상기 제 2 도전성 라인을 통해 연장되는 제 1 트렌치를 패터닝하는 단계;
상기 제 1 트렌치의 측벽 및 하단 표면을 따라 메모리 막을 성막하는 단계;
상기 메모리 막 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계 - 상기 OS 층은 상기 제 1 트렌치의 측벽 및 하단 표면을 따라 연장됨-;
상기 OS 층 위에 상기 OS 층과 접촉하는 제 1 유전체 재료를 성막하는 단계;
상기 제 1 유전체 재료를 통해 각각 연장되는 제 2 트렌치 및 제 3 트렌치를 패터닝하는 단계; 및
상기 제 2 트렌치 내에 제 3 도전성 라인 및 상기 제 3 트렌치 내에 제 4 도전성 라인을 형성하는 단계
를 포함하고,
상기 메모리 막은 상기 제3 도전성 라인 바로 아래로 연장되는 것인, 방법.
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