KR20220002058A - 메모리 어레이 소스/드레인 전극 구조 - Google Patents

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Abstract

메모리 셀은, 반도체 기판 위의 박막 트랜지스터를 포함하고, 박막 트랜지스터는, 워드 라인에 접촉하는 메모리 필름; 및 소스 라인 및 비트 라인에 접촉하는 산화물 반도체(oxide semiconductor; OS) 층을 포함하고, 상기 메모리 필름은 상기 OS 층과 상기 워드 라인 사이에 배치되고, 상기 소스 라인 및 상기 비트 라인 각각은 상기 OS 층과 닿는 제1 전도성 재료를 포함하고, 상기 제1 전도성 재료는 4.6 미만의 일함수를 갖는다. 메모리 셀은 소스 라인과 비트 라인을 분리시키는 유전체 재료를 더 포함한다.

Description

메모리 어레이 소스/드레인 전극 구조{MEMORY ARRAY SOURCE/DRAIN ELECTRODE STRUCTURES}
[우선권 주장 및 교차 참조]
본 출원은 2020년 6월 30일자로 출원된 미국 가출원 제63/046,002호의 이익을 주장하며, 상기 출원은 이로써 본 명세서에 참조로 통합된다.
반도체 메모리들은, 예로서, 라디오들, 텔레비전들, 셀 폰들 및 개인용 컴퓨팅 디바이스들을 포함하는 전자 애플리케이션들을 위한 집적 회로들에서 사용된다. 반도체 메모리들은 2개의 주요 카테고리들을 포함한다. 하나는 휘발성 메모리들이고; 다른 하나는 비휘발성 메모리들이다. 휘발성 메모리들은 랜덤 액세스 메모리(RAM)를 포함하고, 이는 2개의 하위 카테고리들, 즉, 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)로 세분될 수 있다. SRAM 및 DRAM 둘 모두는, 이들에 전력이 공급되지 않을 때 이들이 저장한 정보를 소실할 것이기 때문에 휘발성이다.
한편, 비휘발성 메모리들은 그에 저장된 데이터를 유지할 수 있다. 하나의 유형의 비휘발성 반도체 메모리는 강유전성 랜덤 액세스 메모리(FeRAM, 또는 FRAM)이다. FeRAM의 이점들은 고속의 기록/판독 속도 및 소형 사이즈를 포함한다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징부들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1a, 도 1b 및 도 1c는 일부 실시예들에 따른 메모리 어레이의 사시도, 회로도 및 상면도를 예시한다.
도 2, 도 3a, 도 3b, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14, 도 15, 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20, 도 21, 도 22, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28, 도 29a, 도 29b, 도 30a, 도 30b, 도 30c, 및 도 30d는 일부 실시예들에 따른 메모리 어레이를 제조하는 다양한 도면들을 예시한다.
도 27c는 일부 실시예들에 따른 디바이스의 특성들을 예시한다.
도 31a, 도 31b, 도 31c는 일부 실시예들에 따른 메모리 어레이의 다양한 도면들을 예시한다.
도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a, 도 35b, 도 35c는 일부 실시예들에 따른 메모리 어레이를 예시한다.
하기 개시내용은, 본 발명의 상이한 특징들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하는 것이 아니다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어도 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시예들은 복수의 수직 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 각각의 메모리 셀들은, 게이트 전극으로 동작하는 워드 라인 영역, 제1 소스/드레인 전극으로 동작하는 비트 라인 영역, 및 제2 소스/드레인 전극으로 동작하는 소스 라인 영역을 갖는 박막 트랜지스터(thin film transistor; TFT)를 포함한다. 각각의 TFT는 (예를 들어, 게이트 유전체로서) 절연 메모리 필름 및 산화물 반도체(oxide semiconductor; OS) 채널 영역을 더 포함한다.
도 1a, 도 1b 및 도 1c는 일부 실시예들에 따른 메모리 어레이의 예들을 예시한다. 일부 실시예들에 따라, 도 1a는 메모리 어레이(200)의 일부의 예를 3차원 도면으로 예시하고; 도 1b는 메모리 어레이(200)의 회로도를 예시하고; 도 1c는 메모리 어레이(200)의 상면도를 예시한다. 메모리 어레이(200)는 복수의 메모리 셀들(202)을 포함하고, 이는 행들 및 열들의 그리드로 배열될 수 있다. 메모리 셀들(202)은 추가로 3차원 메모리 어레이를 제공하도록 수직으로 적층되어, 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 백 엔드 오브 라인(the back end of line; BEOL)에서 배치될 수 있다. 예를 들어, 메모리 어레이는 예를 들어, 반도체 기판 상에 형성된 하나 이상의 능동 디바이스들(예를 들어, 트랜지스터들) 위의 반도체 다이의 상호접속 층들에 배치될 수 있다. 일부 실시예들에서, 메모리 어레이는 예를 들어, 반도체 다이의 모든 다른 상호접속 층들 위의 상호접속 층들의 최상부 금속 층에 배치될 수 있다. 다른 실시예들에서, 메모리 어레이는 상호접속 층들의 중간 금속 층에 배치될 수 있고, 반도체 다이는 예를 들어, 메모리 어레이 위 및 아래에 추가적인 상호접속 층들을 포함할 수 있다.
일부 실시예들에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 각각의 메모리 셀(202)는 게이트 유전체로서 절연 메모리 필름(90)을 갖는 박막 트랜지스터(TFT)(204)를 포함할 수 있다. 일부 실시예들에서, 각각의 TFT(204)의 게이트는 각각의 워드 라인에 전기적으로 결합되고, 각각의 TFT(204)의 제1 소스/드레인 영역은 각각의 비트 라인에 전기적으로 결합되고, 각각의 TFT(204)의 제2 소스/드레인 영역은 각각의 소스 라인에 전기적으로 결합되고, 이는 제2 소스/드레인 영역을 접지에 전기적으로 결합한다. 메모리 어레이(200)의 동일한 수평 행의 메모리 셀들(202)은 공통 워드 라인을 공유할 수 있는 한편, 메모리 어레이(200)의 동일한 수직 열의 메모리 셀들(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 전도성 라인들(72)의 인접한 전도성 라인들 사이에 배치된 유전체 층들(52)을 갖는 복수의 수직 적층된 전도성 라인들(72)(예를 들어, 워드 라인들)을 포함한다. 전도성 라인들(72)은 하부 기판(도 1a 및 도 1b에 명시적으로 예시되지 않음)의 주 표면에 평행한 방향으로 연장된다. 전도성 라인들(72)은, 하부 전도성 라인들(72)이 상부 전도성 라인들(72)보다 길고 그 엔드포인트들을 지나 측방향으로 연장되도록 계단식 구성을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인들(72)의 다수의 적층된 층들이 예시되고, 최상부 전도성 라인들(72)이 가장 짧고 가장 바닥의 전도성 라인들(72)이 가장 길다. 전도성 라인들(72)의 각각의 길이들은 하부 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 전도성 라인들(72) 각각의 일부는 메모리 어레이(200) 위로부터 액세스가능할 수 있고, 전도성 접촉부들은 전도성 라인들(72) 각각의 노출된 부분에 형성될 수 있다.
메모리 어레이(200)는 복수의 전도성 라인들(106)(예를 들어, 비트 라인들) 및 전도성 라인들(108)(예를 들어, 소스 라인들)을 더 포함한다. 전도성 라인들(106 및 108) 각각은 전도성 라인들(72)에 수직인 방향으로 연장될 수 있다. 유전체 재료(98)는 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 전도성 라인들 사이에 배치되고 이들을 격리시킨다.
교차하는 전도성 라인(72)과 함께 전도성 라인들(106 및 108)의 쌍들은 각각의 메모리 셀(202)의 경계들을 정의하고, 유전체 재료(102)는 전도성 라인들(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 격리시킨다. 일부 실시예들에서, 전도성 라인들(108)은 접지에 전기적으로 결합된다. 도 1a는 전도성 라인들(108)에 대한 전도성 라인들(106)의 특정 배치를 예시하지만, 전도성 라인들(106 및 108)의 배치는 다른 실시예들에서 플립(flip)될 수 있음을 인식해야 한다.
일부 실시예들에서, 전도성 라인들(106 및 108)은 메모리 셀들(202)에서 접촉 저항을 감소시키는 재료로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 전도성 라인들(106 및 108)은 낮은 일함수 재료(예를 들어, 4.6 미만)를 포함할 수 있다. 전도성 라인들(106 및 108)을 형성하는 것의 일부로서, 어닐링 프로세스는, OS 층(92)과 전도성 라인들(106 및 108) 사이의 경계의 채널 영역에서 다결정 금속-포함 영역을 형성하도록 수행될 수 있다. 그 결과, 전도성 라인들(106 및 108)과 닿는 다결정 영역은, OS 층(92)의 잔여 부분들의 상(예를 들어, 결정질 또는 비정질)과 무관하게 낮은 비저항 영역이어서, TFT들(204)의 접촉 저항을 감소시킬 수 있다. 일부 실시예들에서, 전도성 라인들(106 및 108)은 감소된 산화 경향(예를 들어, 순수 구리보다 산화에 덜 취약함)으로 낮은 비저항을 갖는 구리계 합금을 포함할 수 있다. 전도성 라인들(106 및 108)이 낮은 비저항을 갖는 구리계 합금을 포함하는 실시예들에서, 전류 구동은 TFT들(204)에서 추가로 개선될 수 있다.
일부 실시예들에서, OS 층(92)과 접촉하는 전도성 라인들(106 및 108)의 적어도 일부들은 OS 층(92)의 표면 금속화를 유도할 수 있는 낮은 일함수 재료일 수 있어서 OS 층(92)과 전도성 라인들(106/108) 사이의 계면들에서의 접촉 저항을 감소시킬 수 있다. 일부 실시예들에서, 전도성 라인들(106 및 108)은 OS 층(92)과의 계면에 합금을 포함할 수 있고, 합금은 감소된 산화 경향(예를 들어, 순수 구리보다 산화에 덜 취약함)으로 낮은 비저항을 가질 수 있다. 다양한 실시예들은 이점들을 달성할 수 있다. 예를 들어, 전도성 라인들(106/108)을 형성하는 것의 일부로서, 어닐링 프로세스는, OS 층(92)과 전도성 라인들(106/108) 사이의 경계의 OS 층(92)에서 다결정 금속 산화물 영역을 형성하도록 수행될 수 있다. 다결정 영역들은, 낮은 일함수 재료와 OS 층(92) 사이의 상호작용에 의해 형성될 수 있고, 이는 어닐링 프로세스에 의해 트리거링된다. 그 결과, 전도성 라인들(106/108)과 닿는 다결정 영역은, OS 층(92)의 잔여 부분들의 상(예를 들어, 결정질 또는 비정질)과 무관하게 낮은 비저항 영역이어서, 접촉 저항을 감소시킬 수 있다. 전도성 라인들(106 및 108)이 낮은 비저항을 갖는 구리계 합금을 포함하는 실시예들에서, 전류 구동은 추가로 개선될 수 있다.
앞서 논의된 바와 같이, 메모리 어레이(200)는 또한 산화물 반도체(OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀들(202)의 TFT들(204)에 대한 채널 영역들을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 TFT(204)의 각각의 임계 전압(Vth) 초과)이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전류가 전도성 라인들(106)로부터 전도성 라인들(108)로 (예를 들어, 화살표(206)로 표시된 방향으로) 흐르도록 허용할 수 있다. OS 층(92)은 ToF-SIMS(Time-of-Flight Secondary Ion Mass Spectrometry) 분석에 의해 측정되는 약 1020 내지 약 1022 평방 센티미터당 원자(atoms per cubic centimeter) 범위와 같은 비교적 낮은 수소 농도를 가질 수 있다. 그 결과, TFT들(204)의 안정성은 더 높은 수소 농도를 갖는 OS 층들을 갖는 TFT들에 비해 개선될 수 있다.
메모리 필름(90)은 전도성 라인들(72)과 OS 층(92) 사이에 배치되고, 메모리 필름(90)은 TFT들(204)에 대한 게이트 유전체들을 제공할 수 있다. 일부 실시예들에서, 메모리 필름(90)은 강유전성 재료, 예를 들어, 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등을 포함한다. 따라서, 메모리 어레이(200)는 또한 강유전성 랜덤 액세스 메모리(FERAM) 어레이로 지칭될 수 있다. 대안적으로, 메모리 필름(90)은 2개의 SiOx 층들 사이의 SiNx의 층(예를 들어, ONO 구조), 상이한 강유전성 재료, 상이한 유형의 메모리 층(예를 들어, 비트를 저장할 수 있음) 등을 포함하는 다중층 구조일 수 있다.
메모리 필름(90)이 강유전성 재료를 포함하는 실시예들에서, 메모리 필름(90)은 2개의 상이한 방향들 중 하나로 편광될 수 있고, 편광 방향은, 메모리 필름(90) 양단에 적절한 차동 전압을 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 편광은 비교적 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀들(202)의 각각의 경계들 내에 포함됨), 메모리 필름(90)의 연속적 영역은 복수의 메모리 셀들(202)을 가로질러 연장될 수 있다. 메모리 필름(90)의 특정 영역의 편광 방향에 따라, 대응하는 TFT(204)의 임계 전압은 변하고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 필름(90)의 영역이 제1 전기 편광 방향을 가질 때, 대응하는 TFT(204)는 비교적 낮은 임계치 전압을 가질 수 있고, 메모리 필름(90)의 영역이 제2 전기 편광 방향을 가질 때, 대응하는 TFT(204)는 비교적 높은 임계치 전압을 가질 수 있다. 2개의 임계 전압들 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계치 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 용이하게 한다(예를 들어, 에러 가능성이 적음).
이러한 실시예들에서 메모리 셀(202) 상에서 기록 동작을 수행하기 위해, 메모리 셀(202)에 대응하는 메모리 필름(90)의 일부를 가로질러 기록 전압이 인가된다. 기록 전압은, 예를 들어, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 라인들(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압들을 인가함으로써 적용될 수 있다. 메모리 필름(90)의 일부를 가로질러 기록 전압을 인가함으로써, 메모리 필름(90)의 영역의 편광 방향이 변경될 수 있다. 그 결과, 대응하는 TFT(204)의 대응하는 임계 전압은 또한 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값은 메모리 셀(202)에 저장될 수 있다. 전도성 라인들(72)이 전도성 라인들(106 및 108)과 교차하기 때문에, 개별적인 메모리 셀들(202)은 기록 동작을 위해 선택될 수 있다.
메모리 셀(202) 상에서 판독 동작을 수행하기 위해, 판독 전압은 대응하는 전도성 라인(72)(예를 들어, TFT(204)의 월드 라인/게이트 전극들)에 인가되고, 전류는 대응하는 전도성 라인(106)(예를 들어, 비트 라인)에 인가된다. 판독 전압은 TFT(204)의 낮은 임계 전압과 높은 임계 전압 사이에 있을 수 있다. 메모리 필름(90)의 대응하는 영역의 편광 방향에 따라, 메모리 셀(202)의 TFT(204)는 턴 온될 수 있거나 턴 온되지 않을 수 있다. 그 결과, 전도성 라인(106)은 전도성 라인(108)(예를 들어, 접지에 결합된 소스 라인)을 통해 방전될 수 있거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인들(72)이 전도성 라인들(106 및 108)과 교차하기 때문에, 개별적인 메모리 셀들(202)은 판독 동작을 위해 선택될 수 있다.
도 1a는 추후의 도면들에서 사용되는 메모리 어레이(200)의 기준 단면들을 추가로 예시한다. 단면 B-B'는 전도성 라인들(72)의 종방향 축을 따르고, 예를 들어, TFT들(204)의 전류 흐름 방향에 평행한 방향에 있다. 단면 C-C'는 단면 B-B'에 수직이고 전도성 라인들(72)의 종방향 축에 평행하다. 단면 C-C'는 전도성 라인들(106)을 통해 연장된다. 단면 D-D'는 단면 C-C'에 평행하고 유전체 재료(102)를 통해 연장된다. 후속 도면들은 명확화를 위해 이러한 참조 단면들을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크(bulk) 반도체, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 통상적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중층 또는 그래디언트 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로들을 추가로 예시한다. 회로들은 기판(50)의 최상부 표면에 능동 디바이스들(예를 들어, 트랜지스터들)을 포함한다. 트랜지스터들은 기판(50)의 최상부 표면들 위의 게이트 유전체 층들(202) 및 게이트 유전체 층들(202) 위의 게이트 전극들(204)을 포함할 수 있다. 소스/드레인 영역들(206)은 게이트 유전체 층들(202) 및 게이트 전극들(204)의 양 측면들 상의 기판(50)에 배치된다. 게이트 스페이서들(208)은 게이트 유전체 층들(202)의 측벽들을 따라 형성되고, 소스/드레인 영역들(206)을 게이트 전극들(204)로부터 적절한 측방향 거리들만큼 분리시킨다. 일부 실시예들에서, 트랜지스터들은 평면형 전계 효과 트랜지스터(FET)들, finFET(fin field effect transistor)들, nanoFET(nano-field effect transistor)들 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역들(206), 게이트 유전체 층들(202) 및 게이트 전극들(204)을 둘러싸고 격리시키며, 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 접촉부들(214)은 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되고 소스/드레인 영역들(206)에 전기적으로 결합되며, 게이트 접촉부들(216)은 제2 ILD(212)를 통해 연장되고 게이트 전극들(204)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층들(224) 및 하나 이상의 유전체 층들(224)에 형성된 전도성 피처들(222)을 포함하는 상호접속 구조(220)는 제2 ILD(212), 소스/드레인 접촉부들(214) 및 게이트 접촉부들(216) 위에 있다. 도 2는 2개의 적층된 유전체 층들(224)을 예시하지만, 상호접속 구조(200)는 내부에 전도성 피처들(222)이 패치된 임의의 수의 유전체 층들(224)을 포함할 수 있음을 인식해야 한다. 상호접속 구조(220)는 기능 회로들을 형성하기 위해 게이트 접촉부들(216) 및 소스/드레인 접촉부들(214)에 전기적으로 결합될 수 있다. 일부 실시예들에서, 상호접속 구조(220)에 의해 형성된 기능 회로들은 로직 회로들, 메모리 회로들, 감지 증폭기들, 제어기들, 입력/출력 회로들, 이미지 센서 회로들 등 또는 이들의 조합들을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터들을 논의하지만, 다른 능동 디바이스들(예를 들어, 다이오드들 등) 및/또는 수동 디바이스들(예를 들어, 커패시터들, 저항기들 등)이 또한 기능 회로들의 일부로서 형성될 수 있다.
도 3a 및 도 3b에서, 다중층 스택(58)이 도 2의 구조 위에 형성된다. 기판(50), 트랜지스터들, ILD들 및 상호접속 구조(120)는 단순화 및 명확성을 위해 후속 도면들로부터 생략될 수 있다. 다중층 스택(58)은 상호접속 구조(220)의 유전체 층들(224)에 접촉하는 것으로 예시되지만, 기판(50)과 다중층 스택(58) 사이에 임의의 수의 중간 층들이 배치될 수 있다. 예를 들어, 다중층 스택(58)은 상호접속 구조(220) 위에 있을 수 있고, 절연 층들(예를 들어, 로우-k 유전체 층들)에 전도성 피처들을 포함하는 하나 이상의 추가적인 상호접속 층들이 기판(50)과 다중층 스택(58) 사이에 배치될 수 있다. 일부 실시예들에서, 전도성 피처들은 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스들에 대한 전력, 접지 및/또는 신호 라인들을 제공하도록 패터닝될 수 있다(도 1a 및 도 1b 참조).
다중층 스택(58)은 전도성 라인들(72A-D)(총괄적으로 전도성 층들(54)로 지칭됨) 및 유전체 층들(52A-C)(총괄적으로 유전체 층들(52)로 지칭됨)의 교번 층들을 포함한다. 전도성 층들(54)은 전도성 라인들(72)(예를 들어, 워드 라인들)을 정의하는 후속 단계들에서 패터닝될 수 있다. 전도성 층들(54)은 전도성 재료들, 예를 들어, 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등을 포함할 수 있고, 유전체 층들(52)은 절연 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등을 포함할 수 있다. 전도성 층들(54) 및 유전체 층들(52)은 예를 들어, 화학 기상 퇴적(CVD), 원자 층 퇴적(ALD), 물리 기상 퇴적(PVD), 플라즈마 강화 CVD(PECVD) 등을 사용하여 각각 형성될 수 있다 도 3a 및 도 3b는 특정 수의 전도성 층들(54) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 수의 전도성 층들(54) 및 유전체 층들(52)을 포함할 수 있다.
도 4 내지 도 12b는 일부 실시예들에 따른 메모리 어레이(200)의 계단식 구조의 제조에서 중간 스테이지들의 도면들이다. 도 4 내지 도 11 및 도 12b는 도 1에 예시된 기준 단면 B-B'를 따라 예시된다. 도 12a는 3차원 도면에 예시된다.
도 4에서 포토레지스트(56)가 다중층 스택(58) 위에 형성된다. 앞서 논의된 바와 같이, 다중층 스택(58)은 전도성 층들(54)(54A, 54B, 54C 및 54D로 라벨링됨) 및 유전체 층들(52)(52A, 52B 및 52C로 라벨링됨)의 교번 층들을 포함할 수 있다. 포토레지스트(56)는 스핀-온(spin-on) 기술을 사용함으로써 형성될 수 있다.
도 5에서, 포토레지스트(56)는 다중층 스택(58)의 잔여 부분들을 마스킹하는 동안 영역들(60)에서 다중층 스택(58)을 노출시키도록 패터닝된다. 예를 들어, 다중층 스택(58)의 최상부 층(예를 들어, 전도성 층(54D))은 영역들(60)에서 노출될 수 있다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다.
도 6에서, 영역들(60)에서 다중층 스택(58)의 노출된 부분들은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역들(60)에서 전도성 층(54D) 및 유전체 층(52C)의 부분들을 제거할 수 있고 개구들(61)을 정의할 수 있다. 전도성 층(54D) 및 유전체 층(52C)이 상이한 재료 조성들을 갖기 때문에, 이러한 층들의 노출된 부분들을 제거하기 위해 사용되는 에천트들은 상이할 수 있다. 일부 실시예들에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 동작하고, 전도성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 동작한다. 그 결과, 전도성 층(54E) 및 전도성 층(54D)의 부분들은 다중층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있고, 개구들(61)은 원하는 깊이로 연장될 수 있다. 대안적으로, 개구들(61)이 원하는 깊이에 도달한 후 개구들(61)의 에칭을 정지시키기 위해 적시의 에칭 프로세스들이 사용될 수 있다. 결과적 구조에서, 전도성 층(54C)은 영역들(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다중층 스택(58)의 추가적인 부분들을 노출시키도록 트리밍된다(trimmed). 포토레지스트는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭은 감소되고, 영역들(60 및 62) 내의 다중층 스택(58)의 부분들이 노출될 수 있다. 예를 들어, 전도성 층(54C)의 최상부 표면은 영역들(60)에서 노출될 수 있고, 전도성 층(54D)의 최상부 표면은 영역들(62)에서 노출될 수 있다.
도 8에서, 영역들(60 및 62)에서 전도성 층(54D), 유전체 층(52C), 전도성 층(54C) 및 유전체 층(52B)의 부분들은 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스들에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 추가로 다중층 스택(58)까지 연장시킬 수 있다. 전도성 층들(54D/54C) 및 유전체 층들(52C/52B)이 상이한 재료 조성들을 갖기 때문에, 이러한 층들의 노출된 부분들을 제거하기 위해 사용되는 에천트들은 상이할 수 있다. 일부 실시예들에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 동작하고; 전도성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 동작하고; 유전체 층(52B)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 동작하고; 전도성 층(54B)은 유전체 층(52B)을 에칭하는 동안 에칭 정지 층으로서 동작한다. 그 결과, 전도성 층들(54D/54C) 및 유전체 층(52C/52B)의 부분들은 다중층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있고, 개구들(61)은 원하는 깊이로 연장될 수 있다. 추가로, 에칭 프로세스들 동안, 전도성 층들(54) 및 유전체 층들(52)의 에칭되지 않은 부분들은 하부 층들에 대한 마스크로서 동작하고, 그 결과 전도성 층(54D) 및 유전체 층(52C)(도 7 참조)의 이전 패턴은 하부 전도성 층(54C) 및 유전체 층(52B)으로 전사될 수 있다. 결과적 구조에서, 전도성 층(54B)은 영역들(60)에서 노출되고, 전도성 층(54C)은 영역들(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다중층 스택(58)의 추가적인 부분들을 노출시키도록 트리밍된다(trimmed). 포토레지스트는 허용가능한 포토리소그래피 기술들을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭은 감소되고, 영역들(60, 62 및 64) 내의 다중층 스택(58)의 부분들이 노출될 수 있다. 예를 들어, 전도성 층(54B)의 최상부 표면은 영역들(60)에서 노출될 수 있고; 전도성 층(54C)의 최상부 표면은 영역들(62)에서 노출될 수 있고; 전도성 층(542D)의 최상부 표면은 영역들(64)에서 노출될 수 있다.
도 10에서, 영역들(60, 62 및 64)에서 전도성 층들(54D, 54C 및 54B)의 부분들은 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스들에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 추가로 다중층 스택(58)까지 연장시킬 수 있다. 일부 실시예들에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지 층으로서 동작하고; 유전체 층(52B)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 동작하고; 유전체 층(52A)은 전도성 층(54B)을 에칭하는 동안 에칭 정지 층으로서 동작한다. 그 결과, 전도성 층들(54D, 54C 및 54B)의 부분들은 다중층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있고, 개구들(61)은 원하는 깊이로 연장될 수 있다. 추가로, 에칭 프로세스들 동안, 유전체 층들(52) 각각은 하부 층들에 대한 마스크로서 동작하고, 그 결과 유전체 층(52C/52B)(도 9 참조)의 이전 패턴은 하부 전도성 층들(54C/54B)로 전사될 수 있다. 결과적 구조에서, 유전체 층(52A)은 영역들(60)에서 노출되고; 유전체 층(52B)은 영역들(62)에서 노출되고; 유전체 층(52C)은 영역들(64)에서 노출된다.
도 11에서, 포토레지스트(56)는 예를 들어, 허용가능한 애싱(ashing) 또는 습식 스트립 프로세스에 의해 제거될 수 있다. 따라서, 계단식 구조(68)가 형성된다. 계단식 구조는 전도성 층들(54) 및 유전체 층들(52)의 교번 층들의 스택을 포함한다. 더 낮은 전도성 층들(54)이 더 넓고 상부 전도성 층들(54)을 지나 측방향으로 연장되고, 전도성 층들(54) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들어, 전도성 층(54A)은 전도성 층(54B)보다 길 수 있고; 전도성 층(54B)은 전도성 층(54C)보다 길 수 있고; 전도성 층(54C)은 전도성 층(54D)보다 길 수 있다. 그 결과, 전도성 접촉부들은 후속 프로세싱 단계들에서 계단식 구조(68) 위로부터 전도성 층들(54) 각각까지 제조될 수 있다.
도 12에서, 금속-간 유전체(inter-metal dielectric; IMD)(70)가 다중층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. IMD(70)는 전도성 층들(54)의 측벽들 뿐만 아니라 유전체 층들(52)의 측벽들을 따라 연장된다. 추가로, IMD(70)는 유전체 층들(52) 각각의 최상부 표면들에 접촉할 수 있다.
그 다음, 도 12에 추가로 예시된 바와 같이, IMD(70)에 제거 프로세스가 적용되어, 다중층 스택(58) 위의 과도한 유전체 재료가 제거된다. 일부 실시예들에서, 화학 기계적 연마(chemical mechanical polish; CMP), 에치 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다중층 스택(58)을 노출시켜, 평탄화 프로세스가 완료된 후 다중층 스택(58) 및 IMD(70)의 최상부 표면들이 동일 높이가 되게 한다.
도 13 내지 도 17b는 일부 실시예들에 따른 메모리 어레이(200)의 제조에서 중간 스테이지들의 도면들이다. 도 13 내지 도 17b에서 다중층 스택(58)이 형성되고 다중층 스택(58)에 트렌치들이 형성되어, 전도성 라인들(72)을 정의한다. 전도성 라인들(72)은 메모리 어레이(200) 내의 워드 라인들에 대응할 수 있고, 전도성 라인들(72)은 메모리 어레이(200)의 결과적 TFT들에 대한 게이트 전극들을 추가로 제공할 수 있다. 도 17a는 3차원 도면에 예시된다. 도 13 내지 도 16 및 도 17b는 도 1a에 예시된 기준 단면 C-C'를 따라 예시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다중층 스택(58) 위에 퇴적된다. 하드 마스크 층(80)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 포토레지스트(82)는 예를 들어, 스핀-온 기술을 사용함으로써 형성될 수 있다.
도 14에서, 포토레지스트(82)는 트렌치들(86)을 형성하도록 패터닝된다. 포토레지스트들은 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위한 광에 노출된다. 노출 프로세스 이후, 포토레지스트(82)는, 네거티브 레지스트가 사용되는지 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 또는 노출되지 않은 부분들을 제거하도록 현상되어, 폼 트렌치들(86)의 패터닝을 정의할 수 있다.
도 15에서, 포토레지스트(82)의 패턴은 허용가능한 에칭 프로세스를 사용하여, 예를 들어, 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의해 하드 마스크(84)에 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치들(86)은 하드 마스크(84)를 통해 연장되어 형성된다. 포토레지스트(82)는 예를 들어, 애싱 프로세스에 의해 제거될 수 있다.
도 16에서, 하드 마스크(84)의 패턴은 하나 이상의 허용가능한 에칭 프로세스들을 사용하여, 예를 들어, 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의해 다중층 스택(58)에 전사된다. 에칭 프로세스들은 이방성일 수 있다. 따라서, 트렌치들(86)은 다중층 스택(58)을 통해 연장되고, 전도성 라인들(72)(예를 들어, 워드 라인들)은 전도성 층들(54)로부터 형성된다. 전도성 층들(54)을 통해 트렌치들(86)을 에칭함으로써, 인접한 전도성 라인들(72)은 서로 분리될 수 있다. 그 다음, 후속적으로, 도 17a 및 도 17b에서, 하드 마스크(84)는 허용가능한 프로세스, 예를 들어, 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합들 등에 의해 제거될 수 있다. 다중층 스택(58)의 계단식 형상(예를 들어, 도 12 참조)으로 인해, 전도성 라인들(72)은 기판(50)을 향하는 방향으로 증가하는 가변 길이들을 가질 수 있다. 예를 들어, 전도성 라인들(72A)은 전도성 라인들(72B)보다 길 수 있고; 전도성 라인들(72B)은 전도성 라인들(72C)보다 길 수 있고; 전도성 라인들(72C)은 전도성 라인들(72D)보다 길 수 있다.
도 18a 내지 도 23c는 트렌치들(86)에서 TFT들(204)(도 1a 참조)에 대한 채널 영역들을 형성 및 패터닝하는 것을 예시한다. 도 18a, 도 18a 및 도 23a는 3차원 도면으로 예시된다. 도 18b, 도 19b, 도 20, 도 21, 도 22a, 도 22b 및 도 23b에서, 단면도들은 도 1a의 라인 C-C'를 따라 제공된다. 도 23c는 TFT 구조의 대응하는 상면도를 예시한다.
도 18a 및 도 18b에서, 메모리 필름(90)이 트렌치들(86)에 등각 퇴적된다. 메모리 필름(90)은 메모리 필름(90) 양단에 적절한 차동 전압을 인가함으로써 2개의 상이한 편광 방향들 사이에서 스위칭할 수 있는 재료와 같이, 비트를 저장할 수 있는 재료를 가질 수 있다. 예를 들어, 메모리 필름(90)의 편광은 차동 전압을 인가함으로써 얻어지는 전기장으로 인해 변할 수 있다.
예를 들어, 메모리 필름(90)은 하프늄(Hf)계 유전체 재료 등과 같은 고-k 유전체 재료일 수 있다. 일부 실시예들에서, 메모리 필름(90)은 강유전성 재료, 예를 들어, 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등을 포함한다. 다른 실시예들에서, 메모리(90)는 2개의 SiOx 층들 사이에 SiNx의 층을 포함하는 다중층 구조(예를 들어, ONO 구조)일 수 있다. 또 다른 실시예들에서, 메모리 필름(90)은 상이한 강유전성 재료 또는 상이한 유형의 메모리 재료를 포함할 수 있다. 메모리 필름(90)은 트렌치들(86)의 측벽들 및 바닥 표면을 따라 연장되도록 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 메모리 필름(90)이 퇴적된 후, (예를 들어, 약 300℃ 내지 약 600℃의 온도 범위에서) 어닐링 단계가 수행되어, 메모리 필름(90)에 대해 원하는 결정질 상을 달성하고, 필름 품질을 개선하고, 필름 관련 결함들/불순물들을 감소시킬 수 있다. 일부 실시예들에서,어닐링 단계는 추가로 400℃ 미만이어서, BEOL 열 버짓을 충족하고, 고온 어닐링 프로세스들로부터 다른 피처들을 초래할 수 있는 결함들을 감소시킬 수 있다.
도 19a 및 도 19b에서, OS 층(92)은 메모리 필름(90) 위의 트렌치들(86)에 등각 퇴적된다. OS 층(92)은 TFT(예를 들어, TFT들(204), 도 1a 참조)에 대한 채널 영역을 제공하기에 적합한 재료를 포함한다. 일부 실시예들에서, OS 층(92)은 InxGayZnzMO와 같은 인듐-포함 재료를 포함하고, 여기서 M은 Ti, Al, Ag, Si, Sn 등일 수 있다. X, Y 및 Z 각각은 0과 1 사이의 임의의 값일 수 있다. 다른 실시예들에서, OS 층(92)에 대해 상이한 반도체 재료가 사용될 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. OS 층(92)은 메모리 필름(90) 위의 트렌치들(86)의 측벽들 및 바닥 표면을 따라 연장될 수 있다. OS 층(92)이 퇴적된 후, 산소 관련 분위기에서 (예를 들어, 약 300℃ 내지 약 450℃의 온도 범위에서) 어닐링 단계가 수행되어 OS 층(92)의 전하 캐리어들을 활성화시킬 수 있다.
도 20에서, 유전체 재료(98A)가 트렌치들(86)의 측벽들 및 바닥 표면 상에 그리고 OS 층(92) 위에 퇴적된다. 유전체 재료(98A)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다.
도 21에서, 트렌치들(86)의 유전체 재료(98A)의 바닥 부분들은 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
후속적으로, 또한 도 21에 예시된 바와 같이, 유전체 재료(98A)는 트렌치들(86)의 OS 층(92)의 바닥 부분을 통해 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. OS 층(92)을 에칭하는 것은 트렌치들(86)의 바닥 표면 상에서 메모리 필름(90)의 부분들을 노출시킬 수 있다. 따라서, 트렌치들(86)의 양 측벽들 상의 OS 층(92)의 부분들은 서로 분리될 수 있고, 이는 메모리 어레이(200)(도 1a 참조)의 메모리 셀들(202) 사이의 분리를 개선한다.
도 22에서, 추가적인 유전체 재료(98B)가 퇴적되어, 트렌치들(86)의 잔여 부분들을 충전할 수 있다. 유전체 재료(98B)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 일부 실시예들에서, 유전체 재료(98B)는 동일한 재료 조성을 가질 수 있고, 유전체 재료(98A)와 동일한 프로세스를 사용하여 형성될 수 있다. 대안적으로, 유전체 재료(98B)는 상이한 재료 조성을 가질 수 있고, 그리고/또는 유전체 재료(98A)와는 상이한 프로세스에 의해 형성될 수 있다.
그 다음, 도 23a 내지 도 23c에서, 제거 프로세스가 유전체 재료(98), OS 층(92) 및 메모리 필름(90)에 적용되어, 다중층 스택(58) 위의 과도한 재료를 제거한다. 일부 실시예들에서, 화학 기계적 연마(chemical mechanical polish; CMP), 에치 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다중층 스택(58)을 노출시켜, 평탄화 프로세스가 완료된 후 다중층 스택(58)의 최상부 표면이 동일 높이가 되게 한다. 도 23c는 도 23a에 예시된 구조의 대응하는 상면도를 예시한다.
도 24a 내지 도 29b는 메모리 어레이(200)에서 전도성 라인들(106 및 108)(예를 들어, 소스 라인들 및 비트 라인들)을 제조하는 중간 단계들을 예시한다. 전도성 라인들(106 및 108)은 메모리 어레이(도 1a 내지 도 1c 참조) 내의 TFT들(204)에 대한 소스/드레인 전극들을 추가로 제공할 수 있다. 전도성 라인들(106 및 108)은 TFT들(204) 내의 접촉 저항을 감소시키기 위해 OS 층(92)의 표면 금속화를 유도할 수 있는 비교적 낮은 일함수를 갖는 재료를 포함할 수 있다. 전도성 라인들(106 및 108)은 전도성 라인들(72)에 수직인 방향을 따라 연장될 수 있어서, 메모리 어레이(200)의 개별적인 셀들은 판독 및 기록 동작들에 대해 선택될 수 있다. 도 24a, 도 25a, 도 26a 및 도 27a는 도 1a의 단면 C-C'를 따른 단면도를 예시하고; 도 24b, 도 25b, 도 26b, 도 27b, 도 28 및 도 29b는 대응하는 상면도를 예시하고; 도 29a는 도 1a의 단면 D-D'를 따른 단면도를 예시한다.
도 24a 및 도 24b에서, 트렌치들(100)은 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98B)를 포함함)를 통해 패터닝된다. 트렌치들(100)을 패터닝하는 것은 예를 들어, 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 트렌치들(100)은 OS 층(92)의 양 측벽들 사이에 배치될 수 있고 OS 층(92)을 통해 메모리 필름(90)의 최상부 표면을 노출시킬 수 있다.
도 25a 및 도 25b에서, 전도성 재료(150)가 OS 층(92)의 측벽들 상의 트렌치들(100)에 형성된다. 전도성 재료(150)는 약 4.6 미만의 일함수와 같이 비교적 낮은 일함수를 가질 수 있다. 예를 들어, 전도성 재료(150)는 티타늄, 이리듐, 루테늄, 전도성 산화물(예를 들어, LaNiO, InSnO, InZnO, CdSnO, 알루미늄 도핑된 ZnO, F-SnO 등과 같은 세라믹) 등을 포함할 수 있다. 전도성 재료(150)가 (예를 들어, 상기 범위 내에서) 낮은 일함수를 가질 때, 전도성 재료(150)는 OS 층(92)과 전도성 재료(150) 사이의 계면들에서 접촉 저항을 감소시키기 위해 OS 층(92)의 표면 금속화를 유도할 수 있음이 관찰되었다. 낮은 일함수(예를 들어, 4.6 미만)를 갖는 전도성 재료(150)를 제공함으로써, 전도성 재료(150)와 OS 층(92) 사이의 장벽 높이가 감소할 수 있고, 전자 터널링 속도가 증가할 수 있음이 추가로 관찰되었다. 전도성 재료(150)는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다.
전도성 재료(150)가 퇴적된 후, 어닐링 프로세스가 수행되어, OS 층(92)과 전도성 재료(150) 사이의 계면들(152)에서 OS 층(92)의 표면 금속화를 유도할 수 있다. 일부 실시예들에서, 어닐링 프로세스는 적어도 약 300℃의 온도일 수 있고, 이는 OS 층(92)의 표면 금속화를 유도하기에 충분하다. 어닐링 프로세스의 결과로서, 다결정 영역(92')이 OS 층(92)과 전도성 재료(150) 사이의 계면들(152)에 형성될 수 있다. 예를 들어, 다결정 영역(92')은 OS 층(92)의 InOa 성분과 전도성 재료(150)의 금속 성분(아래에서 M'로 표기됨) 사이의 반응에 의해 형성될 수 있다. 반응은 수식들 (1) 및 (2)에 따라 표현될 수 있고, 여기서 a 및 b은 각각 0 내지 1의 정수들이고, Vo는 필름에 생성된 결함들(예를 들어, 필름 내의 산소 결손 및/또는 결핍)을 표현한다.
Figure pat00001
(1)
Figure pat00002
(2)
앞서 표시된 바와 같이, 다결정 영역은 금속 산화물을 포함할 수 있고, 금속 산화물의 금속 원소는 전도성 재료(150)의 금속 원소와 동일할 수 있다. 다결정 영역(92')의 두께(예를 들어, 다결정 영역(92')이 연장되는 OS 층(92) 내로의 깊이)는 일부 실시예들에서 약 1 nm 내지 약 10 nm 범위 또는 약 1 nm 내지 약 5 nm 범위일 수 있다. (예를 들어, 상기 범위 내에서) 비교적 얇은 다결정 영역을 가짐으로써, 전자들은 전도성 재료(150)와 OS 층(92) 사이의 경계를 가로질러 더 쉽게 터널링할 수 있음이 관찰되었다. 다른 실시예들에서, 다결정 영역은 상이한 두께를 가질 수 있다. (예를 들어, 다결정 영역(92') 외부의) OS 층(92)의 나머지는 어닐링 프로세스 이전과 동일한 결정질 스테이지에 남아 있을 수 있다. 예를 들어, OS 층(92)의 나머지는 비정질로 남아 있을 수 있다.
그 다음, 도 25a 및 도 25b에 또한 예시된 바와 같이, 전도성 재료(150)에 제거 프로세스가 적용되어, 다중층 스택(58) 위의 과도한 재료가 제거된다. 일부 실시예들에서, CMP, 에치 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다중층 스택(58)을 노출시켜, 평탄화 프로세스가 완료된 후 다중층 스택(58), 메모리 필름(90), OS 층(92) 및 전도성 재료(150)의 최상부 표면들이 동일 높이가 되게 한다.
도 26a 내지 도 27b는 제조 단계들을 예시하며, 여기서 전도성 재료의 중심 부분들은 상이한 전도성 재료로 대체된다. 그 결과, 전도성 라인들(106 및 108)(도 28 참조)은 2개의 상이한 재료들(예를 들어, 아래에서 설명되는 전도성 재료(150) 및 전도성 재료(156))을 포함할 수 있다. 도 26a 내지 도 27b에 예시된 단계들은 선택적이고, 일부 실시예들에서 생략될 수 있다. 이러한 실시예들에서, 전도성 라인들(106 및 108)은 도 31a 내지 도 31c에 예시된 바와 같이 오직 전도성 재료(150)만을 포함할 수 있다.
도 26a 및 도 26b에서, 트렌치들(154)은 전도성 재료(150)를 통해 패터닝된다. 트렌치들(154)을 패터닝하는 것은 예를 들어, 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 트렌치들(100)은 전도성 재료(150)의 양 측벽들 사이에 배치될 수 있고, 전도성 재료(150)의 잔여 부분들은 트렌치들(100)과 OS 층(92) 사이에 배치될 수 있다. 트렌치들(154)은 하부 메모리 필름(90)을 노출시키기 위해 전도성 재료(150) 및 OS 층(92)을 통해 연장된다.
도 27a 및 도 27b에서, 전도성 재료(156)가 트렌치들(154)을 충전하도록 퇴적된다. 전도성 재료(156)는 전도성 재료(150)의 양쪽 부분들에 배치될 수 있고 이들 부분에 접촉할 수 있다. 일부 실시예들에서, 전도성 재료(156)는 약 5 eV 미만의 일함수와 같이 비교적 낮은 일함수를 가질 수 있다. 예를 들어, 전도성 재료(156)는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn, 이들의 조합들 등을 포함할 수 있다. 전도성 재료(156)는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 낮은 일함수(예를 들어, 상기 범위 이내)를 갖는 전도성 재료(156)를 제공함으로써, 전도성 재료(156)와 전도성 재료(150)/OS 층(92) 사이의 장벽 높이가 감소할 수 있고, 전자 터널링 속도가 증가할 수 있음이 관찰되었다. 퇴적 이후, CMP, 에치 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다중층 스택(58)을 노출시켜, 평탄화 프로세스가 완료된 후 다중층 스택(58), 메모리 필름(90), OS 층(92), 전도성 재료(150) 및 전도성 재료(156)의 최상부 표면들이 동일 높이가 되게 한다.
낮은 일함수(예를 들어, 약 4.6 미만), 전도성 재료(150) 및 OS 층(92) 내의 다결정 영역들(92')을 형성한 결과로서, 전자들은 전도성 재료(156)로부터 전도성 재료(150)를 통해 그리고 OS 층(92)의 채널 영역들을 가로질러 직접 터널링할 수 있다. 예를 들어, 다양한 실시예들에 따른 전도성 재료를 형성한 결과로서, OS 층(92)은 OS 층(92)의 상(예를 들어, 결정질 또는 비정질)과 무관하게 낮은 비저항 영역(예를 들어, 다결정 영역들(92'))을 포함할 수 있다. 그 결과, 접촉 저항이 감소할 수 있다. 이렇게 감소된 비저항 및 개선된 전자 터널링은, 전도성 재료(156), 전도성 재료(150) 및 OS 층(92)의 전도 대역(conduction band)(EC), 밸런스(valance) 대역(EV), 페미-레벨(Femi-level)(EF), 및 진공 에너지 레벨(EVAC)을 예시하는 도 27c의 대역갭 도면(300)에 의해 예시된다. 밸런스 대역 및 전도 대역은 페미 레벨에 가장 가까운 대역들이고 재료의 전기 전도도를 결정한다. 추가로, 밸런스 대역은, 전자들이 통상적으로 절대 0도에 존재하는 전자 에너지들의 최고 범위인 한편, 전도 대역은 비어 있는 전자 상태들의 최저 범위이다. 추가로, 전도성 재료(150) 및/또는 전도성 재료(156)는 원하지 않는 산화에 대해, 예를 들어, 순수 구리보다 덜 취약할 수 있다. 따라서, 산화로 인한 디바이스 성능 열화가 회피될 수 있다.
도 28에서, 트렌치들(158)은 전도성 재료(150), 전도성 재료(156) 및 OS 층(92)을 통해 패터닝된다. 트렌치들(158)을 패터닝하는 것은 예를 들어, 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 트렌치들(158)은 메모리 필름(90)의 양 측벽들 사이에 배치될 수 있다. 그 결과, 전도성 라인들(106 및 108)은 전도성 재료(150) 및 전도성 재료(156)의 잔여 부분들로부터 정의된다. 전도성 라인들(106) 각각은 유전체 재료(98)에 의해 인접한 전도성 라인(108)으로부터 분리되고, 전도성 라인들(106/108)의 쌍들은 트렌치들(158)에 의해 분리된다. OS 층(92)의 분리된 부분들은 각각의 전도성 라인(106)으로부터 각각의 전도성 라인(108)까지 연속적으로 연장된다. 전도성 라인들(106)은 메모리 어레이 내의 비트 라인들에 대응할 수 있고, 전도성 라인들(108)은 메모리 어레이(200) 내의 소스 라인들에 대응할 수 있다. 추가로, 전도성 라인들(106/108)은 메모리 어레이(200) 내의 TFT들(204)에 대한 소스/드레인 전극들을 제공할 수 있다(도 29a 및 도 29b 참조).
도 29a 및 도 29b에서, 유전체 재료(102)는 트렌치들(158) 내에 퇴적되고 이를 충전한다. 도 29b는 도 29a의 라인 D-D'의 단면도를 예시한다. 유전체 층(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 유전체 층(102)은 메모리 필름(92) 위의 트렌치들(86)의 측벽들 및 바닥 표면을 따라 연장될 수 있다. 퇴적 이후, 평탄화 프로세스(예를 들어, CMP, 에치 백 등)가 수행되어 유전체 재료(102)의 과도한 부분들이 제거될 수 있다. 결과적 구조에서, 다중층 스택(58), 메모리 필름(90), OS 층(92), 유전체 재료(102) 및 전도성 라인들(106/108)의 최상부 표면들은 실질적으로 (예를 들어, 프로세스 변형 내에서) 동일 높이일 수 있다.
따라서, 적층된 TFT들(204)은 메모리 어레이(200)에 형성될 수 있다. 각각의 TFT(204)는 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 메모리 필름(90)의 일부), 채널 영역(예를 들어, 대응하는 OS 층(92)의 일부) 및 소스 및 드레인 전극들(예를 들어, 대응하는 전도성 라인들(106 및 108)의 일부들)을 포함한다. 유전체 재료(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 TFT들(204)을 격리한다. TFT들(204)은 수직으로 적층된 행들 및 열들의 어레이에 배치될 수 있다.
도 30a, 도 30b, 도 30c 및 도 30d에서, 전도성 라인들(72), 전도성 라인들(106) 및 전도성 라인들(108)에 대한 접촉부들(110)이 제조된다. 도 30a는 메모리 어레이(200)의 사시도를 예시하고; 도 30b는 메모리 어레이(200)의 상면도를 예시하고; 도 30c는 오직 도 28a의 라인(30C'-30C')을 따른 디바이스 및 하부 기판의 단면도를 예시하고; 도 30d는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 예시한다. 일부 실시예들에서, 전도성 라인들(72)의 계단식 형상은 전도성 접촉부들(110)이 안착될 전도성 라인들(72) 각각 상의 표면을 제공할 수 있다. 접촉부들(110)을 형성하는 것은 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 전도성 층들(54)의 부분들을 노출시키기 위해 IMD(70) 및 유전체 층들(52)에서 개구들을 패터닝하는 것을 포함할 수 있다. 개구들에 라이너(도시되지 않음), 예를 들어, 확산 장벽 층, 접착 층 등 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 들일 수 있다. IMD(70)의 표면으로부터 과도한 재료를 제거하기 위해 평탄화 프로세스, 예를 들어, CMP가 수행될 수 있다. 나머지 라이너 및 전도성 재료가 개구들에 접촉부들(110)을 형성한다.
또한 도 30a의 사시도에 의해 예시된 바와 같이, 전도성 라인들(106) 및 전도성 라인들(108) 각각에 대한 전도성 접촉부들(112 및 114)이 또한 제조될 수 있다. 전도성 접촉부들(110, 112 및 114)은 각각 전도성 라인들(116A, 116B 및 116C)에 전기적으로 연결될 수 있고, 이들은 메모리 어레이를 하부/상부 회로(예를 들어, 제어 회로) 및/또는 반도체 다이의 신호, 전력 및 접지 라인들에 연결한다. 예를 들어, 전도성 비아들(118)은 도 30c에 의해 예시된 바와 같이 IMD(70)를 통해 연장되어, 전도성 라인들(116C)을 기판(50) 상의 활성 디바이스들 및 상호연결 구조(220)의 하부 회로에 전기적으로 연결할 수 있다. 다른 전도성 비아들은 IMD(70)를 통해 형성되어, 전도성 라인들(116A 및 116B)을 상호연결 구조(220)의 하부 회로에 전기적으로 연결할 수 있다. 대안적인 실시예들에서, 메모리 어레이로의 및 그로부터의 라우팅 및/또는 전력 라인들은 상호연결 구조(220)에 추가로 또는 그 대신에 메모리 어레이(200) 위에 형성된 상호연결 구조에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)는 완성될 수 있다.
도 31a, 도 31b 및 도 31c는 대안적인 실시예들에 따른 메모리 어레이(220)의 단면도를 예시한다. 도 31a는 도 1a 및 도 31b의 단면 C-C'을 따른 단면도를 예시하고; 도 31b는 대응하는 상면도를 예시하고; 도 31c는 도 1a 및 도 31b의 단면 D-D'를 따른 단면도를 예시한다. 메모리 어레이(200)는 메모리 어레이와 실질적으로 유사할 수 있고, 여기서 유사한 참조 부호들은 유사한 프로세스들에 의해 형성된 유사한 요소들을 표시한다. 그러나, 메모리 어레이(220)에서, 전도성 재료(156)(도 29b 참조) 및 도 26a 내지 27b에 예시된 단계들은 생략된다. 그 결과, 전도성 라인들(106 및 108)은 낮은 일함수의 전도성 재료(150)로 제조된다. 전도성 재료(150)는 전도성 라인들(106/108)과 OS 층(92) 사이의 감소된 비저항을 위해 앞서 설명된 바와 유사하게 낮은 일함수(예를 들어, 4.6 미만)를 가질 수 있다. 추가로, 다결정 영역(92')은 예를 들어, 어닐링 프로세스에 의해 전도성 재료(150)를 갖는 경계에서 OS 층(92)에 형성될 수 있다.
도 32a 내지 도 35c는 일부 대안적인 실시예들에 따라 메모리 어레이(250)에서 전도성 라인들(106 및 108)을 형성하는 중간 단계들을 예시한다. 메모리 어레이(200)는 메모리 어레이(200)와 유사할 수 있고, 여기서 유사한 참조 부호들은, 달리 언급되지 않으면 유사한 프로세스들에 의해 형성된 유사한 요소들을 표시한다. 도 32a 내지 도 35c에서, "A"로 끝나는 도면들은 3D 도면을 예시하고; "B"로 끝나는 도면들은 상면도를 예시하고, "C"로 끝나는 도면들은 도 1a의 라인 C-C'와 평행한 대응하는 단면도를 예시한다.
도 32a, 도 32b 및 도 32c에서, 트렌치들(100)은 OS 층(92') 및 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98B)를 포함함)를 통해 패터닝된다. 도 32c는 도 32b의 라인 C-C'의 단면도를 예시한다. 트렌치들(100)을 패터닝하는 것은 예를 들어, 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 트렌치들(100)은 메모리 필름(90)의 양 측벽들 사이에 배치될 수 있고, 트렌치들(100)은 메모리 어레이(200)(도 1a 참조) 내의 메모리 셀들의 인접하는 스택들을 물리적으로 분리할 수 있다. 추가로, 트렌치들(100)은 상면도(도 32b 참조)의 스태거링된 구성을 가질 수 있다. 대안적으로, 트렌치들(100) 메모리 어레이(200)에 대해 앞서 예시된 바와 유사한 방식으로 정렬될 수 있다.
도 33a, 도 33b 및 도 33c에서, 유전체 재료(102)는 트렌치들(100) 내에 퇴적되고 이를 충전한다. 도 33c는 도 33b의 라인 C-C'의 단면도를 예시한다. 유전체 층(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 유전체 층(102)은 OS 층(92) 위의 트렌치들(86)의 측벽들 및 바닥 표면을 따라 연장될 수 있다. 퇴적 이후, 평탄화 프로세스(예를 들어, CMP, 에치 백 등)가 수행되어 유전체 재료(102)의 과도한 부분들이 제거될 수 있다. 결과적 구조에서, 다중층 스택(58), 메모리 필름(90), OS 층(92), 및 유전체 재료(102)의 최상부 표면들은 실질적으로 (예를 들어, 프로세스 변형 내에서) 동일 높이일 수 있다. 일부 실시예들에서, 유전체 재료들(98 및 102)의 재료들은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예들에서, 유전체 재료(98)는 산화물이고 유전체 재료(102)는 질화물이다. 일부 실시예들에서, 유전체 재료(98)는 질화물이고 유전체 재료(102)는 산화물이다. 다른 재료들이 또한 가능하다.
도 34a, 도 34b 및 도 34c에서, 트렌치들(104)은 전도성 라인들(106 및 108)에 대해 패터닝된다. 도 34c는 도 34b의 라인 C-C'의 단면도를 예시한다. 트렌치들(104)은 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98C)를 포함함)를 패터닝함으로써 패터닝된다.
예를 들어, 포토레지스트(118)는 다중층 스택(58), 유전체 재료(98), 유전체 재료(102), OS 층(92) 및 메모리 필름(90) 위에 퇴적될 수 있다. 포토레지스트(118)는 예를 들어, 스핀-온 기술을 사용함으로써 형성될 수 있다. 포토레지스트(82)는 개구들(120)을 정의하도록 패터닝된다. 개구들(120) 각각은 유전체 재료(102)의 대응하는 영역과 중첩할 수 있고, 개구들(120) 각각은 유전체 재료(98)의 2개의 별개의 영역들을 추가로 부분적으로 노출시킬 수 있다. 예를 들어, 각각의 개구(120)는 유전체 재료(102)의 영역을 노출시키고, 유전체 재료(98)의 제1 영역을 부분적으로 노출시키고, 유전체 재료(102)의 영역에 의해 유전체 재료(98)의 제1 영역으로부터 분리되는 유전체 재료(98)의 제2 영역을 부분적으로 노출시킬 수 있다. 이러한 방식으로, 개구들(120) 각각은 유전체 재료(102)에 의해 분리되는 전도성 라인(106) 및 인접한 전도성 라인(108)의 패턴을 정의할 수 있다. 포토레지스트들은 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위한 광에 노출된다. 노출 프로세스 이후, 포토레지스트(82)는, 네거티브 레지스트가 사용되는지 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 또는 노출되지 않은 부분들을 제거하도록 현상되어, 폼 개구들(120)의 패터닝을 정의할 수 있다.
후속적으로, 개구들(120)에 의해 노출되는 유전체 재료(98)의 부분들은 예를 들어, 에칭에 의해 제거될 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 유전체 재료(102)는 크게 에칭하지 않고 유전체 재료(98)를 에칭하는 에천트를 사용할 수 있다. 그 결과, 개구들(120)이 유전체 재료(102)를 노출시키더라도, 유전체 재료(102)는 상당히 제거되지 않을 수 있다. 트렌치들(104)의 패턴은 전도성 라인들(106 및 108)에 대응할 수 있다(도 35a, 도 35b 및 도 35c 참조). 예를 들어, 유전체 재료(98)의 부분은 트렌치들(104)의 각각의 쌍 사이에 남아 있을 수 있고, 유전체 재료(102)는 트렌치들(104)의 인접한 쌍들 사이에 배치될 수 있다. 트렌치들(104)이 패터닝된 후, 포토레지스트(118)는 예를 들어, 애싱에 의해 제거될 수 있다.
도 35a, 도 35b 및 도 35c에서, 트렌치들(104)은 전도성 라인들(106 및 108)을 형성하기 위해 전도성 재료로 충전된다. 도 35c는 도 35b의 라인 C-C'의 단면도를 예시한다. 전도성 라인들(106 및 108) 각각은 전도성 재료, 예를 들어, 구리계 합금 또는 높은 산화도를 갖는 희소 금속(minor metal)(예를 들어, Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, W)과의 구리-알루미늄계 합금을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 전도성 라인들(106 및 108)은 Cu(또는 CuAl) 및 Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, W 등의 합금을 포함할 수 있다. 전도성 라인들(106 및 108)의 희소 금속의 퍼센티지는 약 0.1 at% 내지 약 10 at% 범위에 있을 수 있다. 희소 금속을 상기 양 내로 포함함으로써, 전도성 라인들(106 및 108)은 한시간 동안 질소(N2) 환경에서 약 300℃ 내지 약 500℃의 온도로 어닐링한 이후에도 낮은 비저항(예를 들어, 약 10 mΩ/cm 미만)을 유지할 수 있음이 관찰되었다. 이와 같이, 전도성 라인들(106 및 108)은, 순수 금속보다 산화 또는 구리 확산에 덜 취약한 이들 재료로 인해 더 견고하고 후속 프로세싱을 지속할 수 있다. 구리계 합금은 TFT들(204)에서 전류 구동을 추가로 개선할 수 있다.
전도성 라인들(106 및 108)이 퇴적된 후, 평탄화(예를 들어, CMP, 에치 백 등)가 수행되어 전도성 재료의 과도한 부분들이 제거되고, 그에 따라 전도성 라인들(106 및 108)을 형성할 수 있다. 결과적 구조에서, 다중층 스택(58), 메모리 필름(90), OS 층(92), 전도성 라인들(106) 및 전도성 라인들(108)의 최상부 표면들은 실질적으로 (예를 들어, 프로세스 변동 내에서) 동일 높이일 수 있다. 전도성 라인들(106)은 메모리 어레이 내의 비트 라인들에 대응할 수 있고, 전도성 라인들(108)은 메모리 어레이(200) 내의 소스 라인들에 대응할 수 있다. 도 35c는 단지 전도성 라인들(106)만을 도시하는 단면도를 예시하지만, 전도성 라인들(108)의 단면도는 유사할 수 있다.
따라서, 적층된 TFT들(204)은 메모리 어레이(200)에 형성될 수 있다. 각각의 TFT(204)는 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 메모리 필름(90)의 일부), 채널 영역(예를 들어, 대응하는 OS 층(92)의 일부) 및 소스 및 드레인 전극들(예를 들어, 대응하는 전도성 라인들(106 및 108)의 일부들)을 포함한다. 유전체 재료(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 TFT들(204)을 격리한다. TFT들(204)은 수직으로 적층된 행들 및 열들의 어레이에 배치될 수 있다. 앞서 설명된 것과 유사한 후속 프로세싱이 수행되어, 전도성 라인들(72, 106 및 108)로부터 디바이스의 하부 회로까지 상호연결부들을 형성하고 도 30a 내지 도 30d에서 앞서 설명된 것과 유사한 구조에 도달할 수 있다.
다양한 실시예들은 수직 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀들 각각은 메모리 필름, 게이트 유전체 재료 및 산화물 반도체 채널 영역을 갖는 TFT를 포함한다. TFT는 소스/드레인 전극들을 포함하고, 이들은 또한 메모리 어레이 내의 소스 라인들 및 비트 라인들이다. 일부 실시예들에서, 메모리 어레이 내의 소스 라인들 및 비트 라인들은 메모리 셀들 내의 접촉 저항을 감소시키는 재료로 형성될 수 있다.
예를 들어, 일부 실시예들에서, 소스 라인들 및 비트 라인들은 낮은 일함수 재료(예를 들어, 4.6 미만)를 포함할 수 있다. 소스 라인들 및 비트 라인들을 형성하는 것의 일부로서, 어닐링 프로세스가 수행되어, 채널 영역과 소스/비트 라인들 사이의 경계에서 채널 영역에 다결정 금속 포함 영역이 형성될 수 있다. 그 결과, 소스/비트 라인들과 닿는 다결정 영역은, 채널 영역의 잔여 부분들의 상(예를 들어, 결정질 또는 비정질)과 무관하게 낮은 비저항 영역이어서, TFT들의 접촉 저항을 감소시킬 수 있다. 일부 실시예들에서, 소스/비트 라인들은 감소된 산화 경향(예를 들어, 순수 구리보다 산화에 덜 취약함)으로 낮은 비저항을 갖는 구리계 합금을 포함할 수 있다. 소스 및 비트 라인들이 낮은 비저항을 갖는 구리계 합금을 포함하는 실시예들에서, 전류 구동은 추가로 개선될 수 있다.
일부 실시예들에서, 메모리 셀은, 반도체 기판 위의 박막 트랜지스터를 포함하고, 박막 트랜지스터는, 워드 라인에 접촉하는 메모리 필름; 및 소스 라인 및 비트 라인에 접촉하는 산화물 반도체(OS) 층을 포함하고, 메모리 필름은 OS 층과 워드 라인 사이에 배치되고, 소스 라인 및 비트 라인 각각은 OS 층과 닿는 제1 전도성 재료를 포함하고, 제1 전도성 재료는 4.6 미만의 일함수를 갖는다. 메모리 셀은 소스 라인과 비트 라인을 분리시키는 유전체 재료를 더 포함한다. 선택적으로, 일부 실시예들에서, 제1 전도성 재료는 LaNiO, InSnO, InZnO, CdSnO, Al 도핑된 ZnO, 또는 F-SnO를 포함한다. 선택적으로, 일부 실시예들에서, 소스 라인 및 비트 라인 각각은 OS 층과는 제1 전도성 재료의 반대 측면 상에 제2 전도성 재료를 포함하고, 제2 전도성 재료는 제1 전도성 재료와는 상이하다. 선택적으로, 일부 실시예들에서, 제2 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, 또는 CuAlZn을 포함한다. 선택적으로, 일부 실시예들에서, OS 층은, OS 층과 소스 라인 사이의 계면에 배치된 제1 다결정 영역; 및 OS 층과 비트 라인 사이의 계면에 배치된 제2 다결정 영역을 포함한다. 선택적으로, 일부 실시예들에서, 제1 다결정 영역은 금속 산화물을 포함하고, 제1 다결정 영역의 금속 원소는 제1 전도성 재료의 금속 원소와 동일하다. 선택적으로, 일부 실시예들에서, 제1 다결정 영역의 두께는 1 nm 내지 10 nm 범위이다. 선택적으로, 일부 실시예들에서, 제1 전도성 재료는 OS 층으로부터 제2 OS 층까지 연속적으로 연장되고, 제2 OS 층은 OS 층과는 제1 전도성 재료의 반대 측면 상에 있다.
일부 실시예들에서, 디바이스는, 반도체 기판; 반도체 기판 위의 제1 메모리 셀을 포함하고, 제1 메모리 셀은 제1 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터는, 제1 워드 라인의 일부를 포함하는 게이트 전극; 제1 워드 라인의 측벽 상에 있는 강유전성 재료의 제1 부분; 및 강유전성 재료의 측벽 상의 제1 채널 영역; 소스 라인 - 소스 라인의 제1 부분은 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 소스 라인은 구리 합금을 포함하고, 구리 합금은 구리 이외의 제1 금속을 포함함 -; 비트 라인 - 비트 라인의 제1 부분은 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공하고, 비트 라인은 상기 구리 합금을 포함함 -; 및 제1 메모리 셀 위의 제2 메모리 셀을 포함한다. 선택적으로, 일부 실시예들에서, 제1 금속은 Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, 또는 W이다. 선택적으로, 일부 실시예들에서, 구리 합금의 제1 금속의 양은 0.1 at% 내지 10 at% 범위이다. 선택적으로, 일부 실시예들에서, 구리 합금은 알루미늄을 더 포함한다. 선택적으로, 일부 실시예들에서, 구리 합금의 비저항은 10 mΩ/cm 미만이다.
일부 실시예들에서, 방법은, 제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계; 제1 트렌치의 바닥 표면 및 측벽들을 따라 메모리 필름을 퇴적하는 단계; 메모리 필름 위에 산화물 반도체(OS) 층을 퇴적하는 단계 - OS 층은 제1 트렌치의 바닥 표면 및 측벽들을 따라 연장됨 -; OS 층 위에 OS 층과 접촉하는 제1 유전체 재료를 퇴적하는 단계; 제1 유전체 재료를 통해 연장되는 제2 트렌치를 패터닝하는 단계; 제2 트렌치에 제1 전도성 재료를 퇴적하는 단계; 및 OS 층과 제1 전도성 재료 사이의 계면에 다결정 영역을 형성하기 위해 제1 전도성 재료 및 OS 층을 어닐링하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 제1 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, 또는 CuAlZn을 포함한다. 선택적으로, 일부 실시예들에서, 제1 전도성 재료 및 OS 층을 어닐링하는 단계는 제1 전도성 재료 및 OS 층을 적어도 300℃의 온도에서 어닐링하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 제1 전도성 재료 및 OS 층을 어닐링하는 단계는, 다결정 영역이 금속 산화물을 포함하도록 OS 층의 인듐 산화물 성분과 제1 전도성 재료의 금속 성분 사이의 반응을 야기한다. 선택적으로, 일부 실시예들에서, 방법은, 제1 전도성 재료를 어닐링한 후, 제1 전도성 재료를 통해 제3 트렌치를 패터닝하는 단계 - 제1 전도성 재료의 잔여 부분들은 제3 트렌치의 양 측벽들 상에 배치됨 -; 및 제1 전도성 재료와는 상이한 제2 전도성 재료로 제3 트렌치를 충전하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 제2 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn을 포함한다. 선택적으로, 일부 실시예들에서, 방법은, 제1 전도성 재료를 통해 제4 트렌치를 패터닝하는 단계; 및 제2 유전체 재료로 제4 트렌치를 충전하는 단계를 더 포함한다.
전술된 내용은 당업자들이 본 개시의 양상을 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
[부기]
1. 메모리 셀에 있어서,
반도체 기판 위의 박막 트랜지스터; 및
유전체 재료
를 포함하고,
상기 박막 트랜지스터는,
워드 라인에 접촉하는 메모리 필름; 및
소스 라인 및 비트 라인에 접촉하는 산화물 반도체(oxide semiconductor; OS) 층을 포함하고, 상기 메모리 필름은 상기 OS 층과 상기 워드 라인 사이에 배치되고, 상기 소스 라인 및 상기 비트 라인 각각은 상기 OS 층과 닿는 제1 전도성 재료를 포함하고, 상기 제1 전도성 재료는 4.6 미만의 일함수를 갖고;
상기 유전체 재료는 상기 소스 라인과 상기 비트 라인을 분리시키는, 메모리 셀.
2. 제1항에 있어서,
상기 제1 전도성 재료는 LaNiO, InSnO, InZnO, CdSnO, Al 도핑된 ZnO, 또는 F-SnO를 포함하는, 메모리 셀.
3. 제1항에 있어서,
상기 소스 라인 및 상기 비트 라인 각각은 상기 OS 층과는 상기 제1 전도성 재료의 반대 측면 상에 제2 전도성 재료를 포함하고, 상기 제2 전도성 재료는 상기 제1 전도성 재료와는 상이한, 메모리 셀.
4. 제3항에 있어서,
상기 제2 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, 또는 CuAlZn을 포함하는, 메모리 셀.
5. 제1항에 있어서, 상기 OS 층은,
상기 OS 층과 상기 소스 라인 사이의 계면에 배치된 제1 다결정 영역; 및
상기 OS 층과 상기 비트 라인 사이의 계면에 배치된 제2 다결정 영역을 포함하는, 메모리 셀.
6. 제5항에 있어서,
상기 제1 다결정 영역은 금속 산화물을 포함하고, 상기 제1 다결정 영역의 금속 원소는 상기 제1 전도성 재료의 금속 원소와 동일한, 메모리 셀.
7. 제5항에 있어서,
상기 제1 다결정 영역의 두께는 1 nm 내지 10 nm 범위인, 메모리 셀.
8. 제1항에 있어서,
상기 제1 전도성 재료는 상기 OS 층으로부터 제2 OS 층까지 연속적으로 연장되고, 상기 제2 OS 층은 상기 OS 층과는 상기 제1 전도성 재료의 반대 측면 상에 있는, 메모리 셀.
9. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 메모리 셀로서, 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는,
제1 워드 라인의 일부를 포함하는 게이트 전극;
상기 제1 워드 라인의 측벽 상에 있는 강유전성(ferroelectric) 재료의 제1 부분; 및
상기 강유전성 재료의 측벽 상의 제1 채널 영역을 포함하는, 상기 제1 메모리 셀;
소스 라인 - 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 상기 소스 라인은 구리 합금을 포함하고, 상기 구리 합금은 구리 이외의 제1 금속을 포함함 -;
비트 라인 - 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공하고, 상기 비트 라인은 상기 구리 합금을 포함함 -; 및
상기 제1 메모리 셀 위의 제2 메모리 셀
을 포함하는, 디바이스.
10. 제9항에 있어서,
상기 제1 금속은 Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, 또는 W인, 디바이스.
11. 제10항에 있어서,
상기 구리 합금의 상기 제1 금속의 양은 0.1 at% 내지 10 at% 범위인, 디바이스.
12. 제10항에 있어서,
상기 구리 합금은 알루미늄을 더 포함하는, 디바이스.
13. 제10항에 있어서,
상기 구리 합금의 비저항은 10 mΩ/cm 미만인, 디바이스.
14. 방법에 있어서,
제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
상기 제1 트렌치의 바닥 표면 및 측벽들을 따라 메모리 필름을 퇴적하는 단계;
상기 메모리 필름 위에 산화물 반도체(OS) 층을 퇴적하는 단계 - 상기 OS 층은 상기 제1 트렌치의 상기 바닥 표면 및 상기 측벽들을 따라 연장됨 -;
상기 OS 층 위에 상기 OS 층과 접촉하는 제1 유전체 재료를 퇴적하는 단계;
상기 제1 유전체 재료를 통해 연장되는 제2 트렌치를 패터닝하는 단계;
상기 제2 트렌치에 제1 전도성 재료를 퇴적하는 단계; 및
상기 OS 층과 상기 제1 전도성 재료 사이의 계면에 다결정 영역을 형성하기 위해 상기 제1 전도성 재료 및 상기 OS 층을 어닐링하는 단계
를 포함하는, 방법.
15. 제14항에 있어서,
상기 제1 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, 또는 CuAlZn을 포함하는, 방법.
16. 제14항에 있어서,
상기 제1 전도성 재료 및 상기 OS 층을 어닐링하는 단계는 상기 제1 전도성 재료 및 상기 OS 층을 적어도 300℃의 온도에서 어닐링하는 단계를 포함하는, 방법.
17. 제14항에 있어서,
상기 제1 전도성 재료 및 상기 OS 층을 어닐링하는 단계는, 상기 다결정 영역이 금속 산화물을 포함하도록 상기 OS 층의 인듐 산화물 성분과 상기 제1 전도성 재료의 금속 성분 사이의 반응을 야기하는, 방법.
18. 제14항에 있어서,
상기 제1 전도성 재료를 어닐링한 후, 상기 제1 전도성 재료를 통해 제3 트렌치를 패터닝하는 단계 - 상기 제1 전도성 재료의 잔여 부분들은 상기 제3 트렌치의 양 측벽들 상에 배치됨 -; 및
상기 제1 전도성 재료와는 상이한 제2 전도성 재료로 상기 제3 트렌치를 충전하는 단계를 더 포함하는, 방법.
19. 제18항에 있어서,
상기 제2 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn을 포함하는, 방법.
20. 제14항에 있어서,
상기 제1 전도성 재료를 통해 제4 트렌치를 패터닝하는 단계; 및
제2 유전체 재료로 상기 제4 트렌치를 충전하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    반도체 기판 위의 박막 트랜지스터; 및
    유전체 재료
    를 포함하고,
    상기 박막 트랜지스터는,
    워드 라인에 접촉하는 메모리 필름; 및
    소스 라인 및 비트 라인에 접촉하는 산화물 반도체(oxide semiconductor; OS) 층을 포함하고, 상기 메모리 필름은 상기 OS 층과 상기 워드 라인 사이에 배치되고, 상기 소스 라인 및 상기 비트 라인 각각은 상기 OS 층과 닿는 제1 전도성 재료를 포함하고, 상기 제1 전도성 재료는 4.6 미만의 일함수를 갖고;
    상기 유전체 재료는 상기 소스 라인과 상기 비트 라인을 분리시키는, 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 전도성 재료는 LaNiO, InSnO, InZnO, CdSnO, Al 도핑된 ZnO, 또는 F-SnO를 포함하는, 메모리 셀.
  3. 제1항에 있어서,
    상기 소스 라인 및 상기 비트 라인 각각은 상기 OS 층과는 상기 제1 전도성 재료의 반대 측면 상에 제2 전도성 재료를 포함하고, 상기 제2 전도성 재료는 상기 제1 전도성 재료와는 상이한, 메모리 셀.
  4. 제3항에 있어서,
    상기 제2 전도성 재료는 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, 또는 CuAlZn을 포함하는, 메모리 셀.
  5. 제1항에 있어서, 상기 OS 층은,
    상기 OS 층과 상기 소스 라인 사이의 계면에 배치된 제1 다결정 영역; 및
    상기 OS 층과 상기 비트 라인 사이의 계면에 배치된 제2 다결정 영역을 포함하는, 메모리 셀.
  6. 제5항에 있어서,
    상기 제1 다결정 영역은 금속 산화물을 포함하고, 상기 제1 다결정 영역의 금속 원소는 상기 제1 전도성 재료의 금속 원소와 동일한, 메모리 셀.
  7. 제5항에 있어서,
    상기 제1 다결정 영역의 두께는 1 nm 내지 10 nm 범위인, 메모리 셀.
  8. 제1항에 있어서,
    상기 제1 전도성 재료는 상기 OS 층으로부터 제2 OS 층까지 연속적으로 연장되고, 상기 제2 OS 층은 상기 OS 층과는 상기 제1 전도성 재료의 반대 측면 상에 있는, 메모리 셀.
  9. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀로서, 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는,
    제1 워드 라인의 일부를 포함하는 게이트 전극;
    상기 제1 워드 라인의 측벽 상에 있는 강유전성(ferroelectric) 재료의 제1 부분; 및
    상기 강유전성 재료의 측벽 상의 제1 채널 영역을 포함하는, 상기 제1 메모리 셀;
    소스 라인 - 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 상기 소스 라인은 구리 합금을 포함하고, 상기 구리 합금은 구리 이외의 제1 금속을 포함함 -;
    비트 라인 - 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공하고, 상기 비트 라인은 상기 구리 합금을 포함함 -; 및
    상기 제1 메모리 셀 위의 제2 메모리 셀
    을 포함하는, 디바이스.
  10. 방법에 있어서,
    제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 바닥 표면 및 측벽들을 따라 메모리 필름을 퇴적하는 단계;
    상기 메모리 필름 위에 산화물 반도체(OS) 층을 퇴적하는 단계 - 상기 OS 층은 상기 제1 트렌치의 상기 바닥 표면 및 상기 측벽들을 따라 연장됨 -;
    상기 OS 층 위에 상기 OS 층과 접촉하는 제1 유전체 재료를 퇴적하는 단계;
    상기 제1 유전체 재료를 통해 연장되는 제2 트렌치를 패터닝하는 단계;
    상기 제2 트렌치에 제1 전도성 재료를 퇴적하는 단계; 및
    상기 OS 층과 상기 제1 전도성 재료 사이의 계면에 다결정 영역을 형성하기 위해 상기 제1 전도성 재료 및 상기 OS 층을 어닐링하는 단계
    를 포함하는, 방법.
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