KR102528754B1 - 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

3차원 메모리 장치의 방법 및 구조체가 개시된다. 예에서, 메모리 장치는 제1 영역에 하나 이상의 제1 리세스를 가지고 제2 영역에 하나 이상의 제2 리세스를 가지는 기판을 포함한다. 제1 영역에 있는 하나 이상의 제1 리세스의 측벽 및 바닥 위에 라이너 층이 배치되고, 제2 영역에 있는 하나 이상의 제2 리세스에 에피택셜 성장 재료가 형성된다. 하나 이상의 제2 리세스 내에 배치된 에피택셜 성장 재료 위에 하나 이상의 NAND 스트링이 형성되고, 제1 영역에 있는 하나 이상의 제1 리세스 위에 하나 이상의 수직 구조가 형성된다.

Description

메모리 장치 및 그 형성 방법
본 발명의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
플래시 메모리 장치는 빠르게 개발되었다. 플래시 메모리 장치는 전원을 공급하지 않고도 상당히 오랜 시간 동안 데이터를 저장할 수 있으며 높은 통합 수준, 빠른 액세스, 쉬운 지우기 및 다시 쓰기와 같은 장점이 있다. 비트 밀도를 더욱 향상시키고 플래시 메모리 장치의 비용을 줄이기 위해 3차원 NAND 플래시 메모리 장치가 개발되었다.
3차원 NAND 플래시 메모리 장치는 복수의 반도체 채널이 워드 라인을 통과하고 교차하는 기판 위에 p형 및/또는 n형 주입된 기판으로 배열된 게이트 전극 스택을 포함한다. 바닥/하단 게이트 전극은 바닥/하단 선택적 게이트(bottom/lower selective gates, BSG)로 기능한다. 상부/상단 게이트 전극은 상부/상단 선택 게이트(top/upper selective gates, TSG)로 기능한다. BEOL(Back-End-of Line) Metal은 BL(Bit-Lines)의 역할을 한다. 상부/상단 선택 게이트 전극과 바닥/하부 게이트 전극 사이의 워드 라인/게이트 전극은 워드 라인(WL)으로 기능한다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다. WL과 BL은 일반적으로 서로 수직으로(예를 들어, X 방향 및 Y 방향으로) 배치되고, TSG는 WL 및 BL에 수직인 방향(예를 들어, Z 방향)으로 배치된다.
그러므로 3차원 메모리 장치 아키텍처 및 제조 방법의 실시예가 여기에 개시된다. 개시된 구조 및 방법은 NAND 메모리 스트링에 접촉하는 에피택셜 실리콘을 성장시킬 때 더 적은 기생 전류 누설 및 더 큰 균일성을 포함하지만 이에 제한되지 않는 수많은 이점을 제공한다.
일부 실시예에서, NAND 메모리 장치는 제1 영역에 하나 이상의 제1 리세스를 가지고 제2 영역에 하나 이상의 제2 리세스를 가지는 기판을 포함한다. 라이너 층은 제1 영역에서 하나 이상의 제1 리세스의 측벽 및 바닥 위에 배치되고, 에피택셜 성장 재료는 제2 영역에서 하나 이상의 제2 리세스에 형성된다. 하나 이상의 NAND 스트링이 하나 이상의 제2 리세스 내에 배치된 에피택셜 성장 재료 위에 형성되고, 하나 이상의 수직 구조체가 제1 영역의 하나 이상의 제1 리세스 위에 형성된다.
일부 실시예에서, NAND 메모리 장치는 제1 영역 및 제2 영역을 가지는 기판을 포함하고, 여기서 제1 영역은 하나 이상의 제1 리세스를 포함하고 제2 영역은 하나 이상의 제2 리세스를 포함한다. 절연 재료는 기판의 제1 영역에서 하나 이상의 제1 리세스를 채우고, 에피택셜 성장 재료는 제2 영역의 하나 이상의 제2 리세스에 형성된다. 하나 이상의 NAND 스트링이 하나 이상의 제2 리세스 내에 배치된 에피택셜 성장 재료 위에 형성되고, 하나 이상의 수직 구조체가 제1 영역의 절연 재료 위에 형성된다.
일부 실시예에서, NAND 메모리 장치는 또한 기판 상에 배치된 교번 전도체/유전체 스택을 포함한다.
일부 실시예에서, 하나 이상의 NAND 스트링은 제2 영역에서 교번 전도체/유전체 스택을 관통하여 기판 위로 수직으로 연장한다.
일부 실시예에서, 하나 이상의 수직 구조체는 교번 전도체/유전체 스택을 관통하여 기판 위로 수직으로 연장한다.
일부 실시예에서, 라이너 층은 티타늄 및/또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 및 탄탈륨 산화물(Ta2O5) 중 하나 이상을 포함한다.
일부 실시예에서, 절연 재료는 실리콘 산화물 또는 실리콘 질화물 또는 비정질 실리콘(a-Si), 또는 그 위에 Epi-Si 성장을 억제하는 임의의 재료를 포함한다.
일부 실시예에서, 라이너 층은 5 nm 내지 20 nm의 두께를 가진다. 일부 실시예에서, 절연 재료는 0.5 μm 내지 2 μm의 두께를 가진다.
일부 실시예에서, 하나 이상의 수직 구조체는 하나 이상의 전기적으로 절연된 더미 구조체를 포함한다.
일부 실시예에서, 하나 이상의 NAND 스트링 및 하나 이상의 수직 구조체 각각은 내부 반도체 채널 및 외부 유전체 층을 포함한다.
일부 실시예에서, NAND 메모리 장치를 형성하는 방법은 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계, 및 하나 이상의 제1 리세스의 측벽 및 바닥 위에 라이너 층을 형성하는 단계를 포함한다. 방법은 또한 하나 이상의 제1 리세스를 절연 재료로 채우는 단계를 포함한다. 방법은 기판 상에 교번 희생/유전체 스택을 형성하는 단계를 포함한다. 방법은 교번 희생/유전성 스택을 관통하는 하나 이상의 제1 홀을 형성하는 단계, 및 교번 희생/유전체 스택을 관통하고 기판의 제2 영역에서 기판의 일부를 관통하는 하나 이상의 제2 홀을 형성하는 단계를 더 포함한다. 하나 이상의 제1 홀은 기판의 제1 영역에서 하나 이상의 제1 리세스 위에 정렬된다. 하나 이상의 제2 홀을 형성하는 것은 기판의 제2 영역에 제2 복수의 리세스를 형성한다. 방법은 하나 이상의 제2 리세스 내에 재료를 형성하는 단계를 더 포함한다. 방법은 또한 하나 이상의 제2 홀에 하나 이상의 NAND 스트링을 형성하고 하나 이상의 제1 홀에 하나 이상의 수직 구조체를 형성하는 단계를 포함한다.
일부 실시예에서, NAND 메모리 장치를 형성하기 위한 방법은 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계, 및 하나 이상의 제1 리세스를 절연 재료로 채우는 단계를 포함한다. 방법은 기판 상에 교번 희생/유전체 스택을 형성하는 단계를 포함한다. 방법은 교번 희생/유전체 스택을 관통하고 기판에 대해 수직인 방향으로 절연 재료의 총 두께의 일부만을 관통하는 하나 이상의 제1 홀을 형성하는 단계를 더 포함한다. 방법은 교번 희생/유전체 스택을 관통하고 기판의 제2 영역에서 기판의 일부를 관통하는 하나 이상의 제2 홀을 형성하는 단계를 포함한다. 하나 이상의 제2 홀을 형성하는 것은 기판의 제2 영역에 하나 이상의 제2 리세스를 형성한다. 방법은 하나 이상의 제2 리세스 내에 재료를 형성하는 단계를 더 포함한다. 방법은 또한 하나 이상의 제2 홀에 하나 이상의 NAND 스트링을 형성하고 하나 이상의 제1 홀에 하나 이상의 수직 구조체를 형성하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 제1 리세스를 형성하는 단계는 반응성 이온 에칭(RIE) 공정을 사용하여 기판을 에칭하는 단계를 포함한다.
일부 실시예에서, 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계는 반응성 이온 에칭(RIE) 공정을 사용하여 기판을 에칭하는 단계를 포함한다.
일부 실시예에서, 상기 방법은 하나 이상의 제1 리세스를 절연 재료로 채운 후 기판의 상부 표면을 연마하는 단계를 더 포함한다.
일부 실시예에서, 방법은 기판의 제1 영역에 있는 하나 이상의 제1 리세스를 절연 재료로 채운 후 기판의 상부 표면을 연마하는 단계를 더 포함한다.
일부 실시예에서, 라이너 층을 형성하는 단계는 화학 기상 증착(chemical vapor deposition, CVD) 기술, 원자 층 증착(atomic layer deposition ALD) 기술, 또는 얇고 균일한 에칭 정지 층(etch stop layer, ESL)을 증착할 수 있는 임의의 다른 방법을 사용하여 라이너 층을 증착하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 제1 리세스를 절연 재료로 채우는 단계는 화학 기상 증착(chemical vapor deposition, CVD) 기술, 고밀도 플라즈마(high density plasma, HDP), 스핀-온 유전체(spin-on dielectric, SOD) 또는 공극이나 이음새를 만들지 않고 리세스를 채우는 임의의 방법을 사용하여 절연 재료를 증착하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 제1 홀을 형성하는 단계는 제1 하나 이상의 리세스에서 절연 재료의 적어도 일부를 관통하는 하나 이상의 제1 홀을 형성하는 단계를 더 포함한다.
일부 실시예에서, 하나 이상의 제1 홀을 형성하는 단계는 기판의 제1 영역의 제1 하나 이상의 리세스에서 절연 물질의 적어도 일부를 관통하는 하나 이상의 제1 홀을 형성하는 단계를 더 포함한다.
일부 실시예에서, 라이너 층을 형성하는 단계는 라이너 층을 5 nm 내지 20 nm의 두께로 증착하는 단계를 포함한다.
일부 실시예에서, 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계는 0.5 μm 내지 2 μm의 깊이를 가지는 기판에 리세스를 형성하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 NAND 스트링을 형성하는 단계는 하나 이상의 제2 홀의 측벽 위에 유전체 층을 형성하는 단계, 및 하나 이상의 제2 홀의 나머지 부분을 채우는 반도체 층을 형성하는 단계를 포함한다.
본 개시에 의해 제공되는 3차원 메모리 장치를 사용하여, 교번 유전체 쌍의 스택을 관통하여 형성된 개구부 내의 반도체 재료의 에피택셜 성장은 NAND 메모리 스트링을 형성하는 데 사용되는 개구부에 대해 발생하지만, NAND 메모리 스트링을 형성하는 데 사용되지 않는 개구부 내에서는 억제된다. 에피택셜 성장은 개구부가 에칭될 때 밑에 있는 반도체 기판을 노출시키지 않도록 함으로써 일부 개구부에서 차단된다. NAND 메모리 스트링을 형성하는 데 사용되지 않는 개구부에서 에피택셜 반도체 재료의 성장을 억제하면 장치의 전류 누설이 감소하고 메모리 셀 신뢰성이 향상된다.
본 개시의 관점은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 일반적인 관행에 따르면 다양한 기능이 확장되지 않는다. 사실, 다양한 특징의 치수는 예시 및 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 3차원 메모리 장치의 예시이다.
도 2a 및 2b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 3a 및 3b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 4a 및 4b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 5a 및 5b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 6a 및 6b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 7a 및 7b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 8a 및 8b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 9a 및 9b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 다른 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 10a 및 10b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 다른 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 11a 및 11b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 다른 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 12a 및 12b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 다른 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 13a 및 13b는 일부 실시예에 따른 예시적인 제조 공정의 단계에서 다른 3차원 메모리 구조의 평면도 및 측면도를 도시한다.
도 14는 일부 실시예에 따른 3차원 메모리 구조체를 형성하기 위한 제조 공정의 예시이다.
도 15는 일부 실시예에 따른 3차원 메모리 구조체를 형성하기 위한 다른 제조 공정의 예시이다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 응용들에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있으나 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 서술될 때, 명시적으로 서술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시에서 "위에(on)", "위에(above)" 및 "위에(over)"의 의미는 "위에"가 어떤 것의 "직접적으로 위에"를 의미할 뿐만 아니라 중간 피처 또는 층이 그 사이에 있는 어떤 것의 "위(on)"의 의미를 포함하며, "위(above)" 또는 "위(over)"가 어떤 것의 "위(above)" 또는 "위(over)"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층이 그 사이에 없는 것(즉, 직접적으로 어떤 것 위에) 어떤 것의 "위(above)" 또는 "위(over)"의 의미도 포함할 수 있다는 것을 쉽게 이해할 수 있어야 한다.
또한, "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "위(upper)"등과 같은 공간적으로 상대적인 용어는 설명을 쉽게 하기 위해 도면에 나타난 바와 같이 하나의 요소 또는 특징과 다른 요소(들) 또는 기능(들)의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향으로 (90도 회전하거나 다른 방향으로) 배향될 수 있으며, 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 마찬가지로 해석될 수 있다.
여기서 사용되는 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 물질로 만들어질 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "층"은 두께를 가지는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 가지는 균질 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장할 수 있다. 기판은 층일 수 있고, 여기서 하나 이상의 층을 포함할 수 있으며, 및/또는 그 위에(thereupon), 그 위에(thereabove), 및/또는 그 아래(therebelow)에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 하나 이상의 전도체 및 접촉 층(접촉, 상호 접속 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목/명목적으로(nominal/nominally)"는 원하는 값보다 높거나 낮은 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 값 또는 목표 값을 의미한다. 값의 범위는 제조 공정 또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 용어 "약(about)"은 해당 반도체 장치와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30%(예를 들어, ±10%, ±20% 또는 ±30%의 값) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 장치"라는 용어는 측면 배향 기판(laterally-oriented substrate) 상에 수직 배향된 메모리 셀 트랜지스터 스트링(여기서는 NAND 스트링과 같은 "메모리 스트링"이라고 함)을 가지는 반도체 소자를 지칭하여 메모리 스트링은 기판에 대해 수직 방향으로 연장한다. 본 명세서에서 사용되는 바와 같이, 용어 "수직/수직"은 기판의 측면에 명목상 수직을 의미한다.
본 명세서에서는 설명의 편의를 위해 수직 방향을 따라 실질적으로 동일한 높이를 가지는 구성 요소를 "줄(tier)"로 지칭한다. 예를 들어, 워드 라인 및 하부 게이트 유전체 층은 "줄"로 지칭될 수 있고, 워드 라인 및 하부 절연 층은 함께 "줄"로 지칭될 수 있으며, 실질적으로 동일한 높이의 워드 라인은 "워드 라인의 줄" 또는 이와 유사한 것으로 언급된다.
도 1은 3차원 NAND 플래시 메모리 장치(100)의 일부를 도시한다. 플래시 메모리 장치(100)는 기판(101), 기판(101) 위의 절연 층(103), 절연 층(103) 위의 하부 선택적 게이트 전극(104)의 줄, 및 하부 선택적 게이트 전극(104)의 상부에 적층되는 제어 게이트 전극(107)의 복수의 줄을 포함하여 교번 전도체/유전체 스택을 형성한다. 플래시 메모리 장치는 또한 제어 게이트 전극(107)의 스택 위에 있는 상부 선택적 게이트 전극(109), 인접한 하부 선택적 게이트 전극(104) 사이의 기판(101) 부분에 도핑된 소스 라인 영역(120) 및 상부 선택적 게이트 전극(109), 제어 게이트 전극(107), 하부 선택적 게이트 전극(104) 및 절연 층(103)을 통하는 NAND 스트링(114)의 줄을 포함한다. NAND 스트링(114)은 NAND 스트링(114)의 내부 표면 위에 메모리 필름(113) 및 메모리 필름(113)으로 둘러싸인 코어 충전 필름(115)을 포함한다. 플래시 메모리 장치(100)는 상부 선택적 게이트 전극(109) 위의 NAND 스트링(114)에 연결된 복수의 비트 라인(111) 및 복수의 금속 접촉부(117)를 관통해서 게이트 전극에 연결된 복수의 금속 인터커넥트(119)를 더 포함한다. 인접한 층의 게이트 전극 사이의 절연 층은 명확성을 위해 도시되지 않는다. 게이트 전극은 상부 선택적 게이트 전극(109), 제어 게이트 전극(107)(예를 들어, 워드 라인이라고도 함) 및 하부 선택적 게이트 전극(104)을 포함한다.
도 1에서, 도해의 목적을 위해, 제어 게이트 전극(107-1, 107-2 및 107-3)의 3개 줄이 상부 선택적 게이트 전극(109)의 한 줄 및 하부 선택적 게이트 전극(104)의 한 줄과 함께 도시되어 있다. 각 줄의 게이트 전극은 기판(101) 위에 실질적으로 동일한 높이를 가진다. 각 줄의 게이트 전극은 게이트 전극 스택을 관통하는 게이트 라인 슬릿(108-1 및 108-2)에 의해 분리된다. 동일한 줄의 각 게이트 전극은 금속 접촉부(117)를 관통해서 금속 상호 연결부(119)에 전도성으로 연결된다. 즉, 게이트 전극에 형성된 금속 접촉부의 수는 게이트 전극의 수(즉, 모든 선택적 게이트 전극(109), 제어 게이트 전극(107) 및 하부 선택적 게이트 전극(104)의 합)와 동일하다. 또한, 동일한 수의 금속 인터커넥트가 각각의 금속 접촉 비아에 연결되도록 형성된다. 일부 배열에서, 예를 들어 더미 구조체와 같은 게이트 전극 너머의 다른 구조에 연결하기 위해 추가 금속 접촉부가 형성된다.
NAND 스트링(114)을 형성할 때, 제어 게이트 전극(107-1, 107-2 및 107-3)의 줄을 관통해서 기판(101) 아래로 연장하는 다른 수직 구조체도 형성될 수 있다. 이러한 다른 수직 구조체는 NAND 스트링(114)과 같은 층 구조체를 포함할 수 있다(예를 들어, 내부 표면 위의 메모리 필름(113) 및 메모리 필름(113)에 의해 둘러싸인 코어 충전 필름(115)을 포함한다). 그렇지만, 다른 수직 구조체는 플래시 메모리 장치(100)의 다른 구성 요소로부터 전기적으로 절연될 수 있고 여기서 "더미" 구조로 언급된다. 수직 구조체의 다른 예는 게이트 전극의 줄 위 및/또는 아래의 구성 요소와 전기적 연결을 만드는 데 사용될 수 있는 스루 어레이 접점(through array contact, TAC)을 포함한다. 이러한 다른 수직 구조체는 도 1에 도시되어 있지 않다. 명확성을 위해 도 1을 참조하지만, 이후 도면을 참조하여 더 자세히 설명한다.
예시의 목적을 위해, 3차원 NAND 장치의 유사하거나 동일한 부분은 동일한 요소 번호를 사용하여 라벨링된다. 그러나 요소 번호는 단지 상세 설명에서 관련 부분을 구별하는 데 사용되며 기능, 구성 또는 위치의 유사성 또는 차이점을 나타내지 않는다. 도 2 내지 도 13에 도시된 구조체(200-1300)는 3차원 NAND 메모리 장치의 각 부분이다. 설명의 편의를 위해 메모리 장치의 다른 부분은 도시하지 않는다. 3차원 NAND 장치를 예로 사용하지만, 다양한 응용 및 설계에서, 개시된 구조체는 예를 들어 금속 연결 또는 배선의 수를 감소시키기 위해 유사하거나 상이한 반도체 장치에 적용될 수도 있다. 개시된 구조의 특정 적용은 본 개시의 실시예에 의해 제한되지 않아야 한다. 예시 목적으로, 워드 라인 및 게이트 전극은 본 개시 내용을 설명하기 위해 상호 교환적으로 사용된다.
도 2 내지 도 8은 일부 실시예에 따른 예시적인 NAND 메모리 장치의 다양한 제조 단계의 평면도 및 측면도를 도시한다. 도 9 내지 도 13은 일부 실시예에 따른 NAND 메모리 장치의 다른 예의 다양한 제조 단계의 평면도 및 측면도를 예시한다. 제조의 각 단계에서 'A'로 표시된 도면은 현재 제조 단계의 평면도를 나타내고 'B'로 표시된 도면은 동일한 제조 단계의 단면도를 나타낸다.
도 2a 및 도 2b는 일부 실시예에 따른 3차원 메모리 구조체를 형성하기 위한 예시적인 구조체(200)를 도시한다. 도 2a는 구조체(200)의 평면도이다. 도 2b는 2-2' 방향을 따른 구조체(200)의 단면도이다. 일부 실시예에서, 구조체(200)는 베이스 기판(210)을 포함한다. 베이스 기판(210)은 후속 구조체를 형성하기 위한 플랫폼을 제공할 수 있다. 이러한 후속 구조체는 구조체(200)의 전면(예를 들어, 상부) 표면에 형성된다. 그리고 이러한 후속 구조체는 수직 방향(예를 들어, 전면 및 후면에 수직)으로 형성된다고 할 수 있다. 도 2a 및 2b에서, 그리고 모든 후속 예시된 구조에 대해, X 방향 및 Y 방향은 구조체(200)의 전면 및 후면에 평행한 평면을 따르는 반면, Z 방향은 구조체(200)의 전면 및 후면에 수직인 방향에 있다.
일부 실시예에서, 베이스 기판(210)은 3차원 메모리 장치를 형성하기 위한 임의의 적절한 재료를 포함한다. 예를 들어, 베이스 기판(210)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 절연체(silicon on insulator, SOI), 게르마늄 온 절연체(germanium on insulator, GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있다.
설명을 위해, 구조체(200)(예를 들어, 또는 베이스 기판(210))는 3개의 영역, 즉 영역 A, B 및 C로 분할된다. 3차원 메모리 구조의 후속 제조에서, 워드 라인(게이트 전극)은 베이스 기판(210)의 상부 표면에 실질적으로 평행한 수평 방향(예를 들어, y-축)을 따라 영역 B(예를 들어, 계단형 영역) 및 영역 C(예를 들어, 코어 어레이 영역) 위에 형성된다. 반도체 채널(예를 들어, 메모리 스트링 또는 NAND 스트링이라고도 함)은 실질적으로 영역 C 위에 형성되고, 워드 라인을 전도성으로 연결하는 연결 부분은 실질적으로 영역 B 위에 형성된다. 영역 A는 기판(210)이 절단되거나 분리되어 개별 메모리 칩을 해제하는 스크라이브 라인(scribe line)을 나타내는 데 사용될 수 있다. 영역 A, B 및 C는 단지 설명의 편의를 위해 제시된 것이며, 구조체(200)의 물리적 분할 또는 구조체(200)의 치수를 나타내기 위한 것이 아님을 주목해야 한다.
일부 실시예에 따르면, 제1 복수의 리세스(204-1 및 204-2)가 기판(210)의 제1 영역(예를 들어, 영역 B)에 형성된다. 예컨대 리세스(206) 및 리세스(208)와 같이 다른 리세스가 또한 제2 영역(예를 들어, 영역 C)에 형성될 수 있다. 스크라이브 라인 영역(영역 A)은 리세스(202)를 포함할 수 있다. 리세스(202)는 기판(210) 내에 얕은 트렌치 격리(shallow trench isolation, STI) 구조체를 형성하기 위해 사용될 수 있다.
도 2a에 도시된 바와 같이, 제1 복수의 리세스(204-1 및 204-2) 및 다른 리세스(206 및 208) 각각은 실질적으로 원형 단면을 가질 수 있다. 이러한 리세스의 어레이는 기판(210)의 영역 B 및/또는 C 각각에 형성될 수 있다. 일부 실시예에 따르면, 리세스(204-1, 204-2, 206 및 208) 각각은 미래의 더미 구조체 및 다른 TAC 구조가 형성될 위치를 나타낸다. 메모리 NAND 스트링은 본 명세서에서 더 상세히 논의되는 바와 같이 영역 C의 다른 곳에서 형성될 것이다. 일 예에서, 리세스(204-1, 204-2 및 206) 각각은 미래의 더미 구조체의 위치를 제공하는 데 사용되는 반면, 리세스(208)는 더 큰 직경을 가지며 미래의 TAC의 위치를 제공하는 데 사용된다.
논의된 임의의 리세스는 관련 기술 분야의 숙련자에게 이해되는 바와 같이 종래의 리소그래피 기술을 사용하여 형성될 수 있다. 이러한 종래 기술은 마스킹 층을 증착하고, 포토 레지스트를 사용하여 마스킹 층을 패터닝하고, 각각의 리세스를 형성하기 위해 노출된 기판을 에칭하는 것을 포함한다. 에칭은 몇 가지 예를 들 수 있는 반응성 이온 에칭(reactive ion etching, RIE) 또는 수산화 칼륨(potassium hydroxide, KOH)을 사용한 에칭과 같은 잘 알려진 습식 또는 건식 기술을 사용하여 수행될 수 있다.
도 3a 및 도 3b는 일부 실시예에 따른 3차원 메모리 장치를 형성하기 위한 예시적인 구조체(300)를 도시한다. 도 3a는 구조체(300)의 평면도이다. 도 3b는 3-3' 방향을 따른 구조체(300)의 단면도이다. 일 실시예에 따라, 블랭킷 라이너 층(blanket liner layer)(302)이 기판(210) 위에 증착된다. 라이너 층(302)은 리세스(202, 204-1, 204-2, 206 및 208) 각각의 측벽 및 바닥 표면을 덮는다. 라이너 층(302)은 약 2nm 내지 약 20nm의 두께를 가질 수 있고, TiN, TaN, Al2O3, HfO2, 또는 Ta2O5과 같은 유전체 재료를 포함할 수 있다.
라이너 층(302)은 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 라이너 층(302)은 화학 기상 증착(chemical vapor deposition, CVD)을 사용하여 증착될 수 있다. CVD 기술의 예에는 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD) 및 원자 층 증착(atomic layer deposition, ALD)이 포함된다. 라이너 층(302)은 또한 고밀도 플라즈마(high density plasma, HDP)를 사용하여 증착될 수 있다.
도 4a 및 도 4b는 일부 실시예에 따른 3차원 메모리 장치를 형성하기 위한 예시적인 구조체(400)를 도시한다. 도 4a는 구조체(400)의 평면도이다. 도 4b는 4-4' 방향을 따른 구조체(400)의 단면도이다. 일부 실시예에 따르면, 각각의 리세스(202, 204-1, 204-2, 206 및 208)는 각각 절연 재료(402, 404-1, 404-2, 406 및 408)로 실질적으로 채워진다. 절연 물질은 이산화규소 또는 질화규소일 수 있다. 일부 실시예에 따르면, 라이너 층(302)의 재료는 절연 재료(402, 404-1, 404-2, 406 및 408)를 위해 선택된 재료와 함께 매우 높은 에칭 선택성을 갖도록 선택된다. 예를 들어, 절연 재료(402, 404-1, 404-2, 406 및 408)는 라이너 층(302)에 대해 100:1과 500:1 사이의 에칭 속도 선택 비를 가질 수 있다. 일부 실시예에서, 리세스(202)는 메모리 장치의 후속 제조 공정에서 정렬을 돕기 위한 정렬 마크로서 사용된다.
절연 재료(402, 404-1, 404-2, 406 및 408)는 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 절연 재료(402, 404-1, 404-2, 406 및 408)는 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD) 및 ALD가 포함된다. 절연 재료(402, 404-1, 404-2, 406 및 408)는 HDP 또는 스핀 온 유전체(spin-on dielectric, SOD)를 사용하여 증착될 수도 있다. 일 실시예에 따르면, 절연 재료(402, 404-1, 404-2, 406 및 408)의 증착 후에, 기판(210)의 상부 표면이 연마되어 기판(210)의 상부를 가로 질러 평면 표면을 형성한다. 연마는 또한 기판(210)의 상부 표면으로부터 라이너 층(302)을 제거하므로, 연마 후에 라이너 층(302)은 리세스(202, 204-1, 204-2, 206 및 208) 각각의 측벽 및 바닥 표면을 따라서만 존재한다. 연마는 일례로서 화학적 기계적 연마(chemical mechanical polishing, CMP)를 사용하여 수행될 수 있다.
도 5a 및 도 5b는 일부 실시예에 따른 3차원 메모리 장치를 형성하기 위한 구조체(500)를 도시한다. 도 5a는 구조체(500)의 평면도이다. 도 5b는 5-5' 방향을 따른 구조체(500)의 단면도이다. 실시예에 따라, 교번 희생/유전체 층(alternating sacrificial/dielectric layer)의 층 스택(502)이 기판(210) 위에 형성된다. 층 스택(502)은 유전체 층(506-1 내지 506-4)과 교번하는 희생 층(504-1 내지 504-4)을 가지는 기판(210)의 영역 C 위의 부분을 포함한다. 층 스택(502)의 형성은 각각 동일한 두께를 가지거나 상이한 두께를 갖도록 희생 층(504-1 내지 504-4)을 증착하는 것을 포함할 수 있다. 희생 층(504-1 내지 504-4)의 예시적인 두께는 20 nm 내지 500 nm 범위일 수 있다. 유사하게, 유전체 층(506-1 내지 506-4)은 각각 동일한 두께를 가지거나 상이한 두께를 가질 수 있다. 유전체 층(506-1 내지 506-4)의 예시적인 두께는 20 nm 내지 500 nm 범위일 수 있다. 다른 유전체 재료(507)가 층 스택(502) 위에 증착된다. 유전체 재료(507)는 일부 실시예들에 따라 유전체 층들(506-1 내지 506-4)의 동일한 재료 조성을 가진다.
일 실시예에 따라, 희생 층(504-1 내지 504-4)의 유전체 재료는 유전체 층(506-1 내지 506-4)의 유전체 재료와 상이하다. 예를 들어, 각각의 희생 층(504-1 내지 504-4)은 실리콘 질화물일 수 있는 반면, 각각의 유전체 층(506-1 내지 506-4)은 실리콘 이산화물일 수 있다. 각각의 희생 층(504-1 내지 504-4)에 대한 다른 예시적인 재료는 다결정 실리콘, 다결정 게르마늄 및 다결정 게르마늄-실리콘을 포함한다. 유전체 층(506-1 내지 506-4) 또는 희생 층(504-1 내지 504-4) 중 임의의 것에 사용되는 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 임의의 조합을 포함할 수 있다. 비록 4개의 교번하는 유전체 쌍만이 층 스택(502)에 도시되어 있지만, 이것은 단지 예시를 위한 것이며 임의의 수의 유전체 쌍이 층 스택(502)에 포함될 수 있다는 것을 이해해야 한다.
층 스택(502)은 각각의 희생 층(504-1 내지 504-4) 및 유전체 층(506-1 내지 506-4)이 영역 B 내의 수평 'y' 방향에서 상이한 길이로 종결되는 계단 구조체를 가지는 기판(210)의 영역 B 위의 부분을 포함한다. 이 계단 구조체는 전기적 접촉이 메모리 장치의 각 워드 라인을 연결하도록 한다.
도 6a 및 도 6b는 일부 실시예에 따른 3차원 메모리 장치를 형성하기 위한 구조체(600)를 도시한다. 도 6a는 구조체(600)의 평면도이다. 도 6b는 6-6' 방향을 따른 구조체(600)의 단면도이다. 일 실시예에 따르면, 제1 복수의 홀(602-1 및 602-2)은 층 스택(502)을 관통해서 에칭되고 기판(210)의 제1 영역(예를 들어, 영역 B)에서 리세스(204-1 및 204-2) 위에 각각 정렬된다. 유사하게, 다른 홀(606 및 608)은 층 스택(502)을 관통해서 에칭되고 기판(210)의 제2 영역(예를 들어, 영역 C) 내에서 각각 리세스(206 및 208) 위에 정렬될 수 있다.
각각의 홀(602-1, 602-2, 606 및 608)은 RIE 공정을 사용하여 층 스택(502)을 관통해서 에칭될 수 있다. 추가로, 에칭은 리세스(204-1, 204-2, 206 및 208) 각각에 배치된 절연 재료의 적어도 일부를 통한 에칭을 포함할 수 있다. 일 실시예에 따르면, 홀(602-1, 602-2, 606 및 608)을 에칭하는 공정은 라이너 층(302)의 존재로 인해 기판(210)의 재료로 에칭되지 않는다. 홀(602-1, 602-2 및 606)의 직경은 약 100 nm 내지 200 nm일 수 있다.
홀(604-1 내지 604-3)은 또한 기판(210)의 제2 영역(예를 들어, 영역 C) 내의 층 스택(502)을 관통해서 에칭될 수 있다. 일 실시예에 따르면, 홀(604-1 내지 604-3)은 리세스(605-1 내지 605-3)가 각각 기판(210) 내에 형성되도록 기판(210)의 재료 아래로 에칭된다. 홀(604-1 내지 604-3)은 일부 실시예에 따라 기판(210)의 코어 메모리 영역(예를 들어, 영역 C) 내에 형성될 메모리 NAND 스트링을 위한 공간을 제공한다. 홀(604-1 내지 604-3)의 직경은 예를 들어 약 100nm 내지 200nm일 수 있다.
구조체(600)의 평면도에서 볼 수 있는 바와 같이, 기판(210)의 영역 B 및 영역 C 모두에서 층 스택(502)을 관통해서 홀의 어레이가 형성될 수 있다. 임의의 수의 홀이 위에서 볼 때 임의의 패턴으로 층 스택(502)을 관통해서 형성될 수 있음을 이해해야 한다.
도 7a 및 도 7b는 몇몇 실시예에 따른 3차원 메모리 장치를 형성하기 위한 구조체(700)를 도시한다. 도 7a는 구조체(700)의 평면도이다. 도 7b는 7-7' 방향을 따른 구조체(700)의 단면도이다. 일부 실시예에 따르면, 에피택셜 성장 재료(702)는 홀(604-1 내지 604-3)의 바닥에서 각각의 리세스(605-1 내지 605-3) 내에 형성된다. 에피택셜 성장 재료(702)는 일반적으로 기판(210)의 반도체 재료와 매칭되는 임의의 반도체 재료일 수 있다. 예를 들어, 기판(210)이 실리콘인 경우, 에피택셜 성장 재료(702)는 에피택셜 성장된 실리콘일 수 있다.
일부 실시예에 따르면, 에피택셜 성장 재료(702)는 홀(602-1, 602-2, 606 및 608) 중 어느 것에도 형성되지 않는다. 이는 홀(602-1, 602-2, 606 및 608)이 어떤 부분도 노출하지 않았기 때문이다. 어떠한 노출된 반도체 기판이 없으면, 에피택셜 성장된 물질의 성장을 개시하기 위해 시드 물질이 제공되지 않는다. 재료(702)의 성장을 궁극적으로 NAND 메모리 스트링을 포함할 홀에만 제한함으로써, 메모리 장치를 통한 전류 누설이 감소되고 셀 신뢰성이 증가된다.
도 8a 및 도 8b는 일부 실시예에 따른 3차원 메모리 장치를 형성하기 위한 구조체(800)를 도시한다. 도 8a는 구조체(800)의 평면도이다. 도 8b는 8-8' 방향을 따른 구조체(800)의 단면도이다. 일부 실시예에 따르면, 수직 구조체(802-1, 802-2, 806 및 808)는 각각 홀(602-1, 602-2, 606 및 608) 내에 형성된다. 수직 구조체(802-1, 802-2, 806)는 메모리 장치의 임의의 다른 부분으로부터 전기적으로 분리된 더미 구조체일 수 있다. 예를 들어, 수직 구조체(802-1, 802-2, 806)는 전도체 층(814-1 내지 814-4)에 의해 표현되는 모든 게이트 전극으로부터 전기적으로 분리될 수 있다. 수직 구조체(808)는 가장 낮은 또는 가장 높은 전도체 층(504)과 전기적 접촉을 하는 TAC일 수 있다. 추가적으로, NAND 스트링(804-1 내지 804-3)은 홀(604-1 내지 604-3) 내의 에피택셜 성장 재료(702) 위에 각각 형성된다. 각각의 NAND 스트링(804-1 내지 804-3) 및 워드 라인(예를 들어, 전도체 층(814-1 내지 814-4))은 3차원 메모리 장치의 메모리 셀을 형성할 수 있으며, 예를 들어 판독, 프로그래밍 및 소거를 수행한다.
각각의 NAND 스트링(804)은 실질적으로 z-축을 따라 기둥(pillar) 형상을 가질 수 있고 서로를 둘러싸는 복수의 층을 포함할 수 있다. 예를 들어, 각각의 NAND 스트링(804)은 반도체 채널(810) 및 유전체 층(812)("메모리 필름"이라고도 함)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(810)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 유전체 층(812)은 터널링 층, 저장 층("전하 트랩/저장 층"으로도 알려짐) 및 차단 층을 포함하는 복합 층이다. 일부 실시예들에 따라, 반도체 채널(810), 터널링 층, 저장 층 및 차단 층은 중심으로부터 기둥의 외부 표면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 고유 전율(고 -k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 유전체 층(812)은 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 유전체(예를 들어, 실리콘 산화물을 포함하는 터널링 층, 실리콘 질화물을 포함하는 저장 층, 및 실리콘 산화물을 포함하는 차단 층)를 포함한다.
일 실시예에 따르면, 층 스택(502)의 희생 층(504-1 내지 504-4)이 제거되고 전도체 층(814-1 내지 814-4)으로 대체되어 교번하는 유전체/전도체 스택(816)을 형성한다. 희생 층(504-1 내지 504-4)은 적절한 에칭 공정, 예를 들어 등방성 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다. 에칭 공정은 구조체(800)의 다른 부분의 재료에 비해 희생 층(504-1 내지 504-4)의 재료의 에칭 선택도가 충분히 높아서 에칭 공정이 구조체(800)의 다른 부분에 미치는 영향을 최소화할 수 있다. 일부 실시예에서, 희생 층(504-1 내지 504-4)은 실리콘 질화물을 포함하고 등방성 건식 에칭의 에천트(etchant)는 CF4, CHF3, C4F8, C4F6, 및 CH2F2 중 하나 이상을 포함한다. 등방성 건식 에칭의 무선 주파수(RF) 전력은 약 100W보다 낮을 수 있고 바이어스는 약 10V보다 낮을 수 있다. 일부 실시예에서, 희생 층(504-1 내지 504-4)은 실리콘 질화물 및 에칭액을 포함한다. 습식 에칭의 에천트에는 인산이 포함된다.
전도체 층(814-1 내지 814-4)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. 각각의 전도체 층(814-1 내지 814-4)은 CVD, 스퍼터링, MOCVD 및/또는 ALD와 같은 적절한 증착 방법을 사용하여 희생 층(504-1 내지 504-4)의 제거에 의해 남겨진 영역으로 증착될 수 있다.
일부 실시예에 따르면, 각각의 수직 구조체(802-1, 802-2, 806 및 808)는 NAND 스트링(804-1 내지 804-3)과 동일한 층 구조체를 포함한다. 예를 들어, 각각의 수직 구조체(802-1, 802-2, 806 및 808)는 전술한 바와 같이 반도체 채널(810) 및 유전체 층(812)을 포함한다. 수직 구조체(802-1, 802-2, 806)는 전도체 층(814-1 내지 814-4)의 제조를 돕기 위해 더미 구조체로서 제공될 수 있다. 더미 구조체는 RIE 에칭 공정 동안 로딩 효과를 감소시키고 기판(210)에 걸쳐 에칭되는 다양한 홀을 관통해서 보다 매우 균일한 에칭 속도를 생성하도록 제공될 수 있다.
도 9a 및 도 9b는 일부 실시예에 따라 다른 3차원 메모리 장치를 형성하기 위한 구조체(900)를 예시한다. 도 9a는 구조체(900)의 평면도이다. 도 9b는 9-9' 방향을 따른 구조체(900)의 단면도이다. 예시적인 목적을 위해, 구조체(900)(예를 들어, 또는 베이스 기판(210))는 2개의 영역, 즉 영역 B 및 영역 C로 분할된다. 이러한 영역은 도 2 내지 도 8에 도시된 3차원 메모리 장치를 참조하여 설명된 영역 B 및 C와 유사할 수 있다. 3차원 메모리 구조의 후속 제조에서, TAC 구조체는 영역 B에 형성된다. 반도체 채널(예를 들어, 메모리 스트링 또는 NAND 스트링으로도 알려짐)은 영역 C에 형성된다. 일부 실시예에서, 더미 구조체와 같은 다른 수직 구조체는 영역 B 또는 영역 C에 형성될 수 있다. 영역 B 및 C는 설명의 편의를 위해서만 제공되며 구조체(900)의 물리적 분할 또는 구조체(900)의 치수를 나타내기 위한 것이 아니라는 점에 유의해야 한다.
일부 실시예에 따르면, 기판(210)의 영역 B 내에 리세스가 형성되고 이어서 절연 재료(902)로 채워진다. 일부 실시예에서, 에칭-정지 라이너 층이 먼저 증착된 다음 절연 재료(902)가 증착된다. 정지 라이너 층(etch-stop liner layer)(302)은 TiN, TaN, Al2O3, HfO2, 또는 Ta2O5일 수 있다. 리세스는 당업자에게 이해되는 바와 같이 종래의 리소그래피 기술을 사용하여 형성될 수 있다. 이러한 종래 기술은 마스크 층을 증착하고, 포토 레지스트를 사용하여 마스크 층을 패터닝하고, 리세스를 형성하기 위해 노출된 기판을 에칭하는 것을 포함한다. 에칭은 반응성 이온 에칭(RIE) 또는 수산화 칼륨(KOH)을 사용한 에칭과 같은 잘 알려진 습식 또는 건식 기술을 사용하여 수행될 수 있다.
절연 물질은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 절연 재료(902)는 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 절연 재료(902)는 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 PECVD, LPCVD 및 ALD가 포함된다. 절연 재료(902)는 또한 HDP를 사용하여 증착될 수 있다. 절연 재료(902)는 약 0.5 μm 내지 약 2 μm의 두께를 가질 수 있다.
일 실시예에 따르면, 절연 재료(902)의 증착 후에, 기판(210)의 상부 표면이 연마되어 기판(210)의 상부를 가로 질러 평면 표면을 형성한다. 연마는 화학적 기계적 연마(chemical mechanical polishing, CMP)를 사용하여 수행될 수 있고, 기판(210)의 반도체 물질이 영역 C의 상부 표면에 노출되고 절연 물질(902)이 영역 B의 상부 표면에 노출되는 평면 상부 표면을 형성한다.
도 10a 및 도 10b는 일부 실시예에 따른 다른 3차원 메모리 장치를 형성하기 위한 구조체(1000)를 예시한다. 도 10a는 구조체(1000)의 평면도이다. 도 10b는 10-10' 방향을 따른 구조체(1000)의 단면도이다.
일 실시예에 따라, 교번 희생/유전체 층의 층 스택(1002)이 기판(210) 위에 형성된다. 층 스택(1002)은 희생 층(1006-1 내지 1006-4)과 번갈아 가면서 유전체 층(1004-1 내지 1004-4)을 가진다. 유전체 층(1004-1 내지 1004-4)은 각각 동일한 두께를 가지거나 상이한 두께를 가질 수 있다. 유전체 층(1004-1 내지 1004-4)의 예시적인 두께는 20 nm 내지 500 nm 범위일 수 있다. 유사하게, 희생 층(1006-1 내지 1006-4)은 각각 동일한 두께를 가지거나 상이한 두께를 가질 수 있다. 희생 층(1006-1 내지 1006-4)의 예시적인 두께는 20 nm 내지 500 nm 범위일 수 있다. 유전체 층(1004-1 내지 1004-4)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 다른 유전체 재료(1005)가 층 스택(1002) 위에 증착된다. 유전체 재료(1005)는 일부 실시예들에 따라 유전체 층들(1004-1 내지 1004-4)의 동일한 재료 조성을 가진다.
일 실시예에 따라, 희생 층(1006-1 내지 1006-4)의 유전 물질은 유전층(1004-1 내지 1004-4)의 유전 물질과 상이하다. 예를 들어, 각각의 희생 층(1006-1 내지 1006-4)은 실리콘 질화물이고, 각각의 유전체 층(1004-1 내지 1004-4)은 실리콘 이산화물일 수 있다. 각각의 희생 층(1006-1 내지 1006-4)에 대한 다른 예시적인 재료는 다결정 실리콘, 다결정 게르마늄 및 다결정 게르마늄-실리콘을 포함한다. 유전층(1004-1 내지 1004-4) 또는 희생 층(1006-1 내지 1006-4)에 사용되는 유전 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 임의의 조합을 포함할 수 있다. 비록 4개의 교번하는 유전체 쌍만이 층 스택(1002)에 도시되어 있지만, 이것은 단지 예시를 위한 것이며 임의의 수의 유전체 쌍이 층 스택(1002)에 포함될 수 있다는 것을 이해해야 한다.
일 실시예에서, 구조체(1000)의 영역 B 위의 층 스택(1002)은 층 스택(502)에 대해 위에서 설명된 계단 구조와 유사한 계단형 구조체(stair-case structure)를 포함한다.
도 11a 및 도 11b는 일부 실시예에 따른 다른 3차원 메모리 장치를 형성하기 위한 구조체(1100)를 예시한다. 도 11a는 구조체(1100)의 평면도이다. 도 11b는 11-11' 방향을 따른 구조체(1100)의 단면도이다.
일 실시예에 따르면, 제1 복수의 홀(1102-1 내지 1102-4)이 층 스택(1002)을 관통해서 에칭되고 기판(210)의 제1 영역(예를 들어, 영역 A)에서 절연 재료(902) 위에 정렬된다. 유사하게, 제2 복수의 홀이 기판(210)의 제2 영역(예를 들어, 영역 B)에서 층 스택(1002)을 관통해서 에칭된다. 일 실시예에 따르면, 홀(1104-1 내지 1104-4)은 리세스(1106-1 내지 1104-4)가 기판(210) 내에서 각각 형성되도록 기판(210)의 재료 내로 에칭된다. 일부 실시예에 따라, 홀(1104-1 내지 1104-4)은 기판(210)의 코어 메모리 영역(예를 들어, 영역 B) 내에 형성될 메모리 NAND 스트링을 위한 공간을 제공한다. 홀(1104-1 내지 1104-4)의 직경은 약 100 nm 내지 200 nm일 수 있다.
각각의 홀(1102-1 내지 1102-4 및 1104-1 내지 1104-4)은 RIE 공정을 사용하여 층 스택(1002)을 관통해서 에칭될 수 있다. 추가로, 홀(1102-1 내지 1102-4)의 에칭은 절연 재료(902)의 적어도 일부를 통한 에칭을 포함할 수 있다. 일 실시예에 따르면, 홀(1102-1 내지 1102-4)을 에칭하는 공정은 절연 재료(902)의 존재로 인한 기판(210)의 재료로 에칭되지 않는다.
구조체(1100)의 평면도에서 볼 수 있는 바와 같이, 기판(210)의 영역 A 및 영역 B 모두에서 층 스택(1002)을 관통해서 홀의 어레이가 형성될 수 있다. 임의의 수의 홀이 위에서 볼 때 층 스택(1002)을 관통해서 형성될 수 있음을 이해해야 한다.
도 12a 및 도 12b는 일부 실시예에 따른 다른 3차원 메모리 장치를 형성하기 위한 구조체(1200)를 예시한다. 도 12a는 구조체(1200)의 평면도이다. 도 12b는 12-12' 방향을 따른 구조체(1200)의 단면도이다.
일부 실시예에 따르면, 에피택셜 성장 재료(1202)는 홀(1104-1 내지 1104-4)의 바닥에서 각각의 리세스(1106-1 내지 1106-4) 내에 형성된다. 에피택셜 성장 재료(1202)는 일반적으로 기판(210)의 반도체 재료와 매칭되는 임의의 반도체 재료일 수 있다. 예를 들어, 기판(210)이 실리콘인 경우, 에피택셜 성장 재료(1202)는 에피택셜 성장된 실리콘일 수 있다.
일부 실시예에 따르면, 에피택셜 성장 재료(1202)는 홀(1102-1 내지 1102-4) 중 임의의 구멍 내에 형성되지 않는다. 이는 홀(1102-1 내지 1102-4)이 절연 물질(902)의 존재로 인해 기판(210)의 어떤 부분도 노출시키지 않았기 때문이다. 노출된 반도체 기판이 없으면, 에피택셜 성장된 물질의 성장을 시작하기 위해 존재하는 시드 물질이 존재하지 않는다. 재료(1202)의 성장을 궁극적으로 NAND 메모리 스트링을 포함할 홀에만 제한함으로써, 메모리 장치를 통한 전류 누설이 감소되고 셀 신뢰성이 증가된다.
도 13a 및 도 13b는 일부 실시예에 따른 다른 3차원 메모리 장치를 형성하기 위한 구조체(1300)를 예시한다. 도 13a는 구조체(1300)의 평면도이다. 도 13b는 13-13' 방향을 따른 구조체(1300)의 단면도이다. 일부 실시예에 따르면, 수직 구조체(1302-1 내지 1302-4)는 각각 홀(1102-1 내지 1102-4) 내에 형성된다. 수직 구조체(1302-1 내지 1302-4)는 최저 또는 최고 도체 층(1004)과 전기적 접촉을 하는 TAC일 수 있다. 수직 구조체(1302-1 내지 1302-4)의 다른 예는 전기적으로 절연된 더미 구조체를 포함한다. 예를 들어, 수직 구조체(1302-1 내지 1302-4)는 전도체 층(1310-1 내지 1310-4)에 의해 표현되는 모든 게이트 전극으로부터 전기적으로 절연될 수 있다. 추가로, NAND 스트링(1304-1 내지 1304-4)은 각각 홀(1106-1 내지 1106-4) 내의 에피택셜 성장 재료(1202) 위에 형성된다. 각각의 NAND 스트링(1304-1 내지 1304-4) 및 워드 라인(예를 들어, 전도체 층(1310-1 내지 1310-4))은 3차원 메모리 장치의 데이터 저장을 위한 메모리 셀을 형성할 수 있다.
각각의 NAND 스트링(1304)은 실질적으로 z-축을 따라 기둥의 형상을 가질 수 있고 서로를 둘러싸는 복수의 층을 포함할 수 있다. 예를 들어, 각각의 NAND 스트링(1304)은 반도체 채널(1306) 및 유전체 층(1308)("메모리 필름"이라고도 함)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(1306)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 유전체 층(1308)은 터널링 층, 저장 층("전하 트랩/저장 층"으로도 알려짐) 및 차단 층을 포함하는 복합 층이다. 일부 실시예들에 따라, 반도체 채널(1306), 터널링 층, 저장 층 및 차단 층은 중심으로부터 기둥의 외부 표면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 고유 전율(고 -k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 유전체 층(1308)은 ONO 유전체(예를 들어, 실리콘 산화물을 포함하는 터널링 층, 실리콘 질화물을 포함하는 저장 층, 및 실리콘 산화물을 포함하는 차단 층)을 포함한다.
일부 실시예에 따르면, 수직 구조체(1302-1 내지 1302-4) 각각은 NAND 스트링(1304-1 내지 1304-4)과 동일한 층 구조체를 포함한다. 예를 들어, 각각의 수직 구조체(1302-1 내지 1302-4)는 전술한 바와 같이 반도체 채널(1306) 및 유전체 층(1308)을 포함한다.
일 실시예에 따르면, 층 스택(1002)의 희생 층(1006-1 내지 1006-4)이 제거되고 전도체 층(1310-1 내지 1310-4)으로 대체되어 교번 유전체/전도체 스택(1312)을 형성한다. 희생 층(1006-1 내지 1006-4)은 적절한 에칭 공정, 예를 들어 등방성 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다. 에칭 공정은 구조체(1300)의 다른 부분의 재료에 비해 희생 층(1006-1 내지 1006-4)의 재료에 대해 충분히 높은 에칭 선택성을 가질 수 있어서, 에칭 공정은 구조체(1300)의 다른 부분에 미치는 영향을 최소화할 수 있다. 일부 실시예에서, 희생 층(1006-1 내지 1006-4)은 실리콘 질화물을 포함하고 등방성 건식 에칭의 에천트는 CF4, CHF3, C4F8, C4F6, 및 CH2F2 중 하나 이상을 포함한다. 등방성 건식 에칭의 무선 주파수(RF) 전력은 약 100W보다 낮을 수 있고 바이어스는 약 10V보다 낮을 수 있다. 일부 실시예에서, 희생 층(1006-1 내지 1006-4)은 실리콘 질화물 및 에칭액을 포함하고, 습식 에칭의 에천트에는 인산이 포함된다.
전도체 층(1310-1 내지 1310-4)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는 전도체 재료를 포함한다. 각각의 전도체 층(1310-1 내지 1310-4)은 CVD, 스퍼터링, MOCVD 및/또는 ALD와 같은 적합한 증착 방법을 사용하여 희생 층(1006-1 내지 1006-4)의 제거에 의해 남겨진 영역으로 증착될 수 있다.
도 14는 일부 실시예에 따른 NAND 메모리 장치를 형성하기 위한 예시적인 방법(1400)의 흐름도이다. 방법(1400)의 동작은 일반적으로 도 2 내지 도 8에 예시되어 있다. 방법(1400)에 도시된 동작은 완전하지 않으며 다른 동작도 예시된 동작 중 임의의 전, 후 또는 사이에 수행될 수 있다는 것을 이해해야 한다. 본 개시 내용의 다양한 실시예에서, 방법(1400)의 동작은 상이한 순서로 수행되고 및/또는 변경될 수 있다.
동작 1402에서, 복수의 리세스가 기판으로 에칭된다. 기판은 3차원 메모리 구조체를 형성하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있다.
복수의 리세스는 기판의 제1 영역에서 에칭될 수 있다. 복수의 리세스는 관련 기술 분야의 숙련자에게 이해되는 바와 같이 종래의 리소그래피 기술을 사용하여 형성될 수 있다. 이러한 종래 기술은 마스킹 층을 증착하고, 포토 레지스트를 사용하여 마스킹 층을 패터닝하고, 각각의 리세스를 형성하기 위해 노출된 기판을 에칭하는 것을 포함한다. 에칭은 반응성 이온 에칭(RIE) 또는 수산화 칼륨(KOH)을 사용한 에칭과 같은 잘 알려진 습식 또는 건식 기술을 사용하여 수행될 수 있다.
동작 1404에서, 라이너 층이 복수의 리세스의 표면 위에 증착된다. 라이너 층은 복수의 리세스의 측벽 및 바닥 표면을 덮을 수 있다. 라이너 층은 약 2 nm 내지 약 20 nm 사이의 두께를 가질 수 있고 TiN, TaN, Al2O3, HfO2, 또는 Ta2O5와 같은 유전 물질을 포함할 수 있다.
라이너 층은 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 라이너 층은 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 PECVD, LPCVD 및 ALD가 포함된다. 라이너 층은 또한 HDP를 사용하여 증착될 수 있다.
동작 1406에서, 리세스는 절연 재료로 채워진다. 절연 물질은 이산화규소 또는 질화규소일 수 있다. 절연 재료는 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 절연 물질은 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 PECVD, LPCVD 및 ALD가 포함된다. 절연 재료는 HDP를 사용하여 증착될 수도 있다.
일 실시예에 따르면, 절연 재료의 증착 후에, 기판의 상부 표면이 연마되어 기판의 상부를 가로 질러 평면 표면을 형성한다. 연마는 또한 기판의 상부 표면으로부터 라이너 층을 제거하여, 연마 후에 라이너 층이 각각의 리세스의 측벽 및 바닥 표면을 따라서만 존재하도록 한다. 연마는 화학적 기계적 연마(CMP)를 사용하여 수행될 수 있다.
동작 1408에서, 교번 희생/유전체 스택이 기판 위에 증착된다. 교번 희생/유전체 스택의 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 재료를 포함할 수 있다. 교번 희생/유전체 스택의 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
단계 1410에서, 복수의 제1 홀이 교번 희생/유전체 스택을 관통해서 에칭되고, 단계 1402에서 형성된 복수의 리세스 위에 정렬된다. 복수의 제1 홀 각각은 RIE 공정을 사용해서 교번 유전체 스택을 관통해서 에칭될 수 있다. 추가로, 홀의 에칭은 동작 1406 동안 리세스에 배치된 절연 재료의 적어도 일부를 통한 에칭을 포함할 수 있다. 일 실시예에 따르면, 복수의 제1 홀을 에칭하는 공정은 작업 1404 동안 증착된 라이너 층의 존재로 인해 기판의 재료로 에칭되지 않는다.
동작 1412에서, 복수의 제2 홀이 교번 희생/유전체 스택을 관통하고 또한 기판 재료의 일부를 관통해서 에칭된다. 복수의 제2 홀은 추가 리세스가 기판 내에 형성되도록 기판의 재료 내로 에칭된다. 일부 실시예에 따르면, 복수의 제2 홀은 메모리 NAND 스트링이 기판의 코어 메모리 영역 내에 형성될 공간을 제공한다. 복수의 제2 홀은 동작 1410 동안 에칭된 복수의 제1 홀과 비교하여 기판의 상이한 영역에 있을 수 있다.
동작 1414에서, 에피택셜 재료는 복수의 제2 홀의 에칭으로 인해 기판에 형성된 추가 리세스 내에서 성장된다. 에피택셜 성장 재료는 일반적으로 기판의 반도체 재료와 일치하는 임의의 반도체 재료일 수 있다. 예를 들어, 기판이 실리콘인 경우, 에피택셜 성장된 물질은 에피택셜 성장된 실리콘일 수 있다.
일부 실시예에 따르면, 에피택셜 성장 재료는 복수의 제1 홀 중 어느 것에도 형성되지 않는다. 이는 복수의 제1 홀이 작업 1402에서 사전 에칭된 리세스와 동작 1404 동안 증착된 라이너 층의 존재로 인해 기판의 어떤 부분도 노출하지 않기 때문이다. 노출된 반도체 기판이 없으면 에피택셜 성장 재료의 성장을 시작하기 위해 시드 물질이 존재하지 않는다.
동작 1416에서, NAND 스트링이 복수의 제2 홀 내에 형성되고, 수직 구조체가 복수의 제1 홀 내에 형성된다. 수직 구조체는 메모리 장치의 임의의 다른 부분으로부터 전기적으로 절연된 더미 구조체일 수 있다. 또한, 교번 희생/유전체 스택의 희생 층은 제거되고 전도체 층으로 대체되어 동작 1416 동안 또는 이후에 교번 전도체/유전체 스택을 형성할 수 있다. 각각의 NAND 스트링 및 워드 라인(예를 들어, 교번 전도체/유전체 스택의 전도체 층)은 예를 들어 데이터를 저장하기 위한 3차원 메모리 장치의 메모리 셀을 형성할 수 있다.
일부 실시예에서, NAND 스트링 및 수직 구조체를 형성하기 위한 제조 공정은 교번 전도체/유전체 스택을 관통해서 수직으로 연장되는 반도체 채널을 형성하는 단계, 및 반도체 채널과 교번 전도체/유전체 스택 사이에 유전체 층을 형성하는 것을 포함한다. 유전체 층은 터널링 층, 저장 층 및 차단 층을 포함하지만 이에 제한되지 않는 다중 유전체 층의 조합과 같은 복합 유전체 층일 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 저장 층은 메모리 동작을 위한 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물 및 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 차단 층은 고유 전율 유전체 층(예를 들어, 산화 알루미늄)을 더 포함할 수 있다. 유전체 층은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
도 15는 일부 실시예에 따른 다른 NAND 메모리 장치를 형성하기 위한 예시적인 방법(1500)의 흐름도이다. 방법(1500)의 동작은 일반적으로 도 9 내지 도 13에 예시되어 있다. 방법(1500)에 도시된 동작은 완전하지 않으며 다른 동작은 예시된 동작 중 임의의 전, 후 또는 사이에 수행될 수 있다는 것을 이해해야 한다. 본 개시의 다양한 실시예에서, 방법(1500)의 동작은 상이한 순서로 수행되고 및/또는 변경될 수 있다.
동작 1502에서, 리세스가 기판의 제1 영역에서 기판 내로 에칭된다. 기판은 3차원 메모리 구조체를 형성하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있다.
리세스는 당업자에게 이해되는 바와 같이 종래의 리소그래피 기술을 사용하여 형성될 수 있다. 이러한 종래 기술은 마스킹 층을 증착하고, 포토 레지스트를 사용하여 마스킹 층을 패터닝하고, 리세스를 형성하기 위해 노출된 기판을 에칭하는 것을 포함한다. 에칭은 반응성 이온 에칭(RIE) 또는 수산화 칼륨(KOH)을 사용한 에칭과 같은 잘 알려진 습식 또는 건식 기술을 사용하여 수행될 수 있다.
일 실시예에서, 리세스의 형성 후에, 절연 에칭 정지 라이너 층이 리세스의 측벽 및 바닥 표면 위에 증착될 수 있다. 절연 에칭 정지 라이너 층은 TiN, TaN, Al2O3, HfO2, 또는 Ta2O5일 수 있다. 라이너 층은 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 라이너 층은 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 PECVD, LPCVD 및 ALD가 포함된다. 라이너 층은 또한 HDP를 사용하여 증착될 수 있다.
동작 1504에서, 리세스는 절연 재료로 채워진다. 절연 물질은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 절연 재료는 종래의 증착 기술을 사용하여 증착될 수 있다. 예를 들어, 절연 물질은 CVD를 사용하여 증착될 수 있다. CVD 기술의 예에는 PECVD, LPCVD 및 ALD가 포함된다. 절연 재료는 HDP를 사용하여 증착될 수도 있다.
일 실시예에 따르면, 절연 재료의 증착 후에, 기판의 상부 표면이 연마되어 기판의 상부를 가로 질러 평면 표면을 형성한다. 연마는 화학적 기계적 연마(CMP)를 사용하여 수행될 수 있다. 최종 절연 재료는 약 0.5 μm 내지 약 2 μm의 리세스 내 두께를 가질 수 있다.
동작 1506에서, 교번 희생/유전체 스택이 기판 위에 증착된다. 교번 희생/유전체 스택의 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 재료를 포함할 수 있다. 교번 희생/유전체 스택의 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
단계 1508에서, 복수의 제1 홀이 교번 희생/유전체 스택을 관통해서 에칭되고, 단계 1502에서 형성된 리세스 위에 정렬된다. 복수의 제1 홀 각각은 RIE 공정을 사용하여 교번 희생/유전체 스택을 관통해서 에칭될 수 있다. 추가로, 홀의 에칭은 동작(1504) 동안 리세스에 배치된 절연 재료의 적어도 일부를 통한 에칭을 포함할 수 있다. 일 실시예에 따르면, 복수의 제1 홀을 에칭하는 공정은 절연 재료의 존재로 인해 기판의 재료로 에칭되지 않는다.
동작 1510에서, 복수의 제2 홀이 교번 희생/유전체 스택을 관통하고 또한 기판 재료의 일부를 관통해서 에칭된다. 복수의 제2 홀은 추가 리세스가 기판 내에 형성되도록 기판의 재료 내로 에칭된다. 일부 실시예에 따르면, 복수의 제2 홀은 메모리 NAND 스트링이 기판의 코어 메모리 영역 내에 형성될 공간을 제공한다. 복수의 제2 홀은 동작(1508) 동안 에칭된 복수의 제1 홀과 비교하여 기판의 상이한 영역에 있을 수 있다.
동작 1512에서, 에피택셜 재료는 복수의 제2 홀의 에칭으로 인해 기판에 형성된 추가 리세스 내에서 성장된다. 에피택셜 성장 재료는 일반적으로 기판의 반도체 재료와 일치하는 임의의 반도체 재료일 수 있다. 예를 들어, 기판이 실리콘인 경우, 에피택셜 성장된 물질은 에피택셜 성장된 실리콘일 수 있다.
일부 실시예에 따르면, 에피택셜 성장 재료는 복수의 제1 홀 중 어느 것에도 형성되지 않는다. 이는 복수의 제1 홀이 절연 물질의 존재로 인해 기판의 어떤 부분도 노출시키지 않기 때문이다. 노출된 반도체 기판이 없으면 에피택셜 성장 재료의 성장을 시작하기 위해 시드 재료가 존재하지 않는다.
동작 1514에서, 복수의 제2 홀 내에 NAND 스트링이 형성되고, 복수의 제1 홀 내에 수직 구조체가 형성된다. 수직 구조체는 교번 희생/유전체 스택 위 및/또는 아래의 구성 요소와 전기적 접촉을 하는 TAC일 수 있다. 또한, 교번 희생/유전체 스택의 희생 층은 제거되고 전도체 층으로 대체되어 1514 동작 동안 또는 이후에 번갈아가는 전도체/유전체 스택을 형성할 수 있다. 각각의 NAND 스트링 및 워드 라인(예를 들어, 교번 전도체/유전체 스택의 전도체 층)은 예를 들어 데이터를 저장하기 위한 3차원 메모리 장치의 메모리 셀을 형성할 수 있다.
일부 실시예에서, NAND 스트링 및 수직 구조체를 형성하기 위한 제조 공정은 교번 전도체/유전체 스택을 관통해서 수직으로 연장되는 반도체 채널을 형성하는 단계, 및 반도체 채널과 교번 전도체/유전체 스택 사이에 유전층을 형성하는 것을 포함한다. 유전체 층은 터널링 층, 저장 층 및 차단 층을 포함하지만 이에 제한되지 않는 다중 유전체 층의 조합과 같은 복합 유전체 층일 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 저장 층은 메모리 동작을 위한 전하를 저장하기 위한 물질을 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물 및 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 차단 층은 고유 전율 유전층(예를 들어, 산화 알루미늄)을 더 포함할 수 있다. 유전체 층은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
본 개시는 3차원 NAND 메모리 장치의 다양한 실시예 및 그 제조 방법을 설명한다. 일부 실시예에서, 제1 3차원 메모리 장치는 제1 영역에 제1 복수의 리세스 및 제2 영역에 제2 복수의 리세스를 가지는 기판을 포함한다. 라이너 층이 제1 영역의 제1 복수의 리세스의 측벽 및 바닥 위에 배치되고, 에피택셜 성장 재료가 제2 영역의 제2 복수의 리세스에 형성된다. 복수의 NAND 스트링이 제2 복수의 리세스 내에 배치된 에피택셜 성장 재료 위에 형성되고 복수의 수직 구조체가 제1 영역의 제1 복수의 리세스 위에 형성된다.
일부 실시예에서, 제1 3차원 메모리 장치를 형성하는 방법은: 기판의 제1 영역에 제1 복수의 리세스를 형성하는 단계, 및 제1 복수의 리세스의 측벽 및 바닥 위에 라이너 층을 형성하는 단계를 포함한다. 방법은 또한 제1 복수의 리세스를 절연 재료로 채우는 단계를 포함한다. 방법은 기판 상에 교번 전도체/유전체 스택을 형성하는 단계를 포함한다. 상기 방법은 교번 전도체/유전체 스택을 관통하는 제1 복수의 홀을 형성하는 단계, 및 교번 전도체/유전체 스택을 관통하고 기판의 제2 영역에서 기판의 일부를 관통해서 제2 복수의 홀을 형성하는 단계를 더 포함한다. 제1 복수의 홀은 기판의 제1 영역에서 제1 복수의 리세스 위에 정렬된다. 제2 복수의 홀을 형성하는 것은 기판의 제2 영역에 제2 복수의 리세스를 형성한다. 방법은 제2 복수의 리세스 내에 재료를 형성하는 단계를 더 포함한다. 방법은 또한 제2 복수의 홀에 복수의 NAND 스트링을 형성하고 제1 복수의 홀에 복수의 수직 구조체를 형성하는 단계를 포함한다.
일부 실시예에서, 제2 3차원 메모리 장치는 제1 영역 및 제2 영역을 가지는 기판을 포함하고, 여기서 제1 영역은 제1 리세스를 포함하고 제2 영역은 복수의 리세스를 포함한다. 절연 재료는 기판의 제1 영역의 제1 리세스를 채우고, 에피택셜 성장 재료는 제2 영역의 복수의 리세스에 형성된다. 복수의 NAND 스트링이 제2 복수의 리세스 내에 배치된 에피택셜 성장 재료 위에 형성되고, 복수의 수직 구조체가 제1 영역의 절연 재료 위에 형성된다.
일부 실시예에서, 제2 3차원 메모리 장치를 형성하는 방법은: 기판의 제1 영역에 리세스를 형성하는 단계, 및 리세스를 절연 재료로 채우는 단계를 포함한다. 방법은 기판 상에 교번 전도체/유전체 스택을 형성하는 단계를 포함한다. 방법은 교번 전도체/유전체 스택을 관통하는 제1 복수의 홀을 형성하는 단계, 및 교번 전도체/유전체 스택을 관통하고 기판의 제2 영역에서 기판의 일부를 관통해서 제2 복수의 홀을 형성하는 단계를 더 포함한다. 제1 복수의 홀은 절연 재료 위에 정렬된다. 제2 복수의 홀을 형성하는 것은 기판의 제2 영역에 복수의 리세스를 형성한다. 방법은 복수의 리세스 내에 재료를 형성하는 단계를 더 포함한다. 방법은 또한 제2 복수의 홀에 복수의 NAND 스트링을 형성하고 제1 복수의 홀에 복수의 수직 구조체를 형성하는 단계를 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 당 기술 분야의 지식을 적용함으로써 과도한 실험 없이, 본 개시 내용의 일반적인 개념을 벗어나지 않고 특정 실시예와 같은 다양한 애플리케이션을 수정 및/또는 적응시킬 수 있는 본 개시의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 안내에 기초하여 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니라, 본 명세서의 용어 또는 어법이 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시 내용의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식 으로든 제한하려는 의도는 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되어서는 안 되며, 다음의 청구 범위 및 그 균등 물에 따라서 만 정의되어야한다.

Claims (32)

  1. NAND 메모리 장치로서,
    제1 영역에 하나 이상의 제1 리세스를 가지고 제2 영역에 하나 이상의 제2 리세스를 가지는 기판;
    상기 제1 영역에 있는 상기 하나 이상의 제1 리세스의 측벽 및 바닥 위에 배치된 라이너 층(liner layer);
    상기 제2 영역에 있는 상기 하나 이상의 제2 리세스 내에 형성된 에피택셜 성장 재료(epitaxially-grown material);
    상기 하나 이상의 제2 리세스 내에 배치된 상기 에피택셜 성장 재료 위에 형성된 하나 이상의 NAND 스트링; 및
    상기 제1 영역에 있는 상기 하나 이상의 제1 리세스 위에 형성된 하나 이상의 수직 구조체
    를 포함하고,
    상기 하나 이상의 NAND 스트링 각각과 상기 하나 이상의 수직 구조체 각각은 내부 반도체 채널 및 외부 유전체 층을 포함하는, NAND 메모리 장치.
  2. 제1항에 있어서,
    상기 기판 상에 배치된 교번 전도체/유전체 스택(alternating conductor/dielectric stack)을 더 포함하는, NAND 메모리 장치.
  3. 제2항에 있어서,
    상기 하나 이상의 NAND 스트링은 상기 교번 전도체/유전체 스택을 관통하여 상기 기판 위로 수직으로 연장하는, NAND 메모리 장치.
  4. 제2항에 있어서,
    상기 하나 이상의 수직 구조체는 상기 교번 전도체/유전체 스택을 관통하여 상기 기판 위로 수직으로 연장하는, NAND 메모리 장치.
  5. 제1항에 있어서,
    상기 라이너 층은 TiN, TaN, Al2O3, HfO2, 및 Ta2O5로 구성된 목록에서 선택된 재료를 포함하는, NAND 메모리 장치.
  6. 제1항에 있어서,
    상기 라이너 층의 두께는 5 nm 내지 20 nm인, NAND 메모리 장치.
  7. 제1항에 있어서,
    상기 하나 이상의 수직 구조체는 하나 이상의 전기적으로 절연된 더미 구조체를 포함하는, NAND 메모리 장치.
  8. 제1항에 있어서,
    상기 기판은 제3 영역에 하나 이상의 제3 리세스를 더 포함하고, 상기 라이너 층은 상기 제3 영역에 있는 상기 하나 이상의 제3 리세스의 측벽 및 바닥 위에 배치되고, 상기 하나 이상의 제3 리세스는 절연 재료로 채워지는, NAND 메모리 장치.
  9. NAND 메모리 장치 형성 방법으로서,
    기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계;
    상기 하나 이상의 제1 리세스의 측벽 및 바닥 위에 라이너 층을 형성하는 단계;
    상기 하나 이상의 제1 리세스를 절연 재료로 채우는 단계;
    상기 기판 위에 교번 희생/유전체 스택을 형성하는 단계;
    상기 교번 희생/유전체 스택을 관통하는 하나 이상의 제1 홀을 형성하는 단계 -상기 하나 이상의 제1 홀은 상기 하나 이상의 제1 리세스 위에 정렬됨 -;
    상기 교번 희생/유전체 스택을 관통하고 상기 기판의 제2 영역에 있는 상기 기판의 일부를 관통하는 하나 이상의 제2 홀을 형성함으로써, 상기 기판의 제2 영역에 하나 이상의 제2 리세스를 형성하는 단계;
    상기 하나 이상의 제2 리세스 내에 재료를 형성하는 단계;
    상기 하나 이상의 제2 홀에 하나 이상의 NAND 스트링을 형성하는 단계; 및
    상기 하나 이상의 제1 홀에 하나 이상의 수직 구조체를 형성하는 단계
    를 포함하는 NAND 메모리 장치 형성 방법.
  10. 제9항에 있어서,
    상기 하나 이상의 제1 리세스를 형성하는 단계는 반응성 이온 에칭(reactive ion etch, RIE) 공정을 사용하여 상기 기판을 에칭하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  11. 제9항에 있어서,
    상기 하나 이상의 제1 리세스를 절연 재료로 채운 후 상기 기판의 상부 표면을 연마하는 단계
    를 더 포함하는 NAND 메모리 장치 형성 방법.
  12. 제9항에 있어서,
    상기 라이너 층을 형성하는 단계는 화학 기상 증착(chemical vapor deposition, CVD) 기술을 사용하여 상기 라이너 층을 증착하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  13. 제9항에 있어서,
    상기 하나 이상의 제1 홀을 형성하는 단계는 상기 하나 이상의 제1 리세스에 있는 상기 절연 재료의 적어도 일부를 관통하는 상기 하나 이상의 제1 홀을 형성하는 단계를 더 포함하는, NAND 메모리 장치 형성 방법.
  14. 제9항에 있어서,
    상기 라이너 층을 형성하는 단계는 상기 라이너 층을 5 nm 내지 20 nm의 두께로 증착하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  15. 제9항에 있어서,
    상기 하나 이상의 NAND 스트링을 형성하는 단계는:
    상기 하나 이상의 제2 홀의 측벽 위에 유전체 층을 형성하는 단계; 및
    상기 하나 이상의 제2 홀의 나머지 부분을 채우는 반도체 층을 형성하는 단계
    를 포함하는, NAND 메모리 장치 형성 방법.
  16. NAND 메모리 장치로서,
    제1 영역 및 제2 영역을 갖는 기판 -상기 제1 영역은 하나 이상의 제1 리세스를 포함하고 상기 제2 영역은 하나 이상의 제2 리세스를 포함함 -;
    상기 기판의 상기 제1 영역에 있는 상기 하나 이상의 제1 리세스를 채우는 절연 재료;
    상기 제2 영역에 있는 상기 하나 이상의 제2 리세스 내에 형성된 에피택셜 성장 재료;
    상기 하나 이상의 제2 리세스 내에 배치된 상기 에피택셜 성장 재료 위에 형성된 하나 이상의 NAND 스트링; 및
    상기 제1 영역에 있는 상기 절연 재료 위에 형성된 하나 이상의 수직 구조체
    를 포함하고,
    상기 하나 이상의 NAND 스트링 각각과 상기 하나 이상의 수직 구조체 각각은 내부 반도체 채널 및 외부 유전체 층을 포함하는, NAND 메모리 장치.
  17. 제16항에 있어서,
    상기 기판 상에 배치된 교번 전도체/유전체 스택을 더 포함하는, NAND 메모리 장치.
  18. 제17항에 있어서,
    상기 하나 이상의 NAND 스트링은 상기 교번 전도체/유전체 스택을 관통하여 상기 기판 위로 수직으로 연장하는, NAND 메모리 장치.
  19. 제17항에 있어서,
    상기 하나 이상의 수직 구조체는 상기 교번 전도체/유전체 스택을 관통하여 상기 기판 위로 수직으로 연장하는, NAND 메모리 장치.
  20. 제16항에 있어서,
    상기 절연 재료는 이산화규소 또는 질화규소를 포함하는, NAND 메모리 장치.
  21. 제16항에 있어서,
    상기 절연 재료의 두께는 0.5 μm 내지 2 μm인, NAND 메모리 장치.
  22. 제16항에 있어서,
    상기 하나 이상의 수직 구조체는 하나 이상의 전기적으로 절연된 더미 구조체를 포함하는, NAND 메모리 장치.
  23. 제16항에 있어서,
    라이너 층이 상기 기판과 상기 절연 재료 사이에 있도록, 상기 하나 이상의 제1 리세스의 측벽 및 바닥 위에 배치된 라이너 층을 더 포함하는, NAND 메모리 장치.
  24. NAND 메모리 장치 형성 방법으로서,
    기판의 제1 영역에 제1 하나 이상의 리세스를 형성하는 단계;
    상기 하나 이상의 제1 리세스를 절연 재료로 채우는 단계;
    상기 기판 상에 교번 희생/유전체 스택을 형성하는 단계;
    상기 교번 희생/유전체 스택을 관통하고 상기 기판에 대해 수직인 방향으로 상기 절연 재료의 전체 두께의 일부만을 관통하는 하나 이상의 제1 홀을 형성하는 단계;
    상기 교번 희생/유전체 스택을 관통하고 상기 기판의 제2 영역에 있는 상기 기판의 일부를 관통하는 하나 이상의 제2 홀을 형성함으로써, 상기 기판의 상기 제2 영역에 하나 이상의 제2 리세스를 형성하는 단계;
    상기 하나 이상의 제2 리세스 내에 재료를 형성하는 단계;
    상기 하나 이상의 제2 홀에 하나 이상의 NAND 스트링을 형성하는 단계; 및
    상기 하나 이상의 제1 홀에 하나 이상의 수직 구조체를 형성하는 단계
    를 포함하는 NAND 메모리 장치 형성 방법.
  25. 제24항에 있어서,
    상기 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계는 반응성 이온 에칭(reactive ion etch, RIE) 공정을 사용하여 상기 기판을 에칭하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  26. 제24항에 있어서,
    상기 하나 이상의 제1 리세스를 절연 재료로 채운 후 상기 기판의 상부 표면을 연마하는 단계
    를 더 포함하는 NAND 메모리 장치 형성 방법.
  27. 제24항에 있어서,
    상기 하나 이상의 제1 리세스를 절연 재료로 채우는 단계는 화학 기상 증착(chemical vapor deposition, CVD) 기술을 사용하여 상기 절연 재료를 증착하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  28. 제24항에 있어서,
    상기 하나 이상의 제1 홀을 형성하는 단계는 상기 하나 이상의 제1 리세스에 있는 상기 절연 재료의 적어도 일부를 관통하는 상기 하나 이상의 제1 홀을 형성하는 단계를 더 포함하는, NAND 메모리 장치 형성 방법.
  29. 제24항에 있어서,
    상기 기판의 제1 영역에 하나 이상의 제1 리세스를 형성하는 단계는 0.5 μm 내지 2 μm의 깊이를 가지는 상기 기판에 상기 하나 이상의 제1 리세스를 형성하는 단계를 포함하는, NAND 메모리 장치 형성 방법.
  30. 제24항에 있어서,
    상기 하나 이상의 NAND 스트링을 형성하는 단계는:
    상기 하나 이상의 제2 홀의 측벽 위에 유전체 층을 형성하는 단계; 및
    상기 하나 이상의 제2 홀의 나머지 부분을 채우는 반도체 층을 형성하는 단계
    를 포함하는, NAND 메모리 장치 형성 방법.
  31. 삭제
  32. 삭제
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