CN116171045A - 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法 - Google Patents

Abstract

公开了三维(3D)存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底；位于所述衬底上的存储堆叠层；各自垂直地延伸穿过所述存储堆叠层的多个沟道结构；隔离结构；以及对准标记。所述存储堆叠层包括多个交织的导体层和电介质层。所述导体层中的朝向所述衬底的最外面的一个导体层是源选择栅极线(SSG)。所述隔离结构垂直地延伸进入所述衬底，并且在平面图中围绕所述沟道结构中的至少一个沟道结构，以便分隔所述SSG与所述至少一个沟道结构。所述对准标记垂直地延伸进入所述衬底，并且是与所述隔离结构共面的。

Description

具有用于源选择栅极线的隔离结构的三维存储器件及用于形 成其的方法

本申请是申请日为2020年09月04日、申请号为202080002341.6、发明名称为“具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法”的中国专利申请的分案申请。

技术领域

本公开内容的实施例涉及三维(3D)存储器件及其制造方法。

背景技术

通过改进过程技术、电路设计、编程算法和制造过程将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦过程和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。

3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

本文中公开了3D存储器件及其制造方法的实施例。

在一个示例中，一种3D存储器件包括：衬底；位于所述衬底上的存储堆叠层；各自垂直地延伸穿过所述存储堆叠层的多个沟道结构；隔离结构；以及对准标记。所述存储堆叠层包括多个交织的导体层和电介质层。所述导体层中的朝向所述衬底的最外面的一个导体层是源选择栅极线(SSG)。隔离结构垂直地延伸进入所述衬底，并且在平面图中围绕所述沟道结构中的至少一个沟道结构以便分隔所述SSG与所述至少一个沟道结构。所述对准标记垂直地延伸进入所述衬底，并且是与所述隔离结构共面的。

在另一个示例中，一种3D存储器件包括：衬底；横向地延伸的SSG；垂直地延伸穿过所述SSG进入所述衬底的隔离结构；垂直地延伸穿过所述SSG进入所述衬底的第一沟道结构；以及垂直地延伸穿过所述隔离结构进入所述衬底并且通过所述隔离结构与所述SSG隔开的第二沟道结构。

在又另一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成SSG牺牲层。同时形成各自穿过所述SSG牺牲层的隔离结构和对准标记。在所述SSG牺牲层、所述隔离结构和所述对准标记上形成多个交织的字线电介质层和字线牺牲层。形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述隔离结构的第一沟道结构。用多个导体层替换所述字线牺牲层和所述SSG牺牲层以分别形成多个字线和SSG，以使得所述第一沟道结构通过所述隔离结构与所述SSG隔开。

附图说明

被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。

图1说明了在形成3D存储器件时的中间结构的横截面的侧视图。

图2A-2C说明了在形成3D存储器件时的中间结构的横截面的平面图和侧视图。

图3说明了在形成根据本公开内容的一些实施例的具有用于SSG的隔离结构的3D存储器件时的中间结构的横截面的侧视图。

图4A说明了根据本公开内容的一些实施例的具有用于SSG的隔离结构的一个示例性3D存储器件的横截面的侧视图。

图4B说明了根据本公开内容的一些实施例的具有用于SSG的隔离结构的一个示例性3D存储器件的横截面的平面图。

图5A-5J说明了用于形成根据本公开内容的一些实施例的具有用于SSG的隔离结构的3D存储器件的一个示例性制造过程。

图6是用于形成根据一些实施例的具有用于SSG的隔离结构的3D存储器件的一种示例性方法的流程图。

图7是用于形成根据本公开内容的一些实施例的3D存储器件中的用于SSG的隔离结构的一种示例性方法的流程图。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。

应当指出，本说明书中对“一个(one)实施例”、“一个(an)实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。

概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一个(a)”、“一个(an)”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。

应当显而易见，应当以最宽泛的方式来解释本公开内容中的“在……上面”、“在……之上”和“在……上方”的意义，以使得“在……上面”不仅表示“直接在某物上面”，而还包括“在某物上面”而其间有中间的特征或者层的意义，以及，“在……之上”或者“在……上方”不仅表示“在某物之上”或者“在某物上方”的意义，而可以还包括其“在某物之上”或者“在某物上方”而其间没有任何中间的特征或者层(即，直接在某物上面)的意义。

进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的器件的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。

如本文中使用的，术语“衬底”指向其上添加随后的材料层的材料。可以对衬底自身进行图案化。被添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可替换地，衬底可以是由非导电材料(诸如，玻璃、塑料或者蓝宝石晶圆)制成的。

如本文中使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在整个底层或者上覆结构之上延伸，或者可以具有小于底层或者上覆结构的广度的广度。进一步地，层可以是具有小于连续结构的厚度的厚度的同构或者异构连续结构的区域。例如，层可以位于连续结构的顶面与底面之间或者之处的任意一对水平的平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一个层，可以包括位于其中的一个或多个层，和/或可以具有位于其上面、位于其之上和/或位于其之下的一个或多个层。一个层可以包括多个层。例如，一个互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或经由触点的垂直互连访问)和一个或多个电介质层。

如本文中使用的，术语“标称的/标称地”指在产品或者过程的设计阶段期间设置的部件或者过程操作的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造过程中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。

如本文中使用的，术语“3D存储器件”指具有位于横向朝向的衬底上面的垂直朝向的存储单元晶体管的串(在本文中被称为“存储串”，诸如，NAND存储串)以使得存储串就衬底而言在垂直方向上延伸的半导体器件。如本文中使用的，术语“垂直的/垂直地”表示标称地垂直于衬底的横向表面。

在一些3D存储器件中，在形成沟道结构时，首先使用有选择的外延生长(因此也被称为SEG)在沟道孔的底部中形成例如用于沟道孔计量的半导体插塞。然而，对于特定的器件设计，一些沟道孔中的SEG的质量或者均匀性可能未得到满足；SEG在一些沟道孔中甚至可能失败。因此，SSG和衬底可能被短路以引起最终的3D存储器件中的泄漏电流(SEG泄漏)，因此引起器件故障。

在一个示例中，在制造具有核心阵列区108、边缘区110和阶梯区112的3D存储器件的一个阶段期间，如在图1中示出的，在衬底102上形成电介质堆叠层104。在核心阵列区108和边缘区110中而不在阶梯区112中形成垂直地延伸穿过电介质堆叠层104进入衬底102的沟道孔114，其中，在最终的3D存储器件中将在阶梯区112中形成阶梯结构。使用外延生长在每个沟道孔114的底部中有选择地形成沟道插塞116。然而，由于边缘区110在横向上位于布满沟道孔114的核心阵列区108与没有沟道孔114的阶梯区112之间，所以蚀刻负载效应可能引起边缘区110中的沟道孔114、特别是临近阶梯区112的一个或多个最外面的列中的沟道孔114的未得到满足的蚀刻(例如，具有难以清理的聚合物残留)，这接着危及那些沟道孔114中的半导体插塞116的形成。因此，在栅替换过程期间，在用导体层(SSG)替换电介质堆叠层104的最下面的牺牲层106(也被称为SSG牺牲层)时，导电材料可能泄漏进入那些不具有半导体插塞116或者具有有缺陷的半导体插塞116的沟道孔114中以使SSG与衬底102短路。

例如，在图2A的图像中，半导体插塞(用浅色表示)未能在核心区的最外面的列(用虚线框表示)中的一些沟道孔(用深色表示)中形成。SSG与衬底之间的短路因此可能在最终的器件中在那些沟道孔中发生。即使可以形成半导体插塞，那些沟道孔中的半导体插塞的质量或者均匀性也可能受损。如在图2B的图像中示出的，尽管在沟道孔204的底部中形成了半导体插塞202，但半导体插塞202的质量由于其在SSG牺牲层206与衬底208之间留下空洞而未得到满足，这也可能引起最终的器件中SSG与衬底208之间的短路。

此外，在形成电介质堆叠层104之前，形成进入衬底102的一个或多个对准标记118，这些对准标记118可以被用于稍后的过程中的对准，诸如在形成沟道结构之后形成阶梯结构时。然而，如在图2C的左侧图像中示出的，进入衬底208的对准标记210的沟槽可能引起对准标记210右上方的堆叠结构的顶面(例如，双层电介质堆叠层的低电介质层)处的凹陷(用虚线椭圆表示)。因此，在图2C的右侧图像中，可以捕获进入凹陷的残留212(例如，双层电介质堆叠层的低和高电介质层之间的聚合物残留)，这阻碍在稍后的过程中(例如，在形成阶梯结构时)底层的对准标记210的对准。因此，成品率可能由于对准失败而降低。

根据本公开内容的各种实施例，提供了一种具有可以避免SSG泄漏的用于SSG的隔离结构的3D存储器件。在制造过程期间，通过在栅替换过程之前在易出现半导体插塞的生长失败或者缺陷的边缘区中使用一个或多个隔离结构分隔SSG牺牲层与沟道孔，即使半导体插塞中的生长失败或者空洞也不会变成最终的3D存储器件中的SSG泄漏。

图3说明了在形成根据本公开内容的一些实施例的具有用于SSG的隔离结构的3D存储器件时的中间结构300的横截面的侧视图。如在图3中示出的，可以在衬底302上形成包括SSG牺牲层306(例如，最下面的牺牲层)的电介质堆叠层304。可以形成各自垂直地延伸穿过电介质堆叠层304进入衬底302的沟道孔312的阵列，以及可以在每个沟道孔312的底部中有选择地形成半导体插塞314。与在其中每个沟道孔114(包括边缘区110中的一个沟道孔114)延伸穿过SSG牺牲层306以使得SSG牺牲层306与边缘区110中的沟道孔114接触的图1中示出的示例不同，如在图3中示出的边缘区中的沟道孔312延伸穿过隔离结构316，并且因此通过其间的隔离结构316与SSG牺牲层306隔开。因此，即使半导体插塞314未能在沟道孔312中形成或者在其中具有空洞，由于在横向上位于SSG(替换SSG牺牲层306)与在沟道孔312中被暴露的衬底302之间的隔离结构316的存在，SSG泄漏也不会发生。在一些实施例中，例如是浅沟槽隔离(STI)这样的隔离结构316延伸穿过SSG牺牲层306进入衬底302，以使得隔离结构316的底面位于衬底302的顶面之下。

此外，隔离结构的形成可以在与形成对准标记和SSG切口的过程相同的过程中进行，这不引入额外的制造过程和成本。因此，隔离结构、对准标记和SSG切口可以是共面的。在一些实施例中，在形成电介质对叠层之前，使隔离结构、对准标记和SSG切口的顶面平坦化。对准标记的平坦表面因此可以防止电介质对叠层的顶面处的凹陷，因此避免可能引起稍后过程中的对准失败的凹陷中的残留。

在一些实施例中，制造之后的最终的3D存储器件因此包括垂直地延伸进入衬底并且围绕边缘核心中的沟道结构中的至少一个沟道结构以分隔SSG与沟道结构的隔离结构以及垂直地延伸进入衬底并且与隔离结构共面的对准标记。

图4A说明了根据本公开内容的一些实施例的具有用于SSG的隔离结构的一个示例性3D存储器件400的横截面的侧视图。3D存储器件400可以是制造之后的图3中的中间结构300的最终3D存储器件的一个示例。图4B说明了根据本公开内容的一些实施例的具有用于SSG的隔离结构的3D存储器件400的横截面的平面图。图4B可以说明图4A中的3D存储器件400的AA平面中的横截面的平面图的一个示例。

3D存储器件400可以包括衬底402，衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘层上有硅(SOI)或者任何其它合适的材料。在一些实施例中，衬底402是薄衬底(例如，半导体层)，其是通过研磨、干法/湿法蚀刻、化学机械抛光(CMP)或者其任意组合从正常厚度被减薄的。应当指出，在图4A中包括了x、y和z轴以说明3D存储器件400中的部件的空间关系。衬底402包括在x-y平面上横向地延伸的两个横向表面：位于晶圆的正面上的正表面，以及位于与晶圆的与正面相对的后面上的后表面。x和y方向是晶圆平面中的两个正交的方向：x方向是字线方向，以及y方向是位线方向。z轴垂直于x和y轴两者。如本文中使用的，在衬底在z方向上被定位在半导体器件的最低的平面中时，在z方向(即，垂直于x-y平面的垂直方向)上相对于半导体器件的衬底(例如，衬底402)确定半导体器件(例如，3D存储器件400)的一个部件(例如，层或者器件)是在另一个部件(例如，层或者器件)的“上面”、“之上”还是“之下”。穿过本公开内容，应用了相同的用于描述空间关系的概念。

3D存储器件400可以包括位于衬底402上的存储堆叠层404。存储堆叠层404可以是通过其形成NAND存储串(例如，采用沟道结构412的形式)的堆叠式存储结构。在一些实施例中，存储堆叠层404包括垂直地堆叠在衬底402上的多个导体/电介质层对。每个导体/电介质层对可以包括一个导体层403和一个电介质层405。即，存储堆叠层404可以包括垂直地堆叠的、交织的导体层403和电介质层405。存储堆叠层404中的导体/电介质层对的数量(例如，32、64、96、128、144、160、176、192、256等)可以设置3D存储器件400中的存储单元的数量。应当理解，在一些实施例中，存储堆叠层404可以具有多层架构(未示出)，多层架构包括堆叠在彼此之上的多个存储层。每个存储层中的导体层403和电介质层405对的数量可以相同或者不同。

导体层403可以各自具有相同的厚度或者具有不同的厚度。类似地，电介质层405可以各自具有相同的厚度或者具有不同的厚度。导体层403可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶体硅(多晶硅)、掺杂硅、硅化物或者其任意组合。电介质层405可以包括绝缘材料，绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，导体层403包括金属(诸如，W)，并且电介质层405包括氧化硅。应当理解，根据一些实施例，在衬底402(例如，硅衬底)与存储堆叠层404之间形成诸如是原位蒸汽生成(ISSG)氧化硅这样的氧化硅薄膜(未示出)。

在一些实施例中，存储堆叠层404的导体层403中的最外面的导体层403充当用于控制每个NAND存储串(例如，采用沟道结构412的形式)的源极和/或漏极的选择栅极线。导体层403中的朝向衬底402的最外面的一个导体层403(即，图4A中的最下面的导体层)可以是用于控制NAND存储串的源极的SSG 406(也被称为底部选择栅极线(BSG))，并且远离衬底402的导体层403中的最外面的一个导体层403(即，图4A中的最上面的导体层)可以是用于控制NAND存储串的漏极的漏选择栅极线407(DSG，也被称为顶部选择栅极线(TSG))。应当理解，充当SSG 406或者DSG 407的导体层403的数量不限于1，并且在一些示例中可以大于1。还应当理解，尽管SSG406和DSG 407各自被称为“线”，但形状不限于x方向或者y方向上的一维线段，并且可以在横向上在二维的平面中延伸(例如，图4B中的x-y平面中的SSG 406)。根据一些实施例，存储堆叠层404的剩余的导体层403(例如，在纵向上位于SSG 406与DSG 407之间的导体层403)是用于控制NAND存储串中的存储单元的栅极线/字线。

如在图4A中示出的，3D存储器件400可以包括各自垂直地延伸穿过存储堆叠层404进入衬底402的多个沟道结构412。沟道结构412可以包括被填充以半导体材料(例如，形成半导体沟道413)和绝缘材料(例如，形成存储薄膜417)的沟道孔。在一些实施例中，半导体沟道413包括硅(诸如，非晶硅、多晶硅或者单晶硅)。在一些示例中，存储薄膜417是包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻隔层的复合层。沟道孔412的剩余空间可以被部分地或者完全地填充以包括绝缘材料(诸如，氧化硅)的保护层和/或气隙。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施例，从柱形的中心到外表面按照该次序放射状地布置保护层、半导体沟道413、存储薄膜417的隧穿层、存储层和阻隔层。隧穿层可以包括氧化硅、氮氧化硅或者其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或者其任意组合。阻隔层可以包括氧化硅、氮氧化硅、高k电介质或者其任意组合。在一个示例中，存储薄膜417可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

在一些实施例中，沟道结构412包括位于垂直方向上的分别的末端处的两个插塞414和415。如在图4A中示出的，沟道结构412可以包括位于朝向衬底402的一端(即，下端)处的半导体插塞414。如本文中使用的，在衬底402被定位在3D存储器件400的最下面的平面中时，部件(例如，半导体沟道412)的“上端”是在z方向上更远离衬底402的末端，并且部件(例如，半导体沟道412)的“下端”是在z方向上更朝向衬底402的末端。半导体插塞414可以包括从衬底402开始外延地生长的半导体材料(诸如，单晶硅)。半导体插塞414可以与SSG 406一起充当NAND存储串的源选择栅的控制器。沟道插塞415可以位于沟道结构412的上端处，并且可以包括半导体材料(例如，多晶硅)。通过在制造3D存储器件400期间覆盖沟道结构412的上端，沟道插塞415可以充当用于防止对填充在沟道结构412中的电介质(诸如，氧化硅和氮化硅)的蚀刻的蚀刻停止层。在一些实施例中，沟道插塞415充当NAND存储串的漏极。

如在图4B中进一步示出的，3D存储器件400在平面图中可以包括核心阵列区408和边缘区410。在一些实施例中，3D存储器件400进一步包括阶梯区411，以使得边缘区410在横向上例如在x方向(字线方向)上位于阶梯区411与核心阵列区408之间。即，边缘区410可以是核心阵列区408与阶梯区411之间的过渡区。存储堆叠层404可以包括位于阶梯区411中的、字线在该处结束用于使字线触点(未示出)着陆的阶梯结构(未示出)。阶梯结构的每个“层级”可以包括一个或多个导体/电介质层对，每个导体/电介质层对包括导体层403和电介质层405。在一些实施例中，阶梯结构的每两个相邻的层级在垂直方向上偏离名义上相同的距离，并且在横向上偏离名义上相同的距离。对于阶梯结构的每两个相邻的层级，更朝向衬底402的第一层级可以在横向上延伸得比第二层级远，因此形成用于垂直方向上的互连的位于第一层级上的“着陆区”。在一些实施例中，在核心阵列区408和边缘区410中而不在阶梯区411中安排沟道结构412。应当理解，在一些示例中，可以在3D存储器件400的最终器件中在阶梯区411中形成假沟道结构(未示出)。但与图1中的示例类似，在制造过程期间的特定的阶段处，如在图4B中示出的，阶梯区411可以没有任何沟道结构或者假沟道结构。

为了缓解如在上面就图1描述的由蚀刻负载效应以及所产生的边缘区410中的半导体插塞414的生长失败或者缺陷问题带来的挑战，在一些实施例中，沟道结构412在核心阵列区408和边缘区410中具有不同的横向尺寸(例如，直径)。根据一些实施例，如在图4B中示出的，边缘沟道结构412B(即，安排在边缘区410中的沟道结构412)的横向尺寸(例如，直径或者边长)大于核心沟道结构412A(即，安排在核心阵列区408中的沟道结构412)的横向尺寸(例如，直径或者边长)。通过增大边缘区410中的沟道孔的大小，可以通过在形成半导体插塞414之前进行清理而容易得多地移除蚀刻后的聚合物残留，因此提高半导体插塞414的生长质量。应当理解，在一些示例中，边缘沟道结构412B和核心沟道结构412A的尺寸可以是相同的。无论如何，在一些实施例中，如在上面就沟道结构412描述的，边缘沟道结构412B和核心沟道结构412A的结构是相同的。在一些实施例中，边缘沟道结构412B不被用作用于存储的NAND存储串，尽管它们像被用作用于存储的NAND存储串的核心沟道结构412A一样与其它部件类似地电连接。

与图1中的示例不同，3D存储器件400可以包括用于避免由于边缘沟道结构412B中的半导体插塞414的生长失败或者缺陷产生的SSG泄漏的位于边缘区410中的用于SSG 406的隔离结构416。如在图4B中示出的，隔离结构416在平面图中围绕边缘沟道结构412B以便分隔SSG 406与边缘区410中的边缘沟道结构412B。然而，根据一些实施例，隔离结构416不延伸到核心阵列区408或者阶梯区411。隔离结构416可以包括电介质，电介质包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，隔离结构416包括与存储堆叠层404的电介质层405相同的绝缘材料(诸如，氧化硅)。如在图4B中示出的，SSG 406可以在横向上跨核心阵列区408和边缘区410延伸，并且核心阵列区408中的核心沟道结构412A可以与SSG 406接触。相反，根据一些实施例，利用边缘区410中的隔离结构416，边缘区410中的边缘沟道结构412B通过隔离结构416与SSG 406隔开。应当理解，尽管图4B中的隔离结构416围绕边缘区410中的全部边缘沟道结构412B，但应当理解，其它示例中的隔离结构416可以围绕边缘沟道结构412B中的一个或一些边缘沟道结构412B，以使得剩余的边缘沟道结构412B仍然可以与SSG 406接触。在一些实施例中，由于蚀刻负载效应对在平面图中临近阶梯区411的最外面的列中的沟道孔的影响最大，并且在朝向核心阵列区408的其它列中影响逐渐减小，所以隔离结构416围绕临近阶梯区411的最外面的列中的边缘沟道结构412B，而不围绕其它列中的边缘沟道结构412B。应当理解，在一些示例中，被隔离结构416围绕的最外面的列的数量不限于1，并且可以是任何小于边缘区410中的列的总数的数量。

如在图4A的侧视图中示出的，隔离结构416在边缘区410中垂直地延伸穿过SSG406进入衬底402，以使得边缘区410中的至少一个沟道结构412与隔离结构416而非SSG 406接触。在一些实施例中，隔离结构416是STI，以使得隔离结构416的底面位于衬底402的顶面之下。根据一些实施例，核心阵列区408中的每个沟道结构412垂直地延伸穿过DSG 407、导体层403的栅极线/字线和SSG 406，而边缘区410中的至少一个沟道结构412垂直地延伸穿过DSG 407、导体层403的栅极线/字线和隔离结构416(取代SSG 406)。根据一些实施例，由于隔离结构416更远地延伸进入衬底402，所以边缘区410中的被隔离结构416围绕的沟道结构412比未被隔离结构416围绕的沟道结构412(诸如，核心阵列区408中的沟道结构412)更远地延伸进入衬底。即，在一些实施例中，边缘区410中的被隔离结构416围绕的沟道结构412的下端(半导体插塞414)位于未被隔离结构416围绕的沟道结构412(诸如，核心阵列区408中的沟道结构412)的下端之下。

在一些实施例中，每个沟道结构412的半导体插塞414的上端位于SSG 406之上，以使得核心阵列区408中的沟道结构412的半导体插塞414与SSG 406接触，并且边缘区410中的至少一个沟道结构412的半导体插塞414与隔离结构416接触。SSG 406与边缘区410中的至少一个沟道结构412(例如，图4B中的最外面的边缘沟道结构412B)之间的横向距离，例如，SSG 406与被隔离结构416围绕的半导体插塞414之间的最小距离在大约40nm到大约80nm之间，诸如，在40nm到80nm之间(例如，40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、任何由这些值中的任意值作为下限的范围或者在任何由这些值中的任意两个值定义的范围中)。即，根据一些实施例，边缘区410中的被隔离结构416围绕的沟道结构412与SSG406隔开至少40nm到80nm，以避免SSG泄漏。

在一些实施例中，3D存储器件400进一步包括可以将存储堆叠层404和沟道结构412划分成将通过各种存储器操作(诸如，读、写、编程或者擦除)被单独地控制的不同的区域的结构。如在图4B中示出的，3D存储器件400可以包括布置在y方向上并且各自在x方向上延伸以将存储堆叠层404和沟道结构412划分成布置在y方向上的多个块存储区401的多个平行的缝隙结构418(例如，栅缝隙(GLS))。尽管未在图4B中示出，但在每个块存储区401内，额外的结构(诸如，DSG切口或者SSG切口)可以进一步将块存储区401划分成多个指存储区。例如，如在图4A的侧视图中示出的，3D存储器件400可以进一步包括垂直地延伸穿过SSG406进入衬底402以切断SSG406的SSG切口409。根据一些实施例，如在下面就制造过程描述的，由于可以在同一个过程中形成SSG切口409和隔离结构416，所以SSG切口409是与隔离结构416共面的。应当理解，尽管在图4A中将SSG切口409安排在阶梯区411中，但也可以将SSG切口409安排在其它的区(诸如，核心阵列区408和/或边缘区410)中。例如，SSG切口409可以在横向上跨核心阵列区408、边缘区410和阶梯区411延伸以将SSG 406划分成块存储区401中的不同的部分。

在一些实施例中，3D存储器件400进一步包括各自垂直地延伸穿过SSG 406进入衬底402的一个或多个对准标记419。根据一些实施例，如在下面就制造过程描述的，由于可以在同一个过程中形成对准标记419、SSG切口409和隔离结构416，所以对准标记419是与SSG切口409和隔离结构416共面的。应当理解，对准标记419可以被用于制造3D存储器件400(诸如，在形成沟道结构412之后形成阶梯区411中的阶梯结构)期间的对准，并且可以保持在3D存储器件400的最终产品中(尽管不起作用)。应当理解，尽管在图4A和4B中将对准标记419安排在阶梯区411中，但也可以将对准标记419安排在其它的区(诸如，核心阵列区408和/或边缘区410)中。

应当理解，3D存储器件400可以包括图4A和4B中未示出的额外的部件和结构，这样的部件和结构包括但不限于一个或多个中段制程(MEOL)和后段制程(BEOL)互连层中的局部触点和互连以及外围电路。

应当理解，隔离结构的布局设计不受图4A和4B中的隔离结构416的示例的限制，并且可以包括任何其它合适的布局设计，诸如正方形、长方形、圆形、十字形、圆环形、环形等。还应当理解，隔离结构416的数量不受图4A和4B中的单个隔离结构416的示例的限制，并且可以是多个隔离结构。例如，与共享一个隔离结构相反，边缘区中的沟道结构中的一个或多个沟道结构中的每个沟道结构可以被单个隔离结构围绕。

图5A-5J说明了用于形成根据本公开内容的一些实施例的具有用于SSG的隔离结构的3D存储器件的一个示例性制造过程。图6是用于形成根据一些实施例的具有用于SSG的隔离结构的3D存储器件的一种示例性方法的流程图。图5A-5J和6中描绘的3D存储器件的示例包括图4A和4B中描绘的3D存储器件400。将一起描述图4A和4B、5A-5J和6。应当理解，方法600中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。进一步地，可以同时地或者按照与图6中示出的次序不同的次序执行这些操作中的一些操作。

在一些实施例中，在衬底上形成包括多个交织的电介质层和牺牲层的电介质堆叠层。根据一些实施例，牺牲层中的最下面的一个牺牲层被隔离结构穿透。如在图3中示出的，在衬底302上形成电介质堆叠层304，并且SSG牺牲层306(最下面的牺牲层)被隔离结构316穿透。如在下面详细描述的，电介质堆叠层的形成可以包括穿过SSG牺牲层进入衬底的隔离结构的形成和位于SSG牺牲层和隔离结构之上的交织的字线电介质层和字线牺牲层的形成。

参考图6，方法600在操作602处开始，在该操作中，在衬底上形成SSG牺牲层。方法600继续进行到操作604，如在图6中说明的，在该操作中，同时形成各自穿过SSG牺牲层的隔离结构和对准标记。在一些实施例中，在与形成隔离结构和对准标记的过程相同的过程中形成穿过SSG牺牲层的SSG切口。图7是用于形成根据本公开内容的一些实施例的3D存储器件中的用于SSG的隔离结构的一种示例性方法的流程图。为了同时形成各自穿过SSG牺牲层的隔离结构和对准标记，在操作702处，在衬底上顺序地形成SSG牺牲层、缓冲层和停止层。在一些实施例中，在形成SSG牺牲层之前，在衬底上形成SSG电介质层。在一些实施例中，在形成停止层之后，在停止层上形成保护层。在一些实施例中，SSG牺牲层和停止层包括氮化硅，并且SSG电介质层、缓冲层和保护层包括氧化硅。衬底可以是硅衬底。

如在图5A中说明的，在硅衬底502上顺序地形成SSG电介质层504、SSG牺牲层506、缓冲层508、停止层510、保护层512和硬掩模514。在一些实施例中，使用包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或者其任意组合的一个或多个薄膜沉积过程在硅衬底502上交替地沉积氧化硅和氮化硅的层，以使得SSG牺牲层506和停止层510包括氮化硅，并且SSG电介质层504、缓冲层508和保护层512包括氧化硅。在一些实施例中，硬掩模514包括一个或多个层(诸如，碳上旋转涂布(SOC)和氮氧化硅)作为平坦化层和抗反射层，可以使用旋转涂布或者包括但不限于PVD、CVD、ALD或者其任意组合的任何其它薄膜沉积过程形成这一个或多个层。硬掩模514也可以被用作稍后的过程中的蚀刻掩模。

返回参考图7，在操作704处，同时蚀刻各自穿过停止层、缓冲层和SSG牺牲层进入衬底的隔离沟槽和对准沟槽。在一些实施例中，在同一个过程中蚀刻也穿过停止层、缓冲层和SSG牺牲层进入衬底的SSG切口沟槽。如在图5B中说明的，隔离沟槽516、SSG切口沟槽518和对准沟槽519被蚀刻得穿过保护层512、停止层510、缓冲层508、SSG牺牲层506和SSG电介质层504进入硅衬底502。应当理解，可以使用光刻法将隔离沟槽516图案化为任何合适的隔离结构布局设计(诸如本文中公开的示例)。可以根据隔离沟槽516、SSG切口沟槽518和对准沟槽519的布局设计将硬掩模514图案化。在一些实施例中，然后使用干法蚀刻和/或湿法蚀刻过程(诸如，反应离子蚀刻(RIE))对位于已图案化的硬掩模514之下的保护层512、停止层510、缓冲层508、SSG牺牲层506和SSG电介质层504的被暴露的部分进行蚀刻直到到达硅衬底502。根据一些实施例，为了形成对准标记，硅衬底502的顶部也被蚀刻，以使得对准沟槽519、SSG切口沟槽518和隔离沟槽516进一步延伸进入硅衬底502。由于是使用同一个过程形成的，所以对准沟槽519、SSG切口沟槽518和隔离沟槽516可以是与彼此共面的。

返回参考图7，在操作706处，沉积电介质层以填充隔离沟槽和对准沟槽。在一些实施例中，SSG切口沟槽也在同一个过程中被填充以电介质层。如在图5C中说明的，使用包括但不限于PVD、CVD、ALD或者其任意组合的一个或多个薄膜沉积过程沉积电介质层520(诸如，与SSG电介质层504、缓冲层508和保护层512相同的材料——氧化硅层)以填充隔离沟槽516、SSG切口沟槽518和对准沟槽519(在图5B中示出)。根据一些实施例，电介质层520的厚度大得足以确保隔离沟槽516、SSG切口沟槽518和对准沟槽519被完全填满。

返回参考图7，在操作708处，在停止层处停止地使电介质层平坦化。如在图5D中说明的，使用湿法蚀刻和/或CMP使电介质层520平坦化，直到停止层510为止。在一些实施例中，由于电介质层520和保护层512两者具有相同的材料(诸如，氧化硅)，该材料与停止层510(诸如，氮化硅层)不同，所以停止层510充当用于控制平坦化过程的停止以避免破坏底层的SSG牺牲层506的CMP停止层和/或蚀刻停止层。

返回参考图7，在操作710处，移除停止层。如在图5E中说明的，使用湿法蚀刻移除停止层510(在图5D中示出)。在其中停止层510包括氮化硅并且电介质层520和缓冲层508包括氧化硅的一些实施例中，磷酸被用作蚀刻剂以便有选择地对停止层510进行蚀刻，留下电介质层520和缓冲层508不受损伤。

返回参考图7，在操作712处，使电介质层和缓冲层平坦化以形成隔离结构和对准标记。在一些实施例中，也在同一个过程中形成SSG切口。如在图5F中说明的，使用湿法蚀刻和/或CMP施加另一个平坦化过程以使电介质层520(在图5E中示出)和缓冲层508平坦化，以便形成各自穿过SSG牺牲层506进入硅衬底502的隔离结构522、SSG切口524和对准标记525。在一些实施例中，SSG牺牲层506被SSG切口524切断。应当理解，缓冲层508可以通过平坦化过程被完全移除，或者在不同的示例中被部分地留在SSG牺牲层506上。因此，隔离结构522、SSG切口524和对准标记525可以是与彼此共面的。平坦化过程还可以确保隔离结构522、SSG切口524和对准标记525的平坦表面，以避免例如由对准沟槽519引起的稍后过程中上层结构中的任何凹陷。

方法600继续进行到操作606，如在图6中说明的，在该操作中，在SSG牺牲层、隔离结构和对准标记上形成多个交织的字线电介质层和字线牺牲层。因此可以在衬底上形成包括交织的字线电介质层和字线牺牲层的电介质堆叠层以及SSG牺牲层。

如在图5G中说明的，在硅衬底502上形成包括多个电介质/牺牲层对的电介质堆叠层526。在一些实施例中，使用包括但不限于PVD、CVD、ALD或者其任意组合的一个或多个薄膜沉积过程在SSG牺牲层506、隔离结构522和对准标记525(在一些示例中，还有SSG切口524)上交替地沉积字线牺牲层527和字线电介质层529。在一些实施例中，字线牺牲层527包括氮化硅(与SSG牺牲层506相同的材料)，并且字线电介质层529包括氧化硅。应当理解，沉积字线牺牲层527和字线电介质层529的顺序不是限制性的。例如，取决于是否用缓冲层508(在图5F中示出)覆盖了SSG牺牲层506，沉积可以以字线牺牲层527或者字线电介质层529开始。因此，根据一些实施例，因此在硅衬底502上形成包括交织的字线电介质层529和字线牺牲层527的电介质堆叠层526以及SSG牺牲层506。根据一些实施例，电介质堆叠层526的牺牲层中的最下面的一个牺牲层(即，SSG牺牲层506)被隔离结构522和对准标记525穿透，并且被SSG切口524切断。由于对准标记525的平坦表面，在电介质堆叠层526的顶面上，可以避免位于对准标记525的正上方的凹陷和其中捕获的残留。

在一些实施例中，在形成电介质堆叠层之后，形成各自垂直地延伸穿过电介质堆叠层进入衬底的多个沟道结构，以使得沟道结构中的至少一个沟道结构延伸穿过隔离结构。如在下面详细描述的，沟道结构的形成可以包括沟道孔和半导体插塞的形成。

方法600继续进行到操作608，如在图6中说明的，在该操作中，同时形成(i)垂直地延伸穿过交织的字线电介质层和字线牺牲层以及SSG牺牲层的第一沟道结构和(ii)垂直地延伸穿过交织的字线电介质层和字线牺牲层以及隔离结构的第二沟道结构。第二沟道结构的横向尺寸可以大于第一沟道结构的横向尺寸。在一些实施例中，为了同时形成第一和第二沟道结构，同时形成(i)垂直地延伸穿过交织的字线电介质层和字线牺牲层以及SSG牺牲层进入衬底的第一沟道孔和(ii)垂直地延伸穿过交织的字线电介质层和字线牺牲层以及隔离结构进入衬底的第二沟道孔，并且同时形成(i)位于第一沟道孔的底部中、与SSG牺牲层接触的第一半导体插塞和(ii)位于第二沟道孔的底部中、与SSG牺牲层隔开的第二半导体插塞。在一些实施例中，为了同时形成第一和第二半导体插塞，分别在第一和第二沟道孔中从衬底开始外延地生长第一和第二半导体插塞。在一些实施例中，第二半导体插塞通过隔离结构与SSG牺牲层隔开。

如在图5H中说明的，形成各自垂直地延伸穿过电介质堆叠层526的交织的字线电介质层529和字线牺牲层527的沟道孔528的阵列。核心阵列区531中的沟道孔528可以进一步延伸穿过SSG牺牲层506进入硅衬底502。与隔离结构522对准的边缘区533中的沟道孔528可以进一步延伸穿过隔离结构522(取代SSG牺牲层506)进入硅衬底502。在一些实施例中，延伸穿过隔离结构522的沟道孔528比延伸穿过SSG牺牲层506的沟道孔528更远地延伸进入硅衬底502。即，延伸穿过隔离结构522的沟道孔528的下端可以比延伸穿过SSG牺牲层506的沟道孔528的下端更低。可以使用光刻法将沟道孔528图案化，并且使用干法蚀刻和/或湿法蚀刻过程(诸如，深RIE(DRIE))穿过交织的氧化硅和氮化硅层地蚀刻沟道孔526。在一些实施例中，沟道孔528进一步延伸穿过硅衬底502的顶部。应当理解，穿过电介质堆叠层526的蚀刻过程可以继续蚀刻硅衬底502的部分。在一些实施例中，在穿过电介质堆叠层526地蚀刻之后，使用单独的蚀刻过程来蚀刻硅衬底502的部分。在一些实施例中，边缘区533中的沟道孔528的横向尺寸(例如，直径)大于核心阵列区531中的沟道孔528的横向尺寸以使对边缘区533中的沟道孔528中的蚀刻残留的清理更容易，因为由于蚀刻负载效应，比核心阵列区531中多的蚀刻残留可以在边缘区533中的沟道孔528中形成。

如在图5H中说明的，通过在任何合适的方向上(例如，从底面和/或侧面开始)用半导体材料(例如，从硅衬底502开始外延地生长的单晶硅)填充沟道孔528的下部，在每个沟道孔528的下部中形成半导体插塞530。用于外延地生长半导体插塞530的制造过程可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MBE)或者其任意组合，之后跟随移除沟道孔528中的蚀刻残留的清理过程。与图1中的示例相比，通过形成穿过边缘区533中的SSG牺牲层506的隔离结构522，即使半导体插塞530在边缘区533中未能生长或者具有位于沟道孔528中的空洞，SSG牺牲层506也将是与沟道孔528隔开的以避免稍后的过程中的SSG泄漏，因此提高成品率。

如在图5I中说明的，在沟道孔528(在图5H中示出)中形成沟道结构538。沿每个沟道孔528的侧壁并且在分别的半导体插塞530上按照该次序顺序地形成存储薄膜532(包括阻隔层、存储层和隧穿层)和半导体沟道534。在一些实施例中，首先沿沟道孔528的侧壁并且在半导体插塞530上沉积存储薄膜532，以及然后在存储薄膜532上沉积半导体沟道534。可以使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)按照该次序顺序地沉积阻隔层、存储层和隧穿层以形成存储薄膜532。然后可以通过使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)在存储薄膜532的隧穿层上沉积半导体材料(诸如，多晶硅)形成半导体沟道534。在一些实施例中，顺序地沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成存储薄膜532和半导体沟道534。

如在图5I中说明的，在沟道孔528中(在图5H中示出)并且在半导体沟道534上形成保护层以完全地或者部分地填充沟道孔528(例如，不具有或者具有气隙)。可以通过使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)沉积绝缘材料(诸如，氧化硅)形成保护层。然后可以在沟道孔528的顶部中形成沟道插塞536。然后可以通过对沟道孔528的顶部中的存储薄膜532、半导体沟道534和保护层的部分进行湿法蚀刻和/或干法蚀刻在沟道孔528的顶部中形成凹槽。然后可以通过使用一个或多个薄膜沉积过程(诸如，CVD、PVD、ALD或者其任意组合)向凹槽中沉积半导体材料(诸如，多晶硅)形成沟道插塞536。根据一些实施例，因此形成各自包括半导体插塞530、存储薄膜532、半导体沟道534和沟道插塞536的沟道结构538。在一些实施例中，核心阵列区531中的沟道结构538垂直地延伸穿过具有SSG牺牲层506的电介质堆叠层526进入硅衬底502，而边缘区533中的沟道结构538垂直地延伸穿过隔离结构522和不具有SSG牺牲层506的电介质堆叠层526进入硅衬底502。

在一些实施例中，可以例如在电介质堆叠层526的边缘上形成阶梯结构(未示出)。可以通过对朝向硅衬底502的电介质堆叠层526的电介质层对执行多个所谓的“修剪蚀刻”循环来形成阶梯结构。由于施加于电介质堆叠层526的电介质层对的重复的修剪蚀刻循环，电介质堆叠层526可以具有一个或多个倾斜的边缘和比底部电介质层对短的顶部电介质层对。在一些实施例中，对准标记525被用于阶梯结构的形成期间的对准。由于对准标记525的平坦表面，可以避免电介质堆叠层526的顶面上的凹陷和在其中捕获的残留，以避免对对准标记525的阻隔。

在一些实施例中，如在下面详细描述的，通过分别用多个导体层替换牺牲层来用存储堆叠层替换电介质堆叠层，以使得至少一个沟道结构通过隔离结构与导体层中的最下面的一个导体层隔开。

方法600继续进行到操作610，如在图6中说明的，在该操作中，用多个导体层替换字线牺牲层和SSG牺牲层以分别形成多个字线和SSG，以使得第一沟道结构与SSG接触，并且第二沟道结构通过隔离结构与SSG隔开。

如在图5J中说明的，通过用字线542替换字线牺牲层527(在图5H中示出)和用SSG544替换SSG牺牲层506(在图5I中示出)来用包括交织的字线542和字线电介质层529以及SSG 544的存储堆叠层540替换电介质堆叠层526(在图5I中示出)。在一些实施例中，可以使用对电介质(例如，氧化硅和氮化硅)的湿法蚀刻和/或干法蚀刻(诸如，DRIE)蚀刻出穿过电介质堆叠层526的缺口(缝隙)。缺口可以被用作用导体层(例如，字线542和SSG 544)替换牺牲层(例如，字线牺牲层527和SSG牺牲层506)的所谓的栅替换过程的通路。用导体层替换牺牲层可以通过对电介质层529(例如，氧化硅)有选择的对牺牲层(例如，氮化硅)的湿法蚀刻和用导体层(例如，W)填充蚀刻产生的凹槽来执行。可以通过PVD、CVD、ALD、电化学沉积或者其任意组合沉积导体层。

根据一些实施例，由于用SSG 544(即，存储堆叠层540的最下面的导体层)替换SSG牺牲层506，核心阵列区531中的沟道结构538因此延伸穿过SSG 544并且与SSG 544接触。相反，边缘区533中的沟道结构538仍然通过隔离结构522与SSG 544隔开。在栅替换过程期间，由于边缘区533中的沟道结构536通过隔离结构522与SSG牺牲层506隔开，所以即使半导体插塞530在沟道孔528中未能生长或者具有空洞，形成SSG 544的导电材料在移除SSG牺牲层506之后也不会从凹槽向硅衬底502中泄漏以引起短路。

根据本公开内容的一个方面，一种3D存储器件包括：衬底、位于所述衬底上的存储堆叠层、各自垂直地延伸穿过所述存储堆叠层的多个沟道结构、隔离结构和对准标记。所述存储堆叠层包括多个交织的导体层和电介质层。所述导体层中的朝向所述衬底的最外面的一个导体层是源选择栅极线(SSG)。所述隔离结构垂直地延伸进入所述衬底，并且在平面图中围绕所述沟道结构中的至少一个沟道结构以便分隔所述SSG与所述至少一个沟道结构。所述对准标记垂直地延伸进入所述衬底，并且与所述隔离结构共面。

在一些实施例中，所述多个沟道结构在平面图中被安排在核心阵列区和边缘区中，并且所述至少一个沟道结构被安排在所述边缘区中。

在一些实施例中，存储堆叠层包括阶梯结构，所述边缘区在横向上位于所述阶梯结构与所述核心阵列区之间，并且所述至少一个沟道结构在所述平面图中被安排在临近所述阶梯结构的最外面的列中。

在一些实施例中，所述至少一个沟道结构的横向尺寸大于被安排在所述核心阵列区中的所述沟道结构的横向尺寸。

在一些实施例中，所述SSG与所述至少一个沟道结构之间的横向距离在大约40nm到大约80nm之间。

在一些实施例中，所述沟道结构中的每个沟道结构包括位于朝向所述衬底的一端处的半导体插塞。

在一些实施例中，所述隔离结构在横向上位于所述SSG与所述至少一个沟道结构的所述半导体插塞之间。

在一些实施例中，所述至少一个沟道结构的所述半导体插塞比所述沟道结构中的另一个沟道结构的半导体插塞更远地延伸进入所述衬底。

在一些实施例中，所述隔离结构和所述对准标记各自包括电介质。

在一些实施例中，所述对准标记垂直地延伸穿过所述SSG。

在一些实施例中，所述3D存储器件进一步包括垂直地延伸进入所述衬底并且与所述隔离结构和所述对准标记共面的SSG切口。

根据本公开内容的另一个方面，一种3D存储器件包括：衬底、横向地延伸的SSG、垂直地延伸穿过所述SSG进入所述衬底的隔离结构、垂直地延伸穿过所述SSG进入所述衬底的第一沟道结构以及垂直地延伸穿过所述隔离结构进入所述衬底并且通过所述隔离结构与所述SSG隔开的第二沟道结构。

在一些实施例中，在平面图中，所述第一沟道结构被安排在核心阵列区中，并且所述第二沟道结构被安排在边缘区中。

在一些实施例中，所述3D存储器件进一步包括存储堆叠层，所述存储堆叠层包括多个交织的导体层和电介质层。根据一些实施例，所述SSG是所述导体层中的朝向所述衬底的最外面的一个导体层。

在一些实施例中，所述存储堆叠层包括阶梯结构，所述边缘区在横向上位于所述阶梯结构与所述核心阵列区之间，并且所述边缘区中的所述第二沟道结构在所述平面图中被安排在临近所述阶梯结构的最外面的列中。

在一些实施例中，所述第一和第二沟道结构中的每个沟道结构包括位于其一端处的半导体插塞，所述第一沟道结构的所述半导体插塞与所述SSG接触，并且所述第二沟道结构的所述半导体插塞与所述隔离结构接触。

在一些实施例中，所述第二沟道结构比所述第一沟道结构更远地延伸进入所述衬底。

在一些实施例中，所述3D存储器件进一步包括：垂直地延伸穿过所述SSG进入所述衬底并且与所述隔离结构共面的对准标记。

在一些实施例中，所述隔离结构和所述对准标记各自包括电介质。

在一些实施例中，所述3D存储器件进一步包括：垂直地延伸穿过所述SSG进入所述衬底并且与所述隔离结构和所述对准标记共面的SSG切口。

在一些实施例中，所述第二沟道结构的横向尺寸大于所述第一沟道结构的横向尺寸。

在一些实施例中，所述SSG与所述第二沟道结构之间的横向距离在大约40nm到大约80nm之间。

根据本公开内容的又另一个方面，公开了一种用于形成3D存储器件的方法。在衬底上形成SSG牺牲层。同时形成各自穿过所述SSG牺牲层的隔离结构和对准标记。在所述SSG牺牲层、所述隔离结构和所述对准标记上形成多个交织的字线电介质层和字线牺牲层。形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述隔离结构的第一沟道结构。用多个导体层替换所述字线牺牲层和所述SSG牺牲层以分别形成多个字线和SSG，以使得所述第一沟道结构通过所述隔离结构与所述SSG隔开。

在一些实施例中，在与用于形成所述第一沟道结构的过程相同的过程中形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述SSG牺牲层的第二沟道结构。在一些实施例中，通过用所述多个导体层替换所述字线牺牲层和所述SSG牺牲层以形成所述多个字线和所述SSG，所述第二沟道结构与所述SSG接触。

在一些实施例中，在所述SSG牺牲层上顺序地形成缓冲层和停止层。

在一些实施例中，为了形成所述隔离结构，同时形成各自穿过所述停止层、所述缓冲层和所述SSG牺牲层进入所述衬底的隔离沟槽和对准标记，沉积电介质层以填充所述隔离沟槽和所述对准沟槽，在所述停止层处停止地使所述电介质层平坦化，并且移除所述停止层。

在一些实施例中，在移除所述停止层之后，使所述电介质层和所述缓冲层平坦化以形成所述隔离结构和所述对准标记。

在一些实施例中，在与形成所述隔离结构和所述对准标记的过程相同的过程中形成穿过所述SSG牺牲层的SSG切口。

在一些实施例中，所述SSG牺牲层包括氮化硅，并且所述隔离结构和所述对准标记包括氧化硅。

在一些实施例中，为了在所述相同的过程中形成所述第一和第二沟道结构，同时形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述隔离结构进入所述衬底的第一沟道孔和垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述SSG牺牲层进入所述衬底的第二沟道孔；并且同时形成与所述SSG牺牲层隔开的位于所述第一沟道孔的底部中的第一半导体插塞和与所述SSG牺牲层接触的位于所述第二沟道孔的底部中的第二半导体插塞。

在一些实施例中，为了同时形成所述第一和第二半导体插塞，分别在所述第一和第二沟道孔中从所述衬底开始外延地生长所述第一和第二半导体插塞。

在一些实施例中，所述第一沟道孔比所述第二沟道孔更远地延伸进入所述衬底。

在一些实施例中，所述第一沟道结构的横向尺寸大于所述第二沟道结构的横向尺寸。

前述对具体的实施例的描述内容将如此揭露本公开内容的一般本质，以使得其他人通过应用本技术领域的知识可以轻松地修改和/或适配这样的具体实施例的各种应用，而没有过多的实验，并且不脱离本公开内容的一般概念。因此，基于本文中呈现的教导和指南，这样的适配和修改旨在落在所公开的实施例的等价项的意义和范围内。应当理解，本文中的词组或者术语是出于描述而非限制的目的的，以使得本说明书的术语或者词组将由技术人员根据所述教导和指南来解释。

已在上面借助于说明所指定的功能及其关系的实现方案的功能性构建方框描述了本公开内容的实施例。已经出于方便描述起见在本文中任意地定义了这些功能性构建方框的边界。可以定义替换的边界，只要所指定的功能及其关系被恰当地执行就行。

摘要部分可以阐述如由发明人设想的本公开内容的一个或多个而非全部示例性实施例，并且因此，不旨在以任何方式限制本公开内容及所附权利要求。

本公开内容的广度和范围不应当受上面描述的示例性实施例中的任一个示例性实施例的限制，而应当仅根据以下权利要求及其等价项来定义。

Claims (39)

1.一种三维(3D)存储器件，包括：

衬底；

位于所述衬底上的存储堆叠层，所述存储堆叠层包括相互交叠的导体层和电介质层，且所述存储堆叠层中靠近所述衬底的至少一层导体层为源选择栅极线(SSG)；所述存储堆叠层包括核心阵列区、边缘区和阶梯区，其中所述边缘区在横向上位于所述阶梯结构区与所述核心阵列区之间；

各自垂直地延伸穿过所述存储堆叠层的多个沟道结构，所述多个沟道结构包括位于所述边缘区内的多个边缘沟道结构；以及

垂直地延伸穿过所述SSG并进入到所述衬底中的隔离结构，其中，所述隔离结构位于所述边缘区，所述多个边缘沟道结构中的至少一个边缘沟道结构垂直地延伸穿过所述隔离结构，并通过所述隔离结构与所述SSG分隔开。

2.根据权利要求1所述的3D存储器件，其中，所述至少一个边缘沟道结构至少位于所述边缘区内靠近所述阶梯区的最外面的列中。

3.根据权利要求2所述的3D存储器件，其中，所述多个沟道结构还包括位于所述核心阵列区内的多个核心沟道结构，所述边缘沟道结构的横向尺寸大于所述核心沟道结构的横向尺寸。

4.根据权利要求1所述的3D存储器件，其中，所述SSG与所述至少一个边缘沟道结构之间的最小横向距离在大约40nm到大约80nm之间。

5.根据权利要求3所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构包括位于朝向所述衬底的一端处的半导体插塞。

6.根据权利要求5所述的3D存储器件，其中，所述隔离结构在所述横向上位于所述SSG与所述至少一个边缘沟道结构的半导体插塞之间。

7.根据权利要求5所述的3D存储器件，其中，所述至少一个边缘沟道结构的半导体插塞比所述核心沟道结构的半导体插塞更远地延伸进入到所述衬底中。

8.根据权利要求1所述的3D存储器件，其中，还包括垂直地延伸穿过所述SSG并进入到所述衬底中、以切断所述SSG的SSG切口。

9.根据权利要求8所述的3D存储器件，其中，所述SSG切口与所述隔离结构共面。

10.根据权利要求8所述的3D存储器件，其中，所述SSG切口与所述隔离结构均与所述存储对叠层中所述SSG上的所述电介质层直接接触。

11.根据权利要求8所述的3D存储器件，其中，所述SSG切口在所述横向上延伸并跨越所述核心阵列区、所述边缘区和所述阶梯区。

12.根据权利要求1所述的3D存储器件，其中，所述边缘区内具有一个所述隔离结构，且位于该边缘区内的所述边缘沟道结构均垂直地延伸穿过该隔离结构并进入所述衬底。

13.根据权利要求1所述的3D存储器件，其中，还包括垂直地延伸进入到所述衬底的对准标记。

14.根据权利要求13所述的3D存储器件，其中，所述对准标记垂直地延伸穿过所述SSG。

15.根据权利要求14所述的3D存储器件，所述对准标记与所述隔离结构共面。

16.一种三维(3D)存储器件，包括：

衬底；

横向地延伸的源选择栅极线(SSG)；

垂直地延伸穿过所述SSG进入到所述衬底中的隔离结构；

垂直地延伸穿过所述SSG进入到所述衬底中的第一沟道结构；以及

垂直地延伸穿过所述隔离结构进入到所述衬底中并且通过所述隔离结构与所述SSG隔开的第二沟道结构。

17.根据权利要求16所述的3D存储器件，其中，在平面图中，所述第一沟道结构位于核心阵列区中，所述第二沟道结构位于边缘区中。

18.根据权利要求17所述的3D存储器件，还包括存储堆叠层，所述存储堆叠层包括多个交织的导体层和电介质层，其中，所述SSG包括所述导体层中的朝向所述衬底的最外面的至少一个导体层。

19.根据权利要求17所述的3D存储器件，其中，所述存储堆叠层包括阶梯区，所述边缘区在横向上位于所述阶梯区与所述核心阵列区之间，并且所述第二沟道结构至少位于所述平面图中与所述阶梯区相邻的最外面的列中。

20.根据权利要求16所述的3D存储器件，其中，

所述第一沟道结构和所述第二沟道结构中的每个沟道结构包括位于其一端处的半导体插塞；

所述第一沟道结构的半导体插塞与所述SSG接触；并且

所述第二沟道结构的半导体插塞与所述隔离结构接触。

21.根据权利要求16所述的3D存储器件，其中，所述第二沟道结构比所述第一沟道结构更远地延伸进入到所述衬底中。

22.根据权利要求19所述的3D存储器件，其中，还包括垂直地延伸穿过所述SSG并进入到所述衬底中、以切断所述SSG的SSG切口。

23.根据权利要求22所述的3D存储器件，其中，所述SSG切口与所述隔离结构共面。

24.根据权利要求22所述的3D存储器件，其中，所述SSG切口在所述横向上延伸并跨越所述核心阵列区、所述边缘区和所述阶梯区。

25.根据权利要求16所述的3D存储器件，其中，还包括垂直地延伸进入到所述衬底的对准标记。

26.根据权利要求25所述的3D存储器件，所述对准标记垂直地延伸穿过所述SSG。

27.根据权利要求25所述的3D存储器件，所述对准标记与所述隔离结构共面。

28.根据权利要求16所述的3D存储器件，其中，所述第二沟道结构的横向尺寸大于所述第一沟道结构的横向尺寸。

29.根据权利要求16所述的3D存储器件，其中，所述SSG与所述第二沟道结构之间的最小横向距离在大约40nm到大约80nm之间。

30.一种用于形成三维(3D)存储器件的方法，包括：

在衬底之上形成源选择栅极线(SSG)牺牲层；

形成穿过所述SSG牺牲层进入到所述衬底中的隔离结构；

在所述SSG牺牲层和所述隔离结构之上形成多个交织的字线电介质层和字线牺牲层；

形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述隔离结构的第一沟道结构；以及

用多个导体层替换所述字线牺牲层和所述SSG牺牲层以分别形成多个字线和SSG，以使得所述第一沟道结构通过所述隔离结构与所述SSG隔开。

31.根据权利要求30所述的方法，还包括：在与用于形成所述第一沟道结构的过程相同的过程中形成垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述SSG牺牲层的第二沟道结构，其中，通过用所述多个导体层替换所述字线牺牲层和所述SSG牺牲层以形成所述多个字线和所述SSG而使所述第二沟道结构与所述SSG接触。

32.根据权利要求30所述的方法，还包括：在所述SSG牺牲层上依次形成缓冲层和停止层。

33.根据权利要求32所述的方法，其中，在与形成所述隔离结构的过程相同的过程中形成SSG切口；

形成所述隔离结构和所述SSG切口包括：

蚀刻各自穿过所述停止层、所述缓冲层和所述SSG牺牲层进入到所述衬底中的隔离沟槽和SSG切口沟槽；

沉积电介质层以填充所述隔离沟槽和所述SSG切口沟槽；

对所述电介质层的平坦化在所述停止层处停止；以及

移除所述停止层。

34.根据权利要求33所述的方法，还包括：在移除所述停止层之后，使所述电介质层和所述缓冲层平坦化以形成所述隔离结构和所述SSG切口。

35.根据权利要求33所述的方法，还包括：在与形成所述隔离结构和所述SSG切口的过程相同的过程中形成穿过所述SSG牺牲层进入到所述衬底中的对准标记。

36.根据权利要求30所述的方法，其中，在所述相同的过程中形成所述第一沟道结构和所述第二沟道结构包括：

同时形成(i)垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述隔离结构进入到所述衬底中的第一沟道孔，以及(ii)垂直地延伸穿过所述交织的字线电介质层和字线牺牲层以及所述SSG牺牲层进入到所述衬底中的第二沟道孔；以及

同时形成(i)与所述SSG牺牲层隔开的位于所述第一沟道孔的底部中的第一半导体插塞，以及(ii)与所述SSG牺牲层接触的位于所述第二沟道孔的底部中的第二半导体插塞。

37.根据权利要求36所述的方法，其中，同时形成所述第一半导体插塞和所述第二半导体插塞包括：分别在所述第一沟道孔和所述第二沟道孔中从所述衬底开始外延生长所述第一半导体插塞和所述第二半导体插塞。

38.根据权利要求36所述的方法，其中，所述第一沟道孔比所述第二沟道孔更远地延伸进入到所述衬底中。

39.根据权利要求30所述的方法，其中，所述第一沟道结构的横向尺寸大于所述第二沟道结构的横向尺寸。

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