CN111211130B - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上方的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于栅叠层结构底部的栅极导体提供底部选择栅极；多个沟道柱，分别贯穿栅叠层结构且被划分为多组，每组包括相邻的多个沟道柱；以及至少一个隔离结构，分别位于相邻的两组沟道柱之间，底部选择栅极被至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个底部子栅极用于控制与其相邻的一组沟道柱，不同的底部子栅极分别控制不同组的沟道柱。该3D存储器件在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，通常在形成栅叠层结构之后，形成贯穿栅叠层结构的开孔，之后再形成沟道柱，相邻沟道柱的底部连接至共同的栅极导体，即经由同一个选择晶体管控制相邻两个沟道柱，因而无法通过底部的选择晶体管来单独控制某一部分沟道柱。
因此，期望对现有技术的3D存储器件进行进一步改进，以解决上述问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。
根据本发明的第一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。
优选地，所述隔离结构包括第一隔离层和第一外延层，所述第一外延层位于所述第一隔离层与所述衬底围绕形成的空腔内，所述第一隔离层位于所述底部子栅极和所述第一外延层之间。
优选地，所述沟道柱的侧壁包括多个依次围绕芯部的功能层以及位于与各个所述功能层底部邻接的第二外延层，其中，在所述第二外延层与所述底部选择栅极之间具有第二隔离层。
优选地，所述第一外延层和所述第二外延层的高度相同。
根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；形成多个沟道柱，所述多个沟道柱分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及形成至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。
优选地，形成所述隔离结构的方法包括：在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的至少一个隔离槽，所述至少一个隔离槽将所述底部选择栅极划分为相互隔离的所述多个底部子栅极；形成位于所述隔离槽侧壁的第一隔离层；以及形成位于所述第一隔离层与所述衬底围绕形成的空腔内的第一外延层。
优选地，形成所述沟道柱的方法包括：在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的开口，所述开口位于所述隔离槽的两侧；形成位于所述开口侧壁的第二隔离层；形成位于所述第二隔离层与所述衬底围绕形成的空腔内的第二外延层；在形成绝缘叠层结构之后，形成贯穿所述绝缘叠层结构的开孔，所述开孔的位置与所述开口的位置一一对应；以及在所述开孔的侧壁形成多个依次围绕芯部的功能层。
优选地，所述隔离槽和所开口形成于第一工艺步骤；所述第一隔离层和所述第二隔离层形成于第二工艺步骤；所述第一外延层和所述第二外延层形成于第三工艺步骤。
优选地，所述第一外延层的高度小于所述第一隔离层的高度，所述第二外延层的高度小于所述第二隔离层的高度，在形成所述第一外延层和所述第二外延层之后，还包括：对位于所述牺牲层表面的所述层间绝缘层进行平坦化处理，直至所述第一外延层、所述第二外延层的暴露表面与所述层间绝缘层平齐。
优选地，在形成所述沟道柱之后，还包括：形成贯穿所述绝缘叠层结构的栅线缝隙；以及利用所述栅线缝隙将所述绝缘叠层结构替换为所述栅叠层结构，其中，所述栅线缝隙将所述栅叠层结构划分为多个子栅叠层结构，每个所述子栅叠层结构包括多组所述沟道柱。
本发明提供的3D存储器件及其制造方法，在相邻两组沟道柱之间形成隔离结构，以将相邻两组沟道柱之间的底部选择栅极电隔离为两部分，从而每个底部子栅极可以分别单独控制每一组沟道柱；进一步地，本发明实施例形成栅叠层结构完成之前，在形成隔离结构的同时形成外延层，从而降低形成外延层的工艺难度，提高外延层的可控性和品质。
进一步地，在隔离槽和开口中形成了隔离层及其内部的外延层，可以同时形成隔离结构和沟道柱底部的外延层，其中，位于隔离槽侧壁的隔离层可以将栅极导体电隔离，并可以作为蚀刻的停止层，以保护其内部的外延层不受损伤，避免外延层与栅极导体形成电连接；位于开口中的隔离层可以作为栅极线回路中的栅极线氧化层，省去了后续步骤中的对外延层进行部分氧化的步骤，并且使得栅极线氧化层的厚度更容易控制。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器件的透视图。
图3a至3h示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图；
图4示出了根据本发明实施例的3D存储器件制造方法的一个或多个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在传统的3D存储器件中，通常在形成栅叠层结构之后，形成贯穿栅叠层结构的开孔，之后再形成沟道柱，相邻沟道柱的底部连接至共同的栅极导体，即经由同一个选择晶体管控制相邻两个沟道柱，因而无法通过底部的选择晶体管来单独控制一个沟道柱，进一步地，由于沟道柱具有很大的纵横比，因此难以控制沟道柱底部的外延层的高度，而且外延层的品质较差。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。为此，本申请需要在相邻两组沟道柱之间形成隔离结构，以将相邻两组沟道柱之间的栅极导体分离，从而选择晶体管可以分别控制多个沟道柱；进一步地，本申请在形成栅叠层结构完成之前，形成外延层，以降低形成外延层的工艺难度，提高外延层的可控性和品质。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的第一导电通道131到达互连层132，从而彼此互连，然后经由第二导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的第一导电通道131到达互连层132，从而彼此互连，然后经由第二导电通道133连接至同一条地选择线GSL。
在图2中，多个栅线缝隙161将栅叠层结构120划分为多个子栅叠层结构，沿x方向观察yz平面，为了清楚起见，在相邻的两个栅线缝隙161之间的子栅叠层结构中，在沿y方向上仅示出了一个沟道柱110。应当理解，在每个子栅叠层结构中，在沿y方向上应具有多个沟道柱110。在本发明实施例中，在每个子栅叠层结构中，多个沟道柱110被划分为多组，每组包括相邻的多个沟道柱110；沿y方向上的相邻的两组沟道柱之间具有隔离结构(未示出)，从而第二选择晶体管Q2可以对每个子栅叠层结构中的每组沟道柱进行单独控制。
下面结合附图对本发明实施例的3D存储器件及其制造方法进行详细描述。
图3a至3h示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，所述截面图沿图2中的AA线方向所示。图4示出了根据本发明实施例的3D存储器件制造方法的一个或多个阶段的截面图，所述截面图在xy平面截取。为了清楚起见，在图3a至3h中仅示出一个子栅叠层结构对应的半导体结构，在每个子栅叠层结构中，在沿即y方向具有两组沟道柱，每组沟道柱包括相邻的多个沟道柱110(可参见图4虚线框中所示开口141的相对位置所示)。
该方法开始于已经在半导体衬底101上形成底部栅极结构的半导体结构，如图3a所示。在该半导体结构中，底部栅极结构包括牺牲层109和位于牺牲层109的两个相对表面上的层间绝缘层108，其中，位于牺牲层109和衬底101之间的层间绝缘层108适于提供栅氧化层，牺牲层109适于形成栅极导体以提供第二选择晶体管。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层108例如由氧化硅组成，牺牲层109例如为氮化硅。在其他实施例中，牺牲层109和绝缘层108的层数不限。
进一步地，在半导体结构的表面形成多个隔离槽141和开口142，如图3b所示。在该实例中，为了形成位于子栅叠层结构中的两个沟道柱110，需要在该半导体结构中形成至少两个开口142和位于两个开口142之间的一个隔离槽141，其中，隔离槽141用于形成隔离结构160，开口142用于形成沟道柱110的至少一部分。可选的，如图3b所示，在该半导体结构中形成了两个开口142和三个隔离槽141，隔离槽141与开口121交错分布。开口和隔离槽的数目和具体分布都仅为示例，在其他实施例中不受限制，例如可以在相邻开口之间设置多个隔离槽等。
在垂直于半导体衬底101的方向上观察，如图4所示，隔离槽141沿x方向延伸，以隔离在y方向分布的两组开口142(如虚线框中所示)，从而隔离在y方向分布的相邻两组沟道柱110，图4中的虚线指示图3a至3h的截面图。
在该步骤中，采用各向异性的蚀刻方法蚀刻半导体结构，以形成隔离槽141和开口142，隔离槽141和开口142贯穿牺牲层109和层间绝缘层108，且延伸至半导体衬底101的内部，隔离槽141和开口142的底部优选靠近半导体衬底101与层间绝缘层108相接触的表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的内部停止，从而形成隔离槽141和开口142。
进一步地，在隔离槽141和开口142中形成隔离层143，如图3c所示。在该实施例中，隔离层143覆盖于隔离槽141和开口142的侧壁，位于隔离槽141侧壁的隔离层143用于将牺牲层109电隔离，位于开口142中的隔离层143用于在栅极线回路中提供栅极线氧化层，隔离层143例如是氧化硅或其他绝缘物质。为了清楚起见，在附图中将隔离层143和层间绝缘层108以整体示出。
在该步骤中，在隔离槽141和开口142中填充绝缘材料，以形成隔离层143。例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical VaporDeposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，填充绝缘材料。上述方法均为各向同性的沉积方法，因此在隔离槽141和开口142的侧壁和底部均形成了绝缘材料，可选的，通过控制沉积工艺时间或沉积工艺的反应循环次数来控制隔离层143的厚度，并在后续步骤中去除位于隔离槽141和开口142底部的绝缘材料。在可选的实施例中，可以选择采用各向异性的工艺在隔离槽141和开口142的侧壁形成隔离层143，以节省反应材料。
可选的，对绝缘材料进行进一步蚀刻，以形成具有预期厚度的隔离层143，如图3d所示。在该步骤中，采用各向异性的蚀刻方法蚀刻绝缘材料，以去除位于隔离槽141和开口142底部的绝缘材料，可选的，在该蚀刻步骤中，还去除了部分位于隔离槽141和开口142侧壁的绝缘材料，以进一步控制隔离层143的厚度。
进一步地，在隔离层143与半导体衬底101形成的空腔内部形成外延层116，如图3e所示。在该实施例中，位于隔离槽141内部的隔离层143及其内部的外延层116用于形成隔离结构160，位于开口142内部的隔离层143及其内部的外延层116用于形成沟道柱110的至少一部分。可选的，外延层116的高度低于隔离层143的高度，有利于后续的平坦化步骤。
进一步地，对半导体结构进行平坦化处理，如图3f所示。在该步骤中，与隔离槽141对应的隔离结构160已初步形成，其包括隔离层143和外延层116。在该实施例中，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)对半导体结构的表面进行平坦化处理，抛光停止于外延层116的表面。
进一步地，在半导体结构的表面形成绝缘叠层结构150，如图3g所示。该绝缘叠层结构包括交替堆叠的多个层间绝缘层108和多个牺牲层109。在该实施例中，形成了贯穿绝缘叠层结构150的开孔117，该开孔117用于形成沟道柱110，多个开孔117的位置与图3b所示的多个开口142的位置一一对应。
进一步地，在开孔117中形成沟道柱110，并将绝缘叠层结构150替换为栅叠层结构120，如图3h所示。
在该实施例中，如图1b所示，沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114。例如，在沟道柱110的中间部分，牺牲层109与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，沟道层111例如为非晶硅。
在将绝缘叠层结构150替换为栅叠层结构120的步骤中，在绝缘叠层结构150中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构150中的牺牲层109以形成空腔，以及采用金属层填充空腔以形成栅叠层结构120。
牺牲层109将替换成栅极导体121、122和123，栅极导体121、122和123进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层109例如图案化为台阶状，即，每个牺牲层109的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层109的图案化步骤之后，可以采用绝缘层覆盖栅叠层结构120，可选的，采用多个独立的沉积步骤形成覆盖栅叠层结构120的绝缘层。
在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构150。
在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层109从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构150中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构150中的牺牲层109的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的层间绝缘层去除牺牲层109。
在该步骤中，位于隔离槽141侧壁的隔离层143可以作为蚀刻的停止层，以保护外延层116不受损伤，避免外延层116与栅极导体123形成电连接。
在形成栅极导体时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
可选的，为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS电路(未示出)。所述多个阱区例如包括深N阱、位于深N阱中的高压P阱、与高压P阱相邻接的高压N阱、位于高压P阱中的P+掺杂区、位于高压N阱中的N+掺杂区。在该实施例中，高压P阱作为沟道柱的公共源区，高压N阱用于对公共源区的预充电，P+掺杂区和N+掺杂区分别作为接触区以减小接触电阻。该高压P阱作为多个沟道柱的公共源区，因此位于栅叠层结构120的下方。
在本发明实施例中，栅极导体123即为最终形成的3D存储器件的底部选择栅极，且其被隔离结构160划分为相互隔离的底部子栅极124，每个底部子栅极124用于控制与其相邻的一组沟道柱110，不同的底部子栅极124分别控制不同组的沟道柱110。
为此，在半导体衬底101中形成的CMOS电路中还具有分别连接至各个底部子栅极124的控制电路，从而各个底部子栅极124分别控制与其相邻的一组沟道柱110，且不同的底部子栅极分别控制不同组的沟道柱110。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；
多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及
至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，
其中，所述隔离结构包括第一隔离层和第一外延层，所述第一外延层位于所述第一隔离层与所述衬底围绕形成的空腔内，所述第一隔离层位于所述底部子栅极和所述第一外延层之间。
2.根据权利要求1所述的3D存储器件，其特征在于，所述沟道柱的侧壁包括多个依次围绕芯部的功能层以及位于与各个所述功能层底部邻接的第二外延层，
其中，在所述第二外延层与所述底部选择栅极之间具有第二隔离层。
3.根据权利要求2所述的3D存储器件，其特征在于，所述第一外延层和所述第二外延层的高度相同。
4.一种3D存储器件的制造方法，其特征在于，包括：
形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；
形成多个沟道柱，所述多个沟道柱分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及
形成至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，
其中，形成所述隔离结构的方法包括：
在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的至少一个隔离槽，所述至少一个隔离槽将所述底部选择栅极划分为相互隔离的所述多个底部子栅极；
形成位于所述隔离槽侧壁的第一隔离层；以及
形成位于所述第一隔离层与所述衬底围绕形成的空腔内的第一外延层。
5.根据权利要求4所述的制造方法，其特征在于，形成所述沟道柱的方法包括：
在形成与所述底部选择栅极对应的牺牲层之后，形成贯穿所述牺牲层的开口，所述开口位于所述隔离槽的两侧；
形成位于所述开口侧壁的第二隔离层；
形成位于所述第二隔离层与所述衬底围绕形成的空腔内的第二外延层；
在形成绝缘叠层结构之后，形成贯穿所述绝缘叠层结构的开孔，所述开孔的位置与所述开口的位置一一对应；以及
在所述开孔的侧壁形成多个依次围绕芯部的功能层。
6.根据权利要求5所述的制造方法，其特征在于，
所述隔离槽和所开口形成于第一工艺步骤；
所述第一隔离层和所述第二隔离层形成于第二工艺步骤；
所述第一外延层和所述第二外延层形成于第三工艺步骤。
7.根据权利要求5所述的制造方法，其特征在于，所述第一外延层的高度小于所述第一隔离层的高度，所述第二外延层的高度小于所述第二隔离层的高度，在形成所述第一外延层和所述第二外延层之后，还包括：
对位于所述牺牲层表面的所述层间绝缘层进行平坦化处理，直至所述第一外延层、所述第二外延层的暴露表面与所述层间绝缘层平齐。
8.根据权利要求5所述的制造方法，其特征在于，在形成所述沟道柱之后，还包括：
形成贯穿所述绝缘叠层结构的栅线缝隙；以及
利用所述栅线缝隙将所述绝缘叠层结构替换为所述栅叠层结构，
其中，所述栅线缝隙将所述栅叠层结构划分为多个子栅叠层结构，每个所述子栅叠层结构包括多组所述沟道柱。
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