KR20140018544A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성된 복수의 채널 연결층; 상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층; 상기 채널 연결층과 상기 제1 게이트 전극층 사이에 개재되는 게이트 절연막; 상기 채널 연결층 및 상기 제1 게이트 전극층 상에 형성되고, 복수의 층간 절연층 및 복수의 제2 게이트 전극층이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각과 연결되는 한 쌍의 채널층; 및 상기 채널층과 상기 제2 게이트 전극층 사이에 개재되는 메모리막을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 돌출된 채널을 따라 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 돌출되는 채널을 따라 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 기판(10) 상에는 블록별로 분리된 제1 게이트 전극층(11)이 배치된다. 제1 게이트 전극층(11) 내에는 섬 형상의 복수의 제2 홀(H2)이 배치된다. 제1 게이트 전극층(11) 상에는 복수의 층간 절연층(13) 및 복수의 제2 게이트 전극층(14)이 교대로 적층된 적층 구조물이 배치된다. 적층 구조물 내에는 복수의 제2 홀(H2) 각각과 연결되는 한 쌍의 제1 홀(H1)이 배치된다. 한 쌍의 제1 홀(H1)과 제2 홀(H2)은 전체적으로 U자와 유사한 형상을 갖는 홀을 이룬다. 제1 홀(H1) 및 제2 홀(H2) 내벽을 따라 메모리막(15)이 형성되고, 나머지 공간에는 채널층(16)이 매립된다. 제1 홀(H1) 사이에는 슬릿(S)이 배치되어 제1 홀(H1) 사이에서의 제2 게이트 전극층(14)을 분리시킨다. 설명되지 않은 도면부호 12 및 17은 절연 물질을 나타낸다.
여기서, 제2 게이트 전극층(14)은 메모리 셀 트랜지스터의 게이트 전극으로 이용된다. 한 쌍의 제1 홀(H1) 중 어느 하나에 매립된 채널층(16)과, 이와 접하는 하나의 제2 게이트 전극층(14)과, 이들 사이의 메모리막(15)이 단위 메모리 셀을 구성한다. 한 쌍의 제1 홀(H1) 중 어느 하나에 매립된 채널층(16)을 따라 형성된 메모리 셀들을 제1 서브 스트링이라 하고, 다른 하나에 매립된 채널층(16)을 따라 형성된 메모리 셀들을 제2 서브 스트링이라 할 때, 제1 게이트 전극층(11)은 제1 서브 스트링과 제2 서브 스트링의 연결을 제어한다.
도 1의 비휘발성 메모리 장치에서 특히, 제1 및 제2 홀(H1, H2) 형성을 위해서는 아래와 같은 공정이 요구된다.
우선, 제1 게이트 전극층(11)을 형성한 후, 제1 게이트 전극층(11)을 식각하고 절연 물질을 매립하여 제2 홀(H2)과 대응하는 부분에 희생층을 형성하여 둔다. 이 후, 층간 절연층(13) 및 제2 게이트 전극층(14)의 적층 구조물을 식각하여 제1 홀(H1)을 형성하고 드러나는 희생층을 제거하여 제2 홀(H2)을 형성한다.
그런데, 위와 같은 공정을 살펴보면 제2 홀(H2) 형성을 위하여 희생층을 형성하고 추후 이를 제거하는 방식을 이용하기 때문에, 공정이 복잡한 문제가 있다. 즉, 희생층 형성을 위하여 제1 게이트 전극층(11)을 식각하는 과정 및 절연 물질을 증착하는 과정이 요구되고, 추후 희생층 제거를 위한 식각이 또다시 요구된다.
또한, 제2 홀(H2) 형성을 위한 희생층 제거 과정에서 제1 홀(H1)에 의해 드러난 적층 구조물의 측벽이 어택을 받을 수도 있고, 제1 및 제2 홀(H1, H2)이 기울어지는 리닝(leaning) 현상이 발생할 수도 있다.
게다가, 제1 및 제2 홀(H1, H2) 형성 후에 이들 내벽을 따라 메모리막(15)이 형성되기 때문에, 메모리막(15)이 필요치 않은 제2 홀(H2) 내에까지 메모리막(15)이 존재하게 되는 문제가 있다.
본 발명이 해결하려는 과제는, 공정 불량 방지 및 공정 단순화가 가능하고 장치의 특성을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성된 복수의 채널 연결층; 상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층; 상기 채널 연결층과 상기 제1 게이트 전극층 사이에 개재되는 게이트 절연막; 상기 채널 연결층 및 상기 제1 게이트 전극층 상에 형성되고, 복수의 층간 절연층 및 복수의 제2 게이트 전극층이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각과 연결되는 한 쌍의 채널층; 및 상기 채널층과 상기 제2 게이트 전극층 사이에 개재되는 메모리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 채널 연결층을 형성하는 단계; 상기 채널 연결층의 표면에 게이트 절연막을 형성하는 단계; 상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층을 형성하는 단계; 상기 채널 연결층 및 상기 제1 게이트 전극층 상에 복수의 층간 절연층 및 복수의 제2 게이트 전극층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각을 노출시키는 한 쌍의 채널 홀을 형성하는 단계; 및 상기 채널 홀 내에 메모리막 및 채널층을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 채널 연결층을 형성하는 단계; 상기 채널 연결층의 표면에 게이트 절연막을 형성하는 단계; 상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층을 형성하는 단계; 상기 채널 연결층 및 상기 제1 게이트 전극층 상에 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각을 노출시키는 한 쌍의 채널 홀을 형성하는 단계; 상기 채널 홀 내에 채널층을 형성하는 단계; 상기 희생층을 제2 게이트 전극층으로 대체하는 단계; 및 상기 채널층과 상기 제2 게이트 전극층 사이에 개재되는 메모리막을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 공정 불량 방지 및 공정 단순화가 가능하고 장치의 특성을 향상시킬 수 있다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 4 내지 도 6은 도 2 및 도 3의 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸 도면이다.
도 7 내지 도 9는 도 2 및 도 3의 장치를 제조하기 위한 중간 공정 단계의 다른 일례를 나타낸 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다. 특히, 도 2는 도 3의 X-X' 선에 따른 단면도이고, 도 3은 평면도이다.
도 2 및 도 3을 참조하면, 기판(100)이 제공된다. 기판(100)은 실리콘 기판 등의 반도체 기판일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 기판(100)은 최상부에 도시되지 않은 절연층을 포함할 수 있다.
기판(100)에는 복수의 블록 영역(B)이 정의된다. 도 3에는 두 개의 블록 영역(B)이 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 블록 영역(B)의 개수는 다양하게 변형될 수 있다.
기판(100) 상의 각 블록 영역(B)에는 복수의 채널 연결층(110)이 배치된다. 채널 연결층(110)은 섬 형상을 가지며, X-X' 선과 평행한 방향(이하, 제1 방향이라 함)의 장축 및 X-X' 선과 교차하는 방향(이하, 제2 방향이라 함)의 단축을 가질 수 있다. 채널 연결층(110)은 반도체 물질 예컨대, 폴리실리콘으로 형성될 수 있다. 본 실시예에서는 각 블록 영역(B)에 2*4의 채널 연결층(110)이 배치되는 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 각 블록 영역(B)에 형성되는 채널 연결층(110)의 배열 및 개수는 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 채널 연결층(110)이 블록 영역(B)의 안쪽에 배열된 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 채널 연결층(110)은 블록 영역(B)의 경계와 접할 수도 있다.
또한, 기판(100) 상의 각 블록 영역(B)에는 복수의 채널 연결층(110)을 제외한 나머지 공간을 매립하는 제1 게이트 전극층(130)이 배치된다. 제1 게이트 전극층(130)은 블록 영역(B)마다 하나씩 배치되며, 어느 하나의 블록 영역(B)의 제1 게이트 전극층(130)은 다른 하나의 블록 영역(B)의 제1 게이트 전극층(130)과 분리되어 있다. 본 실시예에서는 제1 게이트 전극층(130)이 채널 연결층(110) 사이를 매립할 뿐만 아니라 아울러 채널 연결층(110) 상면을 덮도록 형성되나, 본 발명이 이에 한정되는 것은 아니다. 제1 게이트 전극층(130)은 해당 블록 영역(B)의 복수의 채널 연결층(110) 전부와 접하도록 복수의 채널 연결층(110) 사이의 공간을 매립하면 족하므로, 제1 게이트 전극층(130)은 채널 연결층(110)의 상면을 덮지 않는 얇은 두께를 가질 수도 있다. 제1 게이트 전극층(130)이 채널 연결층(110)의 상면을 덮는 경우에는, 그렇지 않은 경우에 비하여 채널 연결층(110)과 접하는 면적이 커서 채널 연결층(110)의 제어가 더 용이하다. 제1 게이트 전극층(130)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
제1 게이트 전극층(130) 사이의 공간은 절연 물질로 매립된다. 예컨대, 도시된 바와 같이, 제1 및 제2 절연층(140, 150)으로 매립될 수 있다.
채널 연결층(110)과 제1 게이트 전극층(130) 사이에는 게이트 절연막(120)이 개재된다. 게이트 절연막(120)은 예컨대, 산화막일 수 있다.
제1 게이트 전극층(130), 제1 및 제2 절연층(140, 150) 상에는 복수의 층간 절연층(160) 및 복수의 제2 게이트 전극층(170)이 교대로 적층된 적층 구조물이 배치된다. 여기서, 제2 게이트 전극층(170)은 메모리 셀의 게이트 전극으로 역할하는 것으로서, 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘이나 금속 등으로 형성될 수 있다. 제2 게이트 전극층(170) 중 최상부의 제2 게이트 전극층(170)은 선택 트랜지스터의 게이트 전극일 수 있다. 층간 절연층(160)은 각 층의 제2 게이트 전극층(170)을 서로 절연시키기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
층간 절연층(160) 및 제2 게이트 전극층(170)의 적층 구조물 내에는 적층 구조물을 관통하여 채널 연결층(110)까지 연결되는 기둥형의 채널층(190)이 배치된다. 본 실시예에서는 채널 연결층(110)과 적층 구조물의 사이에 제1 게이트 전극층(130) 및 게이트 절연막(120)이 배치되어 있으므로, 채널층(190)은 적층 구조물뿐만 아니라 제1 게이트 전극층(130) 및 게이트 절연막(120)까지 관통한다. 여기서, 채널 연결층(110)마다 한 쌍의 채널층(190)이 연결된다. 한 쌍의 채널층(190)은 채널 연결층(110)의 장축 방향으로 나란히 배열될 수 있다. 채널층(190)은 반도체 물질 예컨대, 폴리실리콘으로 형성될 수 있다.
본 실시예에서 채널층(190)은 기둥형이면서 내부에 빈 공간을 갖는 원통형일 수 있고, 그에 따라 빈 공간은 절연 물질(200)로 매립된다. 그러나, 다른 실시예에서는 빈 공간을 갖지 않는 기둥형의 채널층이 형성될 수도 있고, 이러한 경우 절연 물질(200)은 생략된다.
또한, 본 실시예에서 채널층(190)의 외측면은 메모리막(180)으로 둘러싸일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 메모리막(180)이 제2 게이트 전극층(170)과 채널층(190) 사이에 개재되기만 한다면 그 형상은 다양하게 변형될 수 있다. 이러한 메모리막(180)은 채널층(190)에 가까운 쪽부터 순차적으로 배치된 터널 절연막 - 전하 트랩막 - 전하 차단막, 예컨대, ONO(Oxide-Nitride-Oxide)막의 삼중막 구조를 포함할 수 있다.
동일한 채널 연결층(110)에 연결되는 한 쌍의 채널층(190) 사이에서 제2 게이트 전극층(170)이 분리되어야 하며, 이를 위하여 한 쌍의 채널층(190) 사이에는 적어도 최하부의 제2 게이트 전극층(170)까지 관통하는 깊이의 슬릿(S)이 형성된다. 또한, 서로 다른 채널 연결층(110)에 연결되면서 인접한 채널층(190) 사이에서도 제2 게이트 전극층(170)이 분리될 수 있으며, 이를 위하여 인접한 채널층(190) 사이에도 슬릿(S)이 형성될 수 있다. 슬릿(S)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
슬릿(S)은 산화막과 같은 절연 물질(210)로 매립될 수 있다.
한 쌍의 채널층(190) 중 어느 하나는 도시되지 않은 비트라인에 연결될 수 있고, 다른 하나는 도시되지 않은 소스 라인에 연결될 수 있다.
이하에서는, 위에서 설명한 장치의 제조 방법의 실시예들을 살펴보기로 한다.
도 4 내지 도 6은 도 2 및 도 3의 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸 도면이다. 도 4 내지 도 6은 도 3의 X-X' 선을 기준으로 자른 단면에 따라 도시된 것이다.
도 4를 참조하면, 기판(100) 상에 복수의 채널 연결층(110)을 형성한다. 채널 연결층(110)은 기판(100) 상에 반도체 물질을 증착하고 이를 선택적으로 식각함으로써 형성될 수 있다.
이어서, 채널 연결층(110)의 표면에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 채널 연결층(110)에 대한 산화 공정으로 형성된 산화막일 수 있다.
도 5를 참조하면, 게이트 절연막(120)이 형성된 기판(100) 상에 도전 물질을 증착하고 이를 선택적으로 식각함으로써 블록별로 분리되는 제1 게이트 전극층(130)을 형성한다. 이때, 도전 물질의 증착은 게이트 절연막(120)을 덮는 두께로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제1 게이트 전극층(130)이 형성된 결과물의 전면을 따라 제1 절연층(140)을 형성하고, 제1 절연층(140) 상에 충분한 두께의 제2 절연층(150)을 형성한다. 제1 절연층(140)은 예컨대, 질화막일 수 있고, 제2 절연층(150)은 예컨대, 산화막일 수 있다.
도 6을 참조하면, 도 5의 공정 결과물에 대해서, 제1 절연층(140)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행한 후, 제1 절연층(140)을 제거한다. 그 결과, 제1 게이트 전극층(130) 표면이 노출되고, 제1 게이트 전극층(130) 사이의 공간에는 제1 게이트 전극층(130)과 평탄한 표면을 갖는 제1 및 제2 절연층(140, 150)이 매립된다.
이어서, 제1 게이트 전극층(130), 제1 및 제2 절연층(140, 150) 상에 복수의 층간 절연층(160) 및 복수의 제2 게이트 전극층(170)을 교대로 증착하여 적층 구조물을 형성한다.
도 2 및 도 3을 다시 참조하면, 채널 연결층(110)이 노출될 때까지 층간 절연층(160) 및 제2 게이트 전극층(170)의 적층 구조물 및 그 하부의 구조물을 선택적으로 식각하여 채널 홀(CH)을 형성한다. 여기서, 하나의 채널 연결층(110)마다 한 쌍의 채널 홀(CH)이 형성된다.
이어서, 채널 홀(CH) 측벽에 메모리막(180)을 형성한다. 메모리막(180)의 형성은, 채널 홀(CH)이 형성된 결과물의 전면을 따라 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하는 단계, 터널 절연막 상에 질화막 등으로 형성된 보호막을 증착하는 단계, 및 전면 식각 등의 방식으로 채널 홀(CH)의 저면의 보호막을 제거하고 그에 의해 드러나는 전하 차단막, 전하 트랩막 및 터널 절연막을 제거하는 단계에 의해 수행될 수 있다.
이어서, 메모리막(180)이 형성된 채널 홀(CH) 내에 채널층(190)을 형성한다. 채널층(190)은 메모리막(180)이 형성된 결과물의 전면을 따라 채널층(190) 형성을 위한 반도체 물질을 증착함으로써 형성될 수 있다. 본 실시예에서는 채널층(190)이 채널 홀(CH) 측벽에만 위치하는 것처럼 도시되었으나, 본 발명이 이에 한정되지는 않으며, 채널층(190)은 채널 홀(CH) 저면에 존재하여도 무방하다. 또한, 본 실시예에서는 채널층(190)이 채널 홀(CH) 전부를 매립하지 않는 얇은 두께를 가지나, 본 발명이 이에 한정되는 것은 아니며, 채널층(190)은 메모리막(180)이 형성된 채널 홀(CH) 전부를 매립하는 두께를 가질 수도 있다.
이어서, 채널층(190)이 형성된 채널 홀(CH)의 나머지 공간을 매립하는 절연 물질(200)을 형성한다. 채널층(190)이 채널 홀(CH) 전부를 매립하는 경우에는 절연 물질(200)의 형성 공정은 생략될 수 있다.
이어서, 채널 홀(CH) 사이의 층간 절연층(160) 및 제2 게이트 전극층(170)의 적층 구조물을 선택적으로 식각하여 적어도 최하부의 제2 게이트 전극층(170)까지 관통하는 깊이의 슬릿(S)을 형성한다.
이어서, 슬릿(S)을 절연 물질로 매립한다.
이후의 공정 예컨대, 한 쌍의 채널층(190) 중 어느 하나와 연결되는 비트라인 형성 공정 및 다른 하나와 연결되는 소스 라인 형성 공정 등은 널리 알려져 있으므로 상세한 설명을 생략하기로 한다.
도 7 내지 도 9는 도 2 및 도 3의 장치를 제조하기 위한 중간 공정 단계의 다른 일례를 나타낸 도면이다. 도 7 내지 도 9는 도 3의 X-X' 선을 기준으로 자른 단면에 따라 도시된 것이다.
도 7을 참조하면, 기판(100) 상에 채널 연결층(110), 게이트 절연막(120), 제1 게이트 전극층(130) 및 제1 및 제2 절연층(140, 150)을 형성한다. 이들 단계는 앞서 설명한 것과 동일하므로 상세한 설명을 생략하기로 한다.
이어서, 제1 게이트 전극층(130), 제1 및 제2 절연층(140, 150) 상에 복수의 층간 절연층(160) 및 복수의 희생층(270)을 교대로 증착하여 적층 구조물을 형성한다. 복수의 희생층(270)은 층간 절연층(160)과 식각율이 상이한 막 예컨대, 질화막으로 형성될 수 있다. 복수의 희생층(270)은 후속 공정에서 제거되어 제2 게이트 전극층이 형성될 공간을 제공하기 위한 것이다.
도 8을 참조하면, 채널 연결층(110)이 노출될 때까지 층간 절연층(160) 및 희생층(270)의 적층 구조물 및 그 하부의 구조물을 선택적으로 식각하여 채널 홀(CH)을 형성한다. 여기서, 하나의 채널 연결층(110)마다 한 쌍의 채널 홀(CH)이 형성된다.
이어서, 채널 홀(CH) 측벽에 메모리막(180)을 형성하고, 메모리막(180)이 형성된 채널 홀(CH) 내에 채널층(190)을 형성한 후, 채널 홀(CH)의 나머지 공간을 매립하는 절연 물질(200)을 형성한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 메모리막(180) 대신 단일 절연막 예컨대, 산화막이 형성될 수도 있다.
이어서, 채널 홀(CH) 사이의 층간 절연층(160) 및 희생층(270)의 적층 구조물을 선택적으로 식각하여 적어도 최하부의 희생층(270)까지 관통하는 깊이의 슬릿(S)을 형성한다.
도 9를 참조하면, 슬릿(S)에 의해 노출된 희생층(270)을 제거한다. 희생층(270)의 제거는 예컨대, 습식 식각 방식으로 수행될 수 있다.
도 2 및 도 3을 다시 참조하면, 희생층(270)이 제거된 공간에 도전물질을 매립하여 제2 게이트 전극층(170)을 형성한다. 만약, 메모리막(180) 대신 단일 절연막이 형성된 경우라면, 희생층(270)이 제거된 공간 내벽을 따라 메모리막을 형성한 후 제2 게이트 전극층(170)을 형성할 수도 있다. 전술하였듯이 메모리막은 제2 게이트 전극층(170)과 채널층(190) 사이에 형성되면 족하기 때문이다.
이어서, 슬릿(S)을 절연 물질(210)로 매립하고 공지의 후속 공정을 수행한다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 채널 연결층(110)을 먼저 형성하기 때문에, 종래 기술과 같이 U자형 홀 형성을 위한 복잡한 공정을 이용하지 않고서도, U자형 채널 - 한 쌍의 채널층(190) 및 이들을 연결시키는 채널 연결층(110) - 형성이 가능하다.
또한, 채널 연결층(110)의 존재로 채널 홀(CH)을 연결시키는 하부 홀 형성이 필요하지 않기 때문에, 종래 기술에서 하부 홀 형성시 발생하는 문제점 즉, 홀의 어택이나 홀이 기울어지는 현상이 원천적으로 방지될 수 있다.
또한, 채널 연결층(110) 형성 후 예컨대, 산화 공정 등으로 채널 연결층(110) 표면에 게이트 절연막(120)을 형성할 수 있다. 다시 말하면, 제1 게이트 전극층(130)과 채널 연결층(110) 사이에는 불필요한 메모리막이 개재되지 않는다. 메모리막과 별도로 게이트 절연막(120) 형성이 가능하기 때문에, 게이트 절연막(120)의 종류, 두께 등을 메모리막과 별개로 조절할 수 있고, 그에 따라 장치의 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 채널 연결층
120: 게이트 절연막 130: 제1 게이트 전극층
170: 제2 게이트 전극층 180: 메모리막
190: 채널층

Claims (16)

  1. 기판 상에 형성된 복수의 채널 연결층;
    상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층;
    상기 채널 연결층과 상기 제1 게이트 전극층 사이에 개재되는 게이트 절연막;
    상기 채널 연결층 및 상기 제1 게이트 전극층 상에 형성되고, 복수의 층간 절연층 및 복수의 제2 게이트 전극층이 교대로 적층된 적층 구조물;
    상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각과 연결되는 한 쌍의 채널층; 및
    상기 채널층과 상기 제2 게이트 전극층 사이에 개재되는 메모리막
    을 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극층은,
    블록별로 분리된
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 게이트 전극층은,
    상기 채널 연결층의 상면을 덮는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 채널층 사이에 위치하고 상기 복수의 제2 게이트 전극층을 관통하는 깊이를 갖는 슬릿을 더 포함하는
    비휘발성 메모리 장치.
  5. 기판 상에 복수의 채널 연결층을 형성하는 단계;
    상기 채널 연결층의 표면에 게이트 절연막을 형성하는 단계;
    상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층을 형성하는 단계;
    상기 채널 연결층 및 상기 제1 게이트 전극층 상에 복수의 층간 절연층 및 복수의 제2 게이트 전극층이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각을 노출시키는 한 쌍의 채널 홀을 형성하는 단계; 및
    상기 채널 홀 내에 메모리막 및 채널층을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 게이트 절연막 형성 단계는,
    상기 채널 연결층에 대해 산화 공정을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  7. 제5 항에 있어서,
    상기 제1 게이트 전극층 형성 단계는,
    상기 게이트 절연막이 형성된 기판 상에 도전 물질을 형성하는 단계; 및
    상기 도전 물질을 선택적으로 식각하여 블록별로 분리시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 도전 물질은 상기 게이트 절연막을 덮는 두께를 갖는
    비휘발성 메모리 장치의 제조 방법.
  9. 제5 항에 있어서,
    상기 채널 홀 사이에 위치하고 상기 복수의 제2 게이트 전극층을 관통하는 깊이를 갖는 슬릿을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 기판 상에 복수의 채널 연결층을 형성하는 단계;
    상기 채널 연결층의 표면에 게이트 절연막을 형성하는 단계;
    상기 복수의 채널 연결층 사이의 공간을 매립하는 제1 게이트 전극층을 형성하는 단계;
    상기 채널 연결층 및 상기 제1 게이트 전극층 상에 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 복수의 채널 연결층 각각을 노출시키는 한 쌍의 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 채널층을 형성하는 단계;
    상기 희생층을 제2 게이트 전극층으로 대체하는 단계; 및
    상기 채널층과 상기 제2 게이트 전극층 사이에 개재되는 메모리막을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 게이트 절연막 형성 단계는,
    상기 채널 연결층에 대해 산화 공정을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 게이트 전극층 형성 단계는,
    상기 게이트 절연막이 형성된 기판 상에 도전 물질을 형성하는 단계; 및
    상기 도전 물질을 선택적으로 식각하여 블록별로 분리시키는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 도전 물질은 상기 게이트 절연막을 덮는 두께를 갖는
    비휘발성 메모리 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 희생층을 제2 게이트 전극층으로 대체하는 단계는,
    상기 채널 홀 사이에 위치하고 상기 복수의 희생층을 관통하는 깊이를 갖는 슬릿을 형성하는 단계;
    상기 슬릿에 의해 드러난 상기 희생층을 제거하는 단계; 및
    상기 희생층이 제거된 공간에 도전 물질을 매립하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 메모리막 형성 단계는,
    상기 희생층 제거 단계 후 및 상기 도전 물질 매립 단계 전에 수행되고,
    상기 메모리막은 상기 희생층이 제거된 공간 내벽을 따라 형성되는
    비휘발성 메모리 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 메모리막 형성 단계는,
    상기 채널 홀 형성 단계 후 및 상기 채널층 형성 단계 전에 수행되고,
    상기 메모리막은 상기 채널 홀의 측벽에 형성되는
    비휘발성 메모리 장치의 제조 방법.

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