KR20120126399A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역 및 주변회로 영역을 갖는 기판; 상기 기판 상에 상기 주변회로 영역을 덮도록 형성된 제1 절연층; 및 상기 셀 영역의 상기 기판 상에 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴을 포함하고, 상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각, 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 보다 구체적으로, 3차원 구조의 비휘발성 메모리 장치는 기판 상에 기판으로부터 수직 방향으로 돌출되는 기둥형의 채널과, 이 기둥형의 채널을 감싸면서 교대로 적층되는 복수의 층간 절연막 및 복수의 게이트 전극막을 포함한다.
위와 같은 구조에서 각 게이트 전극막에 전원을 인가하기 위해서는, 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막의 단부가 전체적으로 계단 형상을 갖도록 식각하는 공정과, 식각된 각 층의 게이트 전극막의 단부 상에 콘택을 형성하는 공정이 요구된다.
그런데, 상기 식각 공정은 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막 상에 감광막 패턴을 형성한 후 이 감광막 패턴의 폭을 점차적으로 감소시키면서 하부 구조물을 식각하는 방식으로 수행되기 때문에, 공정 난이도가 높은 문제가 있다. 예를 들어, 상기 식각 공정에서, 최초에 사용되는 감광막의 두께는 매우 두꺼워야 하고 하부 구조물에 식각 손상이 발생할 가능성이 높은 문제 등이 있다.
게다가, 상기 콘택 공정 또한 각 층의 게이트 전극막의 높이가 상이하기 때문에 어려운 문제가 있다. 예를 들어, 각 층의 게이트 전극막 단부를 노출시키는 콘택홀 형성시 상부층의 게이트 전극막은 식각 가스 등에 오래 노출되어 뚫리는 문제가 발생할 수 있는 반면, 하부층의 게이트 전극막은 노출되지 않는 문제가 발생할 수 있다.
본 발명이 해결하려는 과제는, 공정을 용이하게 하면서 아울러 공정을 단순화할 수 있는 구조를 갖는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역 및 주변회로 영역을 갖는 기판; 상기 기판 상에 상기 주변회로 영역을 덮도록 형성된 제1 절연층; 및 상기 셀 영역의 상기 기판 상에 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴을 포함하고, 상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각, 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계; 상기 기판 상에 상기 주변회로 영역을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층이 형성된 결과물의 전면 상에 층간 절연막 및 제1 도전막을 교대로 형성하는 단계; 및 상기 제1 절연층이 드러나도록 평탄화 공정을 수행하여 층간 절연막 패턴 및 제1 도전막 패턴을 형성하는 단계를 포함하고, 상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각, 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계; 상기 기판 상에 상기 주변회로 영역을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층이 형성된 결과물의 전면 상에 층간 절연막 및 희생막을 교대로 형성하는 단계; 상기 제1 절연층이 드러나도록 평탄화 공정을 수행하여 층간 절연막 패턴 및 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 희생막 패턴이 제거된 공간에 매립되는 제1 도전막 패턴을 형성하는 단계를 포함하고, 상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 공정을 용이하게 하면서 아울러 공정을 단순화할 수 있다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4h는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 1f 및 도 1g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도 및 평면도이고, 도 1a 내지 도 1e는 도 1f 및 도 1g의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도들이다.
도 1a를 참조하면, 셀 영역 및 주변회로 영역을 갖는 기판(100)이 제공된다. 기판(100)은 실리콘 기판 등의 반도체 기판일 수 있다. 이러한 주변회로 영역의 기판(100) 상에는 주변회로 소자로서 예컨대, 주변회로 게이트(105)가 배치될 수 있다.
이어서, 기판(100) 상에 주변회로 영역을 덮는 제1 절연층(110)을 형성한다. 제1 절연층(110)은 산화막을 포함할 수 있다.
도 1b를 참조하면, 제1 절연층(110)을 관통하여 주변회로 영역에서 외부와 연결이 요구되는 부분으로서 예컨대, 주변회로 게이트(105)와 연결되는 제1 콘택(115)을 형성한다.
제1 콘택(115)은 제1 절연층(110)을 선택적으로 식각하여 주변회로 영역에서 외부와 연결이 요구되는 부분 예컨대, 주변회로 게이트(105)를 노출시키는 콘택홀을 형성한 후, 이 콘택홀에 도전 물질 예컨대, 금속 물질을 매립함으로써 형성될 수 있다.
도 1c를 참조하면, 제1 절연층(110) 및 제1 콘택(115)이 형성된 결과물의 전면 상에 하부 프로파일을 따라 층간 절연막(120) 및 제1 도전막(125)을 교대로 형성한다.
제1 도전막(125)은 본 실시예의 비휘발성 메모리 장치에서 복수의 메모리 셀의 제어 게이트 전극으로 이용되는 것으로서, 예컨대 폴리실리콘을 포함할 수 있다. 층간 절연막(120)은 각 층의 제1 도전막(125)을 서로 분리시키기 위한 것으로서, 예컨대 산화막을 포함할 수 있다.
본 실시예에서는 3층의 제1 도전막(125)이 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 제1 도전막(125)이 적층되는 개수는 다양하게 변형될 수 있다.
본 공정 결과, 제1 도전막(125) 및 층간 절연막(120) 각각은, 셀 영역의 기판(100) 상에 배치되어 수평 방향으로 연장되는 부분과, 셀 영역과 인접한 제1 절연층(110)의 측벽을 따라 수직 방향으로 연장되는 부분과, 주변회로 영역의 제1 절연층(110) 상에 배치되어 수평 방향으로 연장되는 부분을 포함하게 된다.
도 1d를 참조하면, 최상부의 층간 절연막(120) 상에 후속 평탄화 공정에서 셀 영역의 제1 도전막(125) 및 층간 절연막(120)을 보호하기 위한 보호막(130)을 형성한다.
보호막(130)은 절연 물질을 포함할 수 있고, 예컨대 SOD(Spin On Dielectric)막일 수도 있다.
도 1e를 참조하면, 제1 절연층(110) 및 제1 콘택(115)이 드러나도록 평탄화 공정을 수행한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 등과 같은 연마 공정으로 수행될 수 있다.
본 공정 결과, 주변회로 영역의 층간 절연막(120), 제1 도전막(125) 및 보호막(130)은 모두 제거되고, 이들은 셀 영역에만 잔류하게 된다. 셀 영역에 잔류하는 층간 절연막(120), 제1 도전막(125) 및 보호막(130)을 각각 층간 절연막 패턴(120A), 제1 도전막 패턴(125A) 및 보호막 패턴(130)이라 한다.
이와 같은 층간 절연막 패턴(120A) 및 제1 도전막 패턴(125A)은 각각 셀 영역의 기판(100) 상에 배치되어 수평 방향으로 연장되는 부분(이하, 수평부)과, 셀 영역과 인접한 제1 절연층(110)의 측벽을 따라 수직 방향으로 연장되는 부분(이하, 수직부)을 포함한다.
여기서, 층간 절연막 패턴(120A)의 수직부 표면 및 제1 도전막 패턴(125A)의 수직부 표면은 모두 실질적으로 동일한 높이 즉, 제1 절연층(110) 및 제1 콘택(115)의 표면과 실질적으로 동일한 높이를 갖는다. 즉, 제1 도전막 패턴(125A)의 수직부 표면은 드러나 있다.
도 1f 및 도 1g를 참조하면, 도 1e의 공정 결과물 상에 제2 절연층(140)을 형성한다. 제2 절연층(140)은 산화막을 포함할 수 있다.
이어서, 셀 영역의 제2 절연층(140)을 관통하여 제1 도전막 패턴(125A)의 수직부와 연결되는 제2 콘택(155)과, 주변회로 영역의 제2 절연층(140)을 관통하여 제1 콘택(115)과 연결되는 제3 콘택(150)을 형성한다.
제2 콘택(155) 및 제3 콘택(150)은, 제2 절연층(140)을 선택적으로 식각하여 셀 영역의 제1 도전막 패턴(125A)의 수직부 및 주변회로 영역의 제1 콘택(115)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀에 도전 물질 예컨대, 금속 물질을 매립함으로써 형성될 수 있다.
이어서, 본 도면에는 도시하지 않았으나, 후속 공정으로 제2 절연층(140) 상에 요구되는 배선들을 형성할 수 있으며, 이들 배선은 상기 제2 콘택(155) 또는 제3 콘택(150)과 연결될 수 있다.
일례로서, 각 층의 제1 도전막 패턴(125A)이 주변회로 영역의 주변회로 소자 예컨대, 주변회로 게이트(105)에 연결되는 경우, 실질적으로 각 층의 제1 도전막 패턴(125A)과 각각 연결되는 제2 콘택(155)과 각각의 주변회로 게이트(105)에 제1 콘택(115)을 통하여 연결되는 제3 콘택(150)이 서로 연결될 수 있다. 이를 위하여, 제2 절연층(140) 상에 서로 대응하는 제2 콘택(155) 및 제3 콘택(150)을 연결시키는 금속 배선(도 1g의 M1 참조)을 형성할 수 있다.
한편, 본 실시예에서는 설명하지 않았으나, 본 공정 과정에서 층간 절연막 패턴(120A) 및 제1 도전막 패턴(125A)의 수평부를 관통하여 셀 영역의 기판(100)과 연결되는 채널과, 이 채널을 둘러싸는 메모리막을 형성하는 과정이 더 포함될 수 있음은 물론이다. 구체적으로, 상기 채널 및 상기 메모리 막의 형성은, 층간 절연막 패턴(120A) 및 제1 도전막 패턴(125A)의 수평부를 선택적으로 식각하여 셀 영역의 기판(100)을 노출시키는 채널홀을 형성하고, 이 채널홀 측벽에 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어지는 메모리막을 형성하고, 메모리막이 형성된 채널홀 내에 채널 물질을 매립하는 과정에 의하여 수행될 수 있다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 제1 도전막 패턴(125A) 각각의 수직부 표면이 수평 방향에서 모두 노출되어 콘택이 형성될 영역이 이미 제공되어 있으므로, 종래 기술에서와 같이 제1 도전막 패턴(125A)의 단부가 계단 형상을 갖게 하기 위한 별도의 식각 공정이 요구되지 않는다.
게다가, 제1 도전막 패턴(125A) 각각의 수직부 표면은 모두 동일한 높이에 있기 때문에, 제1 도전막 패턴(125A) 각각과 연결되는 제2 콘택(155) 형성 공정이 용이하다.
또한, 주변회로 영역에 배치되는 제1 절연층(110)에 미리 제1 콘택(115)을 형성하여 두기 때문에, 주변회로 소자와 연결되는 콘택 형성 공정이 용이하다. 다시 말하면, 주변회로 소자와 연결되는 콘택 형성을 위하여 기형성된 제1 콘택(115)과 연결되는 낮은 종횡비의 제3 콘택(150)을 형성하기만 하면 되고, 특히 제3 콘택(150) 형성 공정은 제2 콘택(155) 형성 공정과 동시에 수행될 수 있으므로, 공정이 용이하고 단순하다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역을 갖는 기판(100)을 제공하고, 주변회로 영역의 기판(100) 상에 주변회로 게이트(105)를 형성하고, 주변회로 영역을 덮는 제1 절연층(110)을 형성하고, 제1 절연층(110)을 관통하여 주변회로 게이트(105)에 연결되는 제1 콘택(115)을 형성함은, 제1 실시예에서 설명한 것과 동일하다.
이어서, 제1 절연층(110) 및 제1 콘택(115)이 형성된 결과물의 전면 상에 하부 프로파일을 따라 층간 절연막(120) 및 희생막(225)을 교대로 형성한다.
희생막(225)은 후술하는 메모리 셀의 제어 게이트 전극이 형성될 공간을 제공하기 위한 것으로서, 층간 절연막(120)과 식각률이 상이한 물질 예컨대, 질화막을 포함할 수 있다. 층간 절연막(120)은 희생막(225)을 서로 분리시키기 위한 것으로서, 예컨대 산화막을 포함할 수 있다.
도 2b를 참조하면, 최상부의 층간 절연막(120) 상에 위한 보호막을 형성한 후, 제1 절연층(110) 및 제1 콘택(115)이 드러나도록 평탄화 공정을 수행한다.
본 공정 결과, 셀 영역에 층간 절연막 패턴(120A), 희생막 패턴(225A) 및 보호막 패턴(130A)이 형성된다. 층간 절연막 패턴(120A) 및 희생막 패턴(225A)은 각각 셀 영역의 기판(100) 상에 배치되어 수평 방향으로 연장되는 수평부와, 셀 영역과 인접한 제1 절연층(110)의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함함은 제1 실시예에서 설명한 것과 유사하다. 그에 따라, 희생막 패턴(225A)의 수직부 표면은 드러나 있다.
도 2c를 참조하면, 드러난 희생막 패턴(225A)을 제거한 후 형성되는 공간에 도전 물질로서 예컨대, 폴리실리콘이나 텅스텐과 같은 금속 물질을 매립하여 게이트 전극으로 이용되는 제1 도전막 패턴(125A)을 형성한다.
희생막 패턴(225A)의 제거는 예컨대, 습식 식각으로 수행될 수 있다.
이후의 후속 공정은 제1 실시예에서 설명한 것과 동일하다. 즉, 도 1f 및 도 1g의 공정이 수행될 수 있다.
이상의 제2 실시예는 희생막 패턴을 이용하여 게이트 전극으로 이용되는 도전막 패턴이 형성될 공간을 제공한다는 점을 제외하고는 제1 실시예와 실질적으로 동일하다.
도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 셀 영역 및 주변회로 영역을 갖는 기판(100)을 제공하고, 주변회로 영역의 기판(100) 상에 주변회로 게이트(105)를 형성하고, 주변회로 영역을 덮는 제1 절연층(110)을 형성함은, 제1 실시예에서 설명한 것과 동일하다.
도 3b를 참조하면, 제1 절연층(110)이 형성된 결과물의 전면 상에 하부 프로파일을 따라 층간 절연막(120) 및 제1 도전막(125)을 교대로 형성한다.
도 3c를 참조하면, 최상부의 층간 절연막(120) 상에 위한 보호막을 형성한 후, 제1 절연층(110)이 드러나도록 평탄화 공정을 수행한다.
본 공정 결과, 셀 영역에 층간 절연막 패턴(120A), 제1 도전막 패턴(125A) 및 보호막 패턴(130A)이 형성된다. 층간 절연막 패턴(120A) 및 제1 도전막 패턴(125A)은 각각 셀 영역의 기판(100) 상에 배치되어 수평 방향으로 연장되는 수평부와, 셀 영역과 인접한 제1 절연층(110)의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함함은 제1 실시예에서 설명한 것과 동일하다.
도 3d를 참조하면, 도 3c의 공정 결과물 상에 제2 절연층(140)을 형성한다.
이어서, 셀 영역의 제2 절연층(140)을 관통하여 제1 도전막 패턴(125A)의 수직부와 연결되는 제2 콘택(155)과, 주변회로 영역의 제2 절연층(140) 및 제1 절연층(110)을 관통하여 주변회로 게이트(105)와 연결되는 제4 콘택(160)을 형성한다.
즉, 제3 실시예는 주변회로 영역의 콘택을 나중에 한번에 형성한다는 점을 제외하고는 제1 실시예와 실질적으로 동일하다.
한편, 전술한 실시예들에서는 비휘발성 메모리 장치의 채널이나 메모리막 형성 공정, 층간 절연막과 도전막이 적층된 구조물 상부에 배치되는 선택 트랜지스터 형성 공정 등에 관하여는 자세히 설명하지 않았으나, 이러한 공정이 더 수행되어야 함은 물론이다. 이에 관하여는 이하의 도 4a 내지 도 4h를 참조하여 예시적으로 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 주변회로 영역 및 셀 영역을 갖는 기판(101) 상에 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제2 도전막(102)을 형성한다. 기판(101)은 반도체 기판 등일 수 있고 최상부에 절연층을 포함할 수 있다. 제2 도전막(102)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이어서, 제2 도전막(102)을 패터닝하여 파이프 채널이 형성될 공간을 형성한 후, 이 공간에 매립되는 제1 절연막 패턴(103)을 형성한다. 제1 절연막 패턴(103)은 질화막을 포함할 수 있다.
이어서, 제1 절연막 패턴(103)을 포함하는 제2 도전막(102) 상에 제2 절연막(104)을 형성한다. 제2 절연막(104)은 예컨대, 질화막을 포함할 수 있다.
이어서, 주변회로 영역의 제2 절연막(104) 상에 주변회로 소자로서 예컨대, 주변회로 게이트(105)를 형성하고, 주변회로 영역을 덮는 제1 절연층(110)을 형성한다.
이어서, 제1 절연층(110)이 형성된 결과물의 전면 상에 하부 프로파일을 따라 층간 절연막(120) 및 제1 도전막(125)을 교대로 형성한다.
도 4b를 참조하면, 최상부의 층간 절연막(120) 상에 보호막을 형성한 후, 제1 절연층(110)이 드러나도록 평탄화 공정을 수행한다.
본 공정 결과, 셀 영역에 층간 절연막 패턴(120A), 제1 도전막 패턴(125A) 및 보호막 패턴(130A)이 형성된다. 층간 절연막 패턴(120A) 및 제1 도전막 패턴(125A)은 각각 셀 영역의 기판(100) 상에 배치되어 수평 방향으로 연장되는 수평부와 셀 영역과 인접한 제1 절연층(110)의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함함은 전술한 바와 같다.
도 4c를 참조하면, 후술하는 채널 별로 제1 도전막 패턴(125A)을 분리시키기 위하여, 채널이 형성될 영역 사이의 보호막 패턴(130A), 제1 도전막 패턴(125A) 및 층간 절연막 패턴(120A)의 적층 구조물을 선택적으로 식각하여, 본 단면 방향과 교차하는 방향으로 연장되는 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1) 형성을 위한 식각은 제2 절연막(104)을 식각 정지막으로 하여 수행될 수 있다.
이어서, 제1 트렌치(T1) 내에 매립되는 제3 절연막(170)을 형성한다.
도 4d를 참조하면,도 4c의 공정 결과물 상에 선택 트랜지스터의 게이트 전극 형성을 위하여 제2 층간 절연막(180), 제2 도전막(185) 및 제2 층간 절연막(180)이 적층된 구조물을 형성한다. 이때, 제2 층간 절연막(180), 제2 도전막(185) 및 제2 층간 절연막(180)이 적층된 구조물을 셀 영역 중 특히, 제1 도전막 패턴(125A) 및 층간 절연막 패턴(120A)의 수평부를 덮고 수직부는 덮지 않도록 형성된다. 또한, 도 4c 공정 결과물 중 제2 층간 절연막(180), 제2 도전막(185) 및 제2 층간 절연막(180)이 적층된 구조물이 형성되지 않은 영역 상에는 제2 절연층(140)이 배치된다.
도 4e를 참조하면, 후술하는 채널 별로 제2 도전막(185)을 분리시키기 위하여, 채널이 형성될 영역 사이의 제2 층간 절연막(180), 제2 도전막(185) 및 제2 층간 절연막(180)을 선택적으로 식각하여, 제3 절연막(170)을 노출시키는 제2 트렌치(T2)를 형성한다.
이어서, 제2 트렌치(T2) 내에 매립되는 제4 절연막(175)을 형성한다.
도 4f를 참조하면, 전술한 채널 형성을 위하여 셀 영역의 구조물을 선택적으로 식각함으로써 제1 절연막 패턴(103)을 노출시키는 한 쌍의 채널 홀(H1)을 형성한 후, 채널 홀(H1)에 의해 드러나는 제1 절연막 패턴(103)을 습식 식각 등의 방식으로 제거하여 파이프 채널 홀(PH1)을 형성한다.
도 4g를 참조하면, 채널 홀(H1) 및 파이프 채널 홀(PH1)의 내벽에 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 메모리 막(190)을 형성한 후, 채널 홀(H1) 및 파이프 채널 홀(PH1)을 매립하는 채널(195)을 형성한다.
도 4h를 참조하면, 셀 영역의 제2 절연층(140)을 관통하여 제1 도전막 패턴(125A)의 수직부와 연결되는 제2 콘택(155)과, 주변회로 영역의 제2 절연층(140) 및 제1 절연층(110)을 관통하여 주변회로 게이트(105)와 연결되는 제4 콘택(160)을 형성한다.
이상의 제4 실시예에서는, 파이프 채널 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 장치에 관하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 제4 실시예는 3차원 구조의 비휘발성 메모리 장치의 일례일 뿐으로서, 본 발명은 모든 3차원 구조의 비휘발성 메모리 장치 즉, 기판으로부터 수직 방향으로 돌출된 채널이 형성되고 이 채널을 따라 층간 절연막 및 도전막이 교대로 적층되는 구조를 갖는 모든 비휘발성 메모리 장치에 동일하게 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 105: 주변회로 게이트
110: 제1 절연층 115: 제1 콘택
120: 층간 절연막 125: 제1 도전막
130: 보호막 140: 제2 절연층
150: 제3 콘택 155: 제2 콘택

Claims (16)

  1. 셀 영역 및 주변회로 영역을 갖는 기판;
    상기 기판 상에 상기 주변회로 영역을 덮도록 형성된 제1 절연층; 및
    상기 셀 영역의 상기 기판 상에 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴을 포함하고,
    상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각, 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 절연층을 관통하여 상기 주변회로 영역의 상기 기판에 연결되는 제1 콘택을 더 포함하는
    비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 절연층과 상기 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴 상에 형성되는 제2 절연층;
    상기 제2 절연층을 관통하여 상기 제1 도전막 패턴의 상기 수직부와 연결되는 제2 콘택; 및
    상기 제2 절연층을 관통하여 상기 제1 콘택과 연결되는 제3 콘택을 더 포함하는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제2 절연층 상에 배치되고, 서로 대응하는 상기 제2 콘택과 상기 제3 콘택을 연결시키는 배선을 더 포함하는
    비휘발성 메모리 장치.
  5. 제2 항에 있어서,
    상기 주변회로 영역의 상기 기판은 주변회로 게이트를 포함하고,
    상기 제1 콘택은 상기 주변회로 게이트에 연결되는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 절연층과 상기 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴 상에 형성되는 제2 절연층;
    상기 제2 절연층을 관통하여 상기 제1 도전막 패턴의 상기 수직부와 연결되는 제2 콘택; 및
    상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 주변회로 영역의 상기 기판에 연결되는 제4 콘택을 더 포함하는
    비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 절연층 상에 배치되고, 서로 대응하는 상기 제2 콘택과 상기 제4 콘택을 연결시키는 배선을 더 포함하는
    비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 주변회로 영역의 상기 기판은 주변회로 게이트를 포함하고,
    상기 제4 콘택은 상기 주변회로 게이트에 연결되는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴의 상기 수평부를 관통하여 상기 셀 영역의 상기 기판과 연결되는 채널; 및
    상기 채널과 상기 교대로 형성된 층간 절연막 패턴 및 제1 도전막 패턴 사이에 개재되는 메모리 막을 더 포함하는
    비휘발성 메모리 장치.
  10. 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계;
    상기 기판 상에 상기 주변회로 영역을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층이 형성된 결과물의 전면 상에 층간 절연막 및 제1 도전막을 교대로 형성하는 단계; 및
    상기 제1 절연층이 드러나도록 평탄화 공정을 수행하여 층간 절연막 패턴 및 제1 도전막 패턴을 형성하는 단계를 포함하고,
    상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각, 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 셀 영역 및 주변회로 영역을 갖는 기판을 제공하는 단계;
    상기 기판 상에 상기 주변회로 영역을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층이 형성된 결과물의 전면 상에 층간 절연막 및 희생막을 교대로 형성하는 단계;
    상기 제1 절연층이 드러나도록 평탄화 공정을 수행하여 층간 절연막 패턴 및 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계; 및
    상기 희생막 패턴이 제거된 공간에 매립되는 제1 도전막 패턴을 형성하는 단계를 포함하고,
    상기 층간 절연막 패턴 및 상기 제1 도전막 패턴은 각각 상기 기판 상에서 수평 방향으로 연장되는 수평부 및 상기 제1 절연층의 측벽을 따라 수직 방향으로 연장되는 수직부를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제10 항 또는 제 11항에 있어서,
    상기 제1 절연층 형성 단계 후에,
    상기 제1 절연층을 관통하여 상기 주변회로 영역의 상기 기판에 연결되는 제1 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 층간 절연막 패턴 및 상기 제1 도전막 패턴이 형성된 결과물 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 관통하여 상기 제1 도전막 패턴의 상기 수직부와 연결되는 제2 콘택 및 상기 제2 절연층을 관통하여 상기 제1 콘택과 연결되는 제3 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제2 절연층 상에, 서로 대응하는 상기 제2 콘택과 상기 제3 콘택을 연결시키는 배선을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제10 항 또는 제11 항에 있어서,
    상기 층간 절연막 패턴 및 상기 제1 도전막 패턴이 형성된 결과물 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 관통하여 상기 제1 도전막 패턴의 상기 수직부와 연결되는 제2 콘택, 및 상기 제1 및 제2 절연층을 관통하여 상기 주변회로 영역의 상기 기판에 연결되는 제4 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제2 절연층 상에, 서로 대응하는 상기 제2 콘택과 상기 제4 콘택을 연결시키는 배선을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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