KR20150019097A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치는 기판 상에 형성된 복수의 트랜지스터들; 상기 복수의 트랜지스터들을 덮는 수평부 및 상기 수평부의 상부에 형성되며 상기 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체; 및 상기 지지체 상에 교대로 적층되며, 상기 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 메모리 셀들이 3차원으로 적층된 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 복수의 워드라인들이 적층된 구조를 갖는다. 따라서, 적층된 워드라인들 중 원하는 워드라인을 선택하기 위해서는, 워드라인마다 패드부를 정의하고, 각 패드부에 연결된 콘택 플러그를 형성해야 한다. 이를 위해, 종래에는 적층된 워드라인들을 계단 형태로 패터닝하여 패드부를 정의하였다. 그러나, 워드라인들을 계단 형태로 패터닝하는 공정의 난이도가 높고, 콘택 영역의 면적이 넓기 때문에 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명의 실시예는 제조 공정이 용이하고, 집적도가 향상된 반도체 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판 상에 형성된 복수의 트랜지스터들; 상기 복수의 트랜지스터들을 덮는 수평부 및 상기 수평부의 상부에 형성되며 상기 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체; 및 상기 지지체 상에 교대로 적층되며, 상기 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판의 제1 콘택 영역에 형성된 복수의 제1 트랜지스터들; 상기 기판의 제2 콘택 영역에 형성된 복수의 제2 트랜지스터들; 상기 복수의 제1 및 제2 트랜지스터들을 덮는 제1 수평부 및 상기 복수의 제1 트랜지스터들의 사이에 위치된 복수의 제1 돌출부들을 포함하는 제1 지지체; 상기 제1 지지체의 상부에 교대로 적층되며, 상기 복수의 제1 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제1 도전막들 및 복수의 제1 절연막들; 상기 제1 콘택 영역에 형성된 상기 제1 도전막들 및 상기 제1 절연막들을 덮는 제2 수평부 및 상기 복수의 제2 트랜지스터들의 사이에 위치된 복수의 제2 돌출부들을 포함하는 제2 지지체; 및 상기 제2 콘택 영역에 형성된 상기 제1 도전막들 및 상기 제1 절연막들의 상부에 교대로 적층되며, 상기 복수의 제2 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제2 도전막들 및 복수의 제2 절연막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 기판의 제1 콘택 영역에 위치된 복수의 제1 트랜지스터들을 형성하는 단계; 상기 복수의 제1 트랜지스터들을 덮는 제1 수평부 및 상기 복수의 제1 트랜지스터들의 사이에 위치된 복수의 제1 돌출부들을 포함하는 제1 지지체를 형성하는 단계; 및 상기 제1 지지체의 상부에 교대로 적층되며, 상기 복수의 제1 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제1 도전막들 및 복수의 제1 절연막들을 형성하는 단계를 포함한다.
지지체를 이용하여 도전막들을 적층시키므로, 상부로 돌출된 도전막들을 형성할 수 있다. 따라서, 반도체 메모리 장치의 제조 공정 난이도를 낮출 수 있다. 또한, 도전막들의 패드부 하부에 스위치 소자를 위치시키므로, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 내지 도 13a, 도 9b 내지 도 13b 및 도 9c 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타낸 도면이다. 도 1a는 콘택 영역의 레이아웃도이고, 도 1b는 도 1a의 A-A' 단면도이고, 도 1c는 D 영역의 배선 연결을 나타내는 레이아웃도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10) 상에 형성된 복수의 트랜지스터들(Tr), 지지체(14), 복수의 도전막들(15), 복수의 절연막들(16), 복수의 콘택 플러그들(CT1~CT4) 및 복수의 배선들(L1, L2)을 포함한다.
각각의 트랜지스터들(Tr)은 기판(10) 상의 게이트 절연막(11) 및 게이트 절연막(11) 상의 게이트 전극(12)을 포함한다. 또한, 게이트 전극(12) 양 측의 기판(10) 내에는 제1 및 제2 정션들(13A, 13B)이 형성된다. 복수의 트랜지스터들(Tr)은 메모리 블록(MB1~MB4) 별로 배열되는데, 하나의 메모리 블록(MB1~MB4) 내에 위치된 트랜지스터들(Tr)의 게이트 전극들(12)은 하나의 게이트 패턴으로 연결될 수 있다.
지지체(14)는 수평부(14A) 및 수평부(14A) 상에 형성된 복수의 돌출부들(14BA, 14BB)을 포함한다. 예를 들어, 지지체(14)는 산화막 등의 절연 물질로 형성된다.
수평부(14A)는 복수의 트랜지스터들(Tr)을 덮도록 충분한 두께로 형성된다. 또한, 수평부(14A)는 기판(10) 셀 영역 및 콘택 영역을 모두 덮도록 형성될 수 있다.
복수의 돌출부들(14BA, 14BB)은 수평부(14A)의 상부면으로부터 돌출되며, 제1 방향(I-I')으로 확장되는 바(bar) 형태를 가질 수 있다. 또한, 복수의 돌출부들(14BA, 14BB)은 복수의 트랜지스터들(Tr) 사이, 특히, 이웃한 메모리 블록들(MB1~MB4)의 경계에 위치될 수 있다.
여기서, 일부의 돌출부들(14BA)은 수평부(14A)와 일체로 연결되어 동시에 형성된 것이고, 나머지 돌출부들(14BB)은 수평부(14A)와 별도의 공정으로 형성된 것일 수 있다. 이러한 경우, 일부의 돌출부들(14BA)은 도전막들(15) 및 절연막(16)들의 증착면으로 사용된다. 또한, 나머지 돌출부들(14BB)은 각각의 돌출부들(14BA)의 측벽을 따라 적층된 도전막들(15)을 상호 분리시키는 역할을 한다.
예를 들어, 돌출부들(14BA)은 n번째 메모리 블록과 n+1번째 메모리 블록의 경계에 위치되며, n은 홀수 또는 짝수일 수 있다. n이 홀수인 경우, 돌출부들(14BA)은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계 및 제3 메모리 블록(MB3)과 제4 메모리 블록(MB4)의 경계에 위치된다. 또한, 제2 메모리 블록(MB2)과 제3 메모리 블록(MB3)의 경계에는 돌출부들(14BB)이 위치된다.
지지체(14)의 상부에는 복수의 도전막들(15) 및 복수의 절연막들(16)이 교대로 적층된다. 여기서, 수평부(14A) 상에 적층된 도전막들(15)은 수평으로 적층되는 반면, 돌출부들(14BA)의 측벽을 따라 적층된 도전막들(15)은 상부로 돌출된다. 예를 들어, 도전막들(15)은 워드라인 또는 선택라인일 수 있다. 또한, 도전막들(15)은 폴리실리콘, 텅스텐 등을 포함할 수 있다.
제1 및 제2 배선들(L1, L2)은 도전막들(15)의 상부에 형성된다. 여기서, 도전막들(15)은 제1 방향(I-I')으로 확장되고, 제1 배선들(L1)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제2 배선들(L2)은 제2 방향(Ⅱ-Ⅱ')으로 확장될 수 있다.
각각의 제1 배선들(L1)은 트랜지스터들(Tr)의 제1 정션들(13A)과 각각 연결된다. 예를 들어, 제1 콘택 플러그들(CT1)는 돌출부들(14BB)을 관통하여 제1 정션들(13A)과 제1 배선들(L1)을 각각 연결시킨다. 또한, 제2 배선들(L2)은 트랜지스터들(Tr)의 제2 정션들(13B)과 도전막들(15)을 각각 연결시킨다. 예를 들어, 제2 콘택 플러그들(CT2)는 돌출부들(14BA)을 관통하여 제2 정션들(13B)과 제2 배선들(L2)을 각각 연결시키고, 제3 콘택 플러그들(CT3)은 도전막들(15)과 제2 배선들(L2)을 각각 연결시킨다.
예를 들어, 도전막들(15)이 워드라인인 경우, 제1 배선들(L1)은 글로벌 워드라인이고, 제2 배선들(L2)은 로컬 워드라인이고, 트랜지스터(Tr)는 글로벌 워드라인과 로컬 워드라인을 연결시키는 스위치 소자일 수 있다. 이러한 경우, 각 게이트 패턴에 연결된 제4 콘택 플러그(CT4)를 통해 복수의 트랜지스터들의 게이트 전극에 블록 선택 신호가 인가될 수 있다.
이와 같은 구조에 따르면, 도전막들(15)의 패드부 하부에 트랜지스터들(Tr)을 위치시키므로, 콘택 영역의 면적을 감소시켜 반도체 메모리 장치의 집적도를 증가시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타낸 도면이다. 도 2a는 콘택 영역의 레이아웃도이고, 도 2b는 도 2a의 A-A' 단면도이고, 도 2c는 도 2a의 B-B' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(20) 상에 형성된 복수의 트랜지스터들(Tr1, Tr2), 복수의 지지체들(24, 27), 복수의 도전막들(25,29), 복수의 절연막들(26,28), 복수의 콘택 플러그들(CT1~CT4) 및 복수의 배선들(L1, L2)을 포함한다.
기판(20) 상에는 복수의 콘택 영역들이 정의되며, 복수의 콘택 영역들에 패드부들이 분산될 수 있다. 예를 들어, 기판(10) 상에 제1 및 제2 콘택 영역들(C1, C2)이 정의된 경우, 제1 콘택 영역(C1)에는 하부에 적층된 제1 도전막들(25)의 패드부가 정의되고, 제2 콘택 영역(C2)에는 상부에 적층된 제2 도전막들(29)의 패드부가 정의된다.
기판(20)의 제1 콘택 영역(C1)에는 복수의 제1 트랜지스터들(Tr1)이 배열되고, 기판(20)의 제2 콘택 영역(C2)에는 복수의 제2 트랜지스터들(Tr2)이 배열된다. 하나의 메모리 블록(MB1~MB4) 내에 위치된 제1 및 제2 트랜지스터들(Tr1, Tr2)의 게이트 전극들(22)은 하나의 게이트 패턴으로 연결될 수 있다. 또한, 각 게이트 패턴에는 제4 콘택 플러그(CT4)가 연결된다.
제1 지지체(24)는 제1 수평부(24A) 및 제1 수평부(24A)의 상부면으로부터 돌출된 제1 돌출부들(24BA, 24BB)을 포함한다. 여기서, 제1 수평부(24A)는 제1 및 제2 트랜지스터들(Tr1, Tr2)을 덮도록 형성되고, 제1 돌출부들(24BA, 24BB)은 제1 트랜지스터들(Tr1)의 사이에 위치된다. 일부의 제1 돌출부들(24BA)은 제1 수평부(24A)와 일체로 연결되어 동시에 형성되고, 나머지 제1 돌출부들(24BB)은 별도의 공정으로 형성된 것일 수 있다. 또한, 나머지 제1 돌출부들(24BB)은 제2 지지체(27)의 수평부(27A)일 수 있다.
제1 지지체(24)의 상부에는 복수의 제1 도전막들(25) 및 복수의 제1 절연막들(26)이 교대로 적층된다. 제1 도전막들(25)은 제1 돌출부들(24BA)의 측벽을 따라 상부로 돌출되어 적층된다.
제2 지지체(27)는 제2 수평부(27A) 및 제2 수평부(27A)의 측벽으로부터 돌출된 제2 돌출부들(27BA, 27BB)을 포함한다. 여기서, 제2 수평부(27A)는 제1 콘택 영역(C1)의 제1 도전막들(25) 및 제2 절연막들(26)을 덮도록 형성되고, 제2 돌출부들(27BA, 27BB)은 제2 트랜지스터들(Tr2)의 사이에 위치된다. 여기서, 일부의 돌출부들(27BA)은 수평부(27A)와 일체로 연결되어 동시에 형성된 것이고, 나머지 돌출부들(27BB)은 수평부(27A)와 별도의 공정으로 형성된 것일 수 있다. 이러한 경우, 일부의 돌출부들(27BA)은 도전막들(25) 및 절연막(26)들의 증착면으로 사용된다. 또한, 나머지 돌출부들(27BB)은 각각의 돌출부들(27BA)의 측벽을 따라 적층된 도전막들(25)을 상호 분리시키는 역할을 한다.
제2 콘택 영역(C2)의 제1 도전막들(25) 및 제1 절연막들(26)의 상부에는 복수의 제2 도전막들(29) 및 복수의 제2 절연막들(28)이 교대로 적층된다. 제2 도전막들(29)은 제2 돌출부들(27BA)의 측벽을 따라 상부로 돌출되어 적층된다.
제1 및 제2 배선들(L1, L2)은 제1 및 제2 도전막들(25, 29)의 상부에 형성된다. 여기서, 제1 및 제2 도전막들(25, 29)은 제1 방향(I-I')으로 확장되고, 제1 배선들(L1)은 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제2 배선들(L2)은 제2 방향(Ⅱ-Ⅱ')으로 확장될 수 있다.
제1 배선들(L1)은 제1 또는 제2 트랜지스터들(Tr1, Tr2)의 제1 정션들(23A)과 각각 연결된다. 예를 들어, 제1 콘택 영역(C1)에 위치된 제1 콘택 플러그(CT1)는 제1 지지체(24)를 관통하며, 제1 트랜지스터들(Tr1)의 제1 정션들(23A)과 제1 배선들(L1)을 각각 연결시킨다. 또한, 제2 콘택 영역(C2)에 위치된 제1 콘택 플러그들(CT1)은 제1 지지체(24) 및 제2 돌출부들(27BB)을 관통하며, 제2 트랜지스터들(Tr2)의 제1 정션들(23A)과 제1 배선들(L1)을 각각 연결시킨다.
또한, 제2 배선들(L2)은 제1 도전막들(25)과 제1 트랜지스터들(Tr1)의 제2 정션들(23B)을 각각 연결시키거나, 제2 도전막들(29)과 제2 트랜지스터들(Tr2)의 제2 정션들(23B)을 각각 연결시킨다. 예를 들어, 제1 콘택 영역(C1)에 위치된 제2 콘택 플러그들(CT2)은 제1 지지체(24)를 관통하여 제1 트랜지스터들(Tr1)의 제2 정션들(23B)과 제2 배선들(L2)을 각각 연결시키고, 제3 콘택 플러그들(CT3)은 제1 도전막들(25)과 제2 배선들(L2)을 각각 연결시킨다. 또한, 제2 콘택 영역(C2)에 위치된 제2 콘택 플러그들(CT2)은 제1 지지체(24) 및 제2 돌출부들(27B)을 관통하여 제2 트랜지스터들(Tr2)의 제2 정션들(23B)과 제2 배선들(L2)을 각각 연결시키고, 제3 콘택 플러그들(CT3)은 제2 도전막들(29)과 제2 배선들(L2)을 각각 연결시킨다.
이와 같은 구조에 따르면, 복수의 콘택 영역들(C1, C2)에 패드부들을 분산시키므로, 적층되는 제1 및 제2 도전막들(25, 29)의 개수를 증가시킬 수 있다. 따라서, 반도체 메모리 장치의 집적도를 더욱 증가시킬 수 있다.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 도면은 콘택 영역을 중심으로 도시하였다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 a도의 A-A' 단면도이고, 각 번호의 c도는 사시도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 셀 영역 및 콘택 영역이 정의된 기판(30) 상에 게이트 절연막(31) 및 게이트 전극(32)을 포함하는 복수의 트랜지스터들(Tr)을 형성한다. 여기서, 복수의 트랜지스터들(Tr)은 기판(30)의 콘택 영역에 위치된다. 이어서, 게이트 전극(32) 양측의 기판(30) 내에 불순물을 도핑하여 정션들(33)을 형성한다.
이어서, 복수의 트랜지스터들(Tr)을 덮는 수평부(34A) 및 트랜지스터들(Tr)의 사이에 위치된 복수의 돌출부들(34BA)을 포함하는 지지체(34)를 형성한다. 지지체(34)는 돌출부들(34BA)의 일측 끝단을 연결시키는 연결부(34C)를 더 포함할 수 있다. 또한, 연결부(34C)는 메모리 블록들(MB1~MB4)의 둘레에 형성될 수 있다.
여기서, 돌출부들(34BA)은 이웃한 메모리 블록들(MB1~MB4) 간의 경계마다 형성되거나, 그 중 일부에 한해 형성될 수 있다. 돌출부들(34BA)의 간격은 향후 적층되는 제1 및 제2 물질막들의 개수에 따라 결정될 수 있다. 예를 들어, 하나의 돌출부(34BA)의 측벽 상에 적층된 제1 및 제2 물질막들의 수직부와 이웃한 돌출부들(34BA)의 측벽 상에 적층된 제1 및 제2 물질막들의 수직부 사이에 충분한 공간(향후 돌출부(34BB)가 형성될 공간)을 가질 수 있도록, 돌출부들(34BA)의 간격을 결정한다.
도 4a 내지 도 4c에 도시된 바와 같이, 지지체(34)의 상부에 복수의 제1 물질막들(35) 및 복수의 제2 물질막들(36)을 교대로 형성한다. 여기서, 제1 물질막들(35)은 워드라인, 선택라인 등의 도전막을 형성하기 위한 것이고, 제2 물질막들(35)은 적층된 도전막들을 전기적으로 분리시키는 절연막을 형성하기 위한 것이다.
제1 물질막들(35)은 제2 물질막들(36)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(35)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(36)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(35)은 폴리실리콘을 포함하는 도전막으로 형성되고, 제2 물질막(36)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(35)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(36)은 언도프드 폴리실리콘, 언도프드 비정질 실리콘 등을 포함하는 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(35)이 희생막으로 형성되고, 제2 물질막들(36)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1 및 제2 물질막들(35, 36) 상에 층간절연막(37)을 형성한 후, 지지체(34)의 상부면이 노출될 때까지 평탄화 공정을 실시한다. 이를 통해, 중간결과물의 상부면에 복수의 제1 및 제2 물질막들(35, 36)이 각각 노출된다.
이어서, 복수의 제2 물질막들(36)과 중첩되도록 돌출부들(34BA)의 상부면에 적어도 하나의 트렌치(T)를 형성한다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 확장되는 라인 형태의 트렌치(T)를 형성한다. 이어서, 트렌치(T) 내에 지지 패턴(38)을 형성한다. 예를 들어, 지지 패턴(38)은 절연막으로 형성되며, 제2 물질막들(36)과 동일한 물질로 형성될 수 있다. 이를 통해, 복수의 제2 물질막들(36)은 지지 패턴(38)과 연결된다.
도 6a 내지 도 6c에 도시된 바와 같이, 제1 및 제2 물질막들(35, 36)을 메모리 블록(MB1~MB4) 별로 분리시킨다. 예를 들어, 층간절연막(37), 제1 물질막들(35) 및 제2 물질막들(36)을 관통하는 제1 및 제2 슬릿들(SL1, SL2)을 형성한다. 여기서, 제1 및 제2 슬릿들(SL1, SL2)은 셀 영역에 위치된 슬릿들(미도시됨)과 함께 형성될 수 있다. 셀 영역에 위치된 슬릿들은 셀 영역에 적층된 제1 및 제2 물질막들(35, 36)을 패터닝하기 위한 것일 수 있다.
여기서, 제1 슬릿들(SL1)은 하나의 돌출부(34BA)를 감싸면서 적층된 제1 및 제2 물질막들(35, 36)을 분리시키기 위한 것으로, 돌출부(34BA)의 일 측벽에 형성된 제1 및 제2 물질막들(35, 36)과 돌출부(34BA)의 타 측벽에 형성된 제1 및 제2 물질막들(35, 36)을 분리시킬 수 있다. 제2 슬릿들(SL2)은 돌출부(34BA)가 형성되지 않은 메모리 블록들(MB2, MB3)의 경계에 위치될 수 있다.
제1 및 제2 슬릿들(SL1, SL2)은 이웃한 메모리 블록들(MB1~MB4)의 경계에 위치되며, 복수의 제1 물질막들(35)을 모두 노출시키는 깊이로 형성된다. 단, 제1 및 제2 슬릿들(SL1, SL2)은 지지체(34) 하부의 트랜지스터들(Tr)이 노출되지 않도록, 수평부(34A)를 완전히 관통하지 않는 깊이로 형성된다.
제1 및 제2 슬릿들(SL1, SL2)은 제1 방향(I-I')으로 확장되는 라인 형태로 형성될 수 있다. 또한, 제1 및 제2 슬릿들(SL1, SL2)의 폭 및 길이는 동일하거나 상이할 수 있다. 본 실시예에서는 제1 및 제2 슬릿들(SL1, SL2)이 동일한 폭을 갖고, 제1 슬릿들(SL1)이 제2 슬릿(SL2)에 비해 짧은 길이를 갖는 경우에 대해 도시하였으나, 제1 슬릿들(SL1)이 지지체(34)를 관통하도록 확장되어 형성되는 것도 가능하다. 한편, 제1 슬릿들(SL1)은 돌출부들(34BA)과 동일한 폭을 갖거나 돌출부들(34BA)에 비해 좁은 폭을 가질 수 있다.
또한, 제1 및 제2 슬릿들(SL1, SL2)은 동시에 형성되거나, 별도의 공정으로 형성될 수 있다. 예를 들어, 제2 슬릿들(SL2)을 먼저 형성하고, 제2 슬릿들(SL2)내에 절연막을 형성한 상태에서 제1 슬릿들(SL1)을 형성할 수 있다. 또는, 지지 패턴(38)을 형성하기 전에, 제2 슬릿들(SL2) 및 제2 슬릿들(SL2)내의 절연막을 형성하는 것도 가능하다.
참고로, 돌출부들(34BA)의 일 측벽에 형성된 제1 및 제2 물질막들(35, 36)만 잔류하고 돌출부들(34BA)의 타 측벽에 형성된 제1 및 제2 물질막들(35, 36)은 모두 제거되도록 슬릿들을 형성하는 것도 가능하다. 예를 들어, E 영역의 제1 및 제2 물질막들(35, 36)만 잔류되고 그 외 영역의 제1 및 제2 물질막들(35, 36)은 제거되도록 슬릿들을 형성할 수 있다.
이어서, 제1 및 제2 슬릿들(SL1, SL2) 내에 노출된 제1 물질막들(35)을 제거하여 복수의 그루브들(G)을 형성한다. 이때, 잔류하는 제2 물질막들(36)은 지지 패턴(38)에 연결되므로, 제2 물질막들(36)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 복수의 그루브들(G) 내에 복수의 도전막들(39)을 각각 형성한다. 이어서, 제1 및 제2 슬릿들(SL1, SL2) 내에 절연막들(40)을 형성한다. 이때, 절연막들(40)의 증착 조건을 조절하여 제1 및 제2 슬릿들(SL1, SL2) 내에 에어 갭을 형성하는 것도 가능하다.
여기서, 제1 및 제2 슬릿들(SL1, SL2) 내에 형성된 절연막(40)은 수평부(34A)와 연결되며, 수평부(34A)의 상부면으로부터 돌출된 형태를 갖는다. 따라서, 제2 슬릿(SL2) 내에 형성된 절연막(40) 및 이와 연결된 절연막(37)은 제1 지지체(34')의 돌출부(34BB)가 된다.
도 8a 내지 도 8c에 도시된 바와 같이, 제1 내지 제4 콘택 플러그들(CT1~CT4), 제1 내지 제3 배선들(L1~L3)을 형성한다. 제1 내지 제4 콘택 플러그들(CT1~CT4)은 동시에 형성되거나, 식각 깊이에 따라 별도의 공정으로 나누어 형성될 수 있다. 또한, 제1 내지 제3 배선들(L1~L3)은 동일한 높이로 형성되거나, 상이한 높이로 형성될 수 있다. 참고로, 도 8a는 이해를 돕고자 지지 패턴(38) 등 일부 막은 생략하여 도시하였다.
한편, 제1 및 제2 물질막들(35, 36)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 일 예로, 제1 물질막들(35)이 도전막들이고 제2 물질막들(36)이 절연막들인 경우, 그루브들(G) 및 지지 패턴(38)을 형성하는 공정을 생략한다. 대신, 제1 및 제2 슬릿들(SL1, SL2) 내에 노출된 제1 물질막들(35)을 실리사이드화하는 공정을 추가로 실시할 수 있다. 다른 예로, 제2 물질막들(35)이 도전막으로 형성되고 제2 물질막들(36)이 희생막으로 형성된 경우, 제1 물질막들(35) 대신에 제2 물질막들(36)을 제거하여 그루브들(G)을 형성한 후, 그루브들(G) 내에 절연막을 형성한다.
전술한 바와 같은 공정에 따르면, 돌출부들(34BA)을 이용하여 도전막들(39)을 적층함으로써, 상부로 돌출된 도전막들(39)의 상부면에 패드부를 정의할 수 있다. 따라서, 도전막들(39)을 계단 형태로 패터닝하지 않고, 패드부를 용이하게 정의할 수 있다. 또한, 지지 패턴(38)을 이용하여 잔류하는 제2 물질막들(36)을 지지하므로, 구조물의 안정성을 향상시킬 수 있다.
도 9a 내지 도 13a, 도 9b 내지 도 13b 및 도 9c 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 도면은 콘택 영역을 중심으로 도시하였다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 a도의 C-C' 단면도이고, 각 번호의 c도는 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a 내지 도 9c에 도시된 바와 같이, 기판(50)의 제1 및 제2 콘택 영역들(C1, C2) 상에 복수의 트랜지스터들(미도시됨)을 형성한다. 여기서, 복수의 트랜지스터들은 제1 콘택 영역(C1)에 위치된 제1 트랜지스터들 및 제2 콘택 영역(C2)에 위치된 제2 트랜지스터들을 포함한다. 하나의 메모리 블록(MB1~MB4) 내에 위치된 제1 트랜지스터들과 제2 트랜지스터들은 게이트 전극이 연결되어 하나의 게이트 패턴을 형성한다.
이어서, 복수의 트랜지스터들을 덮는 제1 지지체(51)를 형성한다. 제1 지지체(51)는 제1 및 제2 콘택 영역들(C1, C2)에 형성된 제1 수평부(51A), 제1 콘택 영역(C1)에 위치된 복수의 제1 돌출부들(51BA) 및 연결부(51C)를 포함한다.
이어서, 제1 지지체(51) 상에 복수의 제1 물질막들(52)과 복수의 제2 물질막들(53)을 교대로 형성한다. 이때, 최종적으로 형성하고자하는 제1 및 제2 물질막들 중 일부를 형성한다. 복수의 트랜지스터들, 제1 지지체(51), 복수의 제 및 제2 물질막들(52, 53)의 구체적인 구조 및 제조 방법은 앞서 도 3a 내지 도 4b를 참조하여 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이어서, 제1 및 제2 물질막들(52, 53)의 상부에 제2 수평부(54A) 및 복수의 제2 돌출부들(54BA)을 포함하는 제2 지지체(54)를 형성한다. 예를 들어, 제1 및 제2 물질막들(52, 53)의 상부에 제2 지지체용 물질막을 형성한 후, 이를 식각하여 제2 지지체(54)를 형성한다. 제2 지지체용 물질막을 식각 공정시, 최상부의 제1 물질막(52)을 식각정지막으로 사용할 수 있다.
여기서, 제2 수평부(54A)는 제1 콘택 영역(C1)에 형성된 제1 및 제2 물질막들(52, 53)을 덮도록 형성된다. 또한, 제2 돌출부들(54BA)은 제2 수평부(54A)의 측벽으로부터 돌출되며, 복수의 제2 트랜지스터들의 사이에 위치된다. 예를 들어, 제2 돌출부들(54BA)은 이웃한 메모리 블록들(MB1~MB4) 간의 경계에 위치된다.
제1 돌출부들(51BA)의 폭(W1) 및 길이(L1)와 제2 돌출부들(54BA)의 폭(W2) 및 길이(L2)는 동일하거나 상이할 수 있다. 또한, 제1 돌출부들(51BA)과 제2 돌출부들(54BA)은 중심이 일치되도록 배열되거나, 중심이 오프셋되도록 배열될 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 제2 지지체(54) 상에 복수의 제1 물질막들(56) 및 복수의 제2 물질막들(57)을 교대로 형성한다. 이때, 최종적으로 형성하고자하는 제1 및 제2 물질막들의 개수를 고려하여, 이미 형성된 제1 및 제2 물질막들(52, 53)을 제외한 나머지 제1 및 제2 물질막들(56, 57)을 형성한다.
본 도면에는 도시되지 않았으나, 제1 및 제2 물질막들(56, 57)의 상부에 제3 지지체를 형성하고 제1 및 제2 물질막들을 교대로 형성하는 것도 가능하다. 즉, 적층되는 워드라인들의 개수를 고려하여, 지지체, 제1 및 제2 물질막들을 형성하는 공정을 반복적으로 실시할 수 있다. 예를 들어, n개의 지지체를 이용하는 경우, 제1 및 제2 물질막들을 n회에 걸쳐 형성한다.
도 11a 내지 도 11c에 도시된 바와 같이, 제1 및 제2 물질막들(56, 57) 상에 층간절연막(58)을 형성한 후, 제1 돌출부(34B)의 상부면이 노출될 때까지 평탄화 공정을 실시한다. 이를 통해, 제1 콘택 영역(C1)에 복수의 제1 및 제2 물질막들(35, 36)이 각각 노출되고, 제2 콘택 영역(C2)에 복수의 제1 및 제2 물질막들(56, 57)이 각각 노출된다.
이어서, 복수의 제2 물질막들(53, 57)과 중첩되도록 제1 및 제2 돌출부들(51BA, 54BA)의 상부면에 적어도 하나의 트렌치(T)를 형성한 후, 트렌치(T) 내에 지지 패턴(59)을 형성한다.
도 12a 내지 도 12c에 도시된 바와 같이, 제1 및 제2 물질막들(35, 36)을 메모리 블록(MB1~MB4) 별로 분리시킨다. 예를 들어, 층간절연막(58), 제1 물질막들(52, 56), 제2 물질막들(53, 37), 제1 지지체(51) 및 제2 지지체(54)를 관통하는 제1 및 제2 슬릿들(SL1, SL2)을 형성한다. 여기서, 제1 및 제2 슬릿들(SL1, SL2)은 제1 방향(I-I')으로 확장되는 라인 형태를 가지며, 제1 돌출부들(51BA) 이전까지 확장되거나, 연결부(51C)까지 확장될 수 있다. 참고로, 제1 콘택 영역(C1)의 제1 및 제2 슬릿들(SL1, SL2)과 제2 콘택 영역(C2)의 제1 및 제2 슬릿들(SL1, SL2)을 분리시키는 것도 가능하며, 이러한 경우, 제1 및 제2 슬릿들(S1, SL2)은 제1 및 제2 돌출부들(51BA, 54BA)을 관통하지 않는다.
이어서, 제1 및 제2 슬릿들(SL1, SL2) 내에 노출된 제1 물질막들(52, 56)을 제거하여 복수의 그루브들을 형성한 후, 그루브들 내에 도전막들(60)을 각각 형성한다.
이어서, 제1 및 제2 슬릿들(SL1, SL2) 내에 절연막들(61)을 형성한다. 여기서, 제1 콘택 영역(C1)의 제1 슬릿들(SL1) 내에 형성된 절연막들(61)은 제1 돌출부들(51BA)이 되고, 제1 콘택 영역(C1)의 제2 슬릿(SL2) 내에 형성된 절연막(61)은 제1 돌출부(51BB)가 된다. 또한, 제2 콘택 영역(C2)의 제1 슬릿들(SL1) 내에 형성된 절연막들(61)은 제2 돌출부들(54BA)이 되고, 제2 콘택 영역(C2)의 제2 슬릿(SL2) 내에 형성된 절연막(61)은 제2 돌출부(54BB)가 된다.
도 13a 내지 도 13c에 도시된 바와 같이, 제1 내지 제4 콘택 플러그들(CT1~CT4), 제1 내지 제3 배선들(L1~L3)을 형성한다. 참고로, 도 13c는 이해를 돕고자 지지 패턴(59) 등 일부 막은 생략하여 도시하였다.
한편, 앞서 설명한 제조 공정의 순서는 일부 변경될 수 있다. 예를 들어, 제2 지지체(54)를 형성하기 전에, 제1 돌출부들(51BA)의 표면이 노출될 때까지 제1 및 제2 물질막들(52, 53)을 평탄화하는 공정, 제1 및 제2 슬릿들(SL1, SL2)을 형성하는 공정 등을 실시할 수 있다. 또한, 제2 지지체(54)를 형성하기 전에, 제1 콘택 영역(C1)에 연결되는 제1 및 제2 콘택 플러그들(CT1, CT2)의 하단을 미리 형성하는 것도 가능하다.
전술한 바와 같은 공정에 따르면, 적층된 도전막들(60)의 패드부를 복수의 콘택 영역들(C1, C2)에 분산시켜 배치시킬 수 있다. 따라서, 적층되는 도전막들(60)의 개수를 증가시켜 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 13c를 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200)는 기판 상에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들을 덮는 수평부 및 수평부의 상부에 형성되며 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체, 및 지지체 상에 교대로 적층되며 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 구조가 안정화되고 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 데이터 저장 용량을 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 13c를 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200')는 기판 상에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들을 덮는 수평부 및 수평부의 상부에 형성되며 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체, 및 지지체 상에 교대로 적층되며 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 구조가 안정화되고 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량을 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 더욱 증가시키고, 구동 속도를 더욱 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 13c를 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 장치(2100)는 기판 상에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들을 덮는 수평부 및 수평부의 상부에 형성되며 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체, 및 지지체 상에 교대로 적층되며 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 15를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 구조가 안정화되고 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 17에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 13c을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(3500)는 기판 상에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들을 덮는 수평부 및 수평부의 상부에 형성되며 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체, 및 지지체 상에 교대로 적층되며 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 방법이 간소화되고, 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 게이트 절연막
12: 게이트 전극 13A, 13B: 제1, 제2 정션
14A: 수평부 14BA, 14BB: 돌출부
14: 지지체 15: 도전막
16: 절연막
CT1~CT4: 콘택 플러그 L1~L3: 제1 내지 제3 배선

Claims (20)

  1. 기판 상에 형성된 복수의 트랜지스터들;
    상기 복수의 트랜지스터들을 덮는 수평부 및 상기 수평부의 상부에 형성되며 상기 복수의 트랜지스터들의 사이에 위치된 돌출부들 포함하는 지지체; 및
    상기 지지체 상에 교대로 적층되며, 상기 돌출부들의 측벽을 따라 상부로 돌출된 도전막들 및 절연막들
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 돌출부들은 이웃한 메모리 블록들의 경계에 위치된
    반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 트랜지스터들의 제1 정션들과 각각 연결된 복수의 제1 배선들; 및
    상기 복수의 도전막들과 상기 복수의 트랜지스터들의 제2 정션들을 각각 연결시키는 복수의 제2 배선들
    을 더 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 돌출부들을 관통하여, 상기 제1 정션들과 상기 복수의 제1 배선들을 각각 연결시키는 복수의 제1 콘택 플러그들;
    상기 돌출부들을 관통하여, 상기 제2 정션들과 상기 제2 배선들을 각각 연결시키는 복수의 제2 콘택 플러그들; 및
    상기 복수의 도전막들과 상기 복수의 제2 배선들을 각각 연결시키는 복수의 제3 콘택 플러그들
    을 더 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 및 제2 배선들은 상기 도전막들의 상부에 형성된
    반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 돌출부들은 제1 방향으로 확장되고, 상기 제1 및 제2 배선들은 상기 제1 방향과 교차된 제2 방향으로 확장된
    반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 절연막들과 중첩되도록, 상기 돌출부들의 상부면에 형성된 적어도 하나의 트렌치; 및
    상기 적어도 하나의 트렌치 내에 형성되고, 상기 복수의 절연막들과 연결된 지지 패턴
    을 더 포함하는 반도체 메모리 장치.
  8. 기판의 제1 콘택 영역에 형성된 복수의 제1 트랜지스터들;
    상기 기판의 제2 콘택 영역에 형성된 복수의 제2 트랜지스터들;
    상기 복수의 제1 및 제2 트랜지스터들을 덮는 제1 수평부 및 상기 복수의 제1 트랜지스터들의 사이에 위치된 복수의 제1 돌출부들을 포함하는 제1 지지체;
    상기 제1 지지체의 상부에 교대로 적층되며, 상기 복수의 제1 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제1 도전막들 및 복수의 제1 절연막들;
    상기 제1 콘택 영역에 형성된 상기 제1 도전막들 및 상기 제1 절연막들을 덮는 제2 수평부 및 상기 복수의 제2 트랜지스터들의 사이에 위치된 복수의 제2 돌출부들을 포함하는 제2 지지체; 및
    상기 제2 콘택 영역에 형성된 상기 제1 도전막들 및 상기 제1 절연막들의 상부에 교대로 적층되며, 상기 복수의 제2 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제2 도전막들 및 복수의 제2 절연막들
    을 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 돌출부들은 이웃한 메모리 블록들의 경계에 위치된
    반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 또는 제2 트랜지스터들의 제1 정션들과 각각 연결된 복수의 제1 배선들; 및
    상기 제1 또는 제2 도전막들과 상기 제1 또는 제2 트랜지스터들의 제2 정션들을 각각 연결시키는 복수의 제2 배선들
    을 더 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 또는 제2 돌출부들을 관통하여, 상기 제1 또는 제2 트랜지스터들의 제1 정션들과 상기 복수의 제1 배선들을 각각 연결시키는 복수의 제1 콘택 플러그들;
    상기 제1 또는 제2 돌출부들을 관통하여, 상기 제1 또는 제2 트랜지스터들의 제2 정션들과 상기 제2 배선들을 각각 연결시키는 복수의 제2 콘택 플러그들; 및
    상기 제1 또는 제2 도전막들과 상기 복수의 제2 배선들을 각각 연결시키는 제3 콘택 플러그들
    을 더 포함하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제1 및 제2 배선들은 상기 도전막들의 상부에 형성된
    반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 제1 및 제2 돌출부들은 제1 방향으로 확장되고, 상기 제1 및 제2 배선들은 상기 제1 방향과 교차된 제2 방향으로 확장된
    반도체 메모리 장치.
  14. 제8항에 있어서,
    상기 제1 또는 제2 절연막들과 중첩되도록, 상기 제1 또는 제2 돌출부들의 상부면에 형성된 적어도 하나의 트렌치;
    상기 적어도 하나의 트렌치 내에 형성되고, 상기 제1 또는 제2 절연막들과 연결된 지지 패턴
    을 더 포함하는 반도체 메모리 장치.
  15. 기판의 제1 콘택 영역에 위치된 복수의 제1 트랜지스터들을 형성하는 단계;
    상기 복수의 제1 트랜지스터들을 덮는 제1 수평부 및 상기 복수의 제1 트랜지스터들의 사이에 위치된 복수의 제1 돌출부들을 포함하는 제1 지지체를 형성하는 단계; 및
    상기 제1 지지체의 상부에 교대로 적층되며, 상기 복수의 제1 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제1 도전막들 및 복수의 제1 절연막들을 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 제1 도전막들 및 상기 복수의 제1 절연막들을 형성하는 단계는,
    상기 제1 지지체의 상부에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 및
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 메모리 블록 별로 분리시키는 슬릿들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 제1 돌출부들을 관통하여, 상기 복수의 제1 트랜지스터들의 제1 정션들과 각각 연결된 복수의 제1 콘택 플러그들을 형성하는 단계;
    상기 슬릿들을 관통하여, 상기 복수의 제1 트랜지스터들의 제2 정션들과 각각 연결된 복수의 제2 콘택 플러그들을 형성하는 단계; 및
    상기 복수의 제1 도전막들과 각각 연결된 제3 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 콘택 플러그들과 각각 연결된 제1 배선들을 형성하는 단계; 및
    상기 제2 콘택 플러그들과 상기 제3 콘택 플러그들을 각각 연결시키는 제2 배선들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 복수의 제1 도전막들 및 상기 복수의 제1 절연막들을 형성하는 단계는,
    상기 제1 지지체의 상부에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제2 물질막들과 중첩되도록, 상기 제1 돌출부들의 상부면에 적어도 하나의 트렌치를 형성하는 단계;
    상기 적어도 하나의 트렌치 내에 상기 제2 물질막들과 연결된 지지 패턴을 형성하는 단계;
    상기 복수의 제1 물질막들을 제거하여 복수의 그루브들을 형성하는 단계; 및
    상기 복수의 그루브들 내에 상기 제1 도전막들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제1 지지체를 형성하기 전에, 상기 기판의 제2 콘택 영역에 위치된 복수의 제2 트랜지스터들을 형성하는 단계;
    상기 제1 콘택 영역에 형성된 상기 복수의 제1 도전막들 및 상기 복수의 제1 절연막들을 덮는 제2 수평부 및 상기 복수의 제2 트랜지스터들의 사이에 위치된 복수의 제2 돌출부들을 포함하는 제2 지지체를 형성하는 단계; 및
    상기 제2 지지체의 상부에 교대로 적층되며, 상기 복수의 제2 돌출부들의 측벽을 따라 상부로 돌출된 복수의 제2 도전막들 및 복수의 제2 절연막들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
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