JP2008277543A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】面積の増加を抑制しつつ高集積化を行う。
【解決手段】不揮発性半導体記憶装置は、基板２１上に、複数の第１の電極層２４が絶縁層２３を介して積層された積層体２２と、積層体２２の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層２８と、抵抗変化層２８の側面に設けられた第２の電極層２９と、積層体２２上に設けられ、かつ第２の電極層２９に電気的に接続されたビット線ＢＬとを備えている。
【選択図】 図２
【解決手段】不揮発性半導体記憶装置は、基板２１上に、複数の第１の電極層２４が絶縁層２３を介して積層された積層体２２と、積層体２２の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層２８と、抵抗変化層２８の側面に設けられた第２の電極層２９と、積層体２２上に設けられ、かつ第２の電極層２９に電気的に接続されたビット線ＢＬとを備えている。
【選択図】 図２
Description
本発明は、不揮発性半導体記憶装置に係り、特に、印加される電圧に基づいて抵抗値が変化する抵抗変化層を記憶素子として利用した不揮発性半導体記憶装置に関する。
平面上で考える限り、記憶容量を大きくするには単位面積あたりのセル数を増やすためにさらなる微細化を進めなければならない。しかし、更なる微細化は容易ではない。
微細化を進めることなく記憶容量を増やすには、複数のメモリチップを積層してパッケージに封入したり、シリコン上でメモリセルアレイを積層して３次元メモリチップとする方法が考えられる。しかし、従来考えられているセルアレイの積層化は、単純に従来の平面セルアレイを重ねるものである。平面セルアレイを階段状に縦方向に積層した場合、配線やコンタクト形成のためのプロセスコストが増大し、高集積化による効果以上のコスト増を要してしまう。
ところで、不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ（magnetic ＲＡＭ）、ＯＵＭ（Ovonic Unified Memory）等の研究開発が盛んである。
最近、これらの不揮発性メモリとは異なる抵抗変化型不揮発性メモリ（ＲＲＡＭ：resistance ＲＡＭ）が提案されている。このＲＲＡＭは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリである。
また、この種の関連技術として、水平方向に形成された複数のメモリセルを備えた基本セルアレイを垂直方向に積み重ねた相変化メモリが開示されている（特許文献１参照）。
特開２００６−５１４３９２号公報
本発明は、面積の増加を抑制しつつ高集積化が可能な不揮発性半導体記憶装置を提供する。
本発明の第１の視点に係る不揮発性半導体記憶装置は、基板上に、複数の第１の電極層が絶縁層を介して積層された積層体と、前記積層体の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層と、前記抵抗変化層の側面に設けられた第２の電極層と、前記積層体上に設けられ、かつ前記第２の電極層に電気的に接続されたビット線とを具備する。
本発明の第２の視点に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に設けられた選択トランジスタと、前記選択トランジスタ上に層間絶縁層を介して設けられ、かつ複数の第１の電極層が絶縁層を介して積層された積層体と、前記積層体の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層と、前記選択トランジスタの一方のソース／ドレイン領域上かつ前記抵抗変化層の側面に設けられた第２の電極層と、前記積層体上に設けられたビット線と、前記選択トランジスタの他方のソース／ドレイン領域と前記ビット線とを電気的に接続するコンタクトとを具備する。
本発明によれば、面積の増加を抑制しつつ高集積化が可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＲＲＡＭの平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったＲＲＡＭの断面図である。図３は、図２に示した矢印Ｐの位置での平面図である。
図１は、本発明の第１の実施形態に係るＲＲＡＭの平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったＲＲＡＭの断面図である。図３は、図２に示した矢印Ｐの位置での平面図である。
基板２１上には、Ｙ方向に細長いパターンをなして配列された複数の積層体２２が設けられている。各積層体２２は、層間絶縁層２３により互いに電気的に分離された複数の電極層２４を備えている。本実施形態では、４つの電極層２４が積層された場合を一例として示しているが、積層数に制限はない。基板２１としては、例えば、シリコン（Ｓｉ）が用いられる。層間絶縁層２３としては、例えば酸化シリコンが用いられる。
各電極層２４は、Ｎ型半導体層２５、Ｐ型半導体層２６、及び電極層２７から構成されている。Ｎ型半導体層２５とＰ型半導体層２６とは、ダイオード１２を構成している。また、Ｎ型半導体層２５は、ワード線ＷＬとしても機能する。電極層２７は、抵抗変化素子１１の第１の電極となる。
Ｎ型半導体層２５としては、例えば、Ｎ型の極性を有するポリシリコンが用いられる。Ｐ型半導体層２６としては、例えば、Ｐ型の極性を有するポリシリコンが用いられる。電極層２７は、導電体からなり、例えば、ポリシリコンにチタン（Ｔｉ）、コバルト（Ｃｏ）、或いはタングステンタング（Ｗ）などを反応させて形成されたシリサイド層から構成される。
積層体２２−１の一側面には、メモリセルユニット数に対応する複数の抵抗変化層２８が設けられている。抵抗変化層２８の高さは、積層体２２−１の最下層の層間絶縁層２３から積層体２２−１の上面までの高さと同じである。抵抗変化層２８は、電圧パルスの印加により抵抗値が変化する。すなわち、抵抗変化層２８は、高抵抗状態（リセット状態）と低抵抗状態（セット状態）とを有し、電圧パルスの印加によって、それぞれの状態に遷移する。この２つの状態をビット情報として利用することで、抵抗変化層２８をメモリ素子に用いる。
抵抗変化層２８としては、プロブスカイト系酸化膜、或いは二元系遷移金属酸化膜が用いられる。プロブスカイト系酸化膜としては、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、或いはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ０．４Ｃｄ０．６Ｓ等があげられる。二元系遷移金属酸化膜としては、ＮｉＯ、ＴｉＮ、ＴｉＯ２、ＨｆＯ２、或いはＺｒＯ２等があげられる。
抵抗変化層２８の側面には、導電体からなる電極層２９が設けられている。電極層２９は、抵抗変化素子１１の第２の電極となる。本実施形態では、隣接する積層体２２−１及び２２−２で１つの電極層２９を共有している。電極層２９は、最下層の層間絶縁層２３上に、ピラー状に形成されている。電極層２９の高さは、積層体２２の最下層の層間絶縁層２３から積層体２２の上面までの高さと同じである。
積層体２２−１の側面に設けられた抵抗変化層２８と、積層体２２−２の側面に設けられた抵抗変化層２８とは、同一の層で構成されている。すなわち、抵抗変化層２８は、ピラー状の電極層２９の側面を囲むように設けられている。
図３に示すように、電極層２７は、抵抗変化層２８に接触する部分に設けられている。Ｐ型半導体層２６は、電極層２７を覆うように設けられている。そして、電極層２４のうちＰ型半導体層２６及び電極層２７を除く部分が全てＮ型半導体層２５に対応する。前述したように、このＮ型半導体層２５はワード線ＷＬに対応し、Ｙ方向に配列されたメモリセルユニットに共通に設けられ、Ｙ方向に延在している。
Ｙ方向に隣接する電極層２９は、絶縁層３０で分離されている。また、Ｘ方向に隣接する積層体２２は、絶縁層３０で分離されている。電極層２９上には、Ｘ方向に延在するビット線ＢＬ（ＢＬ１、ＢＬ２）が設けられている。
図４は、図１乃至図３に示したＲＲＡＭの回路図である。メモリセルＭＣは、抵抗変化素子１１及びダイオード１２から構成されている。抵抗変化素子１１の一端は、ビット線ＢＬに接続されている。抵抗変化素子１１の他端は、ダイオード１２のアノードに接続されている。ダイオード１２のカソードは、ワード線ＷＬに接続されている。
縦方向に並んだ４つのメモリセルが１つのメモリセルユニットを構成している。このユニットに含まれる４つのメモリセルが同一のビット線ＢＬに接続されている。さらに、１つのビット線ＢＬは、Ｙ方向に隣接する２つのユニットに共有されている。
次に、ＲＲＡＭのデータ書き込み動作について説明する。データ書き込みは、抵抗変化層２８に印加する電圧パルスの大きさを変えることで行うことができる。すなわち、選択メモリセルに書き込みを行う場合は、先に選択メモリセルに接続されるワード線（選択ワード線）を高電圧に充電し、次に選択メモリセルに接続されるビット線（選択ビット線）を高電圧に充電する。最後に選択ワード線を放電することで、選択メモリセルへのデータ書き込みが行われる。
ここで、抵抗変化層２８を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは、リセット電圧Ｖresetより大きく設定される。そして、この２つの状態をビット情報として利用する。
データ読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子１１に供給する。そして、この時の電流の変化を検出することでデータを読み出すことができる。
次に、ＲＲＡＭの製造方法の一例について説明する。まず、図５に示すように、基板２１上に、層間絶縁層２３及び電極層２４を順に堆積する。同様に、この堆積工程を繰り返し、層間絶縁層２３により互いに電気的に分離された複数の電極層２４を形成する。電極層２４としては、Ｐ型不純物（ホウ素（Ｂ）等）が導入されたポリシリコンが用いられる。
続いて、図６及び図７に示すように、リソグラフィ工程及びＲＩＥ（Reactive Ion Etching）法を用いて、積層膜を選択的にエッチングし、最下層の層間絶縁層２３まで到達する複数の開口部３１を形成する。これにより、積層膜は、それぞれがＹ方向に延在する複数の積層体２２（２２−１、２２−２を含む）に分離される。
続いて、図８及び図９に示すように、開口部３１に絶縁体を埋め込む。そして、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、積層体２２の上面を平坦化する。これにより、複数の積層体２２間に絶縁層３０が形成される。
続いて、図１０及び図１１に示すように、リソグラフィ工程及びＲＩＥ法を用いて、絶縁層３０を選択的にエッチングし、積層体２２−１及び２２−２の側面を露出し、かつ最下層の層間絶縁層２３まで到達する複数の開口部３２を形成する。
続いて、図１２及び図１３に示すように、電極層２４の露出部分にＮ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入し、電極層２４内に部分的にＰ型半導体層２６を形成する。なお、電極層２４のうちＰ型半導体層２６を除く部分が、ワード線ＷＬとして機能するＮ型半導体層２５に対応する。また、Ｎ型半導体層２５とＰ型半導体層２６との接合部分がダイオード１２を構成する。
続いて、図１４及び図１５に示すように、Ｐ型半導体層２６の露出部分にチタン（Ｔｉ）、コバルト（Ｃｏ）、或いはタングステンタング（Ｗ）などを反応させて、この露出部分をシリサイド化する。これにより、Ｐ型半導体層２６内に部分的に電極層２７が形成される。
続いて、図１６及び図１７に示すように、装置全面にプロブスカイト系酸化膜、或いは二元系遷移金属酸化膜を堆積することで、積層体２２−１及び２２−２の側面に抵抗変化層２８を形成する。なお、図１７は、図１６に示した矢印Ｐの位置での平面図である。積層体２２上の抵抗変化層２８は、残してもよいし、ＣＭＰ法などを用いて除去してもよい。
続いて、図１８及び図１９に示すように、開口部３２内及び抵抗変化層２８上に導電体を堆積する。そして、リソグラフィ工程及びＲＩＥ法を用いて、抵抗変化層２８上の導電層をパターニングする。これにより、抵抗変化層２８の側面に電極層２９が形成され、さらに抵抗変化層２８の上面に、電極層２９に電気的に接続されたビット線ＢＬが形成される。このようにして、本実施形態のＲＲＡＭが形成される。
以上詳述したように本実施形態によれば、ＲＲＡＭセルを縦方向に積層することができる。これにより、面積の増加を抑制しつつ、高集積化が可能なＲＲＡＭを構成することが可能となる。
また、メモリセルＭＣがダイオード１２を備えているため、電流の逆流を防ぐことができる。これにより、メモリセルＭＣへの誤書き込みを防ぐことができる。
また、Ｙ方向に隣接する２つのユニットで、抵抗変化素子１１の一方の電極（電極層２９）を共有することができる。これにより、ＲＲＡＭの面積を縮小することができる。さらに、電極層２４内に、抵抗変化素子１１の電極（電極層２７）、ダイオード１２、及びワード線ＷＬを形成することができる。これにより、ＲＲＡＭの面積を縮小することができる。
なお、ダイオード１２の向きは、図４に示す向きに限定されるものではない。すなわち、ダイオード１２を図４に示す向きと逆向きに接続してもよい。この場合、抵抗変化素子１１の一端は、ダイオード１２のカソードに接続され、ダイオード１２のアノードは、ワード線ＷＬに接続される。さらに、この変形例の場合、電極層２４は、Ｐ型半導体層２５、Ｎ型半導体層２６、及び電極層２７から構成される。データ書き込みは、ビット線ＢＬとワード線ＷＬとの電圧設定を逆にすればよい。このようにしてＲＲＡＭを構成した場合でも、上記同様の効果を得ることができる。
（第２の実施形態）
第２の実施形態は、Ｙ方向に隣接する２つのメモリセルユニットでワード線ＷＬを共有することで、ワード線ＷＬを引き出すためのコンタクトを低減するようにしている。
第２の実施形態は、Ｙ方向に隣接する２つのメモリセルユニットでワード線ＷＬを共有することで、ワード線ＷＬを引き出すためのコンタクトを低減するようにしている。
図２０は、本発明の第２の実施形態に係るＲＲＡＭの平面図である。図２１は、図２０に示したＩＩ−ＩＩ線に沿ったＲＲＡＭの断面図である。図２２は、図２０に示したＩＩＩ−ＩＩＩ線に沿ったＲＲＡＭの断面図である。図２３は、図２１に示した矢印Ｐの位置での平面図である。
Ｐ型半導体基板２１の表面領域には、Ｘ方向に細長いパターンをなして配列された複数の素子分離絶縁層４１が設けられ、この素子分離絶縁層４１が設けられていない半導体基板２１の表面領域が素子を形成する素子領域（active area）となる。素子分離絶縁層４１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ４１としては、例えばシリコン酸化膜が用いられる。
半導体基板２１の素子領域には、複数のソース／ドレイン領域４２（４２−１及び４２−２を含む）が設けられている。このソース／ドレイン領域４２は、半導体基板２１内に高濃度のＮ＋型不純物を導入して形成されたＮ＋型拡散領域から構成される。ソース／ドレイン領域４２間で半導体基板２１上には、ゲート絶縁膜４３を介して、Ｙ方向に延在するゲート電極４４が設けられている。ゲート電極４４は、選択ゲート線ＳＬとして機能する。このようにして、半導体基板２１には、隣接するもの同士が一方のソース／ドレイン領域４２を共有するように、複数の選択トランジスタ１３が設けられている。
選択トランジスタ１３の上には、それぞれがＹ方向に延在する複数の積層体２２（２２−１及び２２−２を含む）が設けられている。複数の積層体２２は、絶縁層３０によって分離されている。各積層体２２は、層間絶縁層２３により互いに電気的に分離された複数の電極層２４を備えている。本実施形態では、４つの電極層２４が積層された場合を一例として示しているが、積層数に制限はない。
各電極層２４のうち一方の側面側には、Ｐ型半導体層２６及び電極層２７が設けられている。同様に、電極層２４のうち他方の側面側には、Ｐ型半導体層２６及び電極層２７が設けられている。そして、電極層２４のうち中央部がＮ型半導体層２５に対応する。Ｎ型半導体層２５とＰ型半導体層２６との接合部分は、ダイオード１２を構成している。また、Ｎ型半導体層２５は、ワード線ＷＬとしても機能する。電極層２７は、抵抗変化素子１１の第１の電極となる。
積層体２２の両側面にはそれぞれ、メモリセルユニット数に対応する複数の抵抗変化層２８が設けられている。抵抗変化層２８の高さは、積層体２２の高さと同じである。抵抗変化層２８の側面には、導電体からなる電極層２９が設けられている。電極層２９は、抵抗変化素子１１の第２の電極となる。電極層２９は、ソース／ドレイン領域４２−１上に、ピラー状に形成されている。電極層２９の高さは、積層体２２の高さと同じである。本実施形態では、隣接する積層体２２−１及び２２−２で１つの電極層２９を共有している。
積層体２２−１の側面に設けられた抵抗変化層２８と、積層体２２−２の側面に設けられた抵抗変化層２８とは、同一の層で構成されている。すなわち、抵抗変化層２８は、ピラー状の電極層２９の側面を囲むように設けられている。Ｙ方向に隣接する電極層２９は、絶縁層３０で分離されている。
図２３に示すように、電極層２７は、抵抗変化層２８に接触する部分に設けられている。Ｐ型半導体層２６は、電極層２７を覆うように設けられている。そして、電極層２４のうちＰ型半導体層２６及び電極層２７を除く部分が全てＮ型半導体層２５に対応する。前述したように、このＮ型半導体層２５はワード線ＷＬに対応し、Ｙ方向に配列されたメモリセルユニットに共通に設けられ、Ｙ方向に延在している。
積層体２２上には、層間絶縁層４５を介して、Ｘ方向に延在するビット線ＢＬ（ＢＬ１、ＢＬ２）が設けられている。ビット線ＢＬとソース／ドレイン領域４２−２とは、コンタクト４８を介して、電気的に接続されている。すなわち、コンタクト４８は、積層体２２を貫通するようにして、ソース／ドレイン領域４２−２上に形成され、かつＮ型半導体層２５と電気的に接続されるのを防ぐために、周囲を絶縁膜４７で覆われている。
図２４は、図２０乃至図２３に示したＲＲＡＭの回路図である。メモリセルＭＣは、抵抗変化素子１１及びダイオード１２から構成されている。抵抗変化素子１１の一端は、選択トランジスタ１３を介して、ビット線ＢＬに接続されている。抵抗変化素子１１の他端は、ダイオード１２のアノードに接続されている。ダイオード１２のカソードは、ワード線ＷＬに接続されている。選択トランジスタ１３のゲートは、選択ゲート線ＳＬに接続されている。
縦方向に並んだ４つのメモリセルが１つのメモリセルユニットを構成している。そして、Ｘ方向に隣接する２つのユニットからなるブロックが共通の選択トランジスタ１３に接続されている。また、Ｘ方向に隣接する２つのブロックは、選択トランジスタ１３を介して、共通のビット線ＢＬに接続されている。さらに、コンタクトプラグ４８を介してＸ方向に隣接する２つのユニットは、ワード線ＷＬを共有している。
データ書き込み時は、選択ゲート線ＳＬを制御することで、ビット線ＢＬに接続されるブロックを選択することができる。また、選択ゲート線ＳＬとワード線ＷＬとを制御することで、任意のメモリセルＭＣを選択することができる。その他のデータ書き込み動作は、第１の実施形態と同じである。
次に、ＲＲＡＭの製造方法の一例について説明する。まず、図２５及び図２６に示すように、それぞれがＸ方向に延在する縞状の複数の素子分離絶縁層４１を形成する。素子分離絶縁層４１は、リソグラフィ法及びＲＩＥ法を用いて半導体基板２１に溝を形成し、この溝にシリコン酸化膜等の絶縁体を埋め込むことにより形成される。
続いて、ゲート絶縁膜４３とゲート電極４４とを順に堆積し、これらをリソグラフィ法及びＲＩＥ法を用いてパターニングする。これにより、それぞれがＹ方向に延在する複数のゲート電極４４が形成される。
続いて、図２７及び図２８に示すように、ゲート電極４４をマスクとして、半導体基板２１内に高濃度のＮ＋型不純物を導入する。これにより、ゲート電極４４間に複数のソース／ドレイン領域４２が形成される。
続いて、図２９に示すように、半導体基板２１上に、層間絶縁層２３及び電極層２４を順に堆積する。同様に、この堆積工程を繰り返し、層間絶縁層２３により互いに電気的に分離された複数の電極層２４を形成する。電極層２４としては、Ｐ型不純物が導入されたポリシリコンが用いられる。
続いて、図３０及び図３１に示すように、リソグラフィ工程及びＲＩＥ法を用いて、積層膜を選択的にエッチングし、半導体基板２１まで到達する複数の開口部を形成する。そして、この開口部に絶縁体を埋め込んで、半導体基板２１上にそれぞれがＹ方向に延在する絶縁層３０を形成する。この絶縁層３０により、積層膜は、それぞれがＹ方向に延在する複数の積層体２２（２２−１、２２−２を含む）に分離される。その後、ＣＭＰ法を用いて積層体２２の上面を平坦化する。
続いて、図３２及び図３３に示すように、リソグラフィ工程及びＲＩＥ法を用いて、絶縁層３０を選択的にエッチングし、積層体２２の側面を露出し、かつ半導体基板２１まで到達する複数の開口部３２を形成する。続いて、第１の実施形態と同様の工程により、電極層２４内に、Ｎ型半導体層２５、Ｐ型半導体層２６、及び電極層２７を形成する。
続いて、装置全面にプロブスカイト系酸化膜、或いは二元系遷移金属酸化膜を堆積し、積層体２２−１及び２２−２の側面に抵抗変化層２８を形成する。続いて、ＲＩＥ法を用いて、ソース／ドレイン領域４２上の抵抗変化層２８をエッチングする。また、積層体２２上の抵抗変化層２８を例えばＣＭＰ法を用いて除去する。なお、これらの抵抗変化層２８を除去する工程は、必ずしも必要ではない。
続いて、図３４及び図３５に示すように、開口部３２内に導電体を埋め込んで、ソース／ドレイン領域４２上で抵抗変化層２８の側面に電極層２９を形成する。そして、積層体２２上の電極層２９を例えばＣＭＰ法を用いて除去する。
続いて、図３６及び図３７に示すように、積層体２２上に、電極層２９とビット線ＢＬとを電気的に分離するための層間絶縁層４５を堆積する。続いて、積層体２２−２内に、ソース／ドレイン領域４２−２を露出する開口部４６を形成する。続いて、この開口部４６に面する積層体２２−２の側面に、Ｎ型半導体層２５とコンタクト４８とを電気的に分離する絶縁膜４７を形成する。
続いて、図２０乃至図２３に示すように、開口部４６及び層間絶縁層４５上に導電層を堆積する。そして、リソグラフィ工程及びＲＩＥ法を用いて、層間絶縁層４５上の導電層をパターニングする。これにより、層間絶縁層４５上にビット線ＢＬが形成され、積層体２２−２内にソース／ドレイン領域４２−２とビット線ＢＬとを電気的に接続するコンタクト４８が形成される。このようにして、本実施形態のＲＲＡＭが形成される。
以上詳述したように本実施形態によれば、Ｙ方向に隣接する２つのメモリセルユニットは、ワード線ＷＬを共有することができる。これは、ビット線ＢＬに接続されるメモリセルユニットを選択するための選択トランジスタ１３を備えたことで可能となる。これにより、ワード線ＷＬに接続されるコンタクトが第１の実施形態と比べて、半数でよい。この結果、ＲＲＡＭのコストを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…選択ゲート線、ＭＣ…メモリセル、１１…抵抗変化素子、１２…ダイオード、１３…選択トランジスタ、２１…基板、２２…積層体、２３…層間絶縁層、２４…電極層、２５…Ｎ型半導体層、２６…Ｐ型半導体層、２７…電極層、２８…抵抗変化層、２９…電極層、３０…絶縁層、３１，３２，４６…開口部、４１…素子分離絶縁層、４２…ソース／ドレイン領域、４３…ゲート絶縁膜、４４…ゲート電極、４５…層間絶縁層、４５…ゲート電極、４７…絶縁膜、４８…コンタクト。
Claims (5)
- 基板上に、複数の第１の電極層が絶縁層を介して積層された積層体と、
前記積層体の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層と、
前記抵抗変化層の側面に設けられた第２の電極層と、
前記積層体上に設けられ、かつ前記第２の電極層に電気的に接続されたビット線と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板に設けられた選択トランジスタと、
前記選択トランジスタ上に層間絶縁層を介して設けられ、かつ複数の第１の電極層が絶縁層を介して積層された積層体と、
前記積層体の側面に設けられ、かつ印加される電圧に基づいて抵抗値が変化する抵抗変化層と、
前記選択トランジスタの一方のソース／ドレイン領域上かつ前記抵抗変化層の側面に設けられた第２の電極層と、
前記積層体上に設けられたビット線と、
前記選択トランジスタの他方のソース／ドレイン領域と前記ビット線とを電気的に接続するコンタクトと、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記積層体は、前記複数の第１の電極層に対応して設けられ、前記複数の第１の電極層に電気的に接続された複数のダイオードを含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- 前記複数のダイオードはそれぞれ、Ｐ型半導体層とＮ型半導体層とから構成され、
前記Ｐ型半導体層或いは前記Ｎ型半導体層は、ワード線として機能することを特徴とする請求項３に記載の不揮発性半導体記憶装置。 - 前記積層体、前記抵抗変化層、及び前記第２の電極層により１つのメモリセルユニットが構成され、
隣接する２つのメモリセルユニットは、第２の電極層を共有することを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
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