JP2009224466A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2009224466A
JP2009224466A JP2008065886A JP2008065886A JP2009224466A JP 2009224466 A JP2009224466 A JP 2009224466A JP 2008065886 A JP2008065886 A JP 2008065886A JP 2008065886 A JP2008065886 A JP 2008065886A JP 2009224466 A JP2009224466 A JP 2009224466A
Authority
JP
Japan
Prior art keywords
layer
memory
memory device
nonvolatile semiconductor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008065886A
Other languages
English (en)
Other versions
JP5086851B2 (ja
Inventor
Megumi Ishizuki
恵 石月
Ryuta Katsumata
竜太 勝又
Takashi Kito
傑 鬼頭
Yoshiaki Fukuzumi
嘉晃 福住
Masaru Kito
大 木藤
Hiroyasu Tanaka
啓安 田中
Yasuyuki Matsuoka
泰之 松岡
Yosuke Komori
陽介 小森
Hideaki Aochi
英明 青地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008065886A priority Critical patent/JP5086851B2/ja
Priority to US12/392,636 priority patent/US8426976B2/en
Publication of JP2009224466A publication Critical patent/JP2009224466A/ja
Application granted granted Critical
Publication of JP5086851B2 publication Critical patent/JP5086851B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】ゲート絶縁層の信頼性とデータ保持特性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３８と、メモリ柱状半導体層３８の側壁側に電荷蓄積層３６を介して形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、第１〜第４ワード線導電層３２ａ〜３２ｄの上下に形成された第１〜第５ワード線間絶縁層３１ａ〜３１ｅとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄのメモリ柱状半導体層３８側の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８の中心軸から離れる方向へ傾斜するように形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状半導体層３８側の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８の中心軸に近づく方向へ傾斜するように形成されている。
【選択図】図４

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるために、一素子の寸法を小さくする（微細化する）方法に従ってきたが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能な電荷蓄積層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
上記メモリストリングスを有する半導体記憶装置においては、電荷蓄積層の構造及び製造方法により、メモリゲート絶縁層の信頼性や半導体記憶装置のデータ保持特性の優劣が決まる。
例えば、従来のメモリストリングスの製造方法は、概ね次の通りである。先ず、交互に積層させた積層導電層及び層間絶縁層を貫通してホールを形成する。次に、そのホールに面する積層導電層及び層間絶縁層の側壁側にブロック絶縁層、及び電荷蓄積層（ＳｉＮ）を形成する。その後、ホールの下方に設けられた導電層（下部選択ゲート層）又はシリコン（Ｓｉ）基板とコンタクトをとるために、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）でホール底部の窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ２）を除去する。このとき、ＲＩＥによって、ホール底部のみでなく、積層導電層に面するブロック絶縁層（ゲート絶縁層）が、ダメージを受ける懸念があり、これがゲートリークの大きな原因の一つとなる。したがって、上記の従来の製造方法にあっては、他のセルへの誤書き込みのおそれがある。
また、例えば、従来の構造において、電荷蓄積層は、積層された複数の積層導電層にわたって形成されている。したがって、電荷蓄積層内において電荷が拡散し、データの保持特性が低下するおそれがある。
特開２００７−２６６１４３号
本発明は、ゲート絶縁層の信頼性とデータ保持特性を向上させた不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体層と、前記柱状半導体層の側壁側にメモリ層を介して形成された複数の導電層と、前記導電層の上下に形成された層間絶縁層とを備え、前記各導電層の前記柱状半導体層側の側壁は、上方から下方へと移動するに従い前記柱状半導体層の中心軸から離れる方向へ傾斜するように形成され、前記各層間絶縁層の前記柱状半導体層側の側壁は、上方から下方へと移動するに従い前記柱状半導体層の中心軸に近づく方向へ傾斜するように形成されていることを特徴とする。
本発明は、ゲート絶縁層の信頼性とデータ保持特性を向上させた不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、及びセンスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤにかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層（メモリ層）、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図４を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、第１実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。図４に示すように、不揮発性半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
半導体基板Ｂａ上には、第１絶縁層Ｂａ３１、及び第２絶縁層Ｂａ３２が形成されている。第１絶縁層Ｂａ３１は、窒化シリコン（ＳｉＮ）にて構成されている。第２絶縁層Ｂａ３２は、ＴＥＯＳにて構成されている。
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。
ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するようにメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第１絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、例えば、ｐ＋型のポリシリコン（多結晶シリコン）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。
また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、ソース側第１絶縁層２１、第２絶縁層Ｂａ３２、及び第１絶縁層Ｂａ３１を貫通するようにソース側ホール２５が形成されている。ソース側ホール２５に面する側壁には、順次、ソース側ゲート絶縁層２６、ソース側柱状半導体層２７が設けられている。
ソース側ゲート絶縁層２６は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２７は、ポリシリコン（多結晶シリコン）にて形成されている。また、ソース側柱状半導体層２７は、その上部をｎ＋型のポリシリコンにて構成されたものであってもよい。
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄと、第５ワード線間絶縁層３１ｅ上に積層されたメモリ分離絶縁層３３を有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３は、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ｐ＋型のポリシリコン（多結晶シリコン）にて構成されている。メモリ分離絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３４が形成されている。メモリホール３４は、ソース側ホール２５と整合する位置に設けられている。
メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（メモリ層）３６、トンネル絶縁層（第２絶縁層）３７、及びメモリ柱状半導体層３８が設けられている。メモリ柱状半導体層３８は、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。
ここで、第１〜第４ワード線導電層３２ａ〜３２ｄのメモリ柱状半導体層３８側の側壁は、上方から下方へとメモリ柱状半導体層３８の中心軸から離れる方向へ傾斜するように形成されている。一方、第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状半導体層３８側の側壁は、上方から下方へとメモリ柱状半導体層３８の中心軸に近づく方向へ傾斜するように形成されている。換言すると、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄのメモリ柱状半導体層３８側の側壁は、連続した鋸歯状に形成されている。
ブロック絶縁層３５、電荷蓄積層３６、及びトンネル絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁に、順次形成されている。ブロック絶縁層３５は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁にも形成されている。ブロック絶縁層３５は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄにて共通となるように連続して形成されている。一方、電荷蓄積層３６及びトンネル絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄ毎に分離して形成され、第１〜第５ワード線間絶縁層３１ａ〜３１ｅには形成されていない。
ブロック絶縁層３５、及びトンネル絶縁層３７は、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。電荷蓄積層３６は、電荷を蓄積可能に構成されている。メモリ柱状半導体３８は、ポリシリコン（多結晶シリコン）にて構成されている。また、メモリ柱状半導体層３８は、その上部をｎ＋型のポリシリコンにて構成されたものであってもよい。
なお、上記構成を換言すると、ブロック絶縁層３５は、各々の電荷蓄積層３６と第１〜第４ワード線導電層３２ａ〜３２ｄの側壁との間に設けられると共に、メモリ柱状半導体層３８と第１〜第４ワード線間絶縁層３１ａ〜３１ｅの側壁との間に設けられている。各々のトンネル絶縁層３７は、各々の電荷蓄積層３６の側壁とメモリ柱状半導体層３８の側壁との間に設けられている。
メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を有する。
ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４は、メモリ柱状半導体層３８の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、例えば、ｐ＋型のポリシリコン（多結晶シリコン）にて形成されている。ドレイン側導電層４２は、例えば、ｎ型のポリシリコン（多結晶シリコン）にて形成されていてもよい。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。
また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通するようにドレイン側ホール４５が形成されている。ドレイン側ホール４５は、メモリホール３４と整合する位置に設けられている。ドレイン側ホール４５に面する側壁には、順次、ドレイン側ゲート絶縁層４６、及びドレイン側柱状半導体層４７が設けられている。
ドレイン側ゲート絶縁層４６は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４７は、ポリシリコン（多結晶シリコン）にて形成されている。また、ドレイン側柱状半導体層４７の上部は、ｎ＋型ポリシリコンにて構成されている。
また、ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図５〜図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程について説明する。詳しくは、図５〜図１０においては、メモリトランジスタ層３０の製造工程について説明する。なお、図５〜図１０は、主にメモリトランジスタ層３０を示しており、ソース側選択トランジスタ層２０及びドレイン側選択トランジスタ層４０を省略して示している。
先ず、図５に示すように、ソース側選択トランジスタ層２０上（ソース側分離絶縁層２４及びソース側柱状半導体層２７上）に酸化シリコン（ＳｉＯ２）５１ａ〜５１ｅと、ｐ＋型のポリシリコン（多結晶シリコン）５２ａ〜５２ｄとを交互に順次積層させた後、窒化シリコン（ＳｉＮ）５３を堆積させる。
次に、図６に示すように、ＲＩＥにより、ソース側ホール２７と整合する位置で、窒化シリコン（ＳｉＮ）５３、酸化シリコン（ＳｉＯ２）５１ａ〜５１ｅ、及びポリシリコン（多結晶シリコン）５２ａ〜５２ｄを貫通するようにメモリホール３４を形成する。この工程により、酸化シリコン（ＳｉＯ２）５１ａ〜５１ｅは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅとなる。また、ポリシリコン（多結晶シリコン）５２ａ〜５２ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄとなる。また、窒化シリコン（ＳｉＮ）５３は、メモリ分離絶縁層３３となる。
また、図６に示す工程において、ＲＩＥのエッチング条件を連続的に変化させることにより、メモリホール３４は、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁が上方から下方へとメモリホール３４の中心軸から離れる方向へ傾斜するように形成される。また、メモリホール３４は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁が上方から下方へとメモリホール３４の中心軸に近づく方向へ傾斜するように形成される。ＲＩＥのエッチング条件とは、例えば、用いられるガスの種類や、温度などである。
次に、図７に示すように、メモリホール３４内に、酸化シリコン（ＳｉＯ２）３５、及び窒化シリコン（ＳｉＮ）３６ａを順次積層させる。例えば、酸化シリコン（ＳｉＯ２）３５は、５ｎｍとし、窒化シリコン（ＳｉＮ）３６ａは、１０ｎｍとする。上記工程において、酸化シリコン（ＳｉＯ２）３５は、ブロック絶縁層３５として機能する。
続いて、図８に示すように、ＲＩＥを行なう。このＲＩＥ処理により、ソース側柱状半導体層２７の上（メモリホール３４の底部）の窒化シリコン（ＳｉＮ）３６ａ、及び酸化シリコン（ＳｉＯ２）３５が除去され、ソース側柱状半導体層２７とコンタクト可能な構成とする。さらに、図８に示すＲＩＥ処理により、メモリ分離絶縁層３３の上面に形成されたブロック絶縁層３５及び窒化シリコン（ＳｉＮ）３６ａが除去される。ここで、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁は、上記のような傾斜をもって形成され、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁は、上記のような傾斜をもって形成されている。したがって、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁に形成された窒化シリコン（ＳｉＮ）３６ａは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁に形成された窒化シリコン（ＳｉＮ）３６ａよりも、ＲＩＥのエッチングイオンにより照射される面積が小さい。つまり、上記工程を経て、窒化シリコン（ＳｉＮ）３６ａは、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁にのみ残存する。これら残存した窒化シリコン（ＳｉＮ）３６ａが、電荷蓄積層３６として機能する。
次に、図９に示すように、酸化シリコン（ＳｉＯ２）３７ａを堆積させる。
続いて、図１０に示すように、ＲＩＥ処理を行なう。このＲＩＥ処理により、メモリ分離絶縁層３３の上面に形成された酸化シリコン（ＳｉＯ２）３７ａが、除去される。また、電荷蓄積層３６の形成工程と同様の理由により、酸化シリコン（ＳｉＯ２）３７ａは、電荷蓄積層３６（第１〜第４ワード線導電層３２ａ〜３２ｄの側壁側）上にのみに残存する。この残存した酸化シリコン（ＳｉＯ２）３７ａが、トンネル絶縁層３７として機能する。
次に、図１０に示す工程の後、希フッ酸処理を行い、露出したソース側柱状半導体層２７上の自然酸化膜を除去する。ここで、電荷蓄積層３６及びトンネル絶縁層３７の形成工程と同様の理由により、トンネル絶縁層３７は、希フッ酸処理により略エッチングされることなく残存する。続いて、メモリホール３４内にアモルファスシリコン（ａ−Ｓｉ）を堆積させ、ＲＩＥ処理、及び熱処理を行う。上記工程を経て、メモリホール３４内にメモリ柱状半導体層３８が形成される。また、ここで、メモリ柱状半導体層３８の上端に、不純物イオンをイオン注入し、メモリ柱状半導体層３８の上部をｎ＋型のポリシリコンとしてもよい。以上の工程により、図４に示すメモリトランジスタ層３０が形成される。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００において、第１〜第４ワード線導電層３２ａ〜３２ｄのメモリ柱状半導体層３４側の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８から離れる方向へ傾斜するように形成されている。また、第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状半導体層３８側の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８に近づく方向へ傾斜するように形成されている。これらの構成より、各々の第１〜第４ワード線導電層３２ａ〜３２ｄのメモリ柱状半導体層３８側の側壁には、それら第１〜第４ワード線導電層３２ａ〜３２ｄ毎に分離して、電荷蓄積層３６、及びトンネル絶縁層３７が形成されている。換言すると、電荷蓄積層３６は、メモリトランジスタＭＴｒｍｎ毎に分離されて形成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、各第１〜第４ワード線導電層３２ａ〜３２ｄに形成された電荷蓄積層３６毎に電荷を保持することができる。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、メモリホール３４に面する側壁全体を電荷蓄積層３６にて覆う構成と比較して、データ保持特性を向上させることができる。また、第１実施形態に係る不揮発性半導体記憶装置１００は、他のメモリセルへの誤書き込みを減らすことができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１１を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１１は、第２実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１１に示すように、第２実施形態に係る不揮発性半導体記憶装置（メモリストリングス）は、第１実施形態と異なるメモリトランジスタ層３０ａを有する。
メモリトランジスタ層３０ａは、第１実施形態と異なる第１〜第４ワード線導電層３２ａ’〜３２ｄ’、メモリホール３４’、ブロック絶縁層（第１絶縁層）３５ｂ、電荷蓄積層３６ｂ、トンネル絶縁層（第２絶縁層）３７ｂ、及びメモリ柱状半導体層３８ａを有する。
第１〜第４ワード線導電層３２ａ’〜３２ｄ’のメモリ柱状半導体層３８ａ側の側壁は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状半導体層３８ａ側の側壁よりもメモリ柱状半導体層３８ａの中心軸から離れた位置に形成されている。換言すると、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側壁は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁よりもメモリ柱状半導体層３８ａから所定の後退幅をもって後退して形成されている。後退幅は、第１〜第４ワード線導電層３２ａ’〜３２ｄ’上に形成されたブロック絶縁層３５ｂ及び電荷蓄積層３６ｂの厚みに略等しいか、それよりも大きく設定されている。
メモリホール３４’は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ’〜３２ｄ’を貫通するように形成されている。ブロック絶縁層３５ｂ、電荷蓄積層３６ｂ、トンネル絶縁層３７ｂ、及びメモリ柱状半導体層３８ａは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ’〜３２ｄ’の形状に沿うように形成されている。第１実施形態と同様に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側壁には、連続して形成されたブロック絶縁層３５ｂが形成されている。また、ブロック絶縁層３５ｂ上には、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側壁毎に、分離して電荷蓄積層３６ｂ、及びトンネル絶縁層３７ｂが形成されている。
電荷蓄積層３６ｂは、半導体基板Ｂａと略平行な方向に延びる上部３６１ｂ、及び積層方向と略平行な方向（半導体基板Ｂａに対して垂直方向）に延びる側部３６２ｂを有する。上部３６１ｂは、その一端をメモリ柱状半導体層３８ａに接するように形成されている。側部３６２ｂは、ブロック絶縁層３５ｂに接するように形成されている。
トンネル絶縁層３７ｂは、半導体基板Ｂａと略平行な方向に延びる上部３７１ｂ、及び積層方向と略平行な方向に延びる側部３７２ｂを有する。上部３７１ｂは、電荷蓄積層３６ｂの上部３６１ｂ及びメモリ柱状半導体層３８ａに接するように形成されている。側部３７２ｂは、電荷蓄積層３６ｂの側部３６２ｂ及びメモリ柱状半導体層３８ａに接するように形成されている。
（第２実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図１２〜図１５を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。詳しくは、図１２〜図１５においては、メモリトランジスタ層３０ａの製造工程について説明する。なお、図１２〜図１５は、主にメモリトランジスタ層３０ａを示しており、ソース側選択トランジスタ層２０及びドレイン側選択トランジスタ層４０を省略して示している。
先ず、第１実施形態の図５及び図６と同様の工程を行う。続いて、図１２に示すように、ケミカルドライエッチングを行い、メモリホール３４’を形成する。この工程で行うＣＤＥは、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）と比較してポリシリコン（多結晶シリコン）の選択比が大きいものとする。したがって、ＣＤＥにより、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’が、第１〜第５ワード線間絶縁層３１ａ〜３１ｅよりもエッチングされる。つまり、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁が、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁よりも、所定の後退幅だけメモリホール３４’の中心軸から離れた位置に形成される。ここで、後退幅は、後述する工程にて形成するブロック絶縁層３５ｂ、及び電荷蓄積層３６ｂの厚み以上の幅とする。
次に、図１３に示すように、酸化シリコン（ＳｉＯ２）３５ｂ、及び窒化シリコン（ＳｉＮ）３６ｃを順次堆積させる。ここで、例えば、酸化シリコン（ＳｉＯ２）３５ｂは、５ｎｍ堆積させ、窒化シリコン（ＳｉＮ）３６ｃは、１０ｎｍ堆積させる。酸化シリコン（ＳｉＯ２）３５ｂは、ブロック絶縁層３５ｂとして機能する。
続いて、図１４に示すように、ＲＩＥ処理を行う。このＲＩＥ処理により、メモリ分離絶縁層３３上のブロック絶縁層３５ｂ、及び窒化シリコン（ＳｉＮ）３６ｃが除去される。ここで、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８から離れる方向へ傾斜するように形成されている。また、第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状半導体層３８側の側壁は、上方から下方へと移動するに従いメモリ柱状半導体層３８に近づく方向へ傾斜するように形成されている。さらに、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁が、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁よりも、所定の後退幅だけメモリホール３４’から離れた位置に形成されている。これにより、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁に形成された窒化シリコン（ＳｉＮ）３６ｃは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁に形成された窒化シリコン（ＳｉＮ）３６ｃよりも、ＲＩＥのエッチングイオンにより照射される面積が小さくなる。つまり、上記工程を経て、窒化シリコン（ＳｉＮ）３６ｃは、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁のみに残存する。これら残存した窒化シリコン（ＳｉＮ）３６ｃが、電荷蓄積層３６ｂとして機能する。
次に、図１５に示すように、酸化シリコン（ＳｉＯ２）３７ｃを堆積させる。
続いて、第１実施形態と同様に、ＲＩＥ処理を行なう。このＲＩＥ処理により、メモリ分離絶縁層３３の上面に形成された酸化シリコン（ＳｉＯ２）３７ｃが、除去される。また、電荷蓄積層３６ｂの形成工程と同様の理由により、酸化シリコン（ＳｉＯ２）３７ｃは、電荷蓄積層３６ｂ（第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁側）上にのみに残存する。これら酸化シリコン（ＳｉＯ２）３７ｃが、トンネル絶縁層３７ｂとして機能する。
次に、希フッ酸処理を行い、露出したソース側柱状半導体層２７上の自然酸化膜を除去する。ここで、電荷蓄積層３６ｂ及びトンネル絶縁層３７ｂの形成工程と同様の理由により、トンネル絶縁層３７ｂは、希フッ酸処理により略エッチングされることなく残存する。続いて、メモリホール３４’内にアモルファスシリコン（ａ−Ｓｉ）を堆積させ、ＲＩＥ処理、及び熱処理を行う。上記工程を経て、メモリホール３４’内にてメモリ柱状半導体層３８ａが形成される。また、ここで、メモリ柱状半導体層３８ａの上端に、不純物イオンをイオン注入し、メモリ柱状半導体層３８ａの上部をｎ＋型のポリシリコンとしてもよい。以上の工程により、図１１に示すメモリトランジスタ層３０ａが形成される。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、上記構成から第１実施形態と同様の効果を奏する。
また、第２実施形態に係る不揮発性半導体記憶装置、及びその製造方法においては、第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁が、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁よりも、所定の後退幅だけメモリホール３４’から離れた位置に形成される。したがって、第２実施形態に係る不揮発性半導体記憶装置の製造方法は、第１実施形態と比較して、さらに電荷蓄積層３６ｂのエッチング量を制御することが可能となる。
また、上記不揮発性半導体記憶装置、及びその製造方法により、ブロック絶縁層３５ｂ、電荷蓄積層３６ｂ、及びトンネル絶縁層３７ｂは、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側壁及び第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁が上記のように形成されるので、その製造工程において所定量以上にエッチングされることはない。第２実施形態の図１４に示す工程において、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側面に形成されたブロック絶縁層３５ｂは、ＲＩＥによるダメージを第１実施形態よりも減らすことができる。したがって、上記第２実施形態に係る不揮発性半導体記憶装置の製造方法は、電荷蓄積層３６ｂからのゲートリークを抑制することができる。つまり、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、データ保持特性を向上させることができる。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１６を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１６は、第３実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１６に示すように、第３実施形態に係る不揮発性半導体記憶装置（メモリストリングス）は、第２実施形態と異なるメモリトランジスタ層３０ｂを有する。
メモリトランジスタ層３０ｂは、第２実施形態と異なる電荷蓄積層３６ｄを有する。
電荷蓄積層３６ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄの側壁側のブロック絶縁層３５ｂの側壁のみに形成されている。つまり、トンネル絶縁層３７ｂの上部３７１ｂとブロック絶縁層３５ｂとの間、及び各々の電荷蓄積層３６ｄとメモリ柱状半導体層３８ａの側壁との間に空隙３９が形成されている。なお、上記構成を換言すると、トンネル絶縁層（第２絶縁層）３７ｂは、各々の電荷蓄積層３６ｄとメモリ柱状半導体層３８ａの側壁との間の一部に設けられている。
（第３実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、第３実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。詳しくはメモリトランジスタ層３０ｂの製造工程について説明する。
先ず、第２実施形態と同様の工程を経て、第２実施形態に係る形状を有する電荷蓄積層３６ｂ及び、トンネル絶縁層３７ｂを形成する。続いて、電荷蓄積層３６ｂの上部３６１ｂを選択的にエッチング除去し、第３実施形態に係る形状を有する電荷蓄積層３６ｄを形成する。これにより、空隙３９が形成される。
上記工程の後、再び、第２実施形態と同様の工程を行い、図１６に示す第３実施形態に係る不揮発性半導体記憶装置を形成する。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、上記構成から、第２実施形態と同様の効果を奏する。
また、第３実施形態に係る不揮発性半導体記憶装置は、空隙３９を有しているので、電荷蓄積層３６ｄとメモリ柱状半導体層３８ａとの間を絶縁分離することができる。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態よりも、電荷蓄積層３６ｄからメモリ柱状半導体層３８ａへのチャージリークを防ぐことができる。つまり、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態よりも、データ保持特性を向上させることができる。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１７を参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１７は、第４実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１７に示すように、第４実施形態に係る不揮発性半導体記憶装置（メモリストリングス）は、第３実施形態と異なるメモリトランジスタ層３０ｃを有する。
メモリトランジスタ層３０ｃは、第３実施形態と異なるトンネル絶縁層（第２絶縁層）３７ｄを有する。
トンネル絶縁層３７ｄは、略積層方向に延びる側部３７１ｄ、及び略半導体基板Ｂａの面方向に延びる上部３７２ｄを有する。側部３７１ｄは、電荷蓄積層３６ｄの側壁に接するように形成されている。上部３７２ｄは、側部３７１ｄの上端、電荷蓄積層３６ｄの上端、及びブロック絶縁層３５ｂに接するように形成されている。つまり、トンネル絶縁層３７ｄは、各々の電荷蓄積層３６ｄとメモリ柱状半導体層３８ａの側壁との間を埋めるように設けられている。
（第４実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、第４実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。詳しくはメモリトランジスタ層３０ｃの製造工程について説明する。
先ず、第３実施形態と同様の工程を経て、空隙３９を形成する。続いて、空隙３９を埋めるように酸化シリコン（ＳｉＯ２）を堆積させる。次に、堆積された酸化シリコン（ＳｉＯ２）を希フッ酸処理によりエッチング除去する。これら工程により、トンネル絶縁層３７ｄの上部３７２ｄが形成される。
上記工程の後、第２実施形態と同様の工程を行い、図１７に示す第４実施形態に係る不揮発性半導体記憶装置を形成する。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、上記構成から、第２実施形態と同様の効果を奏する。
また、第４実施形態に係る不揮発性半導体記憶装置は、各々の電荷蓄積層３６ｄの側壁とメモリ柱状半導体層３８ａの側壁との間を埋めるように設けられたトンネル絶縁層３７ｄを有しているので、電荷蓄積層３６ｄとメモリ柱状半導体層３８ａとの間を絶縁分離することができる。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第２実施形態よりも、電荷蓄積層３６ｄからメモリ柱状半導体層３８ａへのチャージリークを防ぐことができる。つまり、第４実施形態に係る不揮発性半導体記憶装置は、第２実施形態よりも、データ保持特性を向上させることができる。
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１８を参照して、本発明の第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１８は、第５実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１８に示すように、第５実施形態に係る不揮発性半導体記憶装置（メモリストリングス）は、第１〜第４実施形態と異なるメモリトランジスタ層３０ｄを有する。
メモリトランジスタ層３０ｄは、第１〜第４実施形態と異なるトンネル絶縁層（第２絶縁層）３７ｅを有する。トンネル絶縁層３７ｅは、第１〜第４実施形態と異なり、メモリホール３４’内の各々の電荷蓄積層３６ｂの側壁及びブロック絶縁層３５ｂの側壁を覆うように形成されている。
（第５実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図１９及び図２０を参照して、第５実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。詳しくは、図１９及び図２０においては、メモリトランジスタ層３０ｄの製造工程について説明する。なお、図１９及び図２０は、主にメモリトランジスタ層３０ｄを示しており、ソース側選択トランジスタ層２０及びドレイン側選択トランジスタ層４０を省略して示している。
先ず、第２実施形態の図１５に示す工程までを行う。続いて、図１９に示すように、トンネル絶縁層３７ｅ上にアモルファスシリコン（ａ−Ｓｉ）３８ｃを堆積させる。
次に、図２０に示すように、ＲＩＥ処理を行い、メモリ分離絶縁層３３上のトンネル絶縁層３７ｅ、及びアモルファスシリコン（ａ−Ｓｉ）３８ｃをエッチング除去する。また、この工程により、メモリホール３４’の底部に形成されたトンネル絶縁層３７ｅ、及びアモルファスシリコン（ａ−Ｓｉ）３８ｃもエッチング除去される。続いて、希フッ酸処理を行い、露出したソース側柱状半導体層２７上の自然酸化膜を除去する。ここで、アモルファスシリコン３８ｃは、希フッ酸処理により除去されないので、トンネル絶縁層３７ｅも除去されることはない。
上記工程の後、第２実施形態と同様の工程を行い、図１８に示す第５実施形態に係る不揮発性半導体記憶装置を形成する。
（第５実施形態に係る不揮発性半導体記憶装置の効果）
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、上記構成から、第２実施形態と同様の効果を奏する。
また、第５実施形態に係る不揮発性半導体記憶装置の製造方法においては、アモルファスシリコン３８ｃにより、トンネル絶縁層３７ｅを覆った状態で、フッ酸処理を行う。つまり、トンネル絶縁層３７ｅは、フッ酸処理によりエッチング除去されることはない。したがって、第５実施形態に係る不揮発性半導体記憶装置の製造方法は、トンネル絶縁層３７ｅの膜厚を容易に制御することができる。換言すると、第５実施形態に係る不揮発性半導体記憶装置の製造方法は、メモリトランジスタＭＴｒｍｎの閾値制御を容易に行うことができる。
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２１を参照して、本発明の第６実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２１は、第６実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第６実施形態に係る不揮発性半導体記憶装置は、第１〜第５実施形態と異なるメモリトランジスタ層３０ｅを有する。
メモリトランジスタ層３０ｅは、第２〜第５実施形態と異なる第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’を有する。また、メモリトランジスタ層３０は、メモリ柱状半導体層３８（３８ａ）の代わりに、メモリ柱状導体層３８ｂを有する。また、メモリトランジスタ層３０ｅは、第１〜第５実施形態のブロック絶縁層３５、電荷蓄積層３６、及びトンネル絶縁層３７の代わりに、電極層６１、及び抵抗変化層（メモリ層）６２を有する。
第２実施形態と同様に、第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’の側壁は、上方から下方へと移動するに従いメモリ柱状導体層３８ｂから離れる方向へ傾斜するように形成されている。また、第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’の側壁は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅのメモリ柱状導体層３８ｂ側の側壁よりも、所定の後退幅だけメモリ柱状導体層３８ｂから離れた位置に形成されている。
第２実施形態と異なり、第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’は、メモリ柱状導体層３８ｂの近傍をｎ型ポリシリコン３２１にて構成され、その他の部分をｐ型ポリシリコン３２２にて構成されている。つまり、第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’は、ＰＮ接合によりダイオードを構成している。
メモリ柱状導体層３８ｂは、窒化チタン（ＴｉＮ）にて構成されている。メモリ柱状導体層３８ｂは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁、及び各電極層６１の側壁にあわせるように傾斜をもって形成されている。
電極層６１は、窒化チタン（ＴｉＮ）にて構成されている。電極層６１は、各々の第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’のメモリ柱状導体層３８ｂ側に、それら第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’毎に分離して形成されている。
抵抗変化層６２は、酸化ニッケル（ＮｉＯ）にて構成されている。抵抗変化層６２は、メモリ柱状導体層３８ｂの側壁と、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側壁、各電極層６１の側壁、メモリ分離絶縁層３３の側壁との間に形成されている。
上記構成において、抵抗変化層６２を構成する酸化ニッケル（ＮｉＯ）は、印加される電圧に伴い抵抗値を変化させる。つまり、この抵抗値の変化の読み出すことにより、各第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’、メモリ柱状導体層３８ｂ、各電極層６１、及び抵抗変化層６２は、データを記憶するメモリとして機能する。
（第６実施形態に係る不揮発性半導体記憶装置の効果）
次に、第６実施形態に係る不揮発性半導体記憶装置の効果について説明する。第６実施形態に係る不揮発性半導体記憶装置は、抵抗変化素子を用い、第２実施形態と同様の効果を奏することができる。さらに、第１〜第５実施形態と比較して、メモリ層（抵抗変化層６２）は、その膜厚を薄く形成することができる。したがって、第１〜第５実施形態と比較して、メモリ柱状導体層３８ｂの径は、細くすることが出来る。つまり、第６実施形態に係る不揮発性半導体記憶装置は、メモリセルをさらに集積化することができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。 本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。 第１実施形態におけるメモリストリングスＭＳを構成する不揮発性半導体記憶装置の断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第２実施形態におけるメモリストリングスを構成する不揮発性半導体記憶装置の断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第３実施形態におけるメモリストリングスを構成する不揮発性半導体記憶装置の断面図である。 第４実施形態におけるメモリストリングスを構成する不揮発性半導体記憶装置の断面図である。 第５実施形態におけるメモリストリングスを構成する不揮発性半導体記憶装置の断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。 第６実施形態におけるメモリストリングスを構成する不揮発性半導体記憶装置の断面図である。
符号の説明
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０，３０ａ〜３０ｅ…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
    前記メモリストリングスは、
    基板に対して垂直方向に延びる柱状半導体層と、
    前記柱状半導体層の側壁側にメモリ層を介して形成された複数の導電層と、
    前記導電層の上下に形成された層間絶縁層と
    を備え、
    前記各導電層の前記柱状半導体層側の側壁は、上方から下方へと移動するに従い前記柱状半導体層の中心軸から離れる方向へ傾斜するように形成され、
    前記各層間絶縁層の前記柱状半導体層側の側壁は、上方から下方へと移動するに従い前記柱状半導体層の中心軸に近づく方向へ傾斜するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記導電層の前記柱状半導体層側の側壁は、前記層間絶縁層の前記柱状半導体層側の側壁よりも前記柱状半導体層から離れた位置に形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリ層は、電荷を蓄積可能に構成された電荷蓄積層
    であることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記電荷蓄積層と前記導電層との間に形成された第１絶縁層と、
    前記電荷蓄積層と前記柱状半導体層との間に形成された第２絶縁層と
    を備え、
    前記電荷蓄積層と前記柱状半導体層との間に空隙が形成されている
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記メモリ層は、抵抗変化素子にて構成されている
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
JP2008065886A 2008-03-14 2008-03-14 不揮発性半導体記憶装置 Active JP5086851B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008065886A JP5086851B2 (ja) 2008-03-14 2008-03-14 不揮発性半導体記憶装置
US12/392,636 US8426976B2 (en) 2008-03-14 2009-02-25 Non-volatile semiconductor storage device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008065886A JP5086851B2 (ja) 2008-03-14 2008-03-14 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2009224466A true JP2009224466A (ja) 2009-10-01
JP5086851B2 JP5086851B2 (ja) 2012-11-28

Family

ID=41062077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008065886A Active JP5086851B2 (ja) 2008-03-14 2008-03-14 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8426976B2 (ja)
JP (1) JP5086851B2 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2011016196A1 (ja) * 2009-08-03 2011-02-10 パナソニック株式会社 半導体メモリの製造方法
KR101075494B1 (ko) * 2009-12-18 2011-10-21 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
JP2012004249A (ja) * 2010-06-15 2012-01-05 Toshiba Corp 半導体記憶装置及びその製造方法
WO2012070096A1 (ja) * 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP2012248644A (ja) * 2011-05-27 2012-12-13 Hitachi Ltd 半導体記憶装置
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
KR20130131285A (ko) * 2010-06-28 2013-12-03 마이크론 테크놀로지, 인크. 3차원 메모리 및 이를 형성하는 방법들
US8637917B2 (en) 2010-08-13 2014-01-28 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel pattern
US8643084B2 (en) 2010-07-15 2014-02-04 Samsung Electronics Co., Ltd. Vertical non-volatile memory device
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
US8765551B2 (en) 2011-12-30 2014-07-01 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of manufacturing the same
KR101453173B1 (ko) 2009-11-02 2014-10-27 마이크론 테크놀로지, 인크. 메모리 밀도를 증가시키기 위한 방법들, 구조들 및 디바이스들
US8994091B2 (en) 2011-05-03 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device having a vertical structure and method of fabricating the same
JP2016527710A (ja) * 2013-06-11 2016-09-08 マイクロン テクノロジー， インク． 選択デバイスを備える三次元メモリアレイ
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2017017321A (ja) * 2015-06-30 2017-01-19 エイチジーエスティーネザーランドビーブイ 電気めっき相変化スイッチ
US10249641B2 (en) 2016-02-17 2019-04-02 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10586802B2 (en) 2011-02-25 2020-03-10 Micron Technology, Inc. Charge storage apparatus and methods

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2010192646A (ja) * 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20100111165A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 3차원 메모리 소자
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
US8766227B1 (en) * 2010-11-10 2014-07-01 Contour Semiconductor, Inc. Pinched center resistive change memory cell
KR101964085B1 (ko) * 2011-07-26 2019-07-31 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2013058683A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US9214435B2 (en) * 2012-05-21 2015-12-15 Globalfoundries Inc. Via structure for three-dimensional circuit integration
KR102031179B1 (ko) * 2012-09-11 2019-11-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9379164B2 (en) * 2014-03-06 2016-06-28 Kabushiki Kaisha Toshiba Integrated circuit device
JP2015170692A (ja) * 2014-03-06 2015-09-28 株式会社東芝 半導体装置及びその製造方法
US9450026B2 (en) * 2014-03-24 2016-09-20 Kabushiki Kaisha Toshiba Semiconductor device
US9236395B1 (en) 2014-06-25 2016-01-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9627391B2 (en) 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9508739B2 (en) * 2014-09-11 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9455267B2 (en) * 2014-09-19 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US10141327B2 (en) 2016-03-18 2018-11-27 Toshiba Memory Corporation Semiconductor memory device
US9865612B2 (en) 2016-03-22 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
JP7037384B2 (ja) 2018-02-19 2022-03-16 キオクシア株式会社 半導体装置の製造方法
US10916295B2 (en) * 2018-08-23 2021-02-09 Micron Technology, Inc. Memory arrays with vertical thin film transistors coupled between digit lines
US10916560B2 (en) * 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032269A (ja) * 1996-07-17 1998-02-03 Toshiba Microelectron Corp 半導体装置
JP2003007868A (ja) * 2001-06-22 2003-01-10 Fujio Masuoka 半導体記憶装置
JP2003092366A (ja) * 2001-06-23 2003-03-28 Fujio Masuoka 半導体記憶装置及びその製造方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008181978A (ja) * 2007-01-23 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3963664B2 (ja) 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
JP2008172164A (ja) 2007-01-15 2008-07-24 Toshiba Corp 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032269A (ja) * 1996-07-17 1998-02-03 Toshiba Microelectron Corp 半導体装置
JP2003007868A (ja) * 2001-06-22 2003-01-10 Fujio Masuoka 半導体記憶装置
JP2003092366A (ja) * 2001-06-23 2003-03-28 Fujio Masuoka 半導体記憶装置及びその製造方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008181978A (ja) * 2007-01-23 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8258038B2 (en) 2009-08-03 2012-09-04 Panasonic Corporation Method of manufacturing semiconductor memory
WO2011016196A1 (ja) * 2009-08-03 2011-02-10 パナソニック株式会社 半導体メモリの製造方法
KR101453173B1 (ko) 2009-11-02 2014-10-27 마이크론 테크놀로지, 인크. 메모리 밀도를 증가시키기 위한 방법들, 구조들 및 디바이스들
US8519471B2 (en) 2009-12-18 2013-08-27 Hynix Semiconductor Inc. Vertical channel type nonvolatile memory device and method for fabricating the same
KR101075494B1 (ko) * 2009-12-18 2011-10-21 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US9564499B2 (en) 2010-03-26 2017-02-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US11888042B2 (en) 2010-03-26 2024-01-30 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9768266B2 (en) 2010-03-26 2017-09-19 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US10903327B2 (en) 2010-03-26 2021-01-26 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US11588032B2 (en) 2010-03-26 2023-02-21 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2012004249A (ja) * 2010-06-15 2012-01-05 Toshiba Corp 半導体記憶装置及びその製造方法
US10872903B2 (en) 2010-06-28 2020-12-22 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US10510769B2 (en) 2010-06-28 2019-12-17 Micron Technology, Inc. Three dimensional memory and methods of forming the same
JP2015149503A (ja) * 2010-06-28 2015-08-20 マイクロン テクノロジー， インク． ３次元メモリおよびその形成方法
KR102005475B1 (ko) 2010-06-28 2019-07-31 마이크론 테크놀로지, 인크. 3차원 메모리 및 이를 형성하는 방법들
US10090324B2 (en) 2010-06-28 2018-10-02 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR20130131285A (ko) * 2010-06-28 2013-12-03 마이크론 테크놀로지, 인크. 3차원 메모리 및 이를 형성하는 방법들
US9780115B2 (en) 2010-06-28 2017-10-03 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US11700730B2 (en) 2010-06-28 2023-07-11 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8643084B2 (en) 2010-07-15 2014-02-04 Samsung Electronics Co., Ltd. Vertical non-volatile memory device
US8637917B2 (en) 2010-08-13 2014-01-28 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel pattern
WO2012070096A1 (ja) * 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US11581324B2 (en) 2011-02-25 2023-02-14 Micron Technology, Inc. Charge storage apparatus and methods
US10586802B2 (en) 2011-02-25 2020-03-10 Micron Technology, Inc. Charge storage apparatus and methods
US9536896B2 (en) 2011-05-03 2017-01-03 Samsung Electronics Co., Ltd. Non-volatile memory device having a vertical structure and method of fabricating the same
US8994091B2 (en) 2011-05-03 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device having a vertical structure and method of fabricating the same
JP2012248644A (ja) * 2011-05-27 2012-12-13 Hitachi Ltd 半導体記憶装置
US9514792B2 (en) 2011-09-15 2016-12-06 Longitude Semiconductor S.A.R.L. Semiconductor device having stacked layers
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
KR101906406B1 (ko) 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US8765551B2 (en) 2011-12-30 2014-07-01 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of manufacturing the same
JP2014057067A (ja) * 2012-09-11 2014-03-27 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
US10134810B2 (en) 2013-06-11 2018-11-20 Micron Technology, Inc. Three dimensional memory array with select device
US10916586B2 (en) 2013-06-11 2021-02-09 Micron Technology, Inc. Three dimensional memory array with select device
JP2016527710A (ja) * 2013-06-11 2016-09-08 マイクロン テクノロジー， インク． 選択デバイスを備える三次元メモリアレイ
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
JP2017017321A (ja) * 2015-06-30 2017-01-19 エイチジーエスティーネザーランドビーブイ 電気めっき相変化スイッチ
US10249641B2 (en) 2016-02-17 2019-04-02 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Also Published As

Publication number Publication date
US20090230458A1 (en) 2009-09-17
US8426976B2 (en) 2013-04-23
JP5086851B2 (ja) 2012-11-28

Similar Documents

Publication Publication Date Title
JP5086851B2 (ja) 不揮発性半導体記憶装置
JP5193551B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP5253875B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US7416941B2 (en) Four-bit finfet NVRAM memory device
JP5148242B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP5395460B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US9508836B2 (en) 3-dimensional non-volatile memory device and method of manufacturing the same
US8717814B2 (en) 3-D nonvolatile memory device and method of manufacturing the same, and memory system including the 3-D nonvolatile memory device
JP5364342B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP4649487B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009212280A (ja) 不揮発性半導体記憶装置の製造方法
US10916562B2 (en) Non-volatile memory device
US8274827B2 (en) Memory device and operating method thereof
JP2009200443A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2009206451A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2009224468A (ja) 不揮発性半導体記憶装置
JP2009135324A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2009224465A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2008053388A (ja) 半導体装置及びその製造方法
JP2010114369A (ja) 不揮発性半導体記憶装置
JP2009158529A (ja) 不揮発性半導体記憶装置
US20140302655A1 (en) Non-volatile memory device with vertical memory cells and method for fabricating the same
JP2005116582A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100921

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101026

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120907

R151 Written notification of patent or utility model registration

Ref document number: 5086851

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350