JP2014057067A - 3次元半導体メモリ装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明の3次元半導体メモリ装置は、基板上に積層された絶縁膜と、隣接する絶縁膜の間に介在するゲート電極を含む複数の水平構造体と、絶縁膜及び水平構造体を貫通する半導体柱を含む複数の垂直構造体と、基板と垂直構造体との各々の間に介在するエピタキシァルパターンと、を有し、エピタキシァルパターンの最小幅は、垂直構造体の幅より小さい。
【選択図】図14
Description
また、本発明の目的は、集積度及び信頼性を向上させることができる3次元半導体メモリ装置の製造方法を提供することにある。
前記エピタキシァルパターンは、リセスされた側壁を有し得る。
前記水平構造体の中の最下部の水平構造体は、残りの他の水平構造体より厚く、前記エピタキシァルパターンの上部面は、前記最下部の水平構造体の上部面より高くあり得る。
前記水平構造体は、同一の厚さを有し、前記エピタキシァルパターンは、前記基板に近く配置され、垂直的に隣接する少なくとも2つの前記水平構造体に接し得る。
前記水平構造体の各々は、前記ゲート電極と前記半導体柱との間の第1及び第2ブロッキング絶縁膜を含み、前記第1及び第2ブロッキング絶縁膜の各々は、シリコン酸化膜及びアルミニウム酸化膜の中の少なくともいずれか1つを含み得る。
前記垂直構造体の各々は、保護膜、電荷格納膜、及びトンネル絶縁膜を含み、前記垂直構造体に隣接する前記水平構造体は、前記垂直構造体の電荷格納膜に接し得る。
前記垂直構造体を形成する段階は、前記貫通ホール内に保護膜、電荷格納膜、及びトンネル絶縁膜を順に形成する段階と、前記各貫通ホール内の前記トンネル絶縁膜上に前記半導体柱を形成する段階と、を含み得る。
前記3次元半導体メモリ装置の製造方法は、前記リセス領域を形成する段階の後に、前記リセス領域によって露出した前記保護膜を選択的に除去して前記電荷格納膜を露出させる段階を更に含むことができる。
前記保護膜を選択的に除去する段階及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて同時に遂行され得る。
前記犠牲膜の中の前記エピタキシァル層に接する犠牲膜は、残りの他の犠牲膜に対してエッチング選択比を有する物質を含み、前記犠牲膜を除去する段階、前記保護膜を選択的に除去する段階、及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて遂行され得る。
前記エピタキシァルパターンのリセスされた両側壁に隣接する前記ゲート電極の部分の間の間隔は、前記垂直構造体の幅より小さくあり得る。
前記垂直構造体の各々は、電荷格納膜及びトンネル絶縁膜を含み、前記水平構造体の各々は、ブロッキング絶縁膜を含み得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部ゲートパターンの垂直的な厚さは、前記下部半導体パターンの最大幅より小さくあり得る。
前記下部構造体は、前記下部ゲートパターンを複数個含み、垂直的な位置で該下部ゲートパターンの間に配置された絶縁膜を含み、前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有し得る。
前記下部半導体パターンの最小幅は、該下部半導体パターンの最大幅と前記下部ゲートパターンの垂直的な厚さとの差異に該当し得る。
前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの{111}結晶面(plane)であり得る。
前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きくあり得る。
前記3次元半導体メモリ装置は、前記下部ゲートパターンと前記下部半導体パターンの間で前記下部ゲートパターンの上部面及び下部面に延長され、前記上部ゲートパターンと前記垂直絶縁体との間で前記上部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことができる。
前記下部半導体膜を選択的にエッチングする段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング(Gas Phase Etching)工程又は化学的乾式エッチング(chemical dry etch)工程を遂行する段階を含み得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有し得る。
前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの{111}結晶面(plane)であり得る。
前記3次元半導体メモリ装置は、前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことができる。
前記3次元半導体メモリ装置は、前記下部ゲートパターン上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を更に含むことができる。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きくあり得る。
前記下部半導体パターンを形成する段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング(Gas Phase Etching)工程又は化学的乾式エッチング(chemical dry etch)工程を遂行する段階を含み得る。
前記3次元半導体メモリ装置の製造方法は、前記下部半導体パターンを形成する前に、前記下部構造体上に上部構造体を形成する段階を更に含むことができ、前記上部構造体は、垂直的に前記下部半導体パターンに連結される上部半導体パターン、該上部半導体パターンの外側壁を囲む垂直絶縁体、及び前記下部構造体上に垂直的に積層されて前記垂直絶縁体の側壁の一部分を露出させる上部ゲート領域を定義する上部絶縁膜を含み得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
105 下部絶縁膜
107 不純物領域(共通ソース領域)
110 モールド構造体
110a 薄膜構造体
111、111a 絶縁膜
112、112a 犠牲膜
115 電極構造体
116 開口部
117 下部半導体膜
120 貫通ホール
121 エピタキシァル層
122、122g、123 エピタキシァルパターン
122a、123a 側壁
124 保護膜
125、CTL 電荷格納膜
126、TIL トンネル絶縁膜
127 半導体柱
128 埋め込み膜
129 導電パターン
130 垂直構造体
131 第1半導体パターン
133 第2半導体パターン
135 埋め込み絶縁パターン
137 導電パッド
139 垂直絶縁体
140 トレンチ
141、141a、146 リセス領域
142、143 第1、第2ブロッキング絶縁膜
144 電極膜
145、145a ゲート電極
145L、147L 下部ゲート領域
145U、147U 上部ゲート領域
146 リセス領域
146S 傾斜面
150、150a 水平構造体
151 水平絶縁膜
155 分離絶縁膜
155L 下部ゲートパターン
155U 上部ゲートパターン
160 電極分離パターン
171 コンタクトプラグ
175、BL ビットライン
1100 電子システム
1110 コントローラ
1120 入出力装置(I/O)
1130、1210 記憶装置
1140 インターフェイス
1150 バス(bus)
1200 メモリカード
1220、1312 メモリコントローラ
1221 SRAM
1222 プロセシングユニット(CPU)
1223 ホストインターフェイス
1224 エラー訂正ブロック(ECC)
1225 メモリインターフェイス
1300 情報処理システム
1310 フラッシュメモリ装置
1311 フラッシュメモリ
1320 モデム
1330 中央処理装置(CPU)
1340 RAM
1350 ユーザーインターフェイス
1360 システムバス
BIL ブロッキング絶縁膜
BIP ブロッキング絶縁膜パターン
CP キャッピング膜パターン
CPL キャッピング膜
CSL 共通ソースライン
CSTR セルストリング
GSL 接地選択ライン
GST 接地選択トランジスター
LSP 下部半導体パターン
MCT メモリセルトランジスター
SSL ストリング選択ライン
SST ストリング選択トランジスター
USP 上部半導体パターン
VCS チャンネル構造体
WL0〜WL3 ワードライン
Claims (38)
- 基板上に積層された複数の絶縁膜と、
隣接する前記絶縁膜の間に介在するゲート電極を含む複数の水平構造体と、
前記絶縁膜及び前記水平構造体を貫通する半導体柱を含む複数の垂直構造体と、
前記基板と前記垂直構造体との各々の間に介在する複数のエピタキシァルパターンと、を有し、
前記エピタキシァルパターンの最小幅は、前記垂直構造体の幅より小さいことを特徴とする3次元半導体メモリ装置。 - 前記水平構造体の中の最下部の水平構造体は、前記エピタキシァルパターンに接し、前記最下部の水平構造体は、リセスされた前記エピタキシァルパターンに沿って膨らむように配置されることを特徴とする請求項1に記載の3次元半導体メモリ装置。
- 前記エピタキシァルパターンは、リセスされた側壁を有することを特徴とする請求項1に記載の3次元半導体メモリ装置。
- 前記水平構造体の中の最下部の水平構造体は、残りの他の水平構造体より厚く、
前記エピタキシァルパターンの上部面は、前記最下部の水平構造体の上部面より高いことを特徴とする請求項1に記載の3次元半導体メモリ装置。 - 前記水平構造体は、同一の厚さを有し、
前記エピタキシァルパターンは、前記基板に近く配置され、垂直的に隣接する少なくとも2つの前記水平構造体に接することを特徴とする請求項1に記載の3次元半導体メモリ装置。 - 前記水平構造体の各々は、前記ゲート電極と前記半導体柱との間の第1及び第2ブロッキング絶縁膜を含み、
前記第1及び第2ブロッキング絶縁膜の各々は、シリコン酸化膜及びアルミニウム酸化膜の中の少なくともいずれか1つを含むことを特徴とする請求項1に記載の3次元半導体メモリ装置。 - 前記垂直構造体の各々は、保護膜、電荷格納膜、及びトンネル絶縁膜を含み、
前記垂直構造体に隣接する前記水平構造体は、前記垂直構造体の電荷格納膜に接することを特徴とする請求項1に記載の3次元半導体メモリ装置。 - 基板上に、複数の絶縁膜及び複数の犠牲膜が交互に反復的に積層されたモールド構造体を形成する段階と、
前記モールド構造体を貫通して前記基板を露出する貫通ホールを形成する段階と、
前記貫通ホール内にエピタキシァル層を形成する段階と、
前記貫通ホール内に半導体柱を含む垂直構造体を形成する段階と、
前記モールド構造体をパターニングしてトレンチを形成する段階と、
前記トレンチによって露出した前記犠牲膜を除去してリセス領域を形成する段階と、
前記リセス領域の中の少なくとも最下位の1つによって露出した前記エピタキシァル層をエッチングしてリセスされた側壁を有するエピタキシァルパターンを形成する段階と、
前記リセス領域内にゲート電極を含む水平構造体を形成する段階と、を有し、
少なくとも1つの層の前記水平構造体は、前記エピタキシァルパターンに接することを特徴とする3次元半導体メモリ装置の製造方法。 - 前記エピタキシァル層を形成する段階は、前記貫通ホールによって露出した前記基板をシード(seed)として選択的なエピタキシァル工程を遂行する段階を含み、
前記エピタキシァル層の上部面は、最下部の前記水平構造体の上部面より高く形成されることを特徴とする請求項8に記載の3次元半導体メモリ装置の製造方法。 - 前記垂直構造体を形成する段階は、
前記各貫通ホール内に保護膜、電荷格納膜、及びトンネル絶縁膜を順に形成する段階と、
前記各貫通ホール内の前記トンネル絶縁膜上に前記半導体柱を形成する段階と、を含むことを特徴とする請求項8に記載の3次元半導体メモリ装置の製造方法。 - 前記リセス領域を形成する段階の後に、
前記リセス領域によって露出した前記保護膜を選択的に除去して前記電荷格納膜を露出させる段階を更に含むことを特徴とする請求項10に記載の3次元半導体メモリ装置の製造方法。 - 前記保護膜を選択的に除去する段階及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて同時に遂行されることを特徴とする請求項11に記載の3次元半導体メモリ装置の製造方法。
- 前記犠牲膜の中の前記エピタキシァル層に接する犠牲膜は、残りの他の犠牲膜に対してエッチング選択比を有する物質を含み、
前記犠牲膜を除去する段階、前記保護膜を選択的に除去する段階、及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて遂行されることを特徴とする請求項11に記載の3次元半導体メモリ装置の製造方法。 - 前記エピタキシァルパターンのリセスされた両側壁に隣接する前記ゲート電極の部分の間の間隔は、前記垂直構造体の幅より小さいことを特徴とする請求項8に記載の3次元半導体メモリ装置の製造方法。
- 前記垂直構造体の各々は、電荷格納膜及びトンネル絶縁膜を含み、
前記水平構造体の各々は、ブロッキング絶縁膜を含むことを特徴とする請求項8に記載の3次元半導体メモリ装置の製造方法。 - 下部ゲートパターン及び該下部ゲートパターンを貫通して基板に連結される下部半導体パターンを含む下部構造体と、
前記下部構造体上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を含む上部構造体と、を有し、
前記下部半導体パターンは、前記下部ゲートパターンに隣接し、前記基板の上部面に対して傾いた傾斜面によって定義されるリセス領域を有することを特徴とする3次元半導体メモリ装置。 - 前記下部ゲートパターンの垂直的な厚さは、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項16に記載の3次元半導体メモリ装置。
- 前記下部構造体は、前記下部ゲートパターンを複数個含み、垂直的な位置で該下部ゲートパターンの間に配置された絶縁膜を含み、
前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、
前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有することを特徴とする請求項16に記載の3次元半導体メモリ装置。 - 前記下部半導体パターンの最小幅は、該下部半導体パターンの最大幅と前記下部ゲートパターンの垂直的な厚さとの差異に該当することを特徴とする請求項16に記載の3次元半導体メモリ装置。
- 前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長され、前記上部ゲートパターンと前記垂直絶縁体との間で前記上部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことを特徴とする請求項16に記載の3次元半導体メモリ装置。
- 基板上に、複数の犠牲膜及び複数の絶縁膜が交互に反復的に積層された複数の薄膜構造体を形成する段階と、
前記薄膜構造体を貫通して前記基板を露出させる開口部を形成する段階と、
前記開口部の下部領域を満たす下部半導体膜を形成する段階と、
前記下部半導体膜が形成された前記開口部内に垂直絶縁体及び上部半導体パターンを形成する段階と、
前記薄膜構造体をパターニングして、前記開口部と離隔して前記基板を露出させるトレンチを形成する段階と、
前記トレンチに露出した前記犠牲膜を除去してゲート領域を形成する段階と、
前記ゲート領域の中の少なくとも最下位の1つによって露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、
前記ゲート領域内にゲートパターンを形成する段階と、を有することを特徴とする3次元半導体メモリ装置の製造方法。 - 前記下部半導体膜を形成する段階は、前記開口部によって露出した前記基板をシード(seed)として利用する選択的なエピタキシァル工程を遂行する段階を含むことを特徴とする請求項21に記載の3次元半導体メモリ装置の製造方法。
- 前記下部半導体膜を選択的にエッチングする段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング(Gas Phase Etching)工程又は化学的乾式エッチング(chemical dry etch)工程を遂行する段階を含むことを特徴とする請求項21に記載の3次元半導体メモリ装置の製造方法。
- 基板上に垂直的に積層された絶縁膜及び該絶縁膜の間に介在する下部ゲートパターンを含む積層構造体と、
前記下部ゲートパターンを貫通して前記基板に連結され、前記下部ゲートパターンに隣接し、前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンと、を有し、
前記基板の上部面に対して垂直的な方向で前記リセス領域の最大幅は、隣接する前記絶縁膜の間の垂直的な距離より小さいことを特徴とする3次元半導体メモリ装置。 - 隣接する前記絶縁膜の間の垂直的な距離は、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項24に記載の3次元半導体メモリ装置。
- 前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、
前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有することを特徴とする請求項24に記載の3次元半導体メモリ装置。 - 前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの{111}結晶面(plane)であることを特徴とする請求項16又は24に記載の3次元半導体メモリ装置。
- 前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことを特徴とする請求項24に記載の3次元半導体メモリ装置。
- 前記下部ゲートパターン上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を更に含むことを特徴とする請求項24に記載の3次元半導体メモリ装置。
- 前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さいことを特徴とする請求項16又は29に記載の3次元半導体メモリ装置。
- 前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きいことを特徴とする請求項16又は29に記載の3次元半導体メモリ装置。
- 前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きいことを特徴とする請求項16又は29に記載の3次元半導体メモリ装置。
- 基板に連結される下部半導体膜及び前記基板上に垂直的に積層されて前記下部半導体膜の側壁の一部分を露出させる下部ゲート領域を定義する絶縁膜を含む下部構造体を形成する段階と、
前記下部ゲート領域に露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、
前記下部ゲート領域に露出した前記絶縁膜の一部分を等方性エッチングして、前記基板の上部面に対して垂直になる前記下部半導体パターンの側壁の一部分を露出させる拡張された下部ゲート領域を形成する段階と、
前記拡張された下部ゲート領域内にゲートパターンを形成する段階と、を有することを特徴とする3次元半導体メモリ装置の製造方法。 - 前記拡張された下部ゲート領域の垂直的な高さは、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項33に記載の3次元半導体メモリ装置の製造方法。
- 前記下部半導体パターンを形成する段階は、ハロゲン元素を含有するた反応ガスを利用して気相エッチング(Gas Phase Etching)工程又は化学的乾式エッチング(chemical dry etch)工程を遂行する段階を含むことを特徴とする請求項33に記載の3次元半導体メモリ装置の製造方法。
- 前記下部半導体パターンを形成する前に、前記下部構造体上に上部構造体を形成する段階を更に含み、
前記上部構造体は、垂直的に前記下部半導体パターンに連結される上部半導体パターン、該上部半導体パターンの外側壁を囲む垂直絶縁体、及び前記下部構造体上に垂直的に積層されて前記垂直絶縁体の側壁の一部分を露出させる上部ゲート領域を定義する上部絶縁膜を含むことを特徴とする請求項33に記載の3次元半導体メモリ装置の製造方法。 - 前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きいことを特徴とする請求項21又は36に記載の3次元半導体メモリ装置の製造方法。
- 前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さいことを特徴とする請求項21又は36に記載の3次元半導体メモリ装置の製造方法。
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