KR20160137793A - 3차원 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 3차원 반도체 메모리 장치는, 제 1 기판의 상부에 형성되는 셀 어레이, 그리고 상기 제 1 기판과 이격된 제 2 기판의 상부에 형성되며, 상기 셀 어레이를 제어하기 위한 신호를 제공하는 주변 회로를 포함하되, 상기 셀 어레이는, 상기 제 1 기판의 상부에 교대로 적층되는 절연 패턴들 및 게이트 패턴들, 상기 제 1 기판에 수직 방향으로 형성되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하여 상기 제 1 기판과 접촉하는 적어도 하나의 필라를 포함하되, 상기 제 1 기판에 인접한 제 1 게이트 패턴과 상기 필라에 의해서 프로그램이 불가한 제 1 접지 선택 트랜지스터가 형성되고, 상기 제 1 게이트 패턴의 상부에 위치하는 제 2 게이트 패턴과 상기 필라에 의해서 프로그램 가능한 제 2 선택 트랜지스터가 형성된다.

Description

3차원 반도체 메모리 장치 및 그것의 동작 방법{3-DIMSIONAL SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 3차원 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 어레이 구조를 갖는 반도체 메모리 장치의 수직한 메모리 셀 스트링들은 기판에 연결되어 있다. 이러한 구조에서 접지 선택 트랜지스터(GST)는 수평과 수직 구조의 채널이 직렬로 연결되는 구조를 갖는다. 더불어 제조 공정에서 발생하는 채널 홀(Channel Hole)의 모양이나 배치에 따라 접지 선택 트랜지스터들(GST)의 문턱 전압은 넓은 산포를 가질 수도 있다. 이러한 특징은 프로그램 동작시 교란(Disturbance) 현상이나 셀 전류의 감소를 야기시킬 수 있다.
본 발명의 목적은 일정한 동작 특성을 갖는 접지 선택 트랜지스터를 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 3차원 반도체 메모리 장치는, 제 1 기판의 상부에 형성되는 셀 어레이, 그리고 상기 제 1 기판과 이격된 제 2 기판의 상부에 형성되며, 상기 셀 어레이를 제어하기 위한 신호를 제공하는 주변 회로를 포함하되, 상기 셀 어레이는, 상기 제 1 기판의 상부에 교대로 적층되는 절연 패턴들 및 게이트 패턴들, 상기 제 1 기판에 수직 방향으로 형성되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하여 상기 제 1 기판과 접촉하는 적어도 하나의 필라를 포함하되, 상기 제 1 기판에 인접한 제 1 게이트 패턴과 상기 필라에 의해서 프로그램이 불가한 제 1 접지 선택 트랜지스터가 형성되고, 상기 제 1 게이트 패턴의 상부에 위치하는 제 2 게이트 패턴과 상기 필라에 의해서 프로그램 가능한 제 2 선택 트랜지스터가 형성된다.
상기 목적을 달성하기 위한 본 발명에 따른 3차원 반도체 메모리 장치는, 다결정 반도체를 포함하는 기판, 상기 기판 상부에 교대로 그리고 반복적으로 적층되는 절연 패턴들 및 게이트 패턴들을 포함하는 적층 구조체, 그리고 상기 적층 구조체를 관통하고, 상기 기판에 수직 방향으로 상기 도전 물질 및 절연 물질들을 관통하여 상기 기판과 접촉하는 적어도 하나의 필라를 포함하되, 상기 게이트 패턴들 중 상기 기판에 인접한 제 1 게이트 패턴과 상기 필라 사이에는 제 1 게이트 절연막을 가지는 제 1 접지 선택 트랜지스터가 형성되고, 상기 제 1 게이트 패턴의 상부에 위치하는 제 2 게이트 패턴과 상기 필라 사이에는 제 2 게이트 절연막을 가지는 제 2 접지 선택 트랜지스터가 형성되며, 상기 제 1 게이트 절연막은 전하 저장막을 갖지 않는다.
상기 목적을 달성하기 위한 본 발명에 서로 다른 기판 상에 셀 어레이 영역과 페리 영역이 형성되며, 상기 셀 어레이 영역에는 전하 저장층을 갖지 않는 적어도 하나의 제 1 접지 선택 트랜지스터 및 프로그램 가능한 적어도 하나의 제 2 접지 선택 트랜지스터를 포함하는 복수의 셀 스트링들이 형성되는 3차원 반도체 메모리 장치의 동작 방법은, 상기 셀 어레이의 웰 영역에 소거 전압을 인가하는 단계, 상기 제 2 접지 선택 트랜지스터의 게이트 단을 플로팅시키는 단계, 그리고 상기 제 1 접지 선택 트랜지스터의 게이트 단을 플로팅시키는 단계를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 균일한 산포의 문턱 전압으로 접지 선택 트랜지스터를 설정할 수 있어, 기판에 수직 방향으로 셀 스트링이 형성되는 불휘발성 메모리 장치의 신뢰성을 획기적으로 높일 수 있다. 더불어, 단결정 실리콘 기판 이외의 기판에 형성되는 셀 스트링 구조에서 발생하는 입자 계면(Grain boundary)의 결함에 기인한 접지 선택 트랜지스터의 특성을 제어할 수 있다. 따라서 폴리 실리콘(Poly-Silicon) 기판에 형성되는 수직 구조의 불휘발성 메모리 장치나 셀과 주변 회로의 적층 구조(Cell On Peripheral circuit: 이하, COP)를 갖는 불휘발성 메모리 장치에서 높은 신뢰성을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 셀 어레이(110)에 포함되는 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)을 예시적으로 보여주는 도면이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 낸드 셀 스트링의 구조를 보여주는 도면들이다.
도 4는 본 발명의 다른 실시 예에 따른 3차원 반도체 메모리 장치의 구조를 보여주는 단면도이다.
도 5a 내지 도 5d는 본 발명의 3차원 낸드 플래시 메모리 블록의 플래인별 접지 선택 라인의 연결 구조를 예시적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따른 플래인 단위의 제 1 및 제 2 접지 선택 라인의 연결 구조를 보여주는 회로도이다.
도 7은 도 6의 구조로 접지 선택 트랜지스터들(GST)이 제어되는 메모리 블록에서의 제 2 접지 선택 트랜지스터(GST2)의 프로그램 방법을 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 플래인 단위의 제 2 접지 선택 라인(GSL2)의 연결 구조를 보여주는 회로도이다.
도 9는 도 8의 구조를 갖는 메모리 블록에서, 제 2 접지 선택 트랜지스터들(GSTs)의 프로그램 방법을 보여주는 순서도이다.
도 10은 본 발명의 이종의 접지 선택 트랜지스터들을 구비하는 셀 스트링에서 선택된 메모리 셀을 프로그램하기 위한 바이어스 방법을 간략히 보여주는 테이블이다.
도 11은 본 발명의 불휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 파형도이다.
도 12는 본 발명의 불휘발성 메모리 장치의 소거 방법의 다른 예를 보여주는 파형도이다.
도 13은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 COP 구조의 불휘발성 메모리 장치를 보여주는 단면도이다.
도 15는 도 14의 셀 스트링 구조를 구체적으로 보여주는 단면도이다.
도 16은 도 15에 도시된 셀 스트링에서 동작 모드별 바이어스 조건을 간략히 보여주는 테이블이다.
도 17은 도 14에 도시된 셀 스트링 구조(216b)의 다른 예를 보여주는 단면도이다.
도 18은 도 17에 도시된 셀 스트링에서 동작 모드별 바이어스 조건을 간략히 보여주는 테이블이다.
도 19는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함할 수 있다. 셀 어레이(110)는 다결정 실리콘(Poly-Silicon) 기판 상에 형성될 수 있다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 낸드형(NAND type)으로 구성되는 복수의 셀 스트링들을 포함한다. 동일한 웰 상에 형성되는 복수의 셀 스트링들은 하나의 메모리 블록(BLK)을 구성할 수 있다. 3 차원으로 적층되는 셀 어레이(110)는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
본 발명의 셀 어레이(110)는 적어도 하나의 데이터 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 데이터 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 예를 들면, 기판과 더 가까운 위치에 형성되는 제 1 접지 선택 트랜지스터(GST1)는 패스 트랜지스터(Pass Transistor)로 동작하고, 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)는 문턱 전압의 설정이 가능하여 전체적인 접지 선택 트랜지스터들의 특성이 조정될 수 있다. 이러한 특성은 후술하는 도면들을 통해서 보다 상세히 설명될 것이다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 워드 라인에 전압 발생기(160)로부터 제공된 전압들을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다. 소거 동작시에는 행 디코더(120)는 본 발명의 접지 선택 라인들(GSL1, GSL2)을 다양한 지연 조건에 따라 플로팅(Floating)시킬 수 있다. 따라서, 제 2 접지 선택 라인(GSL2)에 연결되는 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)의 의도하지 않은 문턱 전압의 변위를 차단할 수 있다.
페이지 버퍼(130)는 프로그램 동작시에는 기입 드라이버로 동작하고, 읽기 동작시에는 감지 증폭기로 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)에 전달한다. 특히, 본 발명의 제 2 접지 선택 트랜지스터(GST2)의 프로그램 동작시 페이지 버퍼(130)는 블록 단위 또는 플레인 단위로 제 2 접지 선택 트랜지스터(GST2)들의 프로그램 검증을 수행할 것이다. 이러한 동작은 후술하는 순서도를 통해서 좀더 구체적으로 설명될 것이다.
입출력 버퍼(140)는 프로그램 동작시에 입력받은 쓰기 데이터를 페이지 버퍼(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스(ADD) 또는 명령어(CMDi)를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 외부로부터 전달되는 명령어(CMDi) 및 제어 신호(CNTL)에 응답하여 페이지 버퍼(130)와 행 디코더(120)를 제어한다. 제어 로직(150)은 외부로부터 제공되는 명령어(CMDi)에 응답하여 선택된 메모리 셀들을 프로그램하거나 센싱하도록 전압 발생기(160) 및 페이지 버퍼(130)를 제어할 수 있다. 제어 로직(150)은 소거 동작시, 본 발명의 제 2 접지 선택 트랜지스터(GST2)의 소거를 방지하기 위한 바이어스를 제공하도록 전압 발생기(160) 및 행 디코더(120)를 제어할 것이다. 더불어, 제어 로직(150)은 복수의 제 2 접지 선택 트랜지스터(GST2)들을 프로그램하기 위한 바이어스를 제공하도록 전압 발생기(160) 및 행 디코더(120)를 제어할 수도 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 특히, 전압 발생기(160)는 메모리 셀의 프로그램 동작시 제 1 접지 선택 트랜지스터(GST1) 및 제 2 접지 선택 트랜지스터(GST2) 각각의 게이트에 연결되는 제 1 접지 선택 라인(GSL1) 및 제 2 접지 선택 라인(GSL2)에 동일하거나 상이한 전압을 제공할 수 있다.
이상의 본 발명의 불휘발성 메모리 장치(100)는 기판에 수직으로 형성되는 복수의 수직 낸드(NAND) 스트링들을 포함한다. 그리고 각각의 수직 낸드 스트링들은 메모리 셀들과 동일한 절연막을 갖는 적어도 하나의 제 2 접지 선택 트랜지스터(GST2) 및 제 2 접지 선택 트랜지스터(GST2)와는 별도의 산화막 구조를 갖는 제 1 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 특히 불휘발성 메모리 장치(100)의 셀 어레이(110)가 형성되는 기판은 단결정 실리콘일 수도 있으나, 다결정 실리콘(Poly-Silicon)이나 증착을 통해 성장시킬 수 있는 다양한 형태의 물질로 이루어진 기판일 수 있다. 상술한 다결정 실리콘이나 성장된 기판 위에 형성되는 제 1 접지 선택 트랜지스터(GST1)는 입자 경계면의 결함에 따라 상대적으로 큰 누설 전류를 야기시킬 수 있다. 하지만, 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 이러한 문제를 보상할 수 있을 것이다.
도 2는 도 1에 도시된 셀 어레이(110)에 포함되는 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(SUB) 위에는 도전층과 절연층이 교대로 적층되어 메모리 블록(BLKi)을 형성할 수 있다. 그리고 메모리 블록(BLKi)은 복수의 플래인들(PL1, PL2, PL3, PL4)이 형성될 수 있다. 각각의 플래인들(PL1, PL2, PL3, PL4)은 기판 위에 워드 라인 컷들 사이에 적어도 하나의 제 1 접지 선택 라인(GSL1), 적어도 하나의 제 2 접지 선택 라인(GSL2), 복수의 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성될 수 있다. 여기서, 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷(SSL cut)으로 분리된 것으로 도시되어 있다. 하지만, 이러한 구조가 예시적인 형태임은 잘 이해될 것이다. 판 형태의 스트링 선택 라인(SSL)이 스트링 선택 라인 컷(SSL cut)으로 분리되지 않는 경우에는 비트 라인(BL)의 선택을 통해서 스트링들이 선택될 수 있다.
더불어, 제 2 접지 선택 라인(GSL2)과 워드 라인(WL)들 사이에 적어도 하나의 더미 워드 라인(GDWL)이 판 형태로 적층되거나, 워드 라인(WL)들과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인(SDWL)이 판 형태로 적층될 수 있다. 각각의 워드 라인 컷들은, 도시되지 않았지만 공통 소스 라인(CSL)을 포함할 수 있다. 예를 들면, 각각의 워드 라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결될 수 있다. 비트 라인(BL)에 연결된 필라(Pillar)가 적어도 하나의 제 1 및 제 2 접지 선택 라인(GSL1, GSL2), 복수의 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 낸드 셀 스트링이 형성될 수 있다.
도시되지는 않았지만, 제 2 접지 선택 라인(GSL2)에 대응하는 게이트 패턴과 더미 워드 라인(GDWL)에 대응하는 게이트 패턴 사이의 간격(Pitch)은 워드 라인들 사이의 간격(Cell Pitch)과 다를 수 있다. 바람직하게는, 제 2 접지 선택 라인(GSL2)에 대응하는 게이트 패턴과 더미 워드 라인(GDWL)에 대응하는 게이트 패턴 사이의 간격(Pitch)은 워드 라인들 사이의 간격(Cell Pitch)보다 넓을 수 있다. 그리고 제 1 접지 선택 라인(GSL1)에 대응하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)에 대응하는 게이트 패턴 사이의 간격(Pitch)도 워드 라인들 사이의 간격(Cell Pitch)과 다를 수 있을 것이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 낸드 셀 스트링의 구조를 보여주는 도면들이다. 도 3a는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 장치의 구조를 보여주는 단면도이다. 도 3a를 참조하면, 기판(111) 내에 제 1 도전형의 도펀트로 도핑된 웰 영역이 형성될 수 있다. 기판(111)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 특히 본 발명의 기판(111)은 증착을 통해서 성장 가능한 폴리 실리콘이어도 무방하다.
기판(111)은, 예컨대, 폴리 실리콘막으로 형성될 수 있다. 기판(111)은 폴리 실리콘막을 제 1 도전형(예: p형)과 제 2 도전형(예: n형)으로 도핑하여 형성된 웰 구조를 포함할 수 있다. 제 2 도전형으로 도핑된 딥 웰(111_2), 그리고 딥 웰(111_2)을 감싸는 제 1 도전형으로 도핑된 베이스 기판(111_1)으로 구분될 수 있다. 딥 웰(111_2)은 포켓 웰(111_3)을 베이스 기판(111_1)으로부터 전기적 및 공간적으로 이격시킬 수 있다.
기판(111)의 상부에 교대로 그리고 반복적으로 적층된 절연 패턴들과 게이트 패턴들을 포함하는 적층-구조체가 배치될 수 있다. 게이트 패턴들은 접지 선택 라인들(GSL1, GSL2), 더미 워드 라인들(GDWL1, GDWL2, SDWL), 워드 라인들(WL0~WL63), 스트링 선택 라인(SSL)으로 사용될 것이다.
기판(111)의 포켓 웰(111_3)과 전기적으로 연결되는 공통 소스 플러그(113)가 형성될 수 있다. 공통 소스 플러그(113)는 적층된 게이트 패턴들과는 전기적으로 절연될 수 있다. 기판(111)과 공통 소스 플러그(113)의 전기적 연결을 위해서 포켓 웰(111_3) 영역의 일부분(112)에는 고농도의 제 1 도펀트가 주입될 수 있다. 공통 소스 플러그(113)을 통해서 공통 소스 영역(CSL)에 대응하는 포켓 웰(111_3)에 특정 전압이 제공될 수 있다.
본 발명의 셀 스트링을 구성하기 위하여 게이트 패턴들을 관통하는 수직 채널(117)이 형성될 수 있다. 수직 채널(117)의 상부에는 콘택 플러그(118)가 형성되고, 셀 스트링의 드레인을 구성할 것이다. 그리고 수직 채널(117)의 하단부와 포켓 웰(111_3) 사이에는 활성 패턴(114)이 형성될 것이다. 수직 채널(117)과 게이트 패턴들 사이에는 절연막(116, 119), 데이터 저장막(115) 등이 형성될 수 있을 것이다. 절연막(116, 119), 데이터 저장막(115)은 터널 유전막, 전하 저장막 및 블로킹 유전막의 다른 조합으로 구성될 수도 있다. 하지만, 활성 패턴(114)과 게이트 패턴이 교차하는 부분에서는 활성 패턴(114)과 게이트 패턴 사이의 데이터 저장막(115)은 존재하지 않을 수 있다. 그리고 활성 패턴(114)의 제 1 접지 선택 라인(GSL1)이 교차하는 영역에는 수직 채널이 형성되고, 포켓 웰(111_3) 상에 형성된 활성 패턴(111_3)에는 수평 채널이 형성될 것이다. 결국, 활성 패턴(114)과 최하위 게이트 패턴에 의해서 형성되는 제 1 접지 선택 트랜지스터(GST1)는 데이터를 저장하는 기능을 갖지 않는다.
게이트 패턴들 중 최하층의 게이트 패턴은 제 1 접지 선택 라인(GSL1)을 구성할 것이다. 제 1 접지 선택 라인(GSL1)의 상부에 위치하는 게이트 패턴은 제 2 접지 선택 라인(GLS2)을 구성할 것이다. 제 2 접지 선택 라인(GSL2)의 상부에는 더미 워드 라인들(GDWL1, GDWL2), 워드 라인들(WL0~WL63), 더미 워드 라인(SDWL)이 형성될 것이다. 그리고 최상층의 게이트 패턴은 스트링 선택 라인(SSL)을 구성할 것이다. 셀 어레이(110)는 수직 낸드(VNAND) 플래시 메모리일 수 있다. 하나의 수직 채널(117)을 따라 수직 적층된 게이트 패턴들에 의해서 하나의 낸드 셀 스트링이 구성될 것이다.
여기서, 제 1 접지 선택 라인(GSL1)을 형성하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)을 구성하는 게이트 패턴이 각각 1개의 층인 것으로 예시되었다. 하지만, 본 발명은 여기에 국한되지 않음은 잘 이해될 것이다. 즉, 제 1 접지 선택 라인(GSL1)을 형성하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)을 구성하는 게이트 패턴이 각각 2개 이상의 층으로 제공될 수도 있을 것이다. 더불어, 제 1 접지 선택 라인(GSL1)에 대응하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)에 대응하는 패턴 사이의 간격(D1)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다.
도 3b는 도 3a의 적층 방식에 따라 형성되는 낸드 셀 스트링의 구조를 보여주는 회로도이다. 도 3b를 참조하면, 본 발명의 낸드 셀 스트링은 프로그램이 불가능한 적어도 하나의 제 1 접지 선택 트랜지스터(GST1), 그리고 프로그램이 가능한 적어도 하나의 제 2 접지 선택 트랜지스터(GST2)를 포함한다. 그리고 이러한 낸드 셀 스트링 구조는 폴리 실리콘과 같은 재질의 기판 상에 형성되는 수직 낸드 플래시 메모리에서 높은 데이터 신뢰성을 제공할 수 있다. 즉, 기판(111)의 입자 경계면의 결함으로 인한 제 1 접지 선택 트랜지스터(GST1)의 문턱 전압의 불안정성을 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통한 문턱 전압의 조정을 통해서 보상할 수 있기 때문이다.
도 4는 본 발명의 다른 실시 예에 따른 3차원 반도체 메모리 장치의 구조를 보여주는 단면도이다. 도 4를 참조하면, 도 3a에 도시된 수직 낸드 플래시 메모리의 구조와 유사하지만, 제 2 접지 선택 라인(GSL2)과 더미 게이트 라인(GDWL1) 사이의 간격(D2)이 워드 라인들 사이의 간격(d)과 다른 경우를 보여준다. 바람직하게는 제 2 접지 선택 라인(GSL2)과 더미 게이트 라인(GDWL1) 사이의 간격(D2)이 워드 라인들 사이의 간격(d)보다 넓을 수 있다. 이러한 차이점 외에는 도 3a에 도시된 수직 낸드 플래시 메모리의 구조와 유사하다. 따라서, 도 4에 도시된 구성들에 대한 구체적인 설명은 생략하기로 한다.
도 5a 내지 도 5d는 본 발명의 3차원 낸드 플래시 메모리 블록의 플래인별 접지 선택 라인의 연결 구조를 예시적으로 보여주는 도면들이다.
도 5a는 제 1 접지 선택 라인(GSL1)이 플래인 별로 분리되고, 제 2 접지 선택 라인(GSL2)은 각각의 플래인이 공유하는 구조를 보여준다. 하나의 공통 소스 영역을 공유하는 메모리 블록은 하나의 소거 단위가 될 수 있다. 그리고 하나의 메모리 블록은 게이트 패턴들의 커팅 단위에 따라 복수의 플래인들로 구분될 수 있다. 예를 들면, 하나의 메모리 블록이 4개의 플래인들(PL1, PL2, PL3, PL4)로 구분될 수 있다. 그리고 플래인들(PL1, PL2, PL3, PL4) 각각의 접지 선택 라인들은 라우팅 방식에 따라 분리되어 제어되거나 공유될 수 있다. 도 5a에서는 플래인들(PL1, PL2, PL3, PL4) 각각의 제 1 접지 선택 라인들(GSL1_1, GSL1_2, GSL1_3, GSL1_4)은 분리되어 제어될 수 있다. 반면, 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 라인들(GSL2)에 해당하는 게이트 패턴들은 제 2 접지 선택 라인(GSL2)으로 공유될 수 있다. 비트 라인들(BLs) 각각은 지그재그 형태로 배치되는 수직 채널들에 연결되는 것을 보여준다. 도 5a의 플래인 구조에서는 프로그램 가능한 제 2 접지 선택 트랜지스터의 플래인별 검증 동작이 가능하다. 즉, 프로그램 검증 동작시 제 1 접지 선택 라인들(GSL1_1, GSL1_2, GSL1_3, GSL1_4) 중에서 어느 하나만을 활성화하면, 활성화된 플래인의 제 2 접지 선택 트랜지스터들(GST2s)의 프로그램 검증이 가능할 것이다.
도 5b는 플래인들(PL1, PL2, PL3, PL4) 각각에 의해서 공유되는 제 1 접지 선택 라인(GSL1) 및 제 2 접지 선택 라인(GSL2)을 보여준다. 이 경우, 플래인들(PL1, PL2, PL3, PL4) 각각의 접지 선택 트랜지스터들은 획일적으로 관리될 것이다. 예를 들면, 제 1 플래인(PL1)의 제 1 접지 선택 트랜지스터(GST1)는 제 3 플래인(PL3)의 제 1 접지 선택 트랜지스터(GST1)와 동일한 제어 신호에 의해서 구동될 것이다. 도 5b의 플래인 구조에서는 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)의 플래인별 검증 동작은 불가능하다. 즉, 프로그램 검증 동작시에 블록 단위로만 제 2 접지 선택 트랜지스터(GST2)의 프로그램 검증이 수행될 것이다.
도 5c는 플래인들(PL1, PL2, PL3, PL4) 각각에 의해서 제 1 접지 선택 라인(GSL1)은 공유되는 구조를 보여준다. 더불어, 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 라인들(GSL2_1, GSL2_2, GSL2_3, GSL2_4)은 분리되어 제어될 수 있다.
도 5d는 플래인들(PL1, PL2, PL3, PL4) 각각에 의해서 제 1 접지 선택 라인들(GSL1_1, GSL1_2, GSL1_3, GSL1_4)이 개별적으로 제어될 수 있는 구조를 보여준다. 더불어, 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 라인들(GSL2_1, GSL2_2, GSL2_3, GSL2_4)은 분리되어 제어될 수 있다.
이상에서는 전하 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)를 갖는 낸드 셀 스트링의 플래인 결선 구조가 예시적으로 설명되었다. 제 1 접지 선택 트랜지스터(GST1)를 제어하기 위한 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 트랜지스터(GST2)를 제어하기 위한 제 2 접지 선택 라인(GSL2)의 결선 구조는 다양하게 조정 또는 변경될 수 있을 것이다.
도 6은 본 발명의 실시 예에 따른 플래인 단위의 제 1 및 제 2 접지 선택 라인의 연결 구조를 보여주는 회로도이다. 도 6을 참조하면, 도 5b와 같은 연결 구조의 셀 스트링들 및 페이지 버퍼(131)가 도시되어 있다. 즉, 플래인들(PL1, PL2, PL3, PL4) 각각의 제 1 접지 선택 트랜지스터(GST1)들의 게이트 라인은 제 1 접지 선택 라인(GSL1)에 의해서 공통적으로 제어될 수 있다. 그리고 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 트랜지스터(GST2)들의 게이트 라인은 제 2 접지 선택 라인(GSL2)에 의해서 공통적으로 제어될 수 있다. 상술한 구조는 하나의 비트 라인(BLi)에 연결되는 낸드 셀 스트링만을 도시한 것이다. 따라서, 비트 라인들 각각에 대해서 상술한 구조와 동일한 형태로 셀 스트링들이 연결될 것이다.
이러한 구조에서 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 트랜지스터들(GST2)을 특정 문턱 전압 이상으로 프로그램하기 위해서는 플래인 단위로 검증하는 것은 용이하지 못할 것이다. 즉, 프로그램 검증을 위해서 메모리 블록 전체의 제 2 접지 선택 트랜지스터들(GSTs)이 페이지 버퍼(131)를 통해서 온셀(On-Cell)인지 오프셀(Off-Cell)인지 검출될 것이다.
도 7은 도 6의 구조로 접지 선택 트랜지스터들(GST)이 제어되는 메모리 블록에서의 제 2 접지 선택 트랜지스터(GST2)의 프로그램 방법을 보여주는 순서도이다. 도 7을 참조하면, 하나의 비트 라인(BLi)에 연결되는 셀 스트링들의 제 2 접지 선택 트랜지스터(GST2)들은 동시에 프로그램되고 동시에 검증될 수 있다.
S110 단계에서, 선택된 메모리 블록(BLK)의 프로그램 가능한 제 2 접지 선택 트랜지스터들(GST2)의 게이트에 프로그램 전압이 인가될 것이다. 이때, 페이지 버퍼(PB)는 선택된 메모리 블록(BLK)의 비트 라인으로는 접지 전압(Vss 또는 0V)을 인가할 것이다. 그리고 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63)에는 패스 전압(Vass)이 인가될 것이다. 그리고 제 1 접지 선택 라인(GSL1)으로는 접지 전압(Vss) 또는 0V가 제공될 수 있을 것이다.
S120 단계에서, 프로그램된 제 2 접지 선택 트랜지스터들(GST2)의 문턱 전압이 타깃 레벨 이상으로 프로그램되었는지 검증된다. 예를 들면, 선택된 메모리 블록의 제 2 접지 선택 라인(GSL2)으로는 타깃 문턱 전압에 대응하는 검증 전압(Vth0)이 인가된다. 스트링 선택 라인(SSL), 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63), 제 1 접지 선택 라인(GSL1)에는 비선택 읽기 전압(Vread)이 인가될 것이다. 이때, 페이지 버퍼(PB)는 비트 라인의 프리차지 전압의 변화를 감지하여 온셀(On-Cell)이 존재하는지 검출할 것이다.
S130 단계에서, 프로그램된 제 2 접지 선택 트랜지스터들(GST2s) 중 어느 하나의 문턱 전압이라도 타깃 문턱 전압(Vth0)보다 낮은 것이 존재하면, 비트 라인에 충전된 전하가 공통 소스 라인(CSL)으로 방전될 것이다. 각각의 페이지 버퍼들에 의해서 어느 하나라도 온셀이 검출되면 절차는 S110 단계로 복귀한다. 반면, 검증된 제 2 접지 선택 트랜지스터들(GST2)이 모두 오프셀로 판정되면, 제반 프로그램 동작은 종료될 것이다.
도 8은 본 발명의 다른 실시 예에 따른 플래인 단위의 제 2 접지 선택 라인(GSL2)의 연결 구조를 보여주는 회로도이다. 도 8을 참조하면, 도 5a와 같은 연결 구조의 셀 스트링들 및 페이지 버퍼(131)가 도시되어 있다.
플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 트랜지스터(GST2)들의 게이트 라인은 제 2 접지 선택 라인(GSL2)에 의해서 공통적으로 제어될 수 있다. 그리고 플래인들(PL1, PL2, PL3, PL4) 각각의 제 1 접지 선택 트랜지스터(GST1)들의 게이트 라인은 개별적으로 제어 가능하도록 분리될 수 있다. 제 1 플래인(PL1)의 제 1 접지 선택 트랜지스터들(GST1s)은 접지 선택 라인(GSL1_P1)에 의해서 제어될 수 있다. 제 2 플래인(PL2)의 제 1 접지 선택 트랜지스터들(GST1s)은 접지 선택 라인(GSL1_P2)에 의해서 제어될 수 있다. 제 3 플래인(PL3)의 제 1 접지 선택 트랜지스터들(GST1s)은 접지 선택 라인(GSL1_P3)에 의해서 제어될 수 있다. 제 4 플래인(PL4)의 제 1 접지 선택 트랜지스터들(GST1s)은 접지 선택 라인(GSL1_P4)에 의해서 제어될 수 있다.
상술한 구조에서 플래인들(PL1, PL2, PL3, PL4) 각각의 제 2 접지 선택 트랜지스터들(GST2)을 특정 문턱 전압 이상으로 프로그램하기 위한 플래인 단위의 검증이 가능할 것이다. 즉, 프로그램 검증을 위해서 제 1 접지 선택 라인들(GSL1_PL1, GSL1_PL2, GSL1_PL3, GSL1_PL4)을 구동하여 플래인 단위의 검증이 가능할 것이다.
도 9는 도 8의 구조를 갖는 메모리 블록에서, 제 2 접지 선택 트랜지스터들(GSTs)의 프로그램 방법을 보여주는 순서도이다. 도 9를 참조하면, 플래인 별로 제어 가능한 제 1 접지 선택 라인들(GSL1_Pi)을 통해서 플래인 단위의 프로그램 검증을 수행할 수 있다.
S210 단계에서, 선택된 메모리 블록(BLK)의 프로그램 가능한 제 2 접지 선택 트랜지스터들(GST2)의 게이트에 제 2 접지 선택 라인(GSL2)을 통해서 프로그램 전압이 인가될 것이다. 이때, 페이지 버퍼(PB)는 선택된 메모리 블록(BLK)의 비트 라인으로는 접지 전압(Vss 또는 0V)을 인가할 것이다. 그리고 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63)에는 패스 전압(Vass)이 인가될 것이다. 그리고 제 1 접지 선택 라인(GSL1)으로는 접지 전압(Vss) 또는 0V가 제공될 수 있을 것이다.
S220 단계에서, 제 1 플래인(PL1)에 포함되는 제 2 접지 선택 트랜지스터들(GST2)의 문턱 전압이 타깃 레벨 이상으로 프로그램되었는지 검증된다. 예를 들면, 선택된 메모리 블록의 제 2 접지 선택 라인(GSL2)으로는 타깃 문턱 전압에 대응하는 검증 전압(Vth0)이 인가된다. 그리고 스트링 선택 라인(SSL), 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63), 그리고 제 1 플래인(PL1)에 연결되는 제 1 접지 선택 라인(GSL1_P1)에는 비선택 읽기 전압(Vread)이 인가될 것이다. 반면, 제 2 내지 제 4 플래인들(PL2, PL3, PL4)에 연결되는 제 1 접지 선택 라인들(GSL1_P2, GSL1_P3, GSL1_P4)에는 접지 전압(Vss) 또는 0V가 인가될 것이다. 이때, 페이지 버퍼(PB)는 비트 라인의 프리차지 전압의 변화를 감지하여 제 2 접지 선택 트랜지스터들 중에서 온셀(On-Cell)이 존재하는지 검출할 것이다.
S230 단계에서, 제 2 플래인(PL2)에 포함되는 제 2 접지 선택 트랜지스터들(GST2)의 문턱 전압이 타깃 레벨 이상으로 프로그램되었는지 검증된다. 예를 들면, 선택된 메모리 블록의 제 2 접지 선택 라인(GSL2)으로는 타깃 문턱 전압에 대응하는 검증 전압(Vth0)이 인가된다. 그리고 스트링 선택 라인(SSL), 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63), 그리고 제 2 플래인(PL2)에 연결되는 제 1 접지 선택 라인(GSL1_P2)에는 비선택 읽기 전압(Vread)이 인가될 것이다. 반면, 제 1 플래인, 제 3 플래인, 그리고 제 4 플래인(PL1, PL3, PL4)에 연결되는 제 1 접지 선택 라인들(GSL1_P1, GSL1_P3, GSL1_P4)에는 접지 전압(Vss) 또는 0V가 인가될 것이다. 이때, 페이지 버퍼(PB)는 비트 라인의 프리차지 전압의 변화를 감지하여 제 2 접지 선택 트랜지스터들 중에서 온셀이 존재하는지 검출할 것이다.
S240 단계에서, 제 3 플래인(PL3)에 포함되는 제 2 접지 선택 트랜지스터들(GST2)의 문턱 전압이 타깃 레벨 이상으로 프로그램되었는지 검증된다. 예를 들면, 선택된 메모리 블록의 제 2 접지 선택 라인(GSL2)으로는 타깃 문턱 전압에 대응하는 검증 전압(Vth0)이 인가된다. 그리고 스트링 선택 라인(SSL), 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63), 그리고 제 3 플래인(PL3)에 연결되는 제 1 접지 선택 라인(GSL1_P3)에는 비선택 읽기 전압(Vread)이 인가될 것이다. 반면, 제 1 플래인, 제 2 플래인, 그리고 제 4 플래인(PL1, PL2, PL4)에 연결되는 제 1 접지 선택 라인들(GSL1_P1, GSL1_P2, GSL1_P4)에는 접지 전압(Vss) 또는 0V가 인가될 것이다. 이때, 페이지 버퍼(PB)는 비트 라인의 프리차지 전압의 변화를 감지하여 제 2 접지 선택 트랜지스터들 중에서 온셀이 존재하는지 검출할 것이다.
S250 단계에서, 제 4 플래인(PL4)에 포함되는 제 2 접지 선택 트랜지스터들(GST2)의 문턱 전압이 타깃 레벨 이상으로 프로그램되었는지 검증된다. 예를 들면, 선택된 메모리 블록의 제 2 접지 선택 라인(GSL2)으로는 타깃 문턱 전압에 대응하는 검증 전압(Vth0)이 인가된다. 그리고 스트링 선택 라인(SSL), 더미 워드 라인들(GDWL, SDWL)과 워드 라인들(WL0~WL63), 그리고 제 4 플래인(PL4)에 연결되는 제 1 접지 선택 라인(GSL1_P4)에는 비선택 읽기 전압(Vread)이 인가될 것이다. 반면, 제 1 플래인, 제 2 플래인, 그리고 제 3 플래인(PL1, PL2, PL3)에 연결되는 제 1 접지 선택 라인들(GSL1_P1, GSL1_P2, GSL1_P3)에는 접지 전압(Vss) 또는 0V가 인가될 것이다. 이때, 페이지 버퍼(PB)는 비트 라인의 프리차지 전압의 변화를 감지하여 제 2 접지 선택 트랜지스터들 중에서 온셀이 존재하는지 검출할 것이다.
S260 단계에서, 플래인들 각각의 프로그램된 제 2 접지 선택 트랜지스터들(GST2s)의 문턱 전압 중 타깃 문턱 전압(Vth0)보다 낮은 것이 존재하는지 검출될 것이다. 만일, 어느 하나의 플래인에라도 온셀에 대응하는 제 2 접지 선택 트랜지스터가 존재하는 것으로 검출되면 절차는 S210 단계로 복귀한다. 반면, 검증된 제 2 접지 선택 트랜지스터들(GST2)이 모두 오프셀로 판정되면, 제반 프로그램 동작은 종료될 것이다.
도 10은 본 발명의 이종의 접지 선택 트랜지스터들을 구비하는 셀 스트링에서 선택된 메모리 셀을 프로그램하기 위한 바이어스 방법을 간략히 보여주는 테이블이다. 도 10을 참조하면, 선택된 메모리 셀들에 대한 프로그램 동작시 접지 선택 라인들(GSL1, GSL2)에 대한 바이어스 방법은 크게 4가지로 분류할 수 있다.
우선, 제 1 바이어스(P_Bias1) 방식에 따르면, 비트 라인(BLi)은 0V 또는 접지 전압(Vss), 스트링 선택 라인(SSL)에는 전원 전압(Vcc), 그리고 더미 워드 라인들(SDWL, GDWL)에는 더미 전압(Vdmy), 비선택 워드 라인들(WL0~WLn-1, WLn+1~WL63)에는 패스 전압(Vpass), 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 것이다. 더불어, 제 1 접지 선택 트랜지스터(GST1)의 게이트에 연결되는 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)에는 동일한 레벨의 접지 전압(Vss) 또는 0V가 인가될 수 있다. 여기서, 더미 전압(Vdmy)의 레벨은 패스 전압(Vpass)과 동일하게 제공될 수도 있을 것이다.
제 2 바이어스(P_Bias2) 방식에 따르면, 비트 라인(BLi)은 0V 또는 접지 전압(Vss), 스트링 선택 라인(SSL)에는 전원 전압(Vcc), 그리고 더미 워드 라인들(SDWL, GDWL)에는 더미 전압(Vdmy), 비선택 워드 라인들(WL0~WLn-1, WLn+1~WL63)에는 패스 전압(Vpass), 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 것이다. 제 1 접지 선택 트랜지스터(GST1)의 게이트에 연결되는 제 1 접지 선택 라인(GSL1)에는 제 1 선택 전압(Vgsl1)이 제공된다. 그리고 제 2 접지 선택 트랜지스터(GST2)의 게이트에 연결되는 제 2 접지 선택 라인(GSL2)에는 접지 전압(Vss) 또는 0V가 제공될 수 있다.
그리고 제 3 바이어스(P_Bias3) 방식에 따르면, 비트 라인(BLi)은 0V 또는 접지 전압(Vss), 스트링 선택 라인(SSL)에는 전원 전압(Vcc), 그리고 더미 워드 라인들(SDWL, GDWL)에는 더미 전압(Vdmy), 비선택 워드 라인들(WL0~WLn-1, WLn+1~WL63)에는 패스 전압(Vpass), 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 것이다. 제 1 접지 선택 트랜지스터(GST1)의 게이트에 연결되는 제 1 접지 선택 라인(GSL1)에는 접지 전압(Vss) 또는 0V가 제공될 수 있다. 그리고 제 2 접지 선택 트랜지스터(GST2)의 게이트에 연결되는 제 2 접지 선택 라인(GSL2)에는 제 2 선택 전압(Vgls2)이 제공될 수 있다. 여기서, 제 1 선택 전압(Vgsl1)또는 제 2 선택 전압(Vgls2)은 양의 전압으로 제공될 수 있다. 하지만, 제 1 선택 전압(Vgsl1)또는 제 2 선택 전압(Vgls2)은 필요시 음의 전압으로 제공될 수도 있음은 잘 이해될 것이다.
제 4 바이어스(P_Bias4) 방식에 따르면, 비트 라인(BLi)은 0V 또는 접지 전압(Vss), 스트링 선택 라인(SSL)에는 전원 전압(Vcc), 그리고 더미 워드 라인들(SDWL, GDWL)에는 더미 전압(Vdmy), 비선택 워드 라인들(WL0~WLn-1, WLn+1~WL63)에는 패스 전압(Vpass), 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 것이다. 제 1 접지 선택 트랜지스터(GST1)의 게이트에 연결되는 제 1 접지 선택 라인(GSL1)에는 제 1 전압(Vg1)이 제공될 수 있다. 그리고 제 2 접지 선택 트랜지스터(GST2)의 게이트에 연결되는 제 2 접지 선택 라인(GSL2)에는 제 2 전압(Vg2)이 제공될 수 있다. 여기서, 제 1 전압(Vg1)은 제 2 전압(Vg2)보다 높은 레벨로 제공될 수 있을 것이다.
도 11은 본 발명의 불휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 파형도이다. 도 11을 참조하면, 소거 동작시 본 발명의 제 1 접지 선택 라인(GSL1) 및 제 2 접지 선택 라인(GSL2)은 소거 전압(Vers)이 인가된 시점보다 특정 시간 지연된 시점에 플로팅될 수 있다.
T1 시점에 셀 어레이(110)의 포켓 웰에는 소거 전압(Vers)이 인가되고, T2 시점까지 소거 전압은 상승하게 될 것이다. 하지만, 제 1 접지 선택 라인(GSL1) 및 제 2 접지 선택 라인(GSL2)은 t1 시점까지 접지 레벨(Vss)로 유지된다. 이어서, t1 시점에서 제 2 접지 선택 라인(GSL2)이 먼저 플로팅된다. 이어서 t2 시점에서 제 1 접지 선택 라인(GSL1)이 플로팅될 것이다. 그러면, 제 2 접지 선택 라인(GSL2)의 전압(Vgsl2)은 t1 시점부터 커플링에 의해서 상승하고, 제 1 접지 선택 라인(GSL1)의 전압(Vgsl1)은 t2 시점부터 상승할 것이다.
T2 시점에서 T3 시점까지, 소거 전압(Vers)과 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)의 전압은 일정한 레벨을 각각 유지할 것이다. 그리고 T3 시점에서 소거 전압(Vers)이 제거되면 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)도 소거 전압의 레벨과 함께 하강할 것이다. 그리고 T4 시점 이후에는 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)의 전압도 접지 레벨(Vss)에 도달한다.
상술한 제 2 접지 선택 라인(GSL2)의 플로팅 시점의 제어를 통해서 소거 동작시 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)의 의도하지 않은 소거 현상을 차단할 수 있다.
도 12는 본 발명의 불휘발성 메모리 장치의 소거 방법의 다른 예를 보여주는 파형도이다. 도 12를 참조하면, 소거 동작시 본 발명의 제 1 접지 선택 라인(GSL1) 소거 전압(Vers)이 인가된 시점보다 특정 시간 지연된 시점에 플로팅될 수 있다. 하지만, 제 2 접지 선택 라인(GSL2)의 플로팅 시점은 소거 전압(Vers)이 인가된 시점에 동기될 수 있다.
T1 시점에 셀 어레이(110)의 포켓 웰에는 소거 전압(Vers)이 인가될 수 있다. 동시에, 제 2 접지 선택 라인(GSL2)도 T1 시점에서 플로팅될 수 있다. 이 경우, 소거 전압에 의한 제 2 접지 선택 트랜지스터(GST2)의 의도하지 않은 소거는 최소화될 것이다.
반면, 제 1 접지 선택 라인(GSL1)은 t1 시점까지 접지 레벨(Vss)로 유지된다. 이어서, t1 시점에서 제 1 접지 선택 라인(GSL1)이 플로팅된다. T2 시점에서 T3 시점까지, 소거 전압(Vers)과 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)의 전압은 일정한 레벨을 각각 유지할 것이다. 그리고 T3 시점에서 소거 전압(Vers)이 제거되면 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)도 소거 전압의 레벨과 함께 하강할 것이다. 그리고 T4 시점 이후에는 제 1 접지 선택 라인(GSL1)과 제 2 접지 선택 라인(GSL2)의 전압도 접지 레벨(Vss)에 도달한다.
상술한 제 2 접지 선택 라인(GSL2)의 플로팅 시점을 소거 전압(Vers)의 인가 시점과 동기하는 제어를 통해서 소거 동작시 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)의 의도하지 않은 소거 현상을 최대한 차단할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(200)는 셀 어레이(210), 행 디코더(220), 페이지 버퍼(230), 입출력 버퍼(240), 제어 로직(250), 그리고 전압 발생기(260)를 포함할 수 있다. 여기서, 셀 어레이(210), 행 디코더(220), 페이지 버퍼(230), 입출력 버퍼(240), 제어 로직(250), 그리고 전압 발생기(260)들 각각의 기능은 도 1의 그것들과 실질적으로 동일하다. 하지만, 본 발명의 불휘발성 메모리 장치(200)는 칩에서의 위치에 따라 셀 어레이(210)와 주변 회로(270)로 분류될 수 있다. 주변 회로(270)에는 행 디코더(220), 페이지 버퍼(230), 입출력 버퍼(240), 제어 로직(250), 그리고 전압 발생기(260)가 포함될 것이다.
주변 회로(270)는 외부 장치로부터 명령(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 주변 회로(270)는 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 외부 장치로부터 수신된 데이터(DATA)를 셀 어레이(210)에 저장할 수 있다. 또한, 주변 회로(270)는 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 셀 어레이(210)로부터 독출된 데이터(DATA)를 외부로 출력할 수 있다.
여기서, 셀 어레이(210)는 주변 회로(270)가 형성된 영역의 상부에 적층되는 COP(Cell on Peripheral Circuit) 구조로 형성될 수 있다. 이때, 셀 어레이(210)를 적층하는데 사용되는 기판은 증착을 통해서 형성 가능한 폴리 실리콘일 수 있다. 그리고 폴리 실리콘 기판 상에 형성되는 셀 어레이(210)는 적어도 하나의 데이터 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 데이터 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 예를 들면, 기판과 더 가까운 위치에 형성되는 제 1 접지 선택 트랜지스터(GST1)는 패스 트랜지스터(Pass Transistor)로 동작하고, 프로그램 가능한 제 2 접지 선택 트랜지스터(GST2)는 문턱 전압의 설정이 가능하여 전체적인 접지 선택 트랜지스터들의 특성이 조정될 수 있다.
이상의 본 발명의 불휘발성 메모리 장치(200)는 주변 회로(270)의 상층에 3차원 구조의 셀 어레이(210)가 형성될 수 있다. 셀 어레이(210)는 증착을 통해서 형성된 기판에 수직으로 형성되는 복수의 수직 낸드(NAND) 스트링들을 포함한다. 그리고 각각의 수직 낸드 스트링들은 메모리 셀들과 동일한 절연막을 갖는 적어도 하나의 제 2 접지 선택 트랜지스터(GST2) 및 제 2 접지 선택 트랜지스터(GST2)와는 별도의 산화막 구조를 갖는 제 1 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 특히, 불휘발성 메모리 장치(200)의 셀 어레이(210)가 형성되는 기판은 폴리 실리콘이나 증착을 통해 성장시킬 수 있는 다양한 종류의 기판들 중 어느 하나일 수 있다. 상술한 폴리 실리콘이나 성장된 기판위에 형성되는 제 1 접지 선택 트랜지스터(GST1)는 입자 경계면의 결함에 따라 상대적으로 큰 누설 전류를 야기시킬 수 있다. 하지만, 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 이러한 문제를 보상할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 COP 구조의 불휘발성 메모리 장치를 보여주는 단면도이다. 도 14를 참조하면, 불휘발성 메모리 장치(200)는 주변 영역(270) 상에 셀 영역(210)이 적층된 COP(Cell on Peripheral) 구조를 가질 수 있다. 주변 영역(270)의 적어도 일부와 셀 영역(210)의 적어도 일부는 상하 오버랩될 수 있다. 편의상 셀 영역(210)의 전부와 주변 영역(270)의 전부가 상하 오버랩된 예에 대해 여기서 설명하며, 본 발명을 이에 한정하려는 의도는 전혀 아니다.
주변 영역(270)은 하부 기판(271) 상에 배치된 하나 이상의 주변 트랜지스터(274), 주변 트랜지스터(274)와 전기적으로 연결된 주변 회로 배선(272), 그리고 주변 회로 배선(272)과 주변 트랜지스터(274)를 덮는 하부 절연막(273)을 포함할 수 있다.
셀 영역(210)은 상부 기판(211), 상부 기판(211) 상에 배치된 셀 어레이(214), 그리고 셀 어레이(214)를 덮는 상부 절연막(213)을 포함할 수 있다. 셀 영역(210)은 셀 어레이(214)와 주변 회로 배선(272)을 전기적으로 연결하는 연결 회로 배선(212)을 더 포함할 수 있다. 셀 어레이(214)는 셀 어레이(214)를 연결 회로 배선(212)에 전기적으로 연결하는 금속 콘택(215)을 포함할 수 있다.
주변 영역(270)에 있어서, 하부 기판(271)은 가령 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 주변 회로 배선(272)은 일례로서 하부 기판(271) 상에 순차 적층된 하부 금속 배선(LM0), 중간 금속 배선(LM1), 그리고 상부 금속 배선(LM2)을 포함할 수 있다. 주변 회로 배선(272)은 주변 트랜지스터(274)를 하부 금속 배선(LM0)에 전기적으로 연결하는 하부 금속 콘택(LMC1), 하부 금속 배선(LM0)을 중간 금속 배선(LM1)에 전기적으로 연결하는 중간 금속 콘택(LMC2), 그리고 중간 금속 배선(LM1)을 상부 금속 배선(LM2)에 전기적으로 연결하는 상부 금속 콘택(LMC3)을 더 포함할 수 있다.
셀 영역(210)에 있어서, 셀 어레이(214)는 웰 구조를 갖는 상부 기판(211) 상에 복수의 셀이 수직 적층된 3차원 구조를 가질 수 있다. 금속 콘택(215)은 셀 어레이(214)의 복수개의 셀과 상부 기판(211)을 연결 회로 배선(212)에 전기적으로 연결할 수 있다.
연결 회로 배선(212)은 주변 회로 배선(272)과 전기적으로 연결될 수 있다. 연결 회로 배선(212)은 셀 어레이(214) 상에 순차 적층된 하부 금속 배선(M0), 중간 금속 배선(M1), 그리고 상부 금속 배선(M2)을 포함할 수 있다. 연결 회로 배선(212)은 주변 회로 배선(272)을 연결 회로 배선(212)에 전기적으로 연결하는 연결 금속 콘택(MC0), 연결 금속 콘택(MC0)과 하부 금속 배선(M0)을 전기적으로 연결하는 하부 금속 콘택(MC1), 하부 금속 배선(M0)을 중간 금속 배선(M1)에 전기적으로 연결하는 중간 금속 콘택(MC2), 중간 금속 배선(M1)을 상부 금속 배선(M2)에 전기적으로 연결하는 상부 금속 콘택으로서 비아(VA)를 더 포함할 수 있다. 하부 금속 콘택(MC1)은 셀 어레이(214)를 중간 금속 배선(M0)에 연결할 수 있다. 중간 금속 배선(M1)은 셀 어레이(214)의 수직 채널과 전기적으로 연결된 비트 라인(BL)을 포함할 수 있다.
도 15는 도 14의 셀 스트링 구조를 구체적으로 보여주는 단면도이다. 도 15를 참조하면, 기판(310) 내에 제 1 도전형의 도펀트로 도핑된 웰 영역이 형성될 수 있다. 기판(310)은 도 14의 상부 기판(211)에 해당한다. 주변 영역(270)의 상부에 증착을 통해서 성장 가능한 폴리 실리콘일 수 있다.
기판(310)은 폴리 실리콘막을 제 1 도전형(예를 들면, p형)과 제 2 도전형(예를 들면, n형)으로 도핑하여 형성된 웰 구조를 포함할 수 있다. 제 2 도전형으로 도핑된 딥 웰(310_2), 그리고 딥 웰(310_2)을 감싸는 제 1 도전형으로 도핑된 베이스 기판(310_1)으로 구분될 수 있다. 딥 웰(310_2)은 포켓 웰(310_3)을 베이스 기판(310_1)으로부터 전기적 및 공간적으로 이격시킬 수 있다.
기판(310)의 상부에 교대로 그리고 반복적으로 적층된 절연 패턴들과 게이트 패턴들을 포함하는 적층-구조체가 배치될 수 있다. 게이트 패턴들은 접지 선택 라인들(GSL1, GSL2), 더미 워드 라인들(GDWL1, GDWL2, SDWL), 워드 라인들(WL0~WL63), 스트링 선택 라인(SSL)으로 사용될 것이다.
기판(310)의 포켓 웰(310_3)과 전기적으로 연결되는 공통 소스 플러그(330)가 형성될 수 있다. 공통 소스 플러그(330)는 적층된 게이트 패턴들과는 전기적으로 절연될 수 있다. 기판(310)과 공통 소스 플러그(330)의 전기적 연결을 위해서 포켓 웰(310_3) 영역의 일부분(311)에는 고농도의 제 1 도펀트가 주입될 수 있다. 공통 소스 플러그(330)을 통해서 공통 소스 영역(CSL)에 대응하는 포켓 웰(310_3)에 특정 전압이 제공될 수 있다.
본 발명의 셀 스트링을 구성하기 위하여 게이트 패턴들을 관통하는 수직 채널(323)이 형성될 수 있다. 수직 채널(323)의 상부에는 콘택 플러그(350)가 형성되고, 셀 스트링의 드레인을 구성할 것이다. 그리고 수직 채널(323)의 하단부와 포켓 웰(310_3) 사이에는 활성 패턴(312)이 형성될 것이다. 수직 채널(350)과 게이트 패턴들 사이에는 절연막(321), 데이터 저장막(322) 등이 형성될 수 있을 것이다. 활성 패턴(312)과 게이트 패턴이 교차하는 부분에서는 데이터 저장막(322)은 존재하지 않을 수 있다. 따라서, 활성 패턴(312)과 최하위 게이트 패턴에 의해서 형성되는 제 1 접지 선택 트랜지스터(GST1)는 데이터를 저장하는 기능을 갖지 않는다.
게이트 패턴들 중 최하층의 게이트 패턴은 제 1 접지 선택 라인(GSL1)을 구성할 것이다. 제 1 접지 선택 라인(GSL1)의 상부에 위치하는 게이트 패턴은 제 2 접지 선택 라인(GLS2)을 구성할 것이다. 제 2 접지 선택 라인(GSL2)의 상부에는 더미 워드 라인들(GDWL1, GDWL2), 워드 라인들(WL0~WL63), 더미 워드 라인(SDWL)이 형성될 것이다. 그리고 최상층의 게이트 패턴은 스트링 선택 라인(SSL)을 구성할 것이다.
여기서, 제 1 접지 선택 라인(GSL1)에 대응하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)에 대응하는 패턴 사이의 간격(D1)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다. 더불어, 제 2 접지 선택 라인(GSL2)에 대응하는 게이트 패턴과 제 1 더미 워드 라인(GDWL1)에 대응하는 패턴 사이의 간격(D2)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다.
도 16은 도 15에 도시된 셀 스트링에서 동작 모드별 바이어스 조건을 간략히 보여주는 표이다. 도 16을 참조하면, 소거 동작(Erase Operation), 프로그램 동작(Program Operation) 그리고 읽기 동작(Read Operation) 각각에서의 셀 스트링에 인가되는 전압이 도시되어 있다.
먼저, 소거 동작시에 포켓 웰(310_3)에 소거 전압(Vres)이 인가될 것이다. 그리고 비트 라인(BLi), 스트링 선택 라인(SSL), 더미 워드 라인들(SDWL, GDWL1, GDWL2), 공통 소스 라인(CSL)은 플로팅되도록 설정될 것이다. 이어서 워드 라인들(WL0~WL63)에는 접지 전압(Vss)이나 0V가 인가될 것이다. 특히, 본 발명의 접지 선택 라인들(GSL1, GSL2)은 소거 전압(Vers)의 인가와 동시에 플로팅되거나 소정의 시간이 경과한 후에 플로팅될 수 있다. 또는, 접지 선택 라인들(GSL1, GSL2) 중 어느 하나는 소거 전압(Vers)의 인가와 동시에 플로팅되고, 다른 하나는 소거 전압(Vers)이 인가된 후에 소정의 시간이 경과한 후에 플로팅될 수 있을 것이다. 이러한 플로팅 시점의 제어를 통해서 프로그램 가능한 접지 선택 트랜지스터(GST2)의 소거 방지 효과를 극대화시킬 수 있다.
선택된 메모리 셀에 대한 프로그램 동작시, 프로그램 비트 라인으로는 접지 전압(Vss)이, 그리고 프로그램 금지(Program inhibit) 비트 라인으로는 전원 전압(Vcc)이 인가될 것이다. 이러한 비트 라인의 설정하에, 선택된 메모리 블록의 스트링 선택 라인(SSL)으로는 턴온 전압(Vcc+Vth, Vth는 스트링 선택 트랜지스터의 문턱 전압)이 인가될 것이다. 공통 소스 라인(CSL)과 접지 선택 라인들(GSL1, GSL2)에는 접지 전압(Vss)이 인가될 수 있다. 이때, 제 1 접지 선택 라인(GSL1)에는 접지 전압(Vss)보다 높은 제 1 접지 선택 전압(Vg1)이 제공될 수도 있다. 그리고 제 2 접지 선택 라인(GSL2)에도 접지 전압(Vss)보다 높은 제 2 접지 선택 전압(Vg2)이 인가될 수 있음은 잘 이해될 것이다. 그리고 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(Unselected WLs)로는 패스 전압(Vpass)이 인가될 것이다. 더미 워드 라인들(SDWL, GDWL1, GDWL2)에도 패스 전압이 인가될 수 있다. 하지만, 더미 워드 라인들(SDWL, GDWL1, GDWL2)에는 비선택 워드 라인들과 다른 레벨의 전압이 인가될 수도 있다.
읽기 동작시 비트 라인(BLi)은 프리차지 전압(Vprch)으로 충전되고, 선택된 워드 라인에는 읽기 전압(Vrd)이 그리고 비선택 워드 라인들로는 비선택 읽기 전압(Vread)가 인가된다. 이때, 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 수 있다. 더불어, 스트링 선택 라인(SSL), 더미 워드 라인들(SDWL, GDWL1, GDWL2)에도 비선택 읽기 전압(Vread)이, 그리고 접지 선택 라인들(GSL1, GSL2)에도 비선택 읽기 전압(Vread)이 인가될 수 있다.
본 발명의 COP 구조의 불휘발성 메모리 장치에서, 본 발명의 제 1 접지 선택 트랜지스터(GST1)와 제 2 접지 선택 트랜지스터(GST2)의 조합에 따라 폴리 실리콘 기판상에 형성되더라도 동작 신뢰성을 보장할 수 있다. 제 2 접지 선택 트랜지스터들(GST2s)의 적절한 문턱 전압으로의 프로그램을 통해서 제 1 접지 선택 트랜지스터(GST1)의 결함을 충분히 보상할 수 있기 때문이다.
도 17은 도 14에 도시된 셀 스트링 구조(216b)의 다른 예를 보여주는 단면도이다. 도 17을 참조하면, 기판(310) 내에 제 1 도전형(예를 들면, p형)의 도펀트로 도핑된 웰 영역이 형성될 수 있다. 기판(310)은 도 14의 상부 기판(211)에 해당한다. 기판(310)은 주변 영역(270)의 상부에 증착을 통해서 성장된 폴리 실리콘(Poly-Silicon)일 수 있다.
기판(310)은 폴리 실리콘막을 제 1 도전형(예를 들면, p형)과 제 2 도전형(예를 들면, n형)으로 도핑하여 형성된 웰 구조를 포함할 수 있다. 제 2 도전형으로 도핑된 딥 웰(310_2), 그리고 딥 웰(310_2)을 감싸는 제 1 도전형으로 도핑된 베이스 기판(310_1)으로 구분될 수 있다. 딥 웰(310_2)은 포켓 웰(310_3)을 베이스 기판(310_1)으로부터 전기적 및 공간적으로 이격시킬 수 있다.
기판(310)의 상부에 교대로 그리고 반복적으로 적층된 절연 패턴들과 게이트 패턴들을 포함하는 적층-구조체가 배치될 수 있다. 게이트 패턴들은 접지 선택 라인들(GSL1, GSL2, GSL3), 더미 워드 라인들(GDWL1, GDWL2, SDWL), 워드 라인들(WL0~WL63), 스트링 선택 라인(SSL)으로 사용될 것이다.
기판(310)의 포켓 웰(310_3)과 전기적으로 연결되는 공통 소스 플러그(330)가 형성될 수 있다. 공통 소스 플러그(330)는 적층된 게이트 패턴들과는 전기적으로 절연될 수 있다. 기판(310)과 공통 소스 플러그(330)의 전기적 연결을 위해서 포켓 웰(310_3) 영역의 일부분(311)에는 고농도의 제 1 도펀트가 주입될 수 있다. 공통 소스 플러그(330)을 통해서 공통 소스 영역(CSL)에 대응하는 포켓 웰(310_3)에 특정 전압이 제공될 수 있다.
본 발명의 셀 스트링을 구성하기 위하여 게이트 패턴들을 관통하는 수직 채널(323)이 형성될 수 있다. 수직 채널(323)의 상부에는 콘택 플러그(350)가 형성되고, 셀 스트링의 드레인을 구성할 것이다. 그리고 수직 채널(323)의 하단부와 포켓 웰(310_3) 사이에는 활성 패턴(312)이 형성될 것이다. 수직 채널(350)과 게이트 패턴들 사이에는 절연막(321), 데이터 저장막(322) 등이 형성될 수 있을 것이다. 활성 패턴(312)과 게이트 패턴이 교차하는 부분에서는 데이터 저장막(322)은 존재하지 않을 수 있다. 따라서, 활성 패턴(312)과 최하위 게이트 패턴에 의해서 형성되는 제 1 접지 선택 트랜지스터(GST1)는 데이터를 저장하는 기능을 갖지 않는다.
게이트 패턴들 중 최하층의 게이트 패턴은 제 1 접지 선택 라인(GSL1)을 구성할 것이다. 제 1 접지 선택 라인(GSL1)의 상부에 위치하는 게이트 패턴은 제 2 접지 선택 라인(GLS2)을 구성할 것이다. 그리고 제 2 접지 선택 라인(GSL2)의 상부에 위치하는 게이트 패턴은 제 3 접지 선택 라인(GLS3)을 구성할 것이다. 제 3 접지 선택 라인(GSL3)의 상부에는 더미 워드 라인들(GDWL1, GDWL2), 워드 라인들(WL0~WL63), 더미 워드 라인(SDWL)이 형성될 것이다. 그리고 최상층의 게이트 패턴은 스트링 선택 라인(SSL)을 구성할 것이다.
여기서, 제 1 접지 선택 라인(GSL1)에 대응하는 게이트 패턴과 제 2 접지 선택 라인(GSL2)에 대응하는 패턴 사이의 간격(D1)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다. 더불어, 제 2 접지 선택 라인(GSL2)에 대응하는 게이트 패턴과 제 3 접지 선택 라인(GSL3)에 대응하는 패턴 사이의 간격(D2)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다. 또한, 제 3 접지 선택 라인(GSL3)에 대응하는 게이트 패턴과 제 1 더미 워드 라인(GDWL1)에 대응하는 패턴 사이의 간격(D3)은 워드 라인들 사이의 간격(d)과 다르게 제공될 수 있다.
도 18은 도 17에 도시된 셀 스트링에서 동작 모드별 바이어스 조건을 간략히 보여주는 표이다. 도 18을 참조하면, 소거 동작(Erase Operation), 프로그램 동작(Program Operation) 그리고 읽기 동작(Read Operation) 각각에서의 셀 스트링에 인가되는 전압이 도시되어 있다.
먼저, 소거 동작시에 포켓 웰(310_3)에 소거 전압(Vres)이 인가될 것이다. 그리고 비트 라인(BLi), 스트링 선택 라인(SSL), 더미 워드 라인들(SDWL, GDWL1, GDWL2), 공통 소스 라인(CSL)은 플로팅되도록 설정될 것이다. 이어서 워드 라인들(WL0~WL63)에는 접지 전압(Vss)이나 0V 가 인가될 것이다. 특히, 본 발명의 접지 선택 라인들(GSL1, GSL2, GSL3)은 소거 전압(Vers)의 인가와 동시에 플로팅되거나 소정의 시간이 경과한 후에 플로팅될 수 있다. 또는, 접지 선택 라인들(GSL1, GSL2, GSL3) 중 일부는 소거 전압(Vers)의 인가와 동시에 플로팅되고, 나머지는 소거 전압(Vers)이 인가된 후에 소정의 시간이 경과한 후에 플로팅될 수 있을 것이다. 이러한 플로팅 시점의 제어를 통해서 프로그램 가능한 접지 선택 트랜지스터(GST2, 3)의 소거 방지 효과를 극대화시킬 수 있다.
선택된 메모리 셀에 대한 프로그램 동작시, 프로그램 비트 라인으로는 접지 전압(Vss)이, 그리고 프로그램 금지(Program inhibit) 비트 라인으로는 전원 전압(Vcc)이 인가될 것이다. 이러한 비트 라인의 설정하에, 선택된 메모리 블록의 스트링 선택 라인(SSL)으로는 턴온 전압(Vcc+Vth, Vth는 스트링 선택 트랜지스터의 문턱 전압)이 인가될 것이다. 공통 소스 라인(CSL)과 접지 선택 라인들(GSL1, GSL2, GSL3)에는 접지 전압(Vss)이 인가될 수 있다. 이때, 제 1 접지 선택 라인(GSL1)에는 접지 전압(Vss)보다 높은 제 1 접지 선택 전압(Vgs1)이 제공될 수도 있다. 그리고 제 2 및 제 3 접지 선택 라인(GSL2, GSL3)에도 접지 전압(Vss)보다 높은 제 2 접지 선택 전압(Vgs2)이 인가될 수 있음은 잘 이해될 것이다. 그리고 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(Unselected WLs)로는 패스 전압(Vpass)이 인가될 것이다. 더미 워드 라인들(SDWL, GDWL1, GDWL2)에도 패스 전압이 인가될 수 있다. 하지만, 더미 워드 라인들(SDWL, GDWL1, GDWL2)에는 비선택 워드 라인들과 다른 레벨의 전압이 인가될 수도 있다.
읽기 동작시 비트 라인(BLi)은 프리차지 전압(Vprch)으로 충전되고, 선택된 워드 라인에는 읽기 전압(Vrd)이 그리고 비선택 워드 라인들로는 비선택 읽기 전압(Vread)가 인가된다. 이때, 공통 소스 라인(CSL)에는 접지 전압(Vss)이 인가될 수 있다. 더불어, 스트링 선택 라인(SSL), 더미 워드 라인들(SDWL, GDWL1, GDWL2)에도 비선택 읽기 전압(Vread)이, 그리고 접지 선택 라인들(GSL1, GSL2, GSL3)에도 비선택 읽기 전압(Vread)이 인가될 수 있다.
본 발명의 COP 구조의 불휘발성 메모리 장치에서, 본 발명의 프로그램이 불가능한 제 1 접지 선택 트랜지스터(GST1)와 프로그램이 가능한 제 2 및 제 3 접지 선택 트랜지스터(GST2, GST3)의 조합에 따라 폴리 실리콘 기판상에 형성되더라도 동작 신뢰성을 보장할 수 있다. 제 2 접지 선택 트랜지스터(GST2) 또는 제 3 접지 선택 트랜지스터(GST3)의 프로그램을 통해서 제 1 접지 선택 트랜지스터(GST1)에서 발생 가능한 입자 경계면(Grain Boundary) 결함을 충분히 보상할 수 있기 때문이다.
이상의 실시 예들에서는 낸드 셀 스트링에서 하나의 프로그램 불가한 접지 선택 트랜지스터와 적어도 하나의 프로그램 가능한 접지 선택 트랜지스터를 포함하는 구조가 설명되었다. 하지만, 본 발명은 이러한 실시 예들에만 국한되지 않음은 잘 이해될 것이다. 즉, 프로그램 불가한 접지 선택 트랜지스터들이 복수로 형성되는 낸드 셀 스트링에서도 본 발명의 이점은 동일하게 적용될 수 있음은 잘 이해될 것이다.
도 19는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, SSD(1000)는 복수의 불휘발성메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 18에서 설명된 바와 같이 접지 선택 라인이 형성될 수 있다. 즉, 불휘발성 메모리 장치들(1100) 각각은 폴리 실리콘 기판상에 형성되는 전하 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 전하 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함한다. 따라서, 불휘발성 메모리 장치들(1100)은 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 최적의 접지 선택 트랜지스터의 특성을 제공받을 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들(1212)에 다양한 방법으로 맵핑 될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 인터페이스일 수 있다. 불휘발성메모리 인터페이스(1260)는 불휘발성메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 20은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 20을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 18에서 설명된 바와 같이 접지 선택 라인이 형성될 수 있다. 즉, 낸드 플래시 메모리 장치(2100)는 폴리 실리콘 기판상에 형성되는 전하 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 전하 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함한다. 따라서, 낸드 플래시 메모리 장치(2100)는 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 최적의 접지 선택 트랜지스터의 특성을 제공받을 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage)에도 적용 가능하다. 도 21은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 착탈형 UFS 카드(3500)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 중 적어도 하나는 도 1 내지 도 18에서 설명된 바와 같이 접지 선택 라인이 형성될 수 있다. 즉, UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 중 적어도 하나는 폴리 실리콘 기판상에 형성되는 전하 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 전하 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함한다. 따라서, UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 중 적어도 하나는 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 최적의 접지 선택 트랜지스터의 특성을 제공받을 수 있다.
한편, 임베디드 UFS 장치(3400)와 착탈형 UFS 카드(3500)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3500)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(Secure Digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 22는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 18에서 설명된 바와 같이 접지 선택 라인이 형성될 수 있다. 즉, 저장 장치(4400)는 폴리 실리콘 기판상에 형성되는 전하 저장막을 갖지 않는 제 1 접지 선택 트랜지스터(GST1)와 전하 저장막을 갖는 제 2 접지 선택 트랜지스터(GST2)를 포함한다. 따라서, 저장 장치(4400)는 제 2 접지 선택 트랜지스터(GST2)의 프로그램을 통해서 최적의 접지 선택 트랜지스터의 특성을 제공받을 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 210 : 셀 어레이
120, 220 : 행 디코더
130, 230 : 페이지 버퍼
140, 240 : 입출력 버퍼
150, 250 : 제어 회로
160, 260 : 전압 발생기
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (20)

  1. 3차원 반도체 메모리 장치에 있어서,
    제 1 기판의 상부에 형성되는 셀 어레이; 그리고
    상기 제 1 기판과 이격된 제 2 기판의 상부에 형성되며, 상기 셀 어레이를 제어하기 위한 신호를 제공하는 주변 회로를 포함하되,
    상기 셀 어레이는:
    상기 제 1 기판의 상부에 교대로 적층되는 절연 패턴들 및 게이트 패턴들;
    상기 제 1 기판에 수직 방향으로 형성되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하여 상기 제 1 기판과 접촉하는 적어도 하나의 필라를 포함하되,
    상기 제 1 기판에 인접한 제 1 게이트 패턴과 상기 필라에 의해서 프로그램이 불가한 제 1 접지 선택 트랜지스터가 형성되고, 상기 제 1 게이트 패턴의 상부에 위치하는 제 2 게이트 패턴과 상기 필라에 의해서 프로그램 가능한 제 2 선택 트랜지스터가 형성되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기판은 다결정 반도체를 포함하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 필라는 상기 제 1 게이트 패턴과 교차하는 하부 활성 패턴과, 상기 제 2 게이트 패턴과 교차하는 상부 활성 패턴을 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 하부 활성 패턴은 필라 형태로, 그리고 상기 상부 활성 패턴은 충전 유전 패턴으로 채워진 파이프 형태로 제공되는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 패턴의 상부에는 더미 워드 라인을 형성하는 제 3 게이트 패턴, 그리고 복수의 워드 라인을 형성하는 게이트 패턴들이 형성되고, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴과의 간격은 상기 복수의 워드 라인들 중에서 인접한 워드 라인에 대응하는 게이트 패턴들 사이의 간격보다 넓은 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 접지 선택 트랜지스터의 문턱 전압은 상기 제 1 접지 선택 트랜지스터의 특성에 따라 설정되는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 패턴은 복수의 플래인 단위로 분리되며, 상기 제 2 접지 선택 트랜지스터의 프로그램 검증시 상기 복수의 플래인 단위로 상기 제 1 게이트 패턴을 플래인 단위로 활성화하여 플래인 단위로 검증을 수행하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 게이트 패턴과 상기 제 1 게이트 패턴에는 동일한 레벨의 전압이 인가되는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 셀 어레이의 프로그램 동작시, 상기 제 1 게이트 패턴에 연결되는 제 1 접지 선택 라인 및 상기 제 2 게이트 패턴에 연결되는 제 2 접지 선택 라인에는 접지 전압이 인가되는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 셀 어레이의 프로그램 동작시, 상기 제 1 게이트 패턴에 연결되는 제 1 접지 선택 라인에는 접지 전압 보다 높은 제 1 접지 선택 전압이, 그리고 상기 제 2 게이트 패턴에 연결되는 제 2 접지 선택 라인에는 접지 전압이 인가되는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 셀 어레이의 프로그램 동작시, 상기 제 1 게이트 패턴에 연결되는 제 1 접지 선택 라인에는 접지 전압이, 그리고 상기 제 2 게이트 패턴에 연결되는 제 2 접지 선택 라인에는 상기 접지 전압보다 높은 제 2 접지 선택 전압이 인가되는 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 셀 어레이의 프로그램 동작시, 상기 제 1 게이트 패턴에 연결되는 제 1 접지 선택 라인에는 제 1 접지 선택 전압이, 그리고 상기 제 2 게이트 패턴에 연결되는 제 2 접지 선택 라인에는 상기 제 1 접지 선택 전압보다 낮은 제 2 접지 선택 전압이 인가되는 3차원 반도체 메모리 장치.
  13. 다결정 반도체를 포함하는 기판;
    상기 기판 상부에 교대로 그리고 반복적으로 적층되는 절연 패턴들 및 게이트 패턴들을 포함하는 적층 구조체; 그리고
    상기 적층 구조체를 관통하고, 상기 기판에 수직 방향으로 상기 도전 물질 및 절연 물질들을 관통하여 상기 기판과 접촉하는 적어도 하나의 필라를 포함하되,
    상기 게이트 패턴들 중 상기 기판에 인접한 제 1 게이트 패턴과 상기 필라 사이에는 제 1 게이트 절연막을 가지는 제 1 접지 선택 트랜지스터가 형성되고, 상기 제 1 게이트 패턴의 상부에 위치하는 제 2 게이트 패턴과 상기 필라 사이에는 제 2 게이트 절연막을 가지는 제 2 접지 선택 트랜지스터가 형성되며, 상기 제 1 게이트 절연막은 전하 저장막을 갖지 않는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 필라는 상기 제 1 게이트 패턴을 관통하고 상기 기판의 웰 영역과 접촉하는 하부 활성 패턴과, 상기 제 2 게이트 패턴을 관통하고 상기 하부 활성 패턴의 상부에 적층되는 상부 활성 패턴을 포함하는 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 하부 활성 패턴은 다결정 반도체를 포함하는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 하부 활성 패턴과 상기 제 1 게이트 패턴에 의해서 형성되는 제 1 접지 선택 트랜지스터에는 상기 기판에 수직 방향인 채널과 상기 기판에 평행한 방향의 수평 채널을 갖는 3차원 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 2 게이트 패턴의 상부에 더미 워드 라인을 형성하는 제 3 게이트 패턴이 제공되고, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴 사이의 층간격은 데이터를 저장하기 위한 셀들을 구성하기 위한 게이트 패턴들 사이의 층간격보다 넓은 3차원 반도체 메모리 장치.
  18. 서로 다른 기판 상에 셀 어레이 영역과 페리 영역이 형성되며, 상기 셀 어레이 영역에는 전하 저장층을 갖지 않는 적어도 하나의 제 1 접지 선택 트랜지스터 및 프로그램 가능한 적어도 하나의 제 2 접지 선택 트랜지스터를 포함하는 복수의 셀 스트링들이 형성되는 3차원 반도체 메모리 장치의 동작 방법에 있어서:
    상기 셀 어레이의 웰 영역에 소거 전압을 인가하는 단계;
    상기 제 2 접지 선택 트랜지스터의 게이트 단을 플로팅시키는 단계; 그리고
    상기 제 1 접지 선택 트랜지스터의 게이트 단을 플로팅시키는 단계를 포함하는 동작 방법.
  19. 제 18 항에 있어서,
    상기 제 2 접지 선택 트랜지스터의 게이트는 상기 소거 전압이 인가되는 시점에 동시에 플로팅되는 동작 방법.
  20. 제 18 항에 있어서,
    상기 셀 어레이 영역은 다결정 반도체 기판 상에 형성되는 동작 방법.
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