KR20190084408A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20190084408A
KR20190084408A KR1020180002123A KR20180002123A KR20190084408A KR 20190084408 A KR20190084408 A KR 20190084408A KR 1020180002123 A KR1020180002123 A KR 1020180002123A KR 20180002123 A KR20180002123 A KR 20180002123A KR 20190084408 A KR20190084408 A KR 20190084408A
Authority
KR
South Korea
Prior art keywords
program
memory cell
memory
memory cells
data
Prior art date
Application number
KR1020180002123A
Other languages
English (en)
Other versions
KR102471276B1 (ko
Inventor
곽동훈
남상완
윤치원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180002123A priority Critical patent/KR102471276B1/ko
Priority to US16/111,539 priority patent/US10748621B2/en
Priority to CN201910011507.XA priority patent/CN110021331A/zh
Publication of KR20190084408A publication Critical patent/KR20190084408A/ko
Priority to US16/891,455 priority patent/US11074978B2/en
Application granted granted Critical
Publication of KR102471276B1 publication Critical patent/KR102471276B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들, 상기 복수의 워드라인들의 상부에 마련되는 적어도 하나의 선택 라인, 및 상기 복수의 워드라인들과 상기 적어도 하나의 선택 라인을 관통하는 채널 영역을 포함하며, 상기 복수의 워드라인들과 상기 채널 영역은 복수의 메모리 셀들을 제공하는 메모리 셀 어레이, 및 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 상기 복수의 메모리 셀들 중에서 프로그램 메모리 셀에 데이터를 저장하며, 상기 프로그램 메모리 셀의 정보에 기초하여 상기 제1 프로그램 동작에서 상기 프로그램 메모리 셀을 제공하는 프로그램 워드라인에 입력되는 프로그램 전압을 결정하는 컨트롤러를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
작은 크기를 가지면서 고용량의 메모리 장치에 대한 요구가 늘어남에 따라, 수직으로 적층되는 메모리 셀들을 갖는 메모리 장치에 대한 연구가 활발히 진행되고 있다. 최근에는 메모리 장치의 집적도가 증가함에 따라, 수직으로 적층되는 메모리 셀들의 개수가 증가하는 추세이며, 그로부터 메모리 셀들 사이의 간섭이 커지는 문제를 해결할 수 있는 다양한 방법들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀들 사이의 간섭에 의해 메모리 셀의 문턱 전압 산포가 열화되는 문제를 효과적으로 해결할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들, 상기 복수의 워드라인들의 상부에 마련되는 적어도 하나의 선택 라인, 및 상기 복수의 워드라인들과 상기 적어도 하나의 선택 라인을 관통하는 채널 영역을 포함하며, 상기 복수의 워드라인들과 상기 채널 영역은 복수의 메모리 셀들을 제공하는 메모리 셀 어레이, 및 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 상기 복수의 메모리 셀들 중에서 프로그램 메모리 셀에 데이터를 저장하며, 상기 프로그램 메모리 셀의 정보에 기초하여 상기 제1 프로그램 동작에서 상기 프로그램 메모리 셀을 제공하는 프로그램 워드라인에 입력되는 프로그램 전압을 결정하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 제1 메모리 셀들을 포함하며, 상기 복수의 제1 메모리 셀들 각각은 N 비트(N은 자연수)의 데이터를 저장하는 제1 메모리 영역, 복수의 제2 메모리 셀들을 포함하며, 상기 복수의 제2 메모리 셀들 각각은 1 비트의 데이터를 저장하는 제2 메모리 영역, 및 상기 제1 메모리 영역의 제1 프로그램 메모리 셀에 N 비트의 데이터를 저장하며, 상기 제2 메모리 영역의 N개의 제2 프로그램 메모리 셀들에 상기 N 비트의 데이터를 비트 별로 나눠서 저장하는 컨트롤러를 포함하며, 상기 제2 메모리 영역에서 상기 제2 프로그램 메모리 셀들 각각의 위치는 상기 제1 메모리 영역에서 상기 제1 프로그램 메모리 셀의 위치에 대응한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 상기 복수의 메모리 셀들에 N 비트(N은 자연수)의 데이터를 저장하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 복수의 메모리 셀들 중 적어도 일부가 서로 다른 문턱 전압 산포를 갖도록 상기 제1 프로그램 동작에서 상기 복수의 메모리 셀들 중 적어도 일부에 서로 다른 프로그램 전압을 입력한다.
본 발명의 일 실시예에 따르면, 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 데이터를 저장하고자 하는 프로그램 메모리 셀에 데이터를 저장하며, 프로그램 메모리 셀의 특성을 나타내는 정보에 기초하여, 제1 프로그램 동작에서 프로그램 메모리 셀에 입력되는 프로그램 전압을 조절할 수 있다. 따라서, 메모리 셀들 사이의 간섭에 따른 문턱 전압의 산포 열화를 방지할 수 있으며, 메모리 장치의 동작 특성 및 신뢰성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법을 설명하기 위해 제공되는 도면들이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9a, 도 9b, 도 10a, 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 15a, 도 15b, 도 16a, 및 도 16b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL), 및 접지 선택 라인(GSL) 등을 통해 메모리 셀들(MC)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오기 위한 페이지 버퍼를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드라인(WL) 및 복수의 비트라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(MC) 각각은 하나의 워드라인(WL)과 하나의 비트라인(BL)에 연결될 수 있다.
복수의 메모리 셀들(MC)은 서로 직렬로 연결되어 하나의 메모리 셀 스트링(MCS)을 제공할 수 있다. 메모리 셀 스트링(MCS)은 메모리 셀들(MC) 외에 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)를 더 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 메모리 셀 스트링(MCS) 내에서 메모리 셀들(MC)의 상부에서 비트라인들(BL) 중 어느 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 메모리 셀들(MC)의 하부에서 공통 소스 라인(CSL)과 연결될 수 있다.
도 2에 도시한 일 실시예에서는 하나의 메모리 셀 스트링(MCS)이 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 하나씩 포함하는 것으로 도시하였으나, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 개수는 달라질 수 있다. 또한, 접지 선택 트랜지스터(GST)와 워드라인(WL)들 사이, 및 스트링 선택 트랜지스터(SST)와 워드라인들(WL) 사이에는 더미 워드라인이 더 마련될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 3은 메모리 장치(100)에 포함되는 메모리 셀 어레이의 일부를 나타낸 사시도일 수 있다. 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101), 기판(101)의 상면(도 3에 도시한 실시예서 X-Y 평면)에 수직하는 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH), 채널 구조체(CH)와 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층들(131-138: 130) 등을 포함할 수 있다. 복수의 게이트 전극층들(130)은 복수의 절연층(141-149: 140)과 교대로 적층될 수 있으며, 복수의 게이트 전극층들(130) 중 적어도 일부는, 분리 절연층(155)에 의해 복수 개로 분할될 수 있다.
복수의 게이트 전극층들(130)은 접지 선택 라인(131)과 스트링 선택 라인(138) 및 복수의 워드라인들(132-137)을 제공할 수 있다. 접지 선택 라인(131) 및 스트링 선택 라인(138) 각각은 채널 구조체(CH)와 함께 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 제공할 수 있다. 복수의 워드라인들(132-137)은 접지 선택 라인(131)과 스트링 선택 라인(138) 사이에 배치되며, 채널 구조체(CH)와 함께 복수의 메모리 셀들(MC1-MCn)을 제공할 수 있다.
복수의 게이트 전극층들(130)은 공통 소스 라인(151) 및 공통 소스 라인(151) 측면의 스페이서(109)에 의해 복수 개로 분할될 수 있다. 공통 소스 라인(151)은 금속, 금속 화합물, 또는 폴리실리콘 등의 절연성 물질로 형성될 수 있으며, 기판(101)에 형성된 소스 영역(103)과 전기적으로 연결될 수 있다. 소스 영역(103)은 접지 선택 트랜지스터(GST)의 소스 영역으로 제공될 수 있다. 공통 소스 라인(151)은 스페이서(109)에 의해 복수의 게이트 전극층들(130)과 전기적으로 분리될 수 있다.
복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)는 기판(101)의 상면에 수직하는 방향(도 3에 도시한 일 실시예에서 Z축 방향)으로 연장될 수 있다. 각각의 채널 구조체(CH)는 채널 영역(110), 채널 영역(110) 내부의 공간을 채우는 매립 절연층(115), 채널 영역(110) 상부에 마련되는 드레인 영역(113), 및 채널 영역(110)과 게이트 전극층들(130) 사이에 마련되는 게이트 절연층(160) 등을 포함할 수 있다. 게이트 절연층(160)은 터널링층, 전하 저장층 및 블록킹층 등을 포함할 수 있으며, 게이트 절연층(160) 중 적어도 일부는 게이트 전극층들(130)을 둘러싸는 형상으로 형성될 수도 있다. 채널 영역(110)은 실시예에 따라 매립 절연층(115)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 각 채널 구조체(CH)는 그 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)는 X-Y 평면에서 서로 분리되어 배치될 수 있다. 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 도 3에 도시한 일 실시예에서, 분리 절연층(155)을 사이에 두고 복수의 채널 구조체(CH)가 대칭적으로 배치되고, 복수의 더미 채널 구조체(DCH)는 분리 절연층(155)을 관통하는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
채널 영역(110)은 하부에서 에피택시층(105)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널 영역(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질이거나, P형 또는 N형 불순물을 포함할 수도 있다. 에피택시층(105)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다. 에피택시층(105)은 도 3에 도시한 바와 같이 기판(101)을 소정 깊이만큼 파고들어가는 형태로 형성될 수 있다.
메모리 장치(100)의 용량을 증가시키기 위해, 기판(101) 상에 적층되는 게이트 전극층들(130)의 개수가 점점 증가하는 추세이다. 게이트 전극층들(130)의 개수가 증가함에 따라 채널 영역(110)의 종횡비 역시 증가할 수 밖에 없으며, 기판(101)의 상면에 수직하는 방향에서 채널 영역(110)의 면적 편차가 커질 수 있다. 채널 영역(110)의 면적 편차는 복수의 메모리 셀들(MC1-MCn)의 특성 차이를 가져올 수 있다.
본 발명의 일 실시예에서는, 게이트 전극층들(130)의 개수 증가를 포함한 다양한 요인에 의해 발생하는 메모리 셀들(MC1-MCn)의 특성 차이를 보상할 수 있는 프로그램 방법을 제안한다. 본 발명의 일 실시예에 따른 프로그램 방법에서는 제1 프로그램 동작 및 제2 프로그램 동작이 순차적으로 수행될 수 있으며, 메모리 셀들(MC1-MCn)의 특성 차이를 고려하여 제1 프로그램 동작에서 이용하는 프로그램 전압의 크기를 다르게 결정할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법을 설명하기 위해 제공되는 도면들이다. 일례로, 도 4 및 도 5에 도시한 실시예들에서 메모리 장치의 메모리 셀들 각각은 2 비트의 데이터를 저장할 수 있는 MLC(Multi-Level Cell)일 수 있으나, 3 비트 이상의 데이터를 저장할 수 있는 메모리 셀들에도 본 발명과 동일한 기술적 특징이 적용될 수 있음은 물론이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 메모리 셀들에 데이터를 저장할 수 있다. 일 실시예에서, 제1 프로그램 동작과 제2 프로그램 동작 각각은 ISPP(Incremental Step Pulse Program) 등과 같은 프로그램 방법을 이용할 수 있다.
도 4a는 제1 프로그램 동작을 설명하기 위한 도면일 수 있다. 도 4a를 참조하면, 프로그램하고자 하는 메모리 셀에 프로그램 전압을 입력함으로써, 소거 상태(ES)의 메모리 셀을 제1 프리 상태(Pre-State)(PS1) 및 제2 프리 상태(PS2) 중 어느 하나로 이동시킬 수 있다. 일 실시예로, 제1 프리 상태(PS1)는 소거 상태(ES)와 같은 상태로서, 데이터가 저장되지 않은 메모리 셀의 문턱 전압 산포를 나타낼 수 있다.
제1 프로그램 동작이 완료되면, 메모리 장치는 제2 프로그램 동작을 수행하여 제1 프리 상태(PS1)를 갖는 메모리 셀을 제1 상태(S1) 및 제2 상태(S2) 중 어느 하나로 이동시키거나, 제2 프리 상태(PS2)를 갖는 메모리 셀을 제3 상태(S1) 및 제4 상태(S4) 중 어느 하나로 이동시킬 수 있다. 메모리 셀들 각각이 2 비트의 데이터를 저장할 수 있는 경우, 제1 내지 제4 상태들(S1-S4) 각각은, 데이터 00, 01, 10, 11 중 어느 하나에 대응할 수 있다.
제2 프로그램 동작을 수행하기 전에, 메모리 장치는 메모리 셀에 중간 읽기 전압(VIR)을 입력하여, 해당 메모리 셀의 상태를 제1 프리 상태(PS1)와 제2 프리 상태(PS2) 중 하나로 결정할 수 있다. 해당 메모리 셀의 상태를 정확하게 판단하기 위해서, 중간 읽기 전압(VIR)은 제1 프리 상태(PS1)와 제2 프리 상태(PS2) 각각의 문턱 전압 산포 사이에 위치할 수 있다.
다음으로 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 메모리 셀들에 데이터를 저장할 수 있다. 도 5a는 제1 프로그램 동작을 설명하기 위한 도면일 수 있다. 도 5a를 참조하면, 프로그램하고자 하는 메모리 셀에 프로그램 전압을 입력함으로써, 소거 상태(ES)의 메모리 셀을 제1 내지 제4 프리 상태들(PS1-PS4) 중 어느 하나로 이동시킬 수 있다. 일례로, 제1 내지 제4 프리 상태들(PS1-PS4) 각각은, 데이터 00, 01, 10, 11 중 어느 하나에 대응할 수 있다.
제1 프로그램 동작이 완료되면, 메모리 장치는 제1 내지 제4 프리 상태(PS1-PS4) 중 어느 하나를 갖는 메모리 셀의 문턱 전압 산포를 조절하여, 메모리 셀의 문턱 전압 산포가 제1 내지 제4 상태(S1-S4) 중 어느 하나를 갖도록 제2 프로그램 동작을 수행할 수 있다. 도 5b를 참조하면, 제2 프로그램 동작에 의해 메모리 셀들이 가질 수 있는 제1 내지 제4 프리 상태들(PS1-PS4) 각각이, 제1 내지 제4 상태들(S1-S4)로 바뀔 수 있다. 제1 내지 제4 상태들(S1-S4) 각각은 제1 내지 제4 프리 상태들(PS1-PS4)과 비교하여 더 좁은 산포를 가질 수 있으며, 따라서 메모리 셀들의 데이터를 정확히 읽어오기 위한 마진(margin)을 더 크게 확보할 수 있다.
앞서 설명한 바와 같이, 메모리 장치에 적층되는 게이트 전극층들의 개수가 증가하고 메모리 장치의 구조가 복잡해짐에 따라, 메모리 셀들 간의 특성 차이가 발생할 수 있다. 메모리 셀들 간의 특성 차이에 대한 고려 없이 같은 프로그램 전압을 입력할 경우, 메모리 셀들의 문턱 전압 산포가 서로 중첩되거나, 문턱 전압 산포 사이의 마진이 감소하여 데이터를 정확하게 읽어올 수 없는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는, 프로그램 대상인 프로그램 메모리 셀에 제1 프로그램 동작을 수행할 때, 프로그램 메모리 셀을 제공하는 프로그램 워드라인에 입력되는 프로그램 전압의 크기를 프로그램 메모리 셀의 정보에 따라 서로 다르게 결정할 수 있다. 일례로, 프로그램 메모리 셀의 정보는, 프로그램 메모리 셀의 물리적 위치일 수 있으며, 프로그램 워드라인의 위치, 프로그램 메모리 셀을 제공하는 채널 영역의 위치, 프로그램 메모리 셀과 채널 영역을 공유하는 스트링 선택 라인의 위치 등을 포함할 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
일 실시예에서, 도 6 내지 도 8을 참조하여 설명하는 메모리 장치(200)는 기판(201)의 상면에 수직하는 방향으로 연장되는 채널 영역(210)을 포함할 수 있다. 채널 영역(210)은 가운데가 비어있는 원통 형상을 가질 수 있으며, 채널 영역(210)의 내부 공간은 매립 절연층(205)으로 채워질 수 있다.
도 6 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 채널 영역(210)에 인접하도록 형성되는 복수의 워드라인들(WL1-WLn) 및 워드라인들(WL1-WLn)의 양단에 배치되는 스트링 선택 라인들(SSL1-SSL2)과 접지 선택 라인(GSL) 등을 포함할 수 있다. 일 실시예에서, 접지 선택 라인(GSL)은 채널 영역(210)이 아닌 에피택시층(204)에 인접하도록 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1-SST2: SST) 및 메모리 셀들(MC1-MCn: MC)과 다른 구조를 가질 수 있다.
메모리 셀들(MC)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에서 직렬로 연결될 수 있다. 도 6 내지 도 8에 도시한 실시예들에서는, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 n개의 메모리 셀들(MC)이 연결되는 것으로 도시하였으며, 메모리 셀들(MC)의 개수는 다양하게 변형될 수 있다.
한편, 채널 영역(210)의 상부에는 도전성 물질로 드레인 영역(203)이 형성될 수 있으며, 기판(201) 내에는 불순물로 도핑된 소스 영역(202)이 형성될 수 있다. 드레인 영역(203)과 소스 영역(202) 각각은 비트라인(BL) 및 공통 소스 라인(CSL)과 연결될 수 있다. 채널 영역(210)과 복수의 워드라인들(WL1-WLn) 사이에는 전하 저장층을 포함하는 게이트 절연층(220)이 포함될 수 있다. 일례로, 도 6에 도시한 바와 같이, 메모리 셀들(MC)은 기판(201)에 가까울수록 더 얇은 두께의 게이트 절연층(220)을 가질 수 있다.
앞서 도 4 및 도 5를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 프로그램 동작은 순차적으로 수행되는 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 일례로, 프로그램하고자 하는 프로그램 메모리 셀에는, 제1 프로그램 동작이 수행되는 동안 제1 프로그램 전압이 입력되고, 제2 프로그램 동작이 수행되는 동안 제2 프로그램 전압이 입력될 수 있다. 제1 프로그램 전압과 제2 프로그램 전압은 서로 다른 값을 가질 수 있다.
본 발명의 일 실시예에서는, 프로그램 메모리 셀의 정보에 따라, 제1 프로그램 전압의 값이 서로 다르게 결정될 수 있다. 프로그램 메모리 셀의 정보는 프로그램 메모리 셀의 위치에 따라 달라지는 문턱 전압의 산포를 나타내는 정보로서, 일례로 프로그램 메모리 셀의 물리적인 위치를 포함할 수 있다. 또한, 프로그램 메모리 셀의 정보는, 프로그램 메모리 셀의 물리적인 위치는 프로그램 메모리 셀을 제공하는 프로그램 워드라인의 위치, 프로그램 워드라인과 함께 프로그램 메모리 셀을 제공하는 채널 영역의 위치, 프로그램 워드라인과 채널 영역을 공유하는 스트링 선택 라인의 위치 등을 포함할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에서는 프로그램 메모리 셀을 제공하는 프로그램 워드라인의 위치, 즉 프로그램 워드라인이 기판(201)과 얼마나 가까운지에 따라 제1 프로그램 전압을 조절할 수 있다. 이는, 프로그램 워드라인과 기판(201)의 거리에 따라 게이트 절연층(220) 및 그에 포함되는 전하 저장층의 두께가 달라지는 점을 고려한 것일 수 있다.
다음으로 도 7을 참조하면, 프로그램 메모리 셀이 포함되는 메모리 셀 스트링이, 제1 메모리 셀 스트링(MCS1)과 제2 메모리 셀 스트링(MCS2) 중에서 어느 것인지에 따라 제1 프로그램 전압을 조절할 수 있다. 이는, 프로그램 메모리 셀과 채널 영역을 공유하는 스트링 선택 라인(SSL1, SSL2)의 위치를 고려한 것일 수 있다. 따라서, 도 7에 도시한 바와 같이, 분리 절연층(232)을 기준으로 정의되는 제1 단위 영역(UA1)에 포함되는 메모리 셀들(MC)과, 제2 단위 영역(UA2)에 포함되는 메모리 셀들(MC)에 서로 다른 제1 프로그램 전압이 입력될 수 있다.
도 8을 참조하면, 복수의 워드라인들(WL1-WLn)을 복수의 영역들로 분할하며 소스 영역(202)에 연결되는 공통 소스 라인(230) 또는 수직 스페이서(231)와의 거리에 의해 제1 메모리 셀 스트링(MCS1)과 제2 메모리 셀 스트링(MCS2)이 정의될 수도 있다. 메모리 장치는, 프로그램 메모리 셀이 제1 메모리 셀 스트링(MCS1)과 제2 메모리 셀 스트링(MCS2) 중 어디에 포함되는지에 따라 제1 프로그램 전압을 조절할 수 있다.
도 9a, 도 9b, 도 10a, 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면들이다.
먼저 도 9에 도시한 일 실시예에 따른 프로그램 방법은, 2 비트 이상의 데이터가 하나의 메모리 셀에 저장되는 MLC 방식에 있어서, 제1 프로그램 동작에 의해 하위 비트를 메모리 셀에 저장하고, 제2 프로그램 동작에 의해 상위 비트를 메모리 셀에 저장할 수 있다. 도 9a와 도 9b는 메모리 장치 내에서 서로 다른 위치에 놓인 프로그램 메모리 셀들 각각에 대한 프로그램 방법을 설명하기 위한 도면들일 수 있다.
먼저 도 9a를 참조하면, 소거 상태(300)에 놓인 제1 프로그램 메모리 셀(PMC1)에 제1 프로그램 전압을 입력하여 제1 프로그램 동작을 실행할 수 있다. 제1 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압은 제1 프리 상태(305) 또는 제2 프리 상태(306) 중 어느 하나로 변할 수 있다. 일례로 제1 프리 상태(305)는 소거 상태(300)와 같을 수 있다.
메모리 장치는 제1 중간 읽기 전압(VIR1)을 제1 프로그램 메모리 셀(PMC1)에 입력함으로써, 제1 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)에 기록된 하위 비트를 판별할 수 있다. 메모리 장치는 제2 프로그램 전압을 제1 프로그램 메모리 셀(PMC1)에 입력하는 제2 프로그램 동작을 수행할 수 있다. 제2 프로그램 동작에 의해, 제1 프로그램 메모리 셀(PMC1)의 상태가 제1 프리 상태(305)에서 제1 상태(301) 또는 제2 상태(302)로 바뀌거나, 제1 프로그램 메모리 셀(PMC1)의 상태가 제2 프리 상태(306)에서 제3 상태(303) 또는 제4 상태(304)로 바뀔 수 있다.
제2 프로그램 동작이 완료되면, 메모리 장치는 제1 내지 제3 읽기 전압들(R1-R3) 중 어느 하나를 제1 프로그램 메모리 셀(PMC1)에 입력하여 프로그램 성공 여부를 검증하거나, 제1 프로그램 메모리 셀(PMC1)로부터 데이터를 읽어올 수 있다. 제1 내지 제4 상태들(301-304)은 데이터 00, 01, 10, 11에 하나씩 대응할 수 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치는, 제1 프로그램 메모리 셀(PMC1)에 기록된 데이터의 비트 수를 나타내는 플래그 셀(Flag Cell)을 포함할 수 있다. 일례로 플래그 셀(Flag Cell)은 SLC(Single-Level Cell) 방식으로 동작하는 메모리 셀일 수 있다. 메모리 장치는 제1 내지 제3 읽기 전압들(R1-R3) 중에서 제2 읽기 전압(R2)을 플래그 셀(Flag Cell)에 입력함으로써, 제1 프로그램 메모리 셀(PMC1)에 저장된 데이터의 비트 수를 판단할 수 있다.
다음으로 도 9b를 참조하면, 소거 상태(310)에 놓인 제2 프로그램 메모리 셀(PMC2)에 제1 프로그램 전압을 입력하여 제1 프로그램 동작을 실행할 수 있다. 제2 프로그램 메모리 셀(PMC2)은 제1 프로그램 메모리 셀(PMC1)과 서로 다른 위치에 배치되어 서로 다른 문턱 전압 산포를 가질 수 있다. 따라서, 제2 프로그램 메모리 셀(PMC2)에 입력되는 제1 프로그램 전압은, 제1 프로그램 메모리 셀(PMC1)에 입력되는 제1 프로그램 전압과 다를 수 있다.
일례로, 도 6에 도시한 일 실시예를 참조하여 설명하면, 제1 프로그램 메모리 셀(PMC1)은 드레인 영역(203)에 가까이 배치되는 메모리 셀일 수 있으며, 제2 프로그램 메모리 셀(PMC2)은 기판(201)에 가까이 배치되는 메모리 셀일 수 있다. 또는 반대로, 제1 프로그램 메모리 셀(PMC1)이 기판(201)에 가까이 배치되는 메모리 셀이고, 제2 프로그램 메모리 셀(PMC2)은 드레인 영역(203)에 가까이 배치되는 메모리 셀일 수 있다. 도 7 및 도 8에 도시한 실시예들을 예시로 참조하면, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 하나는 제1 메모리 셀 스트링(MCS1)에 포함되고, 나머지 하나는 제2 메모리 셀 스트링(MCS2)에 포함될 수 있다.
제1 프로그램 동작에 의해 제2 프로그램 메모리 셀(PMC2)의 문턱 전압은 제1 프리 상태(315) 또는 제2 프리 상태(316) 중 어느 하나로 변할 수 있다. 일례로 제1 프리 상태(315)는 소거 상태(310)와 같을 수 있다. 메모리 장치는 제2 중간 읽기 전압(VIR2)을 제2 프로그램 메모리 셀(PMC2)에 입력함으로써, 제2 프로그램 메모리 셀(PMC2)에 기록된 하위 비트를 판별할 수 있다. 메모리 장치는 제2 프로그램 전압을 제2 프로그램 메모리 셀(PMC2)에 입력하는 제2 프로그램 동작을 수행할 수 있다. 제2 프로그램 동작에 의해, 제2 프로그램 메모리 셀(PMC2)의 상태가 제1 프리 상태(315)에서 제1 상태(311) 또는 제2 상태(312)로 바뀌거나, 제2 프로그램 메모리 셀(PMC2)의 상태가 제2 프리 상태(316)에서 제3 상태(313) 또는 제4 상태(314)로 바뀔 수 있다.
제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2)에 각각 입력되는 제1 프로그램 전압이 서로 다르므로, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 각각의 제1 프리 상태들(305, 315)과 제2 프리 상태들(306, 316)은 서로 다를 수 있다. 따라서, 제2 중간 읽기 전압(VIR2) 역시, 제1 중간 읽기 전압(VIR1)과 다를 수 있으며, 제2 프로그램 메모리 셀(PMC2)의 제1 내지 제4 상태들(311-314)은 제1 프로그램 메모리 셀(PMC1)의 제1 내지 제4 상태들(301-304)과 다를 수 있다.
결과적으로, 제2 프로그램 메모리 셀(PMC2)의 프로그램 검증 또는 읽기 동작에 이용되는 제1 내지 제3 읽기 전압들(R1`-R3`) 역시, 제1 프로그램 메모리 셀(PMC1)의 제1 내지 제3 읽기 전압들(R1-R3)과 다를 수 있다. 또한, 제2 프로그램 메모리 셀(PMC2)의 플래그 셀(Flag Cell)의 데이터를 읽어오기 위한 제2 읽기 전압(R2`) 역시, 제1 프로그램 메모리 셀(PMC1)과 다른 값으로 설정될 수 있다.
다음으로 도 10에 도시한 일 실시예에 따른 프로그램 방법은, 2 비트 이상의 데이터가 하나의 메모리 셀에 저장되는 MLC 방식에 있어서, 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 2 비트 이상의 데이터를 메모리 셀에 저장할 수 있다. 도 9에 도시한 일 실시예와 달리, 제1 프로그램 동작과 제2 프로그램 동작에 의해 같은 비트 수의 데이터가 메모리 셀에 저장될 수 있다. 도 10a와 도 10b는 메모리 장치 내에서 서로 다른 위치에 놓인 프로그램 메모리 셀들 각각에 대한 프로그램 방법을 설명하기 위한 도면들일 수 있다.
먼저 도 10a를 참조하면, 소거 상태(320)에 놓인 제1 프로그램 메모리 셀(PMC1)에 제1 프로그램 전압을 입력하여 제1 프로그램 동작을 실행할 수 있다. 제1 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압은 제1 내지 제4 프리 상태들(325-328) 중 어느 하나로 변할 수 있다. 일례로 제1 프리 상태(325)는 소거 상태(320)와 같을 수 있다.
제1 프로그램 동작 이후, 메모리 장치는 제2 프로그램 전압을 제1 프로그램 메모리 셀(PMC1)에 입력하는 제2 프로그램 동작을 수행할 수 있다. 제2 프로그램 동작에 의해, 제1 프로그램 메모리 셀(PMC1)의 상태가 제1 내지 제4 상태들(321-324) 중 어느 하나로 바뀔 수 있다. 제1 내지 제4 상태들(321-324) 각각은, 제1 내지 제4 프리 상태들(325-328) 각각에 비해 상대적으로 좁은 문턱 전압 산포를 가질 수 있다. 따라서, 제2 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압 산포에서 더 큰 마진이 확보될 수 있다.
제2 프로그램 동작이 완료되면, 메모리 장치는 제1 내지 제3 읽기 전압들(R1-R3) 중 어느 하나를 제1 프로그램 메모리 셀(PMC1)에 입력하여 프로그램 성공 여부를 검증하거나, 제1 프로그램 메모리 셀(PMC1)로부터 데이터를 읽어올 수 있다. 제1 내지 제4 상태들(321-324)은 데이터 00, 01, 10, 11에 하나씩 대응할 수 있다.
다음으로 도 10b를 참조하면, 소거 상태(330)에 놓인 제2 프로그램 메모리 셀(PMC2)에 제1 프로그램 전압을 입력하여 제1 프로그램 동작을 실행할 수 있다. 제2 프로그램 메모리 셀(PMC2)은 제1 프로그램 메모리 셀(PMC2)과 서로 다른 문턱 전압 산포를 갖는 메모리 셀일 수 있다. 본 발명의 일 실시예에서, 제2 프로그램 메모리 셀(PMC2)에 입력되는 제1 프로그램 전압은, 제1 프로그램 메모리 셀(PMC1)에 입력되는 제1 프로그램 전압과 다를 수 있다.
일례로, 도 6에 도시한 일 실시예를 참조하여 설명하면, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 어느 하나는 드레인 영역(203)에 가까이 배치되는 메모리 셀일 수 있으며, 나머지 하나는 기판(201)에 가까이 배치되는 메모리 셀일 수 있다. 도 7 및 도 8에 도시한 실시예들을 예시로 참조하면, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 하나는 제1 메모리 셀 스트링(MCS1)에 포함되고, 나머지 하나는 제2 메모리 셀 스트링(MCS2)에 포함될 수 있다.
제1 프로그램 동작에 의해 제2 프로그램 메모리 셀(PMC2)의 문턱 전압은 제1 내지 제4 프리 상태들(335-338) 중 어느 하나로 변할 수 있다. 일례로 제1 프리 상태(335)는 소거 상태(330)와 같을 수 있다. 메모리 장치는 제2 프로그램 전압을 제2 프로그램 메모리 셀(PMC2)에 입력하는 제2 프로그램 동작을 수행할 수 있다. 제2 프로그램 동작에 의해, 제2 프로그램 메모리 셀(PMC2)의 상태가 제1 내지 제4 상태들(331-334) 중 어느 하나로 변할 수 있다. 제1 프로그램 메모리 셀(PMC1)과 마찬가지로, 제1 내지 제4 상태들(331-334) 각각은, 제1 내지 제4 프리 상태들(335-338) 각각에 비해 상대적으로 좁은 문턱 전압 산포를 가질 수 있다. 따라서, 제2 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압 산포에서 더 큰 마진이 확보될 수 있다.
제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2)에 각각 입력되는 제1 프로그램 전압이 서로 다르므로, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 각각의 프리 상태들(325-328, 335-338)은 서로 다를 수 있다. 따라서, 제2 프로그램 동작이 완료된 후, 제2 프로그램 메모리 셀(PMC2)의 제1 내지 제4 상태들(331-334)은 제1 프로그램 메모리 셀(PMC1)의 제1 내지 제4 상태들(321-324)과 다를 수 있다.
결과적으로, 제2 프로그램 메모리 셀(PMC2)의 프로그램 검증 또는 읽기 동작에 이용되는 제1 내지 제3 읽기 전압들(R1`-R3`) 역시, 제1 프로그램 메모리 셀(PMC1)에 이용되는 제1 내지 제3 읽기 전압들(R1-R3)과 다를 수 있다. 즉, 본 발명의 일 실시예에서는, 프로그램 메모리 셀들(PMC1, PMC2) 각각의 문턱 전압 특성을 고려하여 서로 다른 제1 프로그램 전압을 적용할 수 있으며, 그에 따라 프로그램 메모리 셀들(PMC1, PMC2) 각각에 대한 프로그램 검증 또는 읽기 동작에 이용되는 읽기 전압들 역시 서로 다르게 결정될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 11은 메모리 장치(400)에 포함되는 메모리 셀 어레이의 일부를 나타낸 사시도일 수 있다. 도 11을 참조하면, 본 발명의 실시예에 따른 메모리 장치(400)는, 기판(401), 기판(401)의 상면(도 11에 도시한 실시예서 X-Y 평면)에 수직하는 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH), 채널 구조체(CH)와 인접하도록 기판(401) 상에 적층되는 복수의 게이트 전극층들(431-439: 430) 등을 포함할 수 있다. 복수의 게이트 전극층들(430)은 복수의 절연층(441-449: 440)과 교대로 적층될 수 있으며, 적어도 일부의 게이트 전극층(438, 439)은 분리 절연층(455)에 의해 복수 개로 분할될 수 있다.
도 11에 도시한 일 실시예에서 채널 영역(410)은 하부 채널 영역(410A) 및 상부 채널 영역(410B)을 포함할 수 있다. 하부 채널 영역(410A)은 상부 채널 영역(410B)과 연결될 수 있다. 하부 채널 영역(410A)과 상부 채널 영역(410B) 사이의 경계에 인접한 게이트 전극층(436)은 더미 메모리 셀(DMC)을 제공할 수 있다. 더미 메모리 셀(DMC)에서는 다른 메모리 셀들(MC1-MCn)과 달리 프로그램 동작이 실행되지 않을 수 있다. 채널 영역(410)을 하부 채널 영역(410A) 및 하부 채널 영역(410B)으로 나눠서 형성함으로써, 메모리 장치(400)의 단수 증가에 따른 공정상의 문제를 해결할 수 있다.
채널 영역(410)과 더미 메모리 셀(DMC)을 제외한 다른 구성 요소들은, 도 3에 도시한 메모리 장치(100)와 유사할 수 있다. 게이트 전극층들(430)은 공통 소스 라인(451) 및 스페이서(409)에 의해 복수의 영역들로 분할될 수 있으며, 공통 소스 라인(451)은 기판(401)에 형성된 소스 영역(403)과 연결될 수 있다. 채널 영역(410)과 게이트 전극층들(430) 사이에는 게이트 절연층(460)이 형성될 수 있다. 게이트 절연층(460)은 복수의 층들을 가질 수 있으며, 그 중 일부는 채널 영역(410)의 외측면과 게이트 전극층들(430) 각각의 외측면에 나눠서 형성될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 12는 도 11에 도시한 메모리 장치(400)에서 하나의 메모리 셀 스트링을 분리 도시한 도면일 수 있다. 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 채널 영역(410)에 인접하도록 형성되는 복수의 워드라인들(WL1-WLn) 및 워드라인들(WL1-WLn)의 양단에 배치되는 스트링 선택 라인들(SSL1-SSL2)과 접지 선택 라인(GSL) 등을 포함할 수 있다. 일 실시예에서, 접지 선택 라인(GSL)은 채널 영역(410)이 아닌 에피택시층(411)에 인접하도록 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1-SST2: SST) 및 메모리 셀들(MC1-MCn: MC)과 다른 구조를 가질 수 있다. 복수의 워드라인들(WL1-WLn) 중 적어도 일부 사이에는 더미 워드라인(DWL)이 배치될 수 있으며, 더미 워드라인(DWL)은 더미 메모리 셀(DMC)을 제공할 수 있다.
메모리 셀들(MC)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에서 직렬로 연결될 수 있다. 도 12에 에 도시한 실시예들에서는, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 n개의 메모리 셀들(MC)과 하나의 더미 메모리 셀(DMC)이 연결되는 것으로 도시하였으며, 메모리 셀들(MC)과 더미 메모리 셀(DMC)의 개수는 다양하게 변형될 수 있다.
한편, 채널 영역(410)의 상부에는 도전성 물질로 드레인 영역(413)이 형성될 수 있으며, 기판(401) 내에는 불순물로 도핑된 소스 영역(403)이 형성될 수 있다. 드레인 영역(413)과 소스 영역(403) 각각은 비트라인(BL) 및 공통 소스 라인(CSL)과 연결될 수 있다. 채널 영역(410)과 복수의 워드라인들(WL1-WLn) 사이에는 전하 저장층을 포함하는 게이트 절연층(420)이 포함될 수 있다. 일례로, 공정 상의 오차로 인해, 기판(201)에 가까운 메모리 셀들(MC)일수록 더 얇은 두께의 게이트 절연층(420)을 가질 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 13은 메모리 장치(500)에 포함되는 메모리 셀 어레이의 일부를 나타낸 사시도일 수 있다. 도 13에 도시한 일 실시예에 따른 메모리 장치(500)는, 소스 영역이 기판(501) 내에 형성되지 않을 수 있다. 채널 영역(510)은 구부러진 U자 형상을 가질 수 있으며, 채널 영역(510)의 양단에 형성된 도전층들(512, 513)에 의해 접지 선택 트랜지스터의 소스 영역과 스트링 선택 트랜지스터의 드레인 영역이 각각 제공될 수 있다.
도 13을 참조하면, 복수의 게이트 전극층들(531-538: 530)과 복수의 절연층(541-549: 540)이 교대로 적층될 수 있으며, 채널 영역(510)의 내부는 매립 절연층(515)으로 채워질 수 있다. 복수의 게이트 전극층들(530) 상에는 층간 절연층(570)이 더 형성될 수 있다. 한편, 게이트 전극층들(530)과 채널 영역(510) 사이에는 게이트 절연층(520)이 형성될 수 있으며, 게이트 절연층(520)에 포함되는 복수의 층들 중 적어도 하나는 채널 영역(510)의 외측면을 따라 형성될 수도 있다.
한편, 게이트 전극층들(530)은 분리 절연층(550)에 의해 복수 개로 구분될 수 있다. 일 실시예에서, 분리 절연층(550)은 U자 형태로 구부러진 채널 영역(510) 사이에 마련될 수 있다. 따라서, U자 형태로 구부러진 하나의 채널 영역(510)이, 복수 개로 구분된 게이트 전극층들(530)과 인접하도록 메모리 장치(500)가 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 14는 도 13에 도시한 메모리 장치(400)에서 하나의 메모리 셀 스트링을 분리 도시한 도면일 수 있다. 도 14를 참조하면, 분리 절연층(550)에 의해 게이트 전극층들이 복수의 영역으로 분리되어 복수의 워드라인들(UWL, DWL)을 제공할 수 있다. 일 실시예에서, 스트링 선택 라인(SSL)과 기판(501) 사이에는 상부 워드라인들(UWL1-UWLn: UWL)이 마련될 수 있으며, 접지 선택 라인(GSL)과 기판(501) 사이에는 하부 워드라인들(LWL1-LWLn: LWL)이 마련될 수 있다.
상부 워드라인들(UWL)과 하부 워드라인들(LWL)은 분리 절연층(550)에 의해 서로 분리되므로, 서로 다른 메모리 셀들을 제공할 수 있다. 상부 워드라인들(UWL)은 상부 메모리 셀들(UMC1-UMCn: UMC)을 제공할 수 있으며, 하부 워드라인들(LWL)은 하부 메모리 셀들(LMC1-LMCn: LMC)을 제공할 수 있다. 한편, 도 17에 도시한 일 실시예에서는, 채널 영역(510)이 U자로 구부러진 원통 형상을 가질 수 있으며, 채널 영역(510)의 외측면을 따라 게이트 절연층(520)이 마련될 수 있다.
도 11 내지 도 14를 참조하여 설명한 메모리 장치들(400, 500)은, 메모리 셀들(MC) 중에서 데이터를 저장하고자 하는 프로그램 메모리 셀을 선택하고, 프로그램 메모리 셀에 제1 프로그램 동작과 제2 프로그램 동작을 순차적으로 수행함으로써 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀들(MC)의 문턱 전압 산포에 영향을 미칠 수 있는 메모리 셀들(MC) 각각의 정보에 기초하여, 메모리 장치(400)가 프로그램 메모리 셀에 입력하는 프로그램 전압이 달라질 수 있다. 일 실시예에서, 메모리 셀들(MC) 각각의 정보는, 메모리 셀들(MC)을 제공하는 워드라인의 위치, 메모리 셀들(MC)을 제공하는 채널 영역의 위치, 메모리 셀들(MC)과 공통 소스 라인(451) 사이의 거리 등과 같이, 메모리 셀들(MC) 각각의 물리적인 위치를 특정할 수 있는 정보를 포함할 수 있다.
예를 들어, 도 11 및 도 12에 도시한 일 실시예에서는, 메모리 셀들(MC) 중에서 선택된 프로그램 메모리 셀이, 하부 채널 영역(410A)에 인접하는지, 또는 상부 채널 영역(410B)에 인접하는 지에 따라, 프로그램 메모리 셀에 입력되는 프로그램 전압이 달라질 수 있다. 한편, 도 13 및 도 14에 도시한 일 실시예에서는, 프로그램 메모리 셀에 상부 메모리 셀들(UMC)에 포함되는지 또는 하부 메모리 셀들(LMC)에 포함되는지 여부에 따라 프로그램 메모리 셀에 입력되는 프로그램 전압이 달라질 수 있다. 이하, 도 15a, 도 15b, 도 16a, 및 도 16b를 함께 참조하여 설명하기로 한다.
도 15a, 도 15b, 도 16a, 및 도 16b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면들이다.
먼저 도 15a 및 도 15b에 도시한 일 실시예에 따른 프로그램 방법은, 2 비트 이상의 데이터가 하나의 메모리 셀에 저장되는 MLC 방식에 있어서, 제1 프로그램 동작에 의해 하위 비트(LSB)를 메모리 셀에 저장하고, 제2 프로그램 동작에 의해 상위 비트(MSB)를 메모리 셀에 저장할 수 있다. 도 15a와 도 15b는 메모리 장치 내에서 서로 다른 위치에 놓인 프로그램 메모리 셀들 각각에 대한 프로그램 방법을 설명하기 위한 도면들일 수 있다.
먼저 도 15a를 참조하면, 소거 상태(600)에 놓인 제1 프로그램 메모리 셀(PMC1)에 제1 프로그램 전압을 입력하여 제1 프로그램 동작을 실행하고, 제2 프로그램 전압을 입력하여 제2 프로그램 동작을 실행할 수 있다. 제1 프로그램 동작과 제2 프로그램 동작은 순차적으로 실행될 수 있으며, 앞서 도 9a 및 도 9b를 참조하여 설명한 바와 유사할 수 있다.
제1 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압은 제1 프리 상태(605) 또는 제2 프리 상태(606) 중 어느 하나로 변할 수 있다. 메모리 장치는 제1 중간 읽기 전압(VIR1)을 제1 프로그램 메모리 셀(PMC1)에 입력함으로써, 제1 프로그램 메모리 셀(PMC1)에 기록된 하위 비트(LSB)를 판별하고, 제2 프로그램 전압을 제1 프로그램 메모리 셀(PMC1)에 입력하는 제2 프로그램 동작을 수행할 수 있다. 제2 프로그램 동작에 의해, 제1 프로그램 메모리 셀(PMC1)의 상태가 제1 프리 상태(605)에서 제1 상태(601) 또는 제2 상태(602)로 바뀌거나, 제2 프리 상태(606)에서 제3 상태(603) 또는 제4 상태(604)로 바뀔 수 있다. 플래그 셀(Flag Cell)은 제1 프로그램 메모리 셀(PMC1)에 기록된 데이터의 비트 수를 나타내는 메모리 셀일 수 있다.
다음으로 도 15b를 참조하면, 소거 상태(610)에 놓인 제2 프로그램 메모리 셀(PMC2)에 제1 프로그램 전압과 제2 프로그램 전압을 순차적으로 입력하여 제1 프로그램 동작과 제2 프로그램 동작을 순차적으로 실행할 수 있다. 제2 프로그램 메모리 셀(PMC2)은 제1 프로그램 메모리 셀(PMC1)과 서로 다른 위치에 배치되어 서로 다른 문턱 전압 산포를 가질 수 있다. 따라서, 제2 프로그램 메모리 셀(PMC2)에 입력되는 제1 프로그램 전압은, 제1 프로그램 메모리 셀(PMC1)에 입력되는 제1 프로그램 전압과 다를 수 있다.
일례로, 도 11에 도시한 일 실시예를 참조하여 설명하면, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 어느 하나는 하부 채널 영역(410A)에 의해 제공되는 메모리 셀일 수 있으며, 나머지 하나는 상부 채널 영역(410B)에 의해 제공되는 메모리 셀일 수 있다. 도 13에 도시한 일 실시예에서는, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 어느 하나가 상부 메모리 셀들(UMC) 중 하나고, 다른 하나는 하부 메모리 셀들(LMC) 중 하나일 수 있다.
제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2)에 각각 입력되는 제1 프로그램 전압 및 제2 프로그램 전압 중 적어도 하나가 서로 다르므로, 제1 프로그램 메모리 셀(PMC1)의 제1 내지 제4 상태들(601-604)은, 제2 프로그램 메모리 셀(PMC2)의 제1 내지 제4 상태들(611-614)과 서로 다를 수 있다. 따라서, 제2 프로그램 메모리 셀(PGM Cell2)의 프로그램 검증 또는 읽기 동작에 이용되는 제1 내지 제3 읽기 전압들(R1`-R3`) 역시, 제1 프로그램 메모리 셀(PGM Cell1)의 제1 내지 제3 읽기 전압들(R1-R3)과 다를 수 있다.
다음으로 도 16에 도시한 일 실시예에 따른 프로그램 방법은, 2 비트 이상의 데이터가 하나의 메모리 셀에 저장되는 MLC 방식에 있어서, 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 2 비트 이상의 데이터를 메모리 셀에 저장할 수 있다. 도 15에 도시한 일 실시예와 달리, 제1 프로그램 동작과 제2 프로그램 동작에 의해 같은 비트 수의 데이터가 메모리 셀에 저장될 수 있다. 도 15a와 도 15b는 메모리 장치 내에서 서로 다른 위치에 놓인 제1 및 제2 프로그램 메모리 셀들(PMC1, PMC2)에 대한 프로그램 방법을 설명하기 위한 도면들일 수 있다.
먼저 도 16a를 참조하면, 소거 상태(620)에 놓인 제1 프로그램 메모리 셀(PMC1)에 제1 프로그램 동작과 제2 프로그램 동작을 순차적으로 실행할 수 있다. 제1 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압은 제1 내지 제4 프리 상태들(625-628) 중 어느 하나로 변할 수 있다. 한편, 제2 프로그램 동작에 의해, 제1 프로그램 메모리 셀(PMC1)의 상태가 제1 내지 제4 상태들(621-624) 중 어느 하나로 바뀔 수 있다. 제1 내지 제4 상태들(621-624) 각각은, 제1 내지 제4 프리 상태들(625-628) 각각에 비해 상대적으로 좁은 문턱 전압 산포를 가질 수 있다. 따라서, 제2 프로그램 동작에 의해 제1 프로그램 메모리 셀(PMC1)의 문턱 전압 산포에서 더 큰 마진이 확보될 수 있다.
다음으로 도 16b를 참조하면, 소거 상태(630)에 놓인 제2 프로그램 메모리 셀(PMC2)에 제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 실행할 수 있다. 제2 프로그램 메모리 셀(PMC2)은 제1 프로그램 메모리 셀(PMC2)과 서로 다른 문턱 전압 산포를 갖는 메모리 셀일 수 있다. 본 발명의 일 실시예에서, 제2 프로그램 메모리 셀(PMC2)에 입력되는 제1 프로그램 전압은, 제1 프로그램 메모리 셀(PMC1)에 입력되는 제1 프로그램 전압과 다를 수 있다.
일례로, 도 11에 도시한 일 실시예를 참조하여 설명하면, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 어느 하나는 하부 채널 영역(410A)에 의해 제공되는 메모리 셀일 수 있으며, 나머지 하나는 상부 채널 영역(410B)에 의해 제공되는 메모리 셀일 수 있다. 도 13에 도시한 일 실시예에서는, 제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2) 중 어느 하나가 상부 메모리 셀들(UMC) 중 하나고, 다른 하나는 하부 메모리 셀들(LMC) 중 하나일 수 있다.
제1 프로그램 메모리 셀(PMC1)과 제2 프로그램 메모리 셀(PMC2)에 각각 입력되는 제1 프로그램 전압 및 제2 프로그램 전압 중 적어도 하나가 서로 다르므로, 제1 프로그램 메모리 셀(PMC1)의 제1 내지 제4 상태들(601-604)은, 제2 프로그램 메모리 셀(PMC2)의 제1 내지 제4 상태들(611-614)과 서로 다를 수 있다. 따라서, 제2 프로그램 메모리 셀(PGM Cell2)의 프로그램 검증 또는 읽기 동작에 이용되는 제1 내지 제3 읽기 전압들(R1`-R3`) 역시, 제1 프로그램 메모리 셀(PGM Cell1)의 제1 내지 제3 읽기 전압들(R1-R3)과 다를 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 제1 메모리 영역(700A)과 제2 메모리 영역(700B)을 포함할 수 있다. 제1 메모리 영역(700A)과 제2 메모리 영역(700B)은 같은 구조를 가질 수 있다. 일례로, 제1 메모리 영역(700A)과 제2 메모리 영역(700B) 각각에 포함되는 복수의 워드라인들은 공통 소스 라인(730) 및 스페이서(731)에 의해 복수의 영역들로 분할될 수 있으며, 분리 절연층(732)에 의해 스트링 선택 라인들만이 공통 소스 라인(730) 사이에서 2개의 영역들로 분할될 수 있다.
일 실시예에서, 제1 메모리 영역(700A)에 포함되는 메모리 셀들 각각은, MLC 방식으로 동작하여 N 비트(N은 자연수)의 데이터를 저장할 수 있다. 한편, 제2 메모리 영역(700B)에 포함되는 메모리 셀들은 SLC 방식으로 동작하여 1 비트의 데이터를 저장할 수 있다. 제1 메모리 영역(700A)은 일반적인 데이터를 저장하는 영역일 수 있으며, 제2 메모리 영역(700B)은 온-칩 버퍼 프로그램(On-chip Buffer Program, OBP) 동작을 제공하기 위한 영역일 수 있다.
본 발명의 일 실시예에서는, 제1 메모리 영역(700A)의 제1 프로그램 메모리 셀들(710, 720) 각각에 N 비트의 데이터가 저장되며, 제2 메모리 영역(700B)에 포함되는 N 개의 제2 프로그램 메모리 셀들(711-713, 721-723)에 N 비트의 데이터가 비트 별로 나눠서 저장될 수 있다. 또한, 제2 메모리 영역(700B)에서 N 개의 제2 프로그램 메모리 셀들(711-713, 721-723) 각각의 위치는, 제1 메모리 영역(700A)에서 제1 프로그램 메모리 셀(710, 720)의 위치에 대응할 수 있다.
도 17에 도시한 일 실시예에서, 제1 메모리 영역(700A)의 메모리 셀들은 3 비트의 데이터를 저장할 수 있으며, 제2 메모리 영역(700B)의 메모리 셀들은, 제1 메모리 영역(700A)의 메모리 셀들에 저장된 데이터를 비트 별로 저장할 수 있다. 예를 들어, 제1 메모리 영역(700A)의 제1 프로그램 메모리 셀(710)에 저장되는 3 비트의 프로그램 데이터는, 비트 별로 분리되어 제2 메모리 영역(700B)의 제1 내지 제3 블록들(BLK1-BLK3)에 각각 포함되는 제2 프로그램 메모리 셀들(711-713)에 저장될 수 있다. 일례로, 제1 블록(BLK1)의 제2 프로그램 메모리 셀(711)에 상기 프로그램 데이터의 최하위 비트가 저장되고, 제2 블록(BLK2)의 제2 프로그램 메모리 셀(712)에 상기 프로그램 데이터의 중간 비트가 저장되며, 제3 블록(BLK3)의 제2 프로그램 메모리 셀(713)에 상기 프로그램 데이터의 최상위 비트가 저장될 수 있다. 유사하게, 제1 메모리 영역(700A)의 제1 프로그램 메모리 셀(720)에 저장되는 3 비트의 프로그램 데이터는, 비트 별로 분리되어 제2 메모리 영역(700B)의 제1 내지 제3 블록들(BLK1-BLK3)에 각각 포함되는 제2 프로그램 메모리 셀들(721-723)에 저장될 수 있다.
이때, 제2 프로그램 메모리 셀들(711-713, 721-723)의 위치는, 제1 프로그램 메모리 셀(710, 720)의 위치와 완전히 같을 수 있다. 즉, 제1 프로그램 메모리 셀(710)이 기판으로부터 i번째 워드라인에 의해 제공되면, 제2 프로그램 메모리 셀들(711-713) 역시 기판으로부터 i번째 워드라인에 의해 제공되는 메모리 셀들로 선택될 수 있다. 워드라인의 위치와 함께 채널 영역의 위치가 고려됨으로써, 제1 프로그램 메모리 셀들(710, 720) 각각의 위치에 대응하는 제2 프로그램 메모리 셀들(711-713, 721-723)이 선택될 수 있다.
도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 산포를 설명하기 위해 제공되는 도면이다.
먼저 도 18a는 제2 메모리 영역(700B)에 포함되는 메모리 셀들 각각의 프로그램 동작을 설명하기 위해 제공되는 도면이다. 제2 메모리 영역(700B)에 포함되는 메모리 셀들 각각은 SLC 방식으로 동작할 수 있다. 도 18a를 참조하면, 소거 상태(800)에 놓인 메모리 셀들에 제1 프로그램 동작을 실행하여 메모리 셀들의 문턱 전압 산포를 제1 프리 상태(803) 및 제2 프리 상태(804)로 바꿀 수 있다. 메모리 장치는 제1 프로그램 동작 이후 제2 프로그램 동작을 실행함으로써, 메모리 셀들의 문턱 전압 산포를 제1 상태(801) 및 제2 상태(802)로 바꿀 수 있다. 제1 상태(801) 및 제2 상태(802)는 제1 프리 상태(803) 및 제2 프리 상태(804)에 비해 상대적으로 좁은 문턱 전압 산포를 가지며, 따라서 더 큰 전압 마진을 가질 수 있다.
도 18b와 도 18c는 제2 메모리 영역(700B)에 포함되는 메모리 셀들의 정보에 따른 문턱 전압 산포를 설명하기 위한 도면들이다. 메모리 셀들의 상기 정보는, 제2 메모리 영역(700B)에 포함되는 제1 내지 제3 블록들(BLK1-BLK3) 각각에서 메모리 셀들의 물리적인 위치를 나타내는 정보를 포함할 수 있다. 메모리 셀들의 물리적인 위치에 따라 문턱 전압 산포 특성이 달라질 수 있으며, 본 발명의 일 실시예에서는 메모리 셀들의 서로 다른 문턱 전압 산포 특성을 고려하여 서로 다른 프로그램 전압을 적용할 수 있다.
먼저 도 18b를 참조하면, 도 17을 참조하여 설명한 제2 프로그램 메모리 셀들(711-713) 각각의 문턱 전압 산포가 도시되어 있다. 다음으로 도 18c를 참조하면, 도 17을 참조하여 설명한 제2 프로그램 메모리 셀들(721-723) 각각의 문턱 전압 산포가 도시되어 있다. 도 18b와 도 18c에 도시한 바와 같이, 제2 프로그램 메모리 셀들(711-713, 721-723)은 그 위치에 따라 서로 다른 문턱 전압 산포 특성을 가질 수 있다. 본 발명의 일 실시예에서는, 문턱 전압 산포 특성에 영향을 미칠 수 있는 제2 프로그램 메모리 셀들(711-713, 721-723)의 위치를 고려하여, 제2 프로그램 메모리 셀들(711-713, 721-723)에 서로 다른 프로그램 전압을 적용할 수 있다. 따라서, 도 18b와 도 18c에 도시한 바와 같이, 제2 프로그램 메모리 셀들(711-713, 721-723)의 문턱 전압 산포가 서로 달라질 수 있으며, 충분한 전압 마진을 확보할 수 있다.
한편, 제2 메모리 영역(700B)에 비트 별로 저장된 데이터를 참조하여 제1 메모리 영역(700A)에 저장된 데이터를 복구하거나 수정하는 경우, 제2 프로그램 메모리 셀들(711-713, 721-723)의 정보에 따라 서로 다른 읽기 전압들(VRD1, VRD2)이 적용될 수 있다. 앞서 설명한 바와 같이, 제2 프로그램 메모리 셀들(711-713, 721-723)의 위치에 따라 서로 다른 프로그램 전압이 적용되어 제2 프로그램 메모리 셀들(711-713, 721-723)의 산포가 달라질 수 있다. 따라서, 제2 프로그램 메모리 셀들(711-713, 721-723)에 저장된 데이터를 읽어올 때 이용하는 읽기 전압들(VRD1, VRD2) 역시, 제2 프로그램 메모리 셀들(711-713, 721-723)의 위치에 따라 서로 다르게 결정될 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 전자 기기(1000)는, 디스플레이(1010), 입출력 장치(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 전자 기기(1000)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 디스플레이(1010), 입출력 장치(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등의 구성 요소는 버스(1060)를 통해 서로 통신할 수 있다.
메모리(1030)는 메모리 컨트롤러(1031)와 메모리 셀 어레이(1032)를 포함할 수 있으며, 버스(1060)를 통해 프로세서(1050)가 전달하는 커맨드를 수신하여 프로그램, 읽기, 삭제 등의 동작 등을 수행할 수 있다. 메모리(1030)는 낸드형 플래시 메모리 장치를 포함할 수 있으며, 앞서 도 1 내지 도 18을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치 중 어느 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 400, 500: 메모리 장치

Claims (20)

  1. 복수의 워드라인들, 상기 복수의 워드라인들의 상부에 마련되는 적어도 하나의 선택 라인, 및 상기 복수의 워드라인들과 상기 적어도 하나의 선택 라인을 관통하는 채널 영역을 포함하며, 상기 복수의 워드라인들과 상기 채널 영역은 복수의 메모리 셀들을 제공하는 메모리 셀 어레이; 및
    제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 상기 복수의 메모리 셀들 중에서 프로그램 메모리 셀에 데이터를 저장하며, 상기 프로그램 메모리 셀의 정보에 기초하여 상기 제1 프로그램 동작에서 상기 프로그램 메모리 셀을 제공하는 프로그램 워드라인에 입력되는 프로그램 전압을 결정하는 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 메모리 셀의 정보는, 상기 프로그램 메모리 셀의 물리적인 위치 정보를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 물리적인 위치 정보는, 상기 프로그램 메모리 셀과 상기 채널 영역을 공유하는 상기 선택 라인의 위치, 상기 프로그램 워드라인의 위치 및 상기 채널 영역의 위치 중 적어도 하나를 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 컨트롤러는 상기 프로그램 메모리 셀에 N 비트(N은 자연수)의 데이터를 저장하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 프로그램 동작은 제1 프로그램 전압을 상기 프로그램 워드라인에 입력하여 상기 N 비트의 데이터의 하위 비트를 상기 프로그램 메모리 셀에 기록하는 동작이며, 및 상기 제2 프로그램 동작은 제2 프로그램 전압을 상기 프로그램 워드라인에 입력하여 상기 N 비트의 데이터의 상위 비트를 상기 프로그램 메모리 셀에 기록하는 동작인 메모리 장치.
  6. 제5항에 있어서,
    상기 컨트롤러는, 상기 프로그램 워드라인과 상기 적어도 하나의 선택 라인 사이에 배치되는 워드라인들의 개수에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  7. 제5항에 있어서,
    상기 컨트롤러는, 상기 프로그램 메모리 셀을 제공하는 상기 채널 영역의 위치에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  8. 제5항에 있어서,
    상기 컨트롤러는, 상기 프로그램 메모리 셀과 상기 채널 영역을 공유하는 상기 적어도 하나의 선택 라인의 위치에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  9. 제5항에 있어서,
    상기 메모리 셀 어레이는 상기 프로그램 메모리 셀에 저장된 데이터의 비트 수를 나타내는 플래그 셀(Flag Cell)을 포함하며,
    상기 컨트롤러는 상기 제1 프로그램 전압의 크기에 따라 상기 플래그 셀의 정보를 읽어오기 위한 읽기 전압의 크기를 다르게 결정하는 메모리 장치.
  10. 제5항에 있어서,
    상기 컨트롤러는, 상기 제1 프로그램 동작과 상기 제2 프로그램 동작 사이에서 상기 프로그램 메모리 셀에 기록된 상기 하위 비트의 값을 읽어오며,
    상기 제1 프로그램 전압의 크기에 따라 상기 하위 비트의 값을 읽어오기 위한 읽기 전압의 크기를 다르게 결정하는 메모리 장치.
  11. 제4항에 있어서,
    상기 제1 프로그램 동작은 제1 프로그램 전압을 상기 프로그램 워드라인에 입력하여 상기 N 비트의 데이터를 상기 프로그램 메모리 셀에 기록하는 동작이며, 상기 제2 프로그램 동작은 제2 프로그램 전압을 상기 프로그램 워드라인에 입력하여 상기 N 비트의 데이터를 상기 프로그램 메모리 셀에 기록하는 동작인 메모리 장치.
  12. 제11항에 있어서,
    상기 컨트롤러는, 상기 프로그램 워드라인과 상기 적어도 하나의 선택 라인 사이에 배치되는 워드라인들의 개수에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  13. 제11항에 있어서,
    상기 컨트롤러는, 상기 프로그램 메모리 셀을 제공하는 상기 채널 영역의 위치에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  14. 제11항에 있어서,
    상기 컨트롤러는, 상기 프로그램 메모리 셀과 상기 채널 영역을 공유하는 상기 적어도 하나의 선택 라인의 위치에 따라 상기 제1 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  15. 복수의 제1 메모리 셀들을 포함하며, 상기 복수의 제1 메모리 셀들 각각은 N 비트(N은 자연수)의 데이터를 저장하는 제1 메모리 영역;
    복수의 제2 메모리 셀들을 포함하며, 상기 복수의 제2 메모리 셀들 각각은 1 비트의 데이터를 저장하는 제2 메모리 영역; 및
    상기 제1 메모리 영역의 제1 프로그램 메모리 셀에 N 비트의 데이터를 저장하며, 상기 제2 메모리 영역의 N개의 제2 프로그램 메모리 셀들에 상기 N 비트의 데이터를 비트 별로 나눠서 저장하는 컨트롤러; 를 포함하며,
    상기 제2 메모리 영역에서 상기 제2 프로그램 메모리 셀들 각각의 위치는 상기 제1 메모리 영역에서 상기 제1 프로그램 메모리 셀의 위치에 대응하는 메모리 장치.
  16. 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    제1 프로그램 동작 및 제2 프로그램 동작을 순차적으로 수행하여 상기 복수의 메모리 셀들에 N 비트(N은 자연수)의 데이터를 저장하는 컨트롤러; 를 포함하며,
    상기 컨트롤러는, 상기 복수의 메모리 셀들 중 적어도 일부가 서로 다른 문턱 전압 산포를 갖도록 상기 제1 프로그램 동작에서 상기 복수의 메모리 셀들 중 적어도 일부에 서로 다른 프로그램 전압을 입력하는 메모리 장치.
  17. 제16항에 있어서,
    상기 컨트롤러는, 상기 메모리 셀 어레이 내에서 상기 복수의 메모리 셀들의 위치에 따라 상기 프로그램 전압의 크기를 다르게 결정하는 메모리 장치.
  18. 제16항에 있어서,
    상기 컨트롤러는, 쉐도우 프로그램(Shadow Program) 방식 및 재프로그램(Reprogram) 방식 중 어느 하나를 이용하여 상기 복수의 메모리 셀들에 N 비트의 데이터를 저장하는 메모리 장치.
  19. 제16항에 있어서,
    상기 복수의 메모리 셀들은 제1 메모리 셀 및 상기 제1 메모리 셀보다 특성이 우수한 제2 메모리 셀을 포함하며,
    상기 컨트롤러는 상기 제1 프로그램 동작에서 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 높은 프로그램 전압을 입력하는 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀보다 상기 기판에 가까이 위치하는 메모리 장치.
KR1020180002123A 2018-01-08 2018-01-08 메모리 장치 KR102471276B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180002123A KR102471276B1 (ko) 2018-01-08 2018-01-08 메모리 장치
US16/111,539 US10748621B2 (en) 2018-01-08 2018-08-24 Memory device
CN201910011507.XA CN110021331A (zh) 2018-01-08 2019-01-07 存储器件
US16/891,455 US11074978B2 (en) 2018-01-08 2020-06-03 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180002123A KR102471276B1 (ko) 2018-01-08 2018-01-08 메모리 장치

Publications (2)

Publication Number Publication Date
KR20190084408A true KR20190084408A (ko) 2019-07-17
KR102471276B1 KR102471276B1 (ko) 2022-11-28

Family

ID=67140875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180002123A KR102471276B1 (ko) 2018-01-08 2018-01-08 메모리 장치

Country Status (3)

Country Link
US (2) US10748621B2 (ko)
KR (1) KR102471276B1 (ko)
CN (1) CN110021331A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078753A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR20210012182A (ko) * 2019-07-24 2021-02-03 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
WO2021102773A1 (en) * 2019-11-28 2021-06-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR20210083428A (ko) * 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치, 및 이를 포함하는 전자 기기
CN111344793A (zh) * 2020-02-06 2020-06-26 长江存储科技有限责任公司 对3d存储器件进行编程的方法及相关3d存储器件
KR20220022355A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130286747A1 (en) * 2012-04-26 2013-10-31 Donghun Kwak Nonvolatile memory device and related method of operation
KR20160035443A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
KR20160099579A (ko) * 2013-12-17 2016-08-22 샌디스크 테크놀로지스 엘엘씨 비휘발성 메모리의 성능에 기초한 패스 전압 및 초기 프로그램 전압의 최적화

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672151B1 (ko) * 2005-03-22 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR100888823B1 (ko) 2007-06-27 2009-03-17 삼성전자주식회사 비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의프로그램 방법
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8923060B2 (en) * 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
KR101681738B1 (ko) * 2010-06-11 2016-12-02 삼성전자주식회사 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120120752A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 비휘발성 메모리의 동작방법
JP2013143155A (ja) 2012-01-06 2013-07-22 Powerchip Technology Corp 不揮発性半導体記憶装置とその書き込み方法
KR101832934B1 (ko) * 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
KR102094336B1 (ko) * 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
WO2015037159A1 (ja) * 2013-09-13 2015-03-19 株式会社 東芝 半導体記憶装置及びメモリシステム
US9466373B2 (en) * 2013-12-27 2016-10-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device
JP2015176620A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2015195070A (ja) * 2014-03-31 2015-11-05 株式会社東芝 不揮発性半導体記憶装置
US8891303B1 (en) * 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
US9343156B1 (en) 2015-06-25 2016-05-17 Sandisk Technologies Inc. Balancing programming speeds of memory cells in a 3D stacked memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130286747A1 (en) * 2012-04-26 2013-10-31 Donghun Kwak Nonvolatile memory device and related method of operation
KR20130120757A (ko) * 2012-04-26 2013-11-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
KR20160099579A (ko) * 2013-12-17 2016-08-22 샌디스크 테크놀로지스 엘엘씨 비휘발성 메모리의 성능에 기초한 패스 전압 및 초기 프로그램 전압의 최적화
KR20160035443A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치

Also Published As

Publication number Publication date
US10748621B2 (en) 2020-08-18
CN110021331A (zh) 2019-07-16
US20190214088A1 (en) 2019-07-11
KR102471276B1 (ko) 2022-11-28
US11074978B2 (en) 2021-07-27
US20200294601A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
JP7478527B2 (ja) 不揮発性メモリ装置及び不揮発性メモリ装置のプログラム方法
CN106169307B (zh) 三维半导体存储器装置及其操作方法
KR102442337B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102471276B1 (ko) 메모리 장치
KR101691088B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20190120502A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102210520B1 (ko) 비휘발성 메모리 장치 및 그것의 소거 방법
US10566039B2 (en) Memory device
US20130229876A1 (en) Nonvolatile semiconductor memory device
US20100322000A1 (en) Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby
KR20130042780A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20130085154A (ko) 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
US11869594B2 (en) Nonvolatile memory device including a logic circuit to control word and bitline voltages
KR102307063B1 (ko) 메모리 장치
US11164631B2 (en) Nonvolatile memory device and operating method of the same
US20190267107A1 (en) Nonvolatile memory device and method of operating the same
US11315646B2 (en) Memory device having improved data reliability by varying program sequences
KR102427645B1 (ko) 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant