CN110021331A - 存储器件 - Google Patents

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CN110021331A CN201910011507.XA CN201910011507A CN110021331A CN 110021331 A CN110021331 A CN 110021331A CN 201910011507 A CN201910011507 A CN 201910011507A CN 110021331 A CN110021331 A CN 110021331A
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Abstract

提供了一种存储器件，所述存储器件包括存储单元阵列和控制器，所述存储单元阵列包括多条字线、设置在所述多条字线上方的至少一条选择线以及穿过所述多条字线和所述至少一条选择线的沟道区，所述多条字线和所述沟道区提供多个存储单元。所述控制器通过顺序地执行第一编程操作和第二编程操作，将数据存储在所述多个存储单元中的编程存储单元中，并且基于关于所述编程存储单元的信息，确定在所述第一编程操作中输入到连接到所述编程存储单元的编程字线的编程电压。

Description

存储器件
相关申请的交叉引用
通过引用将于2018年1月8日在韩国知识产权局提交的韩国专利申请No.10-2018-0002123的全部内容并入本文。
技术领域
实施例涉及一种存储器件。
背景技术
随着对具有相对高容量但具有小尺寸的存储器件的需求增加，已经积极地对具有垂直堆叠的存储单元的存储器件进行了研究。随着存储器件的集成度提高，垂直堆叠的存储单元的数目也已增加。因此，已经提出了可以防止存储单元之间的干扰增大的各种方法。
发明内容
根据一方面，一种存储器件包括：存储单元阵列，所述存储单元阵列包括多条字线、设置在所述多条字线上方的至少一条选择线以及穿过所述多条字线和所述至少一条选择线的沟道区，所述多条字线和所述沟道区提供多个存储单元；以及控制器，所述控制器通过顺序地执行第一编程操作和第二编程操作，将数据存储在所述多个存储单元中的编程存储单元中，并且基于关于所述编程存储单元的信息，确定在所述第一编程操作中输入到连接到所述编程存储单元的编程字线的编程电压。
根据一方面，一种存储器件包括：第一存储区域，所述第一存储区域包括多个第一存储单元；第二存储区域，所述第二存储区域包括多个第二存储单元，所述多个第二存储单元中的每个第二存储单元存储一位数据；以及控制器，所述控制器将N位数据存储在所述第一存储区域的第一编程存储单元中，并且将所述N位数据划分成每个位的数据，以存储在所述第二存储区域的N个第二编程存储单元中，其中，N为自然数。所述第二编程存储单元在所述第二存储区域中的每个位置对应于所述第一编程存储单元在所述第一存储区域中的位置。
根据一方面，一种存储器件包括：存储单元阵列，所述存储单元阵列包括沿垂直于衬底的上表面的方向堆叠在所述衬底上的多个存储单元；以及控制器，所述控制器通过顺序地执行第一编程操作和第二编程操作，将N位数据存储在所述多个存储单元中，其中，N为自然数。所述控制器在所述第一编程操作中将不同的编程电压输入到所述多个存储单元中的至少一部分存储单元中，使得所述多个存储单元中的所述至少一部分存储单元具有不同的阈值电压分布。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据示例实施例的存储器件的示意性框图；
图2示出了根据示例实施例的包括存储器件中的存储单元阵列的视图；
图3示出了根据示例实施例的存储器件的结构的示意图；
图4A至图5B示出了根据示例实施例的存储器件的编程方法中的操作的视图；
图6至图8示出了根据示例实施例的存储器件的视图；
图9A、图9B、图10A和图10B示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图；
图11示出了根据示例实施例的存储器件的结构的示意图；
图12示出了根据示例实施例的存储器件的视图；
图13示出了根据示例实施例的存储器件的结构的示意图；
图14示出了根据示例实施例的存储器件的视图；
图15A、图15B、图16A和图16B示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图；
图17示出了根据示例实施例的存储器件的操作的视图；
图18A至18C示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图；以及
图19示出了根据示例实施例的包括存储器件的电子设备的框图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是根据示例实施例的存储器件的示意性框图。图2是根据示例实施例的包括在存储器件中的存储单元阵列的示意性透视图。
参照图1，根据示例实施例的存储器件10可以包括存储控制器20和存储单元阵列30。存储控制器20可以包括控制逻辑21、行驱动器22、列驱动器23等。存储单元阵列30可以包括多个存储单元MC。
在示例实施例中，行驱动器22可以通过字线WL、串选择线SSL、公共源极线CSL、接地选择线GSL等连接到存储单元MC。列驱动器23可以通过位线BL连接到存储单元MC。在示例实施例中，行驱动器22可以包括选择要写入或读取数据的存储单元MC的地址译码器电路，列驱动器23可以包括页面缓冲器，以将数据写入存储单元MC或者从存储单元MC读取数据。行驱动器22和列驱动器23的操作可以由控制逻辑21控制。
参照图2，根据示例实施例的存储单元阵列30可以包括多个存储单元MC。存储单元MC可以分别布置在多条字线WL与多条位线BL彼此交叉的点上，例如，形成矩阵。例如，每个存储单元MC可以分别连接到一条字线WL和一条位线BL。
多个存储单元MC可以彼此串联连接，从而提供一个存储单元串MCS。除了存储单元MC之外，存储单元串MCS还可以包括串选择晶体管SST和接地选择晶体管GST。在存储单元串MCS中，串选择晶体管SST可以连接到存储单元MC上方的一条位线BL。接地选择晶体管GST可以连接到存储单元MC下方的公共源极线CSL。
尽管图2的示例实施例示出了一个存储单元串MCS包括一个接地选择晶体管GST和一个串选择晶体管SST，但是接地选择晶体管GST的数目和串选择晶体管SST的数目可以改变。另外，至少一条伪字线还可以位于接地选择晶体管GST与字线WL之间和/或在串选择晶体管SST与字线WL之间。
图3是根据示例实施例的存储器件的结构的示意图。图3是包括在存储器件100中的存储单元阵列的局部透视图。
参照图3，根据示例实施例的存储器件100可以包括衬底101、与衬底101的上表面(例如，图3的示例实施例中的x-y平面)垂直(例如，沿z轴方向)的多个沟道结构CH和伪沟道结构DCH、与沟道结构CH相邻地堆叠在衬底101上(例如沿z轴方向)且在x-y平面中延伸的多个栅电极层131至138(栅电极层130)等。多个栅电极层130可以(例如，沿着z轴方向)与多个绝缘层141至149(绝缘层140)交替地堆叠。多个栅电极层130的一部分可以(例如，在xy平面中)被隔离绝缘层155划分成多个部分。
多个栅电极层130可以提供接地选择线131、串选择线137和138以及多条字线132至136。接地选择线131可以与沟道结构CH一起提供接地选择晶体管GST，串选择线137和138可以提供包括两个串选择晶体管SST1和SST2的串选择晶体管SST。参照图3，第一串选择晶体管SST1可以对应于第一串选择线138，第二串选择晶体管SST2可以对应于第二串选择线137。位于接地选择线131与串选择线137和138之间的多条字线132至136可以与沟道结构CH一起提供多个存储单元MC1至MCn。
多个栅电极层130可以被公共源极线151和设置在公共源极线151的侧壁上的间隔物109划分成多个部分。公共源极线151可以由导电材料(例如，金属、金属化合物、多晶硅等)形成，并且可以电连接到衬底101中的源极区域103。源极区域103可以被提供为接地选择晶体管GST的源极区域。公共源极线151可以通过间隔物109与多个栅电极层130电隔离。
多个沟道结构CH和伪沟道结构DCH可以在垂直于衬底101的上表面的方向上(例如，在图3所示的示例实施例中的z轴方向上)延伸。每个沟道结构CH可以包括沟道区110、填充沟道区110的内部空间的嵌入式绝缘层115、布置在沟道区110上的漏极区113、布置在沟道区110与栅电极层130之间的栅极绝缘层160等。栅极绝缘层160可以包括隧道层、电荷存储层、阻挡层等，并且栅极绝缘层160的至少一部分可以围绕栅电极层130。根据示例实施例，沟道区110可以为柱形(例如，圆柱形或棱柱形)，并且可以不具有嵌入式绝缘层115。另外，各个沟道结构CH可以具有根据纵横比朝向衬底101变窄的倾斜的侧表面(例如，锥形侧壁)。
多个沟道结构CH和伪沟道结构DCH可以在x-y平面上彼此分离。根据示例实施例，可以对多个沟道结构CH和伪沟道结构DCH的数目和布置类型进行各种改变。例如，多个沟道结构CH和伪沟道结构DCH可以在至少一个方向上以Z字形图案布置。图3的示例实施例示出了多个沟道结构CH关于其间的隔离绝缘层155(例如，仅通过第一串选择线138)彼此对称，并且多个伪沟道结构DCH穿过隔离绝缘层155。或者，隔离绝缘层155可以延伸通过串选择线137和138，和/或多个沟道结构CH可以是不对称的。
沟道区110可以经由设置在其下方的外延层105电连接到衬底101。沟道区110可以包括半导体材料(例如，多晶硅或单晶硅)，并且半导体材料可以是未掺杂的或者可以掺杂有P型杂质或N型杂质。外延层105可以是使用选择性外延生长(SEG)工艺生长的层。外延层105可以凹入衬底101中至预定深度，如图3所示。
为了增大存储器件100的容量，已经增加了堆叠在衬底101上的栅电极层130的数目。随着栅电极层130的数目增加，也增大了沟道区110的纵横比。因此，在这种情况下，在垂直于衬底101的上表面的方向上的面积偏差可能增大。沟道区的面积偏差可能导致多个存储单元MC1至MCn的特性差异。
在示例实施例中，可以提供一种编程方法，该方法可以补偿由于包括栅电极层130的数目的增加在内的各种因素而出现的存储单元MC1至MCn的特性差异。在根据示例实施例的编程方法中，可以顺序地执行第一编程操作和第二编程操作，并且可以考虑存储单元MC1至MCn的特性差异来不同地确定在第一编程操作中使用的编程电压的大小。
图4A至图5B是根据示例实施例的存储器件的编程方法中的操作的视图。例如，尽管图4A至图5B的示例实施例中的存储器件的存储单元可以分别是可以存储2位数据的多级单元(multilevel cells)，但是其示例实施例也可以应用于可以存储3位以上的数据的存储单元。
参照图4A和图4B，在根据示例实施例的存储器件的情况下，可以通过顺序地执行第一编程操作和第二编程操作来将数据存储在存储单元中。在示例实施例中，可以使用编程方法(例如，递增阶跃脉冲编程(incremental step pulse program，ISPP)等)来执行第一编程操作和第二编程操作。
图4A是示出了第一编程操作的视图。参照图4A，通过将编程电压输入到要编程的存储单元，处于擦除状态ES的存储单元可以移动到第一预先状态PS1和第二预先状态PS2之一。在示例实施例中，第一预先状态PS1可以是诸如擦除状态ES的状态，并且可以指示未存储数据的存储单元的阈值电压分布。
例如，参照图4B，当第一编程操作完成时，存储器件可以执行第二编程操作，以将具有第一预先状态PS1的存储单元移动到第一状态S1或第二状态S2，或者将具有第二预先状态PS2的存储单元移动到第三状态S3或第四状态S4。例如，当每个存储单元可以存储2位数据时，第一状态S1至第四状态S4可以分别对应于数据00、01、10和11。
在执行第二编程操作之前，存储器件可以将中间读取电压VIR输入到存储单元，以将相关存储单元的状态确定为第一预先状态PS1和第二预先状态PS2之一。为了精确地确定相关存储单元的状态，中间读取电压VIR的值可以位于第一预先状态PS1的阈值电压分布与第二预先状态PS2的阈值电压分布之间。
参照图5A和图5B，在根据示例实施例的存储器件的情况下，可以通过顺序地执行第一编程操作和第二编程操作将数据存储在存储单元中。图5A是示出第一编程操作的视图。参照图5A，通过将编程电压输入到要编程的存储单元，可以将处于擦除状态ES的存储单元移动到第一预先状态PS1至第四预先状态PS4中的任何一个。例如，第一预先状态PS1至第四预先状态PS4可以分别对应于数据00、01、10和11。
例如，当完成第一编程操作时，存储器件可以调整具有第一预先状态PS1至第四预先状态PS4中的任何一个状态的存储单元的阈值电压分布，以执行第二编程操作，使得存储单元的阈值电压分布可以具有第一状态S1至第四状态S4中的任何一种状态。参照图5B，存储单元可以具有的第一预先状态PS1至第四预先状态PS4中的每一个可以通过第二编程操作分别改变成第一状态S1至第四状态S4。与第一预先状态PS1至第四预先状态PS4的分布相比，第一状态S1至第四状态S4可以分别具有相对窄的分布。因此，可以确保准确读取存储单元的数据的余地相对大。
如上所述，随着在存储器件中堆叠的栅电极层的数目增加并且存储器件的结构变得复杂，可能出现存储单元之间的特性差异。如果在不考虑存储单元之间的特性差异的情况下输入相同的编程电压，则存储单元的阈值电压分布可能交叠或者阈值电压分布之间的空白区域可能减小。因此，可能无法准确读取数据。
在示例实施例中，例如，当对要编程的编程存储单元执行第一编程操作时，输入到向编程存储单元提供编程电压的编程字线的编程电压的大小可以基于关于编程存储单元的信息而不同。例如，关于编程存储单元的信息可以是编程存储单元的物理位置，并且可以包括编程字线的位置、提供编程存储单元的沟道区的位置、与编程存储单元共享沟道区的串选择线的位置等。
图6至图8是示出了根据示例实施例的存储器件的视图。在示例实施例中，参照图6至图8描述的存储器件200可以包括在垂直于衬底201的上表面的方向(例如，z轴方向)上延伸的沟道区210。沟道区210可以为具有空的中心部分的圆柱形，并且沟道区210的内部空间可以填充有嵌入式绝缘层205。
参照图6至图8，根据示例实施例的存储器件可以包括例如沿z轴方向彼此堆叠并且与沟道区210相邻的多条字线WL1至WLn、与字线WLn相邻的串选择线SSL1和SSL2和与字线WL1相邻的接地选择线GSL等。在示例实施例中，接地选择线GSL可以与外延层204相邻，而不与沟道区210相邻。因此，接地选择晶体管GST的结构可以不同于串选择晶体管SST1和SST2(串选择晶体管SST)和存储单元MC1至MCn(存储单元MC)的结构。
存储单元MC可以彼此串联连接在串选择晶体管SST与接地选择晶体管GST之间。在图6至图8所示的示例实施例中，n个存储单元MC被示出为彼此连接在串选择晶体管SST与接地选择晶体管GST之间，并且可以对存储单元MC的数目进行各种修改。
漏极区203可以由导电材料形成，并且可以相邻于串选择晶体管SST位于沟道区210上，掺杂有杂质的源极区202可以形成在衬底201中。漏极区203和源极区202可以分别连接到位线BL和公共源极线CSL。包括电荷存储层的栅极绝缘层220可以设置在沟道区210与多条字线WL1至WLn之间。
例如，如图6所示，存储单元MC可以具有厚度朝向衬底201减小的栅极绝缘层220。具体地，如图6所示，嵌入式绝缘层205的厚度沿z轴方向可以是恒定的，沟道区210和栅极绝缘层220的厚度可以沿着z轴方向远离漏极区203朝向外延层204逐渐减小。
如上面参照图4A至图5B所描述的，根据示例实施例的编程操作可以包括顺序执行的第一编程操作和第二编程操作。例如，当执行第一编程操作时，可以将第一编程电压输入到要编程的编程存储单元，当执行第二编程操作时，可以将第二编程电压输入到要编程的编程存储单元。第一编程电压和第二编程电压可以具有不同的值。
在示例实施例中，可以基于关于编程存储单元的信息来不同地确定第一编程电压的值。关于编程存储单元的信息可以是指示阈值电压分布的信息，该阈值电压分布根据编程存储单元的位置(例如，编程存储单元的物理位置)而变化。另外，编程存储单元的物理位置可以包括提供编程存储单元的编程字线的位置、与编程字线一起提供编程存储单元的沟道区的位置、与编程字线一起共享沟道区的串选择线的位置等。
参照图6，在示例实施例中，可以根据向编程存储单元供应编程电压的编程字线的位置(例如，根据编程字线与衬底201的接近程度)来调整第一编程电压。包括在编程存储单元中的栅极绝缘层220的厚度和电荷存储层的厚度会根据编程字线与衬底201之间的距离而变化，因此可以考虑栅极绝缘层220的厚度来调整第一编程电压。
参照图7，可以根据编程存储单元是包括在第一存储单元串MCS1中还是包括在第二存储单元串MCS2中来调整第一编程电压。也就是说，可以考虑与编程存储单元共享沟道区的串选择线SSL1和SSL2的位置来确定第一编程电压。因此，输入到包括在第一区域单位UA1中的存储单元MC的第一编程电压可以与输入到包括在第二区域单位UA2中的存储单元MC的第一编程电压不同。第一区域单位UA1和第二区域单位UA2可以由隔离绝缘层232限定。
参照图8，第一存储单元串MCS1和第二存储单元串MCS2还可以通过其距竖直间隔物231或公共源极线230的距离来限定，其中，公共源极线230连接到源极区202同时将多条字线WL1至WLn划分成多个区域。在存储器件中，可以根据第一存储单元串MCS1和第二存储单元串MCS2中的哪一个包括编程存储单元来调整第一编程电压。
图9A、图9B、图10A和图10B是示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图。
首先，在根据图9A和图9B中所示的示例实施例的编程方法的情况下，在两个以上的数据位存储在一个存储单元中的多级单元(MLC)模式下，可以通过第一编程操作将低位存储在存储单元中，并且可以通过第二编程操作将高位存储在存储单元中。因此，编程方法可以是阴影编程方法。图9A和图9B是示出了位于存储器件中的不同位置的各个编程存储单元的编程方法的图。
首先，参照图9A，可以通过将第一编程电压输入到处于擦除状态300的第一编程存储单元PMC1来执行第一编程操作。第一编程存储单元PMC1的阈值电压可以通过第一编程操作改变为第一预先状态305或第二预先状态306。例如，第一预先状态305可以与擦除状态300相同。
存储器件可以通过将第一中间读取电压VIR1输入到第一编程存储单元PMC1，来辨别通过第一编程操作写入第一编程存储单元PMC1的低位。存储器件可以执行将第二编程电压输入到第一编程存储单元PMC1的第二编程操作。通过第二编程操作，第一编程存储单元PMC1的状态可以从第一预先状态305改变为第一状态301或第二状态302，或者第一编程存储单元PMC1的状态可以从第二预先状态306改变为第三状态303或第四状态304。
例如，当第二编程操作完成时，存储器件可以将第一读取电压R1至第三读取电压R3中的一个输入到第一编程存储单元PMC1，以验证编程的成功或失败，或者从第一编程存储单元PMC1读取数据。第一状态301至第四状态304可以分别对应于数据00、01、10和11。
另一方面，根据示例实施例的存储器件可以包括指示写入到第一编程存储单元PMC1的数据的位数的标志单元。例如，标志单元可以是在单级单元(SLC)模式下操作的存储单元。存储器件可以通过将第一读取电压R1至第三读取电压R3中的第二读取电压R2输入到标志单元，来确定存储在第一编程存储单元PMC1中的数据的位数。例如，当在第一编程存储单元PMC1中写入两位时，标志单元可以具有状态307。
接下来，参照图9B，可以通过将第一编程电压输入到处于擦除状态310的第二编程存储单元PMC2来执行第一编程操作。第二编程存储单元PMC2所处的位置可以与第一编程存储单元PMC1的位置不同，并且第二编程存储单元PMC2的阈值电压分布可以与第一编程存储单元PMC1的阈值电压分布不同。因此，输入到第二编程存储单元PMC2的第一编程电压可以与输入到第一编程存储单元PMC1的第一编程电压不同。
在参照图6的示例实施例描述的示例中，第一编程存储单元PMC1可以是位置与漏极区203相邻的存储单元，第二编程存储单元PMC2可以是位置与衬底201相邻的存储单元。或者，第一编程存储单元单元PMC1可以是位置与衬底201相邻的存储单元，第二编程存储单元PMC2可以是位置与漏极区203相邻的存储单元。以参照图7和图8中所示的示例实施例为例，第一编程存储单元PMC1和第二编程存储单元PMC2之一可以被包括在第一存储单元串MCS1中，而另一个可以被包括在第二存储单元串MCS2中。
第二编程存储单元PMC2的阈值电压可以通过第一编程操作改变为第一预先状态315或第二预先状态316。例如，第一预先状态315可以与擦除状态310相同。存储器件可以通过将第二中间读取电压VIR2输入到第二编程存储单元PMC2，来辨别写入第二编程存储单元PMC2的低位。存储器件可以执行将第二编程电压输入到第二编程存储单元PMC2的第二编程操作。通过第二编程操作，第二编程存储单元PMC2的状态可以从第一预先状态315改变为第一状态311或第二状态312，或者第二编程存储单元PMC2的状态可以从第二预先状态316改变为第三状态313或第四状态314。
由于输入到第一编程存储单元PMC1和第二编程存储单元PMC2的第一编程电压彼此不同，所以第一编程存储单元PMC1的第一预先状态305和第二预先状态306可以分别不同于第二编程存储单元PMC2的第一预先状态315和第二预先状态316。因此，第二中间读取电压VIR2也可以不同于第一中间读取电压VIR1，并且第二编程存储单元PMC2的第一状态311至第四状态314可以分别不同于第一编程存储单元PMC1的第一状态301至第四状态304。
结果，第二编程存储单元PMC2的第一读取电压R1′至第三读取电压R3′可以分别不同于第一编程存储单元PMC1的第一读取电压R1至第三读取电压R3。标志单元可以是指示写入第二编程存储单元PMC2的数据的位数的存储单元。例如，当在第二编程存储单元PMC2中写入两位时，标志单元可以具有状态317。
然后，在根据图10A和图10B中所示的示例实施例的编程方法的情况下，在两个以上的数据位存储在一个存储单元中的MLC模式下，通过顺序地执行第一编程操作和第二编程操作，可以将两个以上的数据位存储在一个存储单元中。按照与图9A和图9B的示例实施例不同的方式，通过第一编程操作和第二编程操作，可以将相同数目的数据位存储在存储单元中。因此，编程方法可以是再编程方法。图10A和图10B是示出了位于存储器件中的不同位置的各个编程存储单元的编程方法的图。
参照图10A，可以通过将第一编程电压输入到被设置为擦除状态320的第一编程存储单元PMC1来执行第一编程操作。第一编程存储单元PMC1的阈值电压可以通过第一编程操作改变为第一预先状态325至第四预先状态328中的任何一种状态。例如，第一预先状态325可以与擦除状态320相同。
在第一编程操作之后，存储器件可以执行将第二编程电压输入到第一编程存储单元PMC1的第二编程操作。通过第二编程操作，第一编程存储单元PMC1的状态可以改变为第一状态321至第四状态324中的任何一种状态。与第一预先状态325至第四预先状态328相比，第一状态321至第四状态324可以分别具有相对窄的阈值电压分布。因此，通过第二编程操作可以在第一编程存储单元PMC1的阈值电压分布中确保相对大的空白区域。
例如，当第二编程操作完成时，存储器件可以将第一读取电压R1至第三读取电压R3之一输入到第一编程存储单元PMC1，以验证编程的成功或失败，或者从第一编程存储单元PMC1读取数据。第一状态321至第四状态324可以分别对应于数据00、01、10和11。
接下来，参照图10B，可以通过将第一编程电压输入到处于擦除状态330的第二编程存储单元PMC2来执行第一编程操作。第二编程存储单元PMC2可以是具有与第一编程存储单元的阈值电压分布不同的阈值电压分布的存储单元。在示例实施例中，输入到第二编程存储单元PMC2的第一编程电压可以与输入到第一编程存储单元PMC1的第一编程电压不同。
描述一个示例，参照图6所示的示例实施例，第一编程存储单元PMC1或第二编程存储单元PMC2可以是布置为与漏极区203相邻的存储单元，而剩下的那个编程存储单元可以是布置为与衬底201相邻的存储单元。以参照图7和图8所示的示例实施例为例，第一编程存储单元PMC1和第二编程存储单元PMC2中的一个可以被包括在第一存储单元串MCS1中，而另一个可以被包括在第二存储单元串MCS2中。
第二编程存储单元PMC2的阈值电压可以通过第一编程操作改变为第一预先状态335至第四预先状态338中的任何一种状态。例如，第一预先状态335可以与擦除状态330相同。存储器件可以执行向第二编程存储单元PMC2输入第二编程电压的第二编程操作。通过第二编程操作，第二编程存储单元PMC2的状态可以改变为第一状态331至第四状态334中的任何一种状态。类似于第一编程存储单元PMC1的情况，与第一预先状态335至第四预先状态338相比，第一状态331至第四状态334可以分别具有相对窄的阈值电压分布。因此，可以通过第二编程操作在第一编程存储单元PMC1的阈值电压分布中确保相对大的空白区域。
由于输入到第一编程存储单元PMC1的第一编程电压和输入到第二编程存储单元PMC2的第一编程电压可以彼此不同，因此第一编程存储单元PMC1的预先状态325至328与第二编程存储单元PMC2的预先状态335至338可以分别彼此不同。因此，在完成第二编程操作之后，第二编程存储单元PMC2的第一状态331至第四状态334可以分别不同于第一编程存储单元PMC1的第一状态321至第四状态324。
结果，用于第二编程存储单元PMC2的第一读取电压R1′至第三读取电压R3′也可以分别不同于用于第一编程存储单元PMC1的第一读取电压R1至第三读取电压R3。例如，在示例实施例中，考虑到相应编程存储单元PMC1和PMC2的阈值电压特性，可以使用彼此不同的第一编程电压。因此，用于针对相应编程存储单元PMC1和PMC2的编程验证或读取操作的读取电压也可以被确定为彼此不同。
图11是根据示例实施例的存储器件的结构的示意图。图11是包括在存储器件400中的存储单元阵列的局部透视图。
参照图11，根据示例实施例的存储器件400可以包括衬底401、与衬底401的上表面(例如，图11中所示的示例实施例的x-y平面)垂直(例如，沿z轴方向)的多个沟道结构CH和多个伪沟道结构DCH、与沟道结构CH相邻地堆叠在衬底401上的多个栅电极层431至439(栅电极层430)等。多个栅电极层430可以例如沿z轴方向与多个绝缘层441至449(绝缘层440)交替堆叠，并且栅电极层中的一些栅电极层(例如，栅电极层438和439)可以被隔离绝缘层455划分成多个部分。
在图11所示的示例实施例中，沟道区410可以包括下部沟道区410A和上部沟道区410B。下部沟道区410A可以连接到上部沟道区410B。与下部沟道区410A和上部沟道区410B之间的边界相邻的栅电极层436可以提供伪存储单元DMC。与其他存储单元MC1至MCn相比，在伪存储单元DMC中，可以不执行编程操作。当沟道区410被划分成下部沟道区410A和上部沟道区410B时，可以减少或防止由于存储器件400的级数的增加而导致的工艺问题。
除了沟道区410和伪存储单元DMC之外的其他组件可以与图3所示的存储器件100的那些组件类似。栅电极层430可以被公共源极线451和间隔物409划分成多个区域，并且公共源极线451可以连接到形成在衬底401中的源极区403。可以在沟道区410与栅电极层430之间形成栅极绝缘层420。栅极绝缘层420可以包括多个层，栅极绝缘层420的一部分也可以分开地形成在沟道区410的外侧上以及栅电极层430的相应外侧上。
图12是示出了根据示例实施例的存储器件的视图。图12是来自图11中所示的存储器件400的单个存储单元串的视图。
参照图12，根据示例实施例的存储器件可以包括彼此堆叠(例如，沿z轴方向)并且与沟道区410相邻的多条字线WL1至WLn、与字线WLn相邻的串选择线SSL1和SSL2、以及与字线WL1相邻的接地选择线GSL等。在示例实施例中，接地选择线GSL可以与外延层411相邻，而不是与沟道区410相邻。因此，接地选择晶体管GST的结构可以与串选择晶体管SST1和SST2(串选择晶体管SST)和存储单元MC1至MCn(存储单元MC)的结构不同。伪字线DWL可以位于多条字线WL1至WLn中的至少一部分之间，并且伪字线DWL可以提供伪存储单元DMC。
存储单元MC可以彼此串联在串选择晶体管SST与接地选择晶体管GST之间。在图12所示的示例实施例中，n个存储单元MC和一个伪存储单元DMC被示出为彼此连接在串选择晶体管SST与接地选择晶体管GST之间，并且可以对存储单元MC和伪存储单元DMC的数目进行各种修改。
漏极区413可以由导电材料形成，并且可以位于沟道区410上，并且可以在衬底401中形成掺杂有杂质的源极区403。漏极区413和源极区403可以分别连接到位线BL和公共源极线CSL。包括电荷存储层的栅极绝缘层420可以设置在沟道区410与多条字线WL1至WLn之间。在示例中，在与衬底401相邻的存储单元MC中，由于工艺的误差，栅极绝缘层420(即，420A)的厚度可能相对薄，例如，比靠近漏极区413的栅极绝缘层420(即，420B)的厚度薄。
图13是根据示例实施例的存储器件的结构的示意图。图13是包括在存储器件500中的存储单元阵列的局部透视图。
在根据图13所示的示例实施例的存储器件500的情况下，可以不在衬底501内形成源极区。沟道区510可以具有弯曲的U形，并且接地选择晶体管的源极区和串选择晶体管的漏极区可以分别由形成在沟道区510两端的导电层512和513提供。
参照图13，多个栅电极层531至538(栅电极层530)和多个绝缘层541至549(绝缘层540)可以例如沿z轴方向交替地堆叠，沟道区510的内部可以填充有嵌入式绝缘层515。还可以在多个栅电极层530上形成层间绝缘层570。可以在栅电极层530与沟道区510之间形成栅极绝缘层520。包括在栅极绝缘层520中的多个层中的至少一个层也可以沿沟道区510的外侧形成。
栅电极层530可以被隔离绝缘层550划分成多个部分。在示例实施例中，隔离绝缘层550可以设置在弯曲成U形的沟道区510的U形中。因此，存储器件500可以以这样的方式实现：弯曲成U形的单个沟道区510与划分成多个部分的栅电极层530相邻。
图14是示出了根据示例实施例的存储器件的视图。图14是来自图13所示的存储器件400的单个存储单元串的视图。
参照图14，栅电极层可以被隔离绝缘层550划分成多个区域，以提供多条字线UWL和DWL。在示例实施例中，可以在串选择线SSL与衬底501之间提供上部字线UWL1-UWLn(UWL)，并且可以在接地选择线GSL与衬底510之间提供下部字线LWL1至LWLn(LWL)。
上部字线UWL和下部字线LWL通过隔离绝缘层550彼此分离，因此，可以提供不同的存储单元。上部字线UWL可以提供上部存储单元UMC1至UMCn(UMC)，下部字线LWL可以提供下部存储单元LMC1至LMCn(LMC)。沟道区510可以为圆柱形并且可以弯曲成U形，栅极绝缘层520可以沿沟道区510的外侧设置。例如，沟道区510可以在衬底501中沿x轴方向和y轴方向延伸。
上面参照图11至图14描述的存储器件400和500可以配置为从存储单元MC中选择要存储数据的编程存储单元，并且对编程存储单元顺序地执行第一编程操作和第二编程操作，从而存储数据。在示例实施例中，由存储器件400输入到编程存储单元的编程电压可以基于关于可能影响存储单元MC的阈值电压分布的各个存储单元MC的信息而变化。在示例实施例中，关于各个存储单元MC的信息可以包括指示各个存储单元MC的物理位置的信息，例如，字线的位置、沟道区的位置、到公共源极线的距离等。
例如，在图11和图12所示的示例实施例中，输入到编程存储单元的编程电压可以根据从存储单元MC中选择的编程存储单元是与下部沟道区410A相邻还是与上部沟道区410B相邻而变化。例如，在图13和图14所示的示例实施例中，输入到编程存储单元的编程电压可以根据编程存储单元是包括在上部存储单元UMC中还是下部存储单元LMC中而变化，这将参照图15A、图15B、图16A和图16B一起进行描述。
图15A、图15B、图16A和图16B是示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图。
在根据图15A和图15B所示的示例实施例的编程方法的情况下，在两个以上的数据位存储在单个存储单元中的MLC模式下，可以通过第一编程操作将低位LSB存储在存储单元中，并且可以通过第二编程操作将高位MSB存储在存储单元中。图15A和图15B是示出了关于位于存储器件中的不同位置的各个编程存储单元的编程方法的图。
首先，参照图15A，可以通过将第一编程电压输入到处于擦除状态600的第一编程存储单元PMC1来执行第一编程操作，并且可以通过将第二编程电压输入到第一编程存储单元PMC1来执行第二编程操作。第一编程操作和第二编程操作可以顺序执行，并且可以类似于上面参照图9A和图9B描述的操作。
可以通过第一编程操作将第一编程存储单元PMC1的阈值电压改变为第一预先状态605或第二预先状态606。存储器件可以通过将第一中间读取电压VIR1输入到第一编程存储单元PMC1来辨别写入第一编程存储单元PMC1的低位LSB，并且可以执行将第二编程电压输入到第一编程存储单元PMC1的第二编程操作。通过第二编程操作，第一编程存储单元PMC1的状态可以从第一预先状态605改变为第一状态601或第二状态602，或者可以从第二预先状态606改变为第三状态603或第四状态604。标志单元可以是指示写入第一编程存储单元PMC1的数据的位数的存储单元。例如，当在第一编程存储单元PMC1中写入两位时，标志单元可以具有状态607。
随后，参照图15B，可以通过顺序地将第一编程电压和第二编程电压输入到处于擦除状态610的第二编程存储单元PMC2来顺序地执行第一编程操作和第二编程操作。第二编程存储单元PMC2所处的位置可以与第一编程存储单元PMC1的位置不同，并且第二编程存储单元PMC2的阈值电压分布可以不同于第一编程存储单元PMC1的阈值电压分布。因此，输入到第二编程存储单元PMC2的第一编程电压可以与输入到第一编程存储单元PMC1的第一编程电压不同。
描述一个示例，参照图11所示的示例实施例，第一编程存储单元PMC1和第二编程存储单元PMC2中的一个可以是由下部沟道区410A提供的存储单元，另一个可以是由上部沟道区410B提供的存储单元。在图13所示的示例实施例中，第一编程存储单元PMC1和第二编程存储单元PMC2中的一个可以是上部存储单元UMC之一，另一个可以是下部存储单元LMC之一。
由于输入到第一编程存储单元PMC1的第一编程电压和第二编程电压分别不同于输入到第二编程存储单元PMC2的第一编程电压和第二编程电压，所以第一编程存储单元PMC1的第一状态601至第四状态604可以分别不同于第二编程存储单元PMC2的第一状态611至第四状态614。因此，用于第二编程存储单元PMC2的编程验证或读取操作的第一读取电压R1′至第三读取电压R3′也可以分别不同于第一编程存储单元PMC1的第一读取电压R1至第三读取电压R3。标志单元可以是指示写入第二编程存储单元PMC2的数据的位数的存储单元。例如，当在第二编程存储单元PMC2中写入两位时，标志单元可以具有状态617。
然后，在根据图16A和图16B所示的示例实施例的编程方法中，在两个以上的数据位存储在单个存储单元中的MLC模式下，通过顺序地执行第一编程操作和第二编程操作，可以将两个以上的数据位存储在存储单元中。与图15A和图15B的示例实施例不同，通过第一编程操作和第二编程操作，可以将相同数目的数据位存储在存储单元中。图16A和图16B是示出了关于位于存储器件中的不同位置的第一编程存储单元PMC1和第二编程存储单元PMC2的编程方法的图。
参照图16A，可以对设置在擦除状态620的第一编程存储单元PMC1顺序地执行第一编程操作和第二编程操作。通过第一编程操作，可以将第一编程存储单元PMC1的阈值电压改变为第一预先状态625至第四预先状态628中的一种状态。另一方面，通过第二编程操作，可以将第一编程存储单元PMC1的状态改变为第一状态621至第四状态624中的一种状态。分别与第一预先状态625至第四预先状态628相比，第一状态621至第四状态624可以分别具有相对窄的阈值电压分布。因此，通过第二编程操作可以在第一编程存储单元PMC1的阈值电压分布中确保相对大的空白区域。
然后，参照图16B，可以对设置在擦除状态630的第二编程存储单元PMC2顺序地执行第一编程操作和第二编程操作。第二编程存储单元PMC2可以是阈值电压分布与第一编程存储单元PMC1的阈值电压分布不同的存储单元。在示例实施例中，输入到第二编程存储单元PMC2的第一编程电压可以与输入到第一编程存储单元PMC1的第一编程电压不同。
描述一个示例，参照图11所示的示例实施例，第一编程存储单元PMC1和第二编程存储单元PMC2中的一个可以是由下部沟道区410A提供的存储单元，另一个可以是由上部沟道区410B提供的存储单元。在图13所示的示例实施例中，第一编程存储单元PMC1和第二编程存储单元PMC2中的一个可以是上部存储单元UMC之一，另一个可以是下部存储单元LMC之一。
由于输入到第一编程存储单元PMC1的第一编程电压和第二编程电压分别不同于输入到第二编程存储单元PMC2的第一编程电压和第二编程电压，所以第一编程存储单元PMC1的第一状态621至第四状态624可以分别不同于第二编程存储单元PMC2的第一状态631至第四状态634。因此，用于第二编程存储单元PMC2的编程验证或读取操作的第一读取电压R1′至第三读取电压R3′也可以分别不同于第一编程存储单元PMC1的第一读取电压R1至第三读取电压R3。
图17是示出了根据示例实施例的存储器件的操作的视图。参照图17，根据示例实施例的存储器件可以包括第一存储区域700A和第二存储区域700B。第一存储区域700A和第二存储区域700B可以具有相同的结构。在一个示例中，包括在第一存储区域700A和第二存储区域700B中的每一个中的多条字线可以被公共源极线730和间隔物731划分成多个区域，并且仅串选择线可以被位于公共源极线730之间的隔离绝缘层732划分成两个区域。
在示例实施例中，包括在第一存储区域700A中的存储单元可以分别在MLC模式下操作，以存储N位数据，其中，N是自然数。包括在第二存储区域700B中的存储单元可以在SLC模式下操作，以存储一位数据。第一存储区域700A可以是存储通用数据的区域，第二存储区域700B可以是提供片上缓冲编程(OBP)的操作的区域。
在示例实施例中，N位数据可以存储在第一存储区域700A的第一编程存储单元710和720中的每一个中，并且N位数据可以对于每个位进行划分，以存储在第二存储区域700B的N个第二编程存储单元711至713和721至723中。另外，第二存储区域700B中的N个第二编程存储单元711至713和721至723的位置可以对应于第一存储区域700A中的第一编程存储单元710和720的位置。
在图17所示的示例实施例中，第一存储区域700A的存储单元可以存储三位数据，第二存储区域700B的存储单元可以逐位存储在第一存储区域700A的存储单元中存储的数据。例如，存储在第一存储区域700A的第一编程存储单元710中的3位编程数据可以对于每个位进行划分，以存储在分别包括在第一块BLK1至第三块BLK3中的第二编程存储单元711至713中。例如，编程数据的最低有效位可以存储在第一块BLK1的第二编程存储单元711中，编程数据的中间位可以存储在第二块BLK2的第二编程存储单元712中，编程数据的最高有效位可以存储在第三块BLK3的第二编程存储单元713中。类似地，存储在第一存储区域700A的第一编程存储单元720中的3位编程数据可以针对每个位对进行划分，以存储在分别包括在第二存储区域700B的第一块BLK1至第三块BLK3中的第二编程存储单元721至723中。
第二编程存储单元711至713和721至723的位置可以与第一编程存储单元710和720的位置相同。例如，当第一编程存储单元710由自衬底起的第i条字线提供时，第二编程存储单元711到713也可以被选择为由自衬底起的第i条字线提供的存储单元。由于沟道区的位置与字线的位置一起被考虑，因此可以选择分别与第一编程存储单元710和720的位置相对应的第二编程存储单元711至713和721至723。
图18A到18C是示出了根据示例实施例的包括在存储器件中的存储单元的阈值电压分布的图。
图18A是示出了包括在第二存储器区域700B中的各个存储单元的编程操作的图。包括在第二存储区域700B中的存储单元可以分别在SLC模式下操作。参照图18A，可以对设置在擦除状态800的存储单元执行第一编程操作，以将存储单元的阈值电压分布改变为第一预先状态803和第二预先状态804。存储器件可以通过在第一编程操作之后执行第二编程操作，将存储单元的阈值电压分布改变为第一状态801和第二状态802。与第一预先状态803和第二预先状态804的阈值电压分布相比，第一状态801和第二状态802可以具有相对窄的阈值电压分布，并且因此可以具有相对大的电压空白区域。
图18B和18C是示出了基于关于包括在第二存储区域700B中的存储单元的信息的阈值电压分布的图。存储单元的信息可以包括指示包括在第二存储区域700B中的第一块BLK1至第三块BLK3中的每一个中的存储单元的物理位置的信息。阈值电压分布特性可以根据存储单元的物理位置而变化。在示例实施例中，考虑到存储单元的不同阈值电压分布特性，可以向存储单元施加不同的编程电压。
参照图18B，示出了上面参照图17描述的各个第二编程存储单元711至713的阈值电压分布。此外，参照图18C，示出了上面参照图17所描述的各个第二编程存储单元721至723的阈值电压分布。如图18B和图18C所示，第二编程存储单元711至713和721至723可以根据第二编程存储单元的位置而具有不同的阈值电压分布特性。在示例实施例中，考虑到可能影响阈值电压分布特性的第二编程存储单元711至713和721至723的位置，可以将不同的编程电压施加到第二编程存储单元711至713和721至723。因此，如图18B和图18C所示，第二编程存储单元711至713和721至723的阈值电压分布可以彼此不同，并且可以确保足够的电压空白区域。
特别地，如在图18B中可看到，第二编程存储单元711可以具有第一状态811和第二状态812，第二编程存储单元712可以具有第一状态821和第二状态822，第二编程存储单元713可以具有第一状态831和第二状态833。如在图18C中可看到，第二编程存储单元721可以具有第一状态841和第二状态842，第二编程存储单元722可以具有第一状态851和第二状态852，第二编程存储单元723可以具有第一状态861和第二状态862。
当通过参考由第二存储区域700B中的各个存储单元存储的数据来恢复或校正存储在第一存储区域700A中的数据时，可以根据关于第二编程存储单元711至713和721至723的信息向其施加不同的读取电压VRD1和VRD2。如上所述，根据第二编程存储单元711至713和721至723的位置，可以施加不同的编程电压，因此，第二编程存储单元711至713和721至723的分布可以不同。因此，根据第二编程存储单元711至713和721至723的位置，用于读取存储在第二编程存储单元711至713和721至723中的数据的读取电压VRD1和VRD2也可以彼此不同地确定。
图19是根据示例实施例的包括存储器件的电子设备的示意性框图。参照图19，根据示例实施例的电子设备1000可以包括显示器1010、输入/输出单元1020、存储器1030、端口1040、处理器1050等。电子设备1000的示例可以包括电视机、台式计算机等，以及诸如智能电话、平板电脑、膝上型计算机等的移动设备。诸如显示器1010、输入/输出单元1020、存储器1030、端口1040、处理器1050等的组件可以经由总线1060彼此通信。
存储器1030可以包括存储控制器1031和存储单元阵列1032，并且可以经由总线1060接收由处理器1050发送的命令，以执行诸如编程、读取、擦除操作等的操作。存储器1030的示例可以包括NAND型闪存器件，并且可以包括根据上面参照图1至图18描述的各种示例实施例的存储器件中的任何一种。
本文描述的实施例的控制器和其他处理特征可以用逻辑实现，例如，逻辑可以包括硬件、软件或两者。当至少部分地以硬件实现时，控制器和其他处理特征可以是例如各种集成电路中的任何一种，集成电路包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或其他类型的处理或控制电路。
当至少部分地以软件实现时，控制器和其他处理特征可以包括例如用于存储要由例如计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令的存储器或其他存储器件。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文描述的那些元件或除了本文描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转变成用于执行本文所描述的方法的专用处理器。
如上所述，根据示例实施例，可以顺序地执行第一编程操作和第二编程操作，以将数据存储在将要存储数据的编程存储单元中，并且可以基于指示编程存储单元特性的信息而在第一编程操作中调整输入到编程存储单元的编程电压。因此，可以防止由于存储单元之间的干扰导致的阈值电压分布的劣化，并且可以改善存储器件的操作特性和可靠性。
本文已经公开了示例实施例，并且虽然采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离在权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列包括多条字线、设置在所述多条字线上方的至少一条选择线以及穿过所述多条字线和所述至少一条选择线的沟道区，所述多条字线和所述沟道区形成多个存储单元；以及
控制器，所述控制器通过顺序地执行第一编程操作和第二编程操作，将数据存储在所述多个存储单元中的编程存储单元中，并且基于关于所述编程存储单元的信息，确定在所述第一编程操作中输入到连接到所述编程存储单元的编程字线的编程电压。
2.根据权利要求1所述的存储器件，其中，关于所述编程存储单元的信息包括关于所述编程存储单元在所述存储单元阵列中的物理位置的信息。
3.根据权利要求2所述的存储器件，其中，关于所述物理位置的所述信息包括以下信息中的至少一种：与所述编程存储单元共享所述沟道区的所述至少一条选择线的位置、所述编程字线的位置和所述沟道区的位置。
4.根据权利要求1所述的存储器件，其中，所述控制器将N位数据存储在所述编程存储单元中，其中，N为自然数。
5.根据权利要求4所述的存储器件，其中：
所述第一编程操作包括将所述编程电压作为第一编程电压输入到所述编程字线，以将所述N位数据的低位写入所述编程存储单元，
所述第二编程操作包括将第二编程电压输入到所述编程字线，以将所述N位数据的高位写入所述编程存储单元。
6.根据权利要求5所述的存储器件，其中，所述控制器基于所述编程字线与所述至少一条选择线之间的字线的数目来确定所述第一编程电压的大小。
7.根据权利要求5所述的存储器件，其中，所述控制器基于形成所述编程存储单元的所述沟道区的位置来确定所述第一编程电压的大小。
8.根据权利要求5所述的存储器件，其中，所述控制器基于与所述编程存储单元共享所述沟道区的所述至少一条选择线的位置来确定所述第一编程电压的大小。
9.根据权利要求5所述的存储器件，其中：
所述存储单元阵列包括标志单元，所述标志单元指示存储在所述编程存储单元中的数据的位数，
所述控制器基于所述第一编程电压的大小来确定用于读取所述标志单元的信息的读取电压的大小。
10.根据权利要求5所述的存储器件，其中，所述控制器在所述第一编程操作与所述第二编程操作之间读取写入所述编程存储单元的所述低位的值，并且基于所述第一编程电压的大小来确定用于读取所述低位的所述值的读取电压的大小。
11.根据权利要求4所述的存储器件，其中：
所述第一编程操作包括将第一编程电压输入到所述编程字线，以将所述N位数据写入所述编程存储单元，
所述第二编程操作包括将第二编程电压输入到所述编程字线，以将所述N位数据写入所述编程存储单元。
12.根据权利要求11所述的存储器件，其中，所述控制器基于所述编程字线与所述至少一条选择线之间的字线的数目来确定所述第一编程电压的大小。
13.根据权利要求11所述的存储器件，其中，所述控制器基于提供所述编程存储单元的所述沟道区的位置来确定所述第一编程电压的大小。
14.根据权利要求11所述的存储器件，其中，所述控制器基于与所述编程存储单元共享所述沟道区的所述至少一条选择线的位置来确定所述第一编程电压的大小。
15.一种存储器件，所述存储器件包括：
第一存储区域，所述第一存储区域包括多个第一存储单元；
第二存储区域，所述第二存储区域包括多个第二存储单元，所述多个第二存储单元中的每个第二存储单元存储一位数据；以及
控制器，所述控制器将N位数据存储在所述第一存储区域的第一编程存储单元中，并且将所述N位数据划分成每个位的数据，以存储在所述第二存储区域中的N个第二编程存储单元中，其中，N为自然数，
其中，所述第二编程存储单元在所述第二存储区域中的每个位置对应于所述第一编程存储单元在所述第一存储区域中的位置。
16.根据权利要求15所述的存储器件，其中，所述第二存储区域包括N个存储块，所述第二编程存储单元分别在所述N个存储块中位于相同的位置。
17.根据权利要求15所述的存储器件，其中，所述控制器对每个所述第二编程存储单元顺序地执行第一编程操作和第二编程操作，以将所述N位数据划分成每个位的数据，并将划分后的数据存储在所述第二编程存储单元中。
18.根据权利要求17所述的存储器件，其中，所述控制器基于关于每个所述第二编程存储单元的信息来确定在所述第一编程操作中输入到提供所述第二编程存储单元的第二编程字线的编程电压的大小。
19.根据权利要求18所述的存储器件，其中，关于每个所述第二编程存储单元的信息包括以下信息中的至少一种：所述第二编程字线的位置、提供所述第二编程存储单元的沟道区的位置和与所述第二编程存储单元共享所述沟道区的串选择线的位置。
20.根据权利要求18所述的存储器件，其中，所述控制器基于在所述第一编程操作中输入到所述第二编程字线的所述编程电压的大小，来确定用于读取存储在所述第二编程存储单元中的数据的读取电压的大小。
21.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列包括沿垂直于衬底的上表面的方向堆叠在所述衬底上的多个存储单元；以及
控制器，所述控制器通过顺序地执行第一编程操作和第二编程操作，将N位数据存储在所述多个存储单元中，其中，N为自然数，
其中，所述控制器在所述第一编程操作中将不同的编程电压输入到所述多个存储单元中的至少一部分存储单元中，使得所述多个存储单元中的所述至少一部分存储单元具有不同的阈值电压分布。
22.根据权利要求21所述的存储器件，其中，所述控制器根据所述至少一部分存储单元在所述存储单元阵列中的位置来确定所述不同的编程电压的相应的大小。
23.根据权利要求21所述的存储器件，其中，所述控制器使用阴影编程方法或再编程方法，将N位数据存储在所述多个存储单元中。
24.根据权利要求21所述的存储器件，其中：
所述多个存储单元包括第一存储单元和第二存储单元，所述第二存储单元的特性优于所述第一存储单元的特性，
在所述第一编程操作中输入到所述第一存储单元的编程电压大于在所述第一编程操作中输入到所述第二存储单元的编程电压。
25.根据权利要求24所述的存储器件，其中，所述第一存储单元比所述第二存储单元更靠近所述衬底。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111344793A (zh) * 2020-02-06 2020-06-26 长江存储科技有限责任公司 对3d存储器件进行编程的方法及相关3d存储器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078753A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR20210012182A (ko) * 2019-07-24 2021-02-03 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
CN112768459B (zh) * 2019-11-28 2024-06-25 长江存储科技有限责任公司 三维存储器件及其制作方法
KR20210083428A (ko) * 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치, 및 이를 포함하는 전자 기기
KR20220022355A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060101898A (ko) * 2005-03-22 2006-09-27 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
US20110199833A1 (en) * 2010-02-17 2011-08-18 Samsung Electronics Co., Ltd. Non-volatile memory devices, operating methods thereof and memory systems including the same
US20110305079A1 (en) * 2010-06-11 2011-12-15 Samsung Electronics Co., Ltd. Nonvolatile memory device including dummy memory cell and program method thereof
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
KR20120120752A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 비휘발성 메모리의 동작방법
US20130107629A1 (en) * 2010-02-17 2013-05-02 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
TW201511014A (zh) * 2013-09-13 2015-03-16 Toshiba Kk 半導體記憶裝置及記憶體系統
US20150279474A1 (en) * 2014-03-31 2015-10-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN105448336A (zh) * 2014-09-16 2016-03-30 株式会社东芝 半导体存储装置
CN106663043A (zh) * 2014-05-30 2017-05-10 桑迪士克科技有限责任公司 用于基于动态的字线的三维存储器装置的配置的方法和系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR100888823B1 (ko) 2007-06-27 2009-03-17 삼성전자주식회사 비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의프로그램 방법
JP2013143155A (ja) 2012-01-06 2013-07-22 Powerchip Technology Corp 不揮発性半導体記憶装置とその書き込み方法
KR101832934B1 (ko) * 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
KR101915719B1 (ko) * 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
KR102094336B1 (ko) * 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
US9466373B2 (en) * 2013-12-27 2016-10-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device
JP2015176620A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102256918B1 (ko) * 2014-09-23 2021-05-27 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
US9343156B1 (en) 2015-06-25 2016-05-17 Sandisk Technologies Inc. Balancing programming speeds of memory cells in a 3D stacked memory

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060101898A (ko) * 2005-03-22 2006-09-27 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
US20110199833A1 (en) * 2010-02-17 2011-08-18 Samsung Electronics Co., Ltd. Non-volatile memory devices, operating methods thereof and memory systems including the same
US20130107629A1 (en) * 2010-02-17 2013-05-02 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
US20110305079A1 (en) * 2010-06-11 2011-12-15 Samsung Electronics Co., Ltd. Nonvolatile memory device including dummy memory cell and program method thereof
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
KR20120120752A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 비휘발성 메모리의 동작방법
TW201511014A (zh) * 2013-09-13 2015-03-16 Toshiba Kk 半導體記憶裝置及記憶體系統
WO2015037159A1 (ja) * 2013-09-13 2015-03-19 株式会社 東芝 半導体記憶装置及びメモリシステム
US20150279474A1 (en) * 2014-03-31 2015-10-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN106663043A (zh) * 2014-05-30 2017-05-10 桑迪士克科技有限责任公司 用于基于动态的字线的三维存储器装置的配置的方法和系统
CN105448336A (zh) * 2014-09-16 2016-03-30 株式会社东芝 半导体存储装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111344793A (zh) * 2020-02-06 2020-06-26 长江存储科技有限责任公司 对3d存储器件进行编程的方法及相关3d存储器件
US11127464B2 (en) 2020-02-06 2021-09-21 Yangtze Memory Technologies Co., Ltd. Method of programming 3D memory device and related 3D memory device

Also Published As

Publication number Publication date
KR20190084408A (ko) 2019-07-17
KR102471276B1 (ko) 2022-11-28
US20200294601A1 (en) 2020-09-17
US10748621B2 (en) 2020-08-18
US20190214088A1 (en) 2019-07-11
US11074978B2 (en) 2021-07-27

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