CN105144296A

CN105144296A - 3d nand堆叠式非易失性存储器编程至导电状态

Info

Publication number: CN105144296A
Application number: CN201380057608.1A
Authority: CN
Inventors: 安德烈·米赫内亚; 西颖·科斯塔; 张艳丽
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2012-11-06
Filing date: 2013-11-01
Publication date: 2015-12-09
Anticipated expiration: 2033-11-01
Also published as: EP2917916B1; WO2014074408A3; EP2917916A2; US20140126291A1; CN105144296B; WO2014074408A2; KR20160007477A; US9099202B2

Abstract

公开了将3D堆叠式存储设备中的NAND串编程至导电状态。可以通过增大存储元件的Vt来擦除存储元件，可以通过减小存储元件的Vt来对存储元件编程。编程可以包括对选中位线施加一系列增大的电压直到选中存储单元被编程为止。未选中位线可以被保持为几乎地电位或者将近地电位。选中的字线可以接地或者被保持为将近地电位。位于选中字线与位线之间的未选中字线可以接收大约选中位线电压。位于源极线与选中字线之间的未选中字线可以接收选中位线电压的大约一半。可以在不将未选中NAND串的沟道升压以抑制其编程的情况下实现编程。因此，可以避免与升压的沟道电势的泄漏关联的编程干扰。

Description

3D NAND堆叠式非易失性存储器编程至导电状态

背景技术

近来，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储结构的超高密度非易失性存储设备。例如，3DNAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中可以钻有存储孔以同时限定很多存储层。然后可以通过使用适当的材料填充存储孔来形成NAND串。直的NAND串在一个存储孔中延伸，而管状或U形NAND串(P-BiCS)包括一对存储单元的竖直列，所述竖直列在两个存储孔中延伸并且通过底部背栅而被接合。存储单元的控制栅极由导电层提供。

用于抑制未选中的NAND串被编程的一种可能技术是将其沟道电势升压。然而，如果将3D堆叠式存储结构中的未选中的NAND串的沟道电势升压以抑制编程，则升压的电压可能泄漏。升压电压的泄漏可能导致编程干扰。

附图说明

在不同的附图中，具有相似附图标记的元件指代共同的部件。

图1A是3D堆叠式非易失性存储设备的立体图。

图1B是图1A的3D堆叠式非易失性存储设备的功能框图。

图2A描绘了块的U形NAND实施方式的顶视图。

图2B描绘了图2A的块的一个实施方式的一部分的横截面图。

图2C描绘了图2B的列C0的区域236的近视图。

图2D描绘了图2B的列C0的横截面图。

图3A描绘了示出与图2A的块的部分210一致的、U形NAND串的漏极侧之间的电连接的电路的一个实施方式。

图3B描绘了与图3A的U形NAND串的电路一致的存储单元的示例布置。

图4A描绘了图1A的块BLK0的直NAND串实施方式的顶视图。

图4B描绘了图4A的块480的部分488沿线486的横截面图。

图4C描绘了与图4A的直的NAND串的电路一致的存储单元的示例布置。

图5示出了当每个存储单元存储两位数据时与存储单元阵列的数据状态对应的示例Vt分布。

图6描绘了用于对3D堆叠式存储设备中的存储单元进行编程的处理的一个实施方式的流程图。

图7A至图7C描绘了根据一个实施方式的两遍编程序列。

图8A和图8B描绘了三遍编程序列的第二遍和第三遍的一个实施方式。

图9是对3D堆叠式存储设备中的存储元件进行编程的处理的一个实施方式的流程图。

图10是描述了编程处理的一个实施方式的流程图，该编程处理包括一个或更多个验证步骤。

图11A描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。

图11B描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。

图11C描绘了可以在编程操作的一个实施方式期间施加至选中的位线的一系列编程脉冲和验证脉冲。

图12是根据一个实施方式的对3D堆叠式存储设备中的NAND串施加编程条件的一个实施方式的流程图。

图13(A)至图13(H)是示出了在图12的处理期间施加各种编程条件的定时的图。

图14A描绘了图2A的块200的一个实施方式的部分沿线220的横截面图。

图14B示出了介电层D3至D6的部分以及导电层WL3、SGA1和SGA2的部分。

图14C描绘了在图14B中的线C-C'处的列的横截面。

图14D描绘了在图14B中的线D-D'处的列的横截面。

图14E描绘了在图14B中的线E-E'处的列的横截面。

图15描绘了图4A的块480的一个实施方式的一部分沿线486的横截面图。

图16示出了针对NAND串具有两个SGD晶体管的未选中块的一个实施方式的示例电压。

图17(A)至图17(G)是示出了在未被选中用于编程的块中施加各种电压的定时的图。

图18A是对3D堆叠式存储设备中的存储单元进行擦除的处理的一个实施方式的流程图。

图18B是在图19A的一个实施方式处理期间施加至字线的示例擦除电压的图。

图19(A)至图19(F)是在图18A的处理的一个实施方式期间施加的电压的定时的图。

图20(A)至图20(G)是示出了根据一个实施方式的擦除操作期间的电压的定时图。

具体实施方式

3D堆叠式非易失性存储设备可以布置在多个块中。在一种方法中，存储设备包括NAND串，该NAND串在一端具有漏极侧选择栅极(SGD)晶体管以及在另一端具有源极侧选择栅极(SGS)晶体管。

用于对3D堆叠式存储设备中的非易失性存储元件进行编程的一种可能技术是对选中的非易失性存储元件的栅极施加编程电压，同时该选中的非易失性存储元件下方的沟道中为较低电压。用于抑制未选中的NAND串编程的一种可能技术是将沟道电势升压。然而，沟道电势可能泄露，这可能导致编程干扰。与一些2D存储设备中的NAND串相比，一些3D堆叠式存储设备中的NAND串更易出现升压的沟道电势泄露。对此可能的原因是在一些实施方式中3D堆叠式存储设备中的存储单元可能使用薄膜晶体管(TFT)结构。因此，与2DNAND存储设备相比，一些3DNAND堆叠式存储设备在其沟道电势被升压以抑制这些3DNAND堆叠式存储设备编程的情况下会更易受编程干扰的影响。

在一个实施方式中，在不将未选中的NAND串的沟道升压以抑制其编程的情况下实现了对3D堆叠式非易失性存储设备的编程。因此，可以避免与升压的沟道电势的泄漏关联的编程干扰。

在一个实施方式中，通过增大3DNAND堆叠式存储设备中的存储单元的阈值电压来擦除该存储单元。在一个实施方式中，这将存储单元布置在非导电状态。对于非导电状态而言，表示通过擦除验证的存储单元应该不传导电流。换言之，擦除验证电压可以低于擦除阈值分布。可以将通过擦除验证的NAND串的沟道电势升压以防止进一步擦除。

可以通过将Vt降低至导电状态来实现对3DNAND堆叠式存储设备中的非易失性存储元件的编程。对于导电状态而言，表示通过编程验证的存储单元应该传导电流。换言之，编程验证电压可以高于其相应的编程状态的阈值分布。注意，可以在不将未选中的NAND串的沟道电势升压的情况下抑制该未选中的NAND串的编程。因此，可以避免与升压的沟道电势的泄漏关联的问题，例如编程干扰。

在一个实施方式中，编程包括对选中的位线施加一系列增大的电压直到选中的存储单元被编程为止。未选中的位线可以被保持为几乎地电位或者将近地电位。选中的字线可以接地或者被保持为将近地电位。位于选中的字线与位线之间的未选中的字线可以接收大约选中的位线电压。位于源极线与选中的字线之间的未选中的字线可以接收选中的位线电压的大约一半。漏极侧选择栅极可以接收选中的位线电压的大约一半。源极侧选择栅极可以被保持为大约地电位。公共源极线可以为大约几伏特。前述是针对一个实施方式的示例电压。可以使用其他电压。

在一个实施方式中，3DNAND堆叠式存储设备中的NAND串具有串联的两个漏极侧选择晶体管。最靠近位线的晶体管可以具有在编程期间施加至该位线的选中的位线电压的大约一半。其他晶体管可以被保持为地电位或将近地电位。该组合可以辅助在编程期间将未选中的NAND串的沟道保持为大约0V。在一个实施方式中，对未选中的块中的字线施加大约0V。因此，可以避免编程干扰。

在以下论述中，图1A至图4C提供了3D堆叠式非易失性存储设备的实施方式的结构细节。图1A是3D堆叠式非易失性存储设备的立体图。存储设备100包括衬底101。衬底上是存储单元的示例块BLK0和BLK1以及具有由块来使用的电路的外围区域104。衬底101还可以在所述块下方承载电路以及一个或更多个下部金属层，其沿导电路径形成图案以承载电路的信号。所述块形成在存储设备的中间区域102中。在存储设备的上部区域103中，一个或更多个上部金属层沿导电路径形成图案以承载电路的信号。每个块包括存储单元的堆叠区，其中交替的堆叠层表示字线。在一种可能的方法中，每个块具有相对置的分层的侧面，竖直触点从所述侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用沿x方向和/或y方向延伸的附加块。

在一种可能的方法中，平面沿x方向的长度表示至字线的信号路径在所述一个或更多个上部金属层中延伸的方向(字线方向或SGD线方向)，平面沿y方向的宽度表示至位线的信号路径在所述一个或更多个上部金属层中延伸的方向(位线方向)。z方向表示存储设备的高度。

图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。存储设备100可以包括一个或更多个存储器晶片108。存储器晶片108包括存储元件的3D(三维)存储器阵列126，该存储器阵列126例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/写电路128包括多个感测块130(感测电路)，并且使得一个单位(例如，页)的存储元件能够被并行地读取或编程。通常，控制器122与所述一个或更多个存储器晶片108包括在同一存储设备100(例如，可移除存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或更多个存储器晶片108之间传输。

控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由解码器124和解码器132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧和源极侧选择栅极(例如，涉及存储单元串(例如NAND串)的漏极侧或端和源极侧或端)驱动器以及源极线。在一种方法中，感测块130可以包括位线驱动器。

在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)视作至少一个控制电路。例如，控制电路可以包括下述中的任一项或其组合：控制电路110、状态机112、解码器114/132、电力控制116、感测块130、读/写电路128、控制器122等。

控制器122、控制电路110、行解码器124、列解码器以及读/写电路128在本文中可以称为一个或更多个管理电路。

在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧上以对称方式来实现，以使得每侧的访问线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度降低一半。

还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。

图2A是作为图1A中的BLK0的示例实现方式的块200的U形NAND实施方式的顶视图。该图表示堆叠中的多个字线层中的代表层。图2B描绘了图2A的块200的一个实施方式的一部分沿线220的横截面图。参照图2B，堆叠包括交替的介电层和导电层。介电层包括D0至D5，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；形成字线层的WL0至WL3，例如在所述层中至存储单元的控制栅极的导电路径；以及形成选择栅极层的SG，例如至NAND串的选择栅极晶体管的控制栅极的导电路径。图2A的字线层可以表示例如WL0至WL3中的任何之一。导电层可以包括例如掺杂的多晶硅或金属硅化物。在一个实施方式中，字线层掺杂P+，并且SG层掺杂N+。可以对背栅施加5V至10V的示例电压以保持连接漏极侧列与源极侧列的导电状态。

现在参照图2A，在一个实施方式中，对于每个块200，将字线层划分为两个字线层部分202和204。在一个实施方式中，每个块包括缝隙图案。缝隙是指例如在堆叠中通常从在底部的蚀刻终止层竖直延伸至堆叠的至少顶层的空隙。可使用绝缘材料填充该空隙以使字线层部分彼此绝缘。缝隙206可以是单个连续缝隙，其在块中以之字形图案延伸以使得块被划分成彼此绝缘的两个部分202和204。因为可以独立地驱动字线层部分，所以该方法可以在控制存储单元时提供更大的灵活性。

每个块包括在图2A中用圆表示的若干行柱状物，例如竖直的存储孔或存储柱。每行表示附图中的列的竖直组。存储孔在堆叠中竖直延伸，并且包括诸如在竖直NAND串中的存储单元。存储单元沿线220的示例列包括C0至C11。图2A表示简化情况，可以使用尽可能多行的存储孔。此外，附图未必按比例。可以以子集或子块来布置存储单元的列。

字线驱动器(图2A中未示出)可以向字线202和字线204独立地提供信号，诸如电压波形。

附图不按比例并且未示出所有的存储器列。例如，块可以如所示沿y方向具有12个存储器列，但是沿x方向具有很大数目的(诸如32k个)存储器列，块中总共具有384k个存储器列。对于U形NAND串，该示例中设置了192k个NAND串。对于直的NAND串，该示例中设置了384k个NAND串。假设每列具有四个存储单元，则集合中具有总计384k×4＝1,536k或1,536,000个单元。

现在论述图2B的另外细节。如注意到的那样，图2B描绘了图2A的块200的一部分沿线220的横截面图。在多层堆叠中描绘存储单元的列C0至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导电层的背栅层BG。在背栅中比U形NAND串的存储单元的若干对列低的部分内设置有沟槽。在沟槽中还设置有被设置成列以形成存储单元的材料层，使用半导体材料填充沟槽中的剩余空间以提供连接列的连接部分263至连接部分266。背栅从而连接每个U形NAND串的两个列。例如，NS0(NS＝NAND串)包括列C0和列C1以及连接部分263。NS0具有漏极端232和源极端240。NS1包括列C2和列C3以及连接部分264。NS1具有漏极端244和源极端242。NS2包括列C4和列C5以及连接部分265。NS3包括列C6和列C7以及连接部分266。

源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。源极线SL0还连接至沿x方向在NS0和NS1之后的其他存储器串集合。注意，在堆叠230中的附加U形NAND串在横截面中描绘的U形NAND串之后例如沿x轴在SGD线方向上延伸。

作为示例，还描绘图2A的缝隙部分206。在横截面中可以看到多个缝隙部分，其中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。

在图2B中描绘了四个位线(BL0,0；BL0,1；BL0,2；BL0,3)。每个位线与图2B中描绘的NAND串中之一通信。例如，位线BL0,0与NAND串NS0通信，位线BL0,1与NAND串NS1通信等。“与……通信”表示在层SG中存在可以用以选择性地将NAND串连接至其位线的漏极侧选择栅极。位线中的每个位线可以连接至其他块(在图2B中未示出)中的NAND串。其他块可以类似于图2B中描述的块。然而，在一个实施方式中，所述其他块与其他字线关联。返回参照图2A，其他块200中的字线可以类似于字线202和字线204。然而，其他块200中的字线202和字线204可以由其他驱动器驱动。

如以下进一步讨论的，图2B中的短虚线描绘存储单元和选择栅极晶体管。在图2C中更详细地示出堆叠的区域236。

在图2B的实施方式中，NAND串可以具有单个漏极侧选择栅极晶体管。在一个实施方式中，NAND串可以具有多于一个漏极侧选择栅极晶体管。例如，图14A描绘了NAND串具有串联的两个漏极侧选择栅极晶体管的一个实施方式。

图2C描绘了图2B的列C0的区域236的近视图，其示出了漏极侧选择栅极晶体管SGD0和存储单元MC3,0。图2D描绘了图2C的列C0的横截面图。在一种可能的方法中，除可以呈圆柱形的芯部填料之外每层是环形的。

现在参照图2C，该区域示出了介电层D3至D5的部分以及导电层WL3和SG的部分。每列包括沿列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积技术而沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296，可以沉积氮化物(例如作为电荷捕获层的SiN)作为层297，可以沉积隧道氧化物作为层298，可以沉积多晶硅体或沟道作为层299，以及可以沉积芯部填料电介质作为区域295。遍及所述列类似地形成附加存储单元。

根据一个实施方式，在对存储单元擦除时，将电子存储在电荷捕获层的与存储单元关联的部分中。例如，在MC3,0的电荷捕获层297中用“-”符号表示电子。这些电子从多晶硅体并且通过隧道氧化物被汲取到电荷捕获层中。存储单元的阈值电压与存储的电荷量成比例地增加。注意，这会增大存储单元的阈值电压(Vt)。还注意，这可与用于擦除3D堆叠式存储单元的其他技术形成鲜明对比，其中，其他技术可以通过将电子从电荷捕获层297移除由此降低Vt来擦除存储单元。

在编程操作期间，沟道可以达到相对高电压，而字线被保持在较低电压，例如接地。电压差会从电荷捕获层297中移除电子。移除电子会降低Vt。

在一个实施方式中，通过在沟道中创建低电压来实现抑制对未选中的NAND串的编程。例如，可以在未选中的位线上布置低电压，诸如接地或几伏特，并且可以通过漏极侧选择栅极将该低电压传到沟道。注意，不需要对NAND串沟道升压来抑制对这些未选中的NAND串的编程。相反，一些技术可能采用沟道升压来抑制对未选中的NAND串的编程。然而，如果升压电压泄漏则会发生编程干扰。然而，因为在编程的一个实施方式中未使用沟道升压，所以不存在升压的电压泄漏。

在一个实施方式中，字线层被掺杂P+，SG层被掺杂P+。多晶硅体或沟道层299可以为P-。然而，在SG层与位线之间，沟道层299可以为N+。

注意，在SG层中不需要电荷捕获层297。在这种情况下，层298可以取代电荷捕获层297被制造地更厚。针对图14A进一步论述。

图3A描绘了示出与图2A的块的部分210一致的、U形NAND串的漏极侧之间的电连接的电路的一个实施方式。图3B示出了与图3A的U形NAND串的电路一致的存储单元的示例布置。

在图3A和图3B中描绘了八个NAND串和八个位线。每个NAND串与位线中的一个位线通信。例如，NAND串NS0与位线BL0,0通信。

每个NAND串具有：带有SGD晶体管和四个存储单元的漏极侧列，以及带有SGS晶体管和四个存储单元的源极侧列。例如，在漏极侧上，NS0具有CG0至CG3及SGD0，NS1具有CG8至CG11及SGD1，NS2具有CG8至CG11及SGD2，NS3具有CG16至CG19及SGD3，NS4具有CG20至CG23及SGD4，NS5具有CG28至CG31及SGD5，NS6具有CG28至CG31及SGD6，以及NS7具有CG36至CG39及SGD7。在源极侧上，NS0具有CG4至CG7及SGS0，NS1具有CG4至CG7及SGS1，NS2具有CG12至CG15及SGS2，NS3具有CG12至CG15及SGS3，NS4具有CG24至CG27及SGS4，NS5具有CG24至CG27及SGS5，NS6具有CG32至CG35及SGS6，以及NS7具有CG32至CG35及SGS7。对于NS0至NS7，漏极侧列分别为C0、C3、C4、C7、C0A、C3A、C4A和C7A。对于NS0至NS7，源极侧列分别为C1、C2、C5、C6、C1A、C2A、C5A和C6A。

此外，每个NAND串具有源极侧端(由NS0和NS1共享的SSE0、由NS2和NS3共享的SSE1、由NS4和NS5共享的SSE2、由NS6和NS7共享的SSE3)以及漏极侧端(NS0的DSE0、NS1的DSE1、NS2的DSE2、NS3的DSE3、NS4的DSE4、NS5的DSE5、NS6的DSE6以及NS7的DSE7)。每个NAND串具有背栅(针对NS0的BG0、针对NS1的BG1、针对NS2的BG2以及针对NS3的BG3)。背栅可以彼此连接。源极线SL0连接SSE0和SSE2，源极线SL1连接SSE1和SSE3。可选地，源极线连接器(SLC)连接SL0和SL1。通常，对于单侧擦除，将源极线连接在一起并且使用SLC。对于双侧擦除，不将源极线连接在一起并且不使用SLC。

漏极侧存储单元的控制栅极(CG)通过字线层彼此连接。例如，CG0至CG3分别连接至CG20至CG23，CG8至CG11分别连接至CG28至CG31，以及CG16至CG19分别连接至CG36至CG39。源极侧存储单元的控制栅极(CG)也通过字线层彼此连接。例如，CG4至CG7分别连接至CG24至CG27，以及CG12至CG15分别连接至CG32至CG35。

此外，在堆叠式3D存储设备的给定层级处的存储单元的漏极侧控制栅极彼此连接。例如，在第一字线层级(WL0)处CG0、CG8、CG16、CG20、CG28和CG36彼此连接。在第二字线层级(WL1)处CG1、CG9、CG17、CG21、CG29和CG37彼此连接。在第三字线层级(WL2)处CG2、CG10、CG18、CG22、CG30和CG38彼此连接。在第四字线层级(WL3)处CG3、CG11、CG19、CG23、CG31和CG39彼此连接。

此外，在堆叠式3D存储设备的给定层级处的存储单元的源极侧控制栅极彼此连接。例如，在第一字线层级(WL0)处CG4、CG12、CG24和CG32彼此连接。在第二字线层级(WL1)处CG5、CG13、CG25和CG33彼此连接。在第三字线层级(WL2)处CG6、CG14、CG26和CG34彼此连接。在第四字线层级(WL3)处CG7、CG15、CG27和CG35彼此连接(与图3F一致)。

通过还参照图3B可以看出，控制栅极与存储单元关联。具体地，CG0至CG3分别与MC300至MC303关联。CG4至CG7分别与MC304至MC307关联并且分别与MC308至MC311关联。CG8至CG11分别与MC312至MC315关联并且分别与MC316至MC319关联。CG12至CG15分别与MC320至MC323关联并且分别与MS324至MC327关联。CG16至CG19分别与MC328至MC321关联。此外，CG20至CG23分别与MC340至MC343关联。CG24至CG27分别与MC344至MC347关联并且分别与MC348至MC351关联。CG28至CG31分别与MC352至MC355关联并且分别与MS356至MC359关联。CG32至CG35分别与MC360至MC363关联并且分别与MC364至MC367关联。CG36至CG39分别与MC368至MC371关联。

图3A中的黑圆圈表示存储单元的漏极侧控制栅极和SGD晶体管。如以上注意到的那样，在一个实施方式中，每个NAND串具有串联的两个SGD晶体管。

图4A描绘了图1A的块BLK0的直的NAND串实施方式480的顶视图。在该配置中，NAND串具有仅一列，并且源极侧选择栅极在列的底部而并非如U形NAND串那样在列的顶部。此外，块的给定层级具有被连接至层的存储单元中的每个存储单元的一个字线层。还可以使用许多缝隙(例如示例缝隙482)。这些用绝缘材料填充的缝隙被用于制造过程，以在通过湿蚀刻移除无掺杂多晶硅层以及沉积电介质以形成交替的介电层时对堆叠提供结构支撑。虚线486延伸通过列C12至列C17。在图4B中示出了部分488沿线486的横截面图。

图4B描绘了图4A的块480的部分488沿线486的横截面图。在多层堆叠中描绘了与NAND串NS8至NS11对应的存储单元的列。堆叠490包括衬底101、衬底上的绝缘膜250以及源极线SL0A的部分。注意，在SGD线子集中的另外的直的NAND串在横截面图中所描绘的NAND串之前和之后延伸(例如沿x轴)。NS8具有源极端494和漏极端492。还使用其他缝隙描绘来自图4A的缝隙482。还描绘了位线BL0A8至BL0A11的部分。虚线描绘了存储单元和选择栅极晶体管。在图4B的实施方式中，NAND串具有单个漏极侧选择晶体管。在一个实施方式中，直的NAND串具有两个漏极侧选择晶体管。

图4C描绘了与图4A的直的NAND串的电路一致的存储单元的示例布置。八个示例位线BL0A0至位线BL0A7分别与NAND串NS0B至NS7B通信。八个示例位线BL1A0至位线BL1A7分别与NAND串NS0C至NS7C通信。

每个NAND串包括：位于其存储单元与位线之间的SGD晶体管，以及位于其存储单元与源极线之间的SGS晶体管。针对NAND串，SGD晶体管和SGS晶体管为：NS0B(SGD0C和SGS0C)、NS1B(SGD1C和SGS1C)、NS2B(SGD2C和SGS2C)、NS3B(SGD3C和SGS3C)、NS4B(SGD4C和SGS4C)、NS5B(SGD5C和SGS5C)、NS6B(SGD6C和SGS6C)、NS7B(SGD7C和SGS7C)、NS0C(SGD0C和SGS0C)、NS1C(SGD1C和SGS1C)、NS2C(SGD2C和SGS2C)、NS3C(SGD3C和SGS3C)、NS4C(SGD4C和SGS4C)、NS5C(SGD5C和SGS5C)、NS6C(SGD6C和SGS6C)以及NS7C(SGD7C和SGS7C)。

在成功的编程处理(具有验证)结束时，存储单元的阈值电压视情况而定应该在针对被编程的存储单元的阈值电压的一个或更多个分布内或者在针对被擦除的存储单元的阈值电压的分布内。图5示出了当每个存储单元存储两位数据时与存储单元阵列的数据状态对应的示例Vt分布。然而，其他实施方式可以针对每个存储单元存储多于或少于两位数据。图5示出了与擦除状态(Er)和编程状态A、B和C对应的四个Vt分布502、分布504、分布506和分布508。在所描绘的实施方式中，擦除状态中的阈值电压大于编程状态中的所有编程状态的阈值电压。

在每个数据状态之间是用于从存储单元读取数据的读取参考电压。例如，图5示出了在擦除状态与A状态之间的读取参考电压VrA、在A状态与B状态之间的读取参考电压VrB以及在B状态与C状态之间的读取参考电压VrC。通过测试给定存储单元的阈值电压高于还是低于相应的读取参考电压，系统可以确定存储单元处于什么状态。

在每个编程状态的上边缘处或靠近上边缘处是验证参考电压。例如，图5示出了针对A状态的VvA、针对B状态的VvB以及针对C状态的VvC。当将存储单元编程至给定状态时，系统测试这些存储单元的阈值电压是否小于或等于验证参考电压。

图6描绘了用于对3D堆叠式存储设备中的存储单元进行编程的处理600的一个实施方式的流程图。在一个实施方式中，3D堆叠式非易失性存储器包括由水平定向的导电材料形成的字线。字线在堆叠中与介电层交替。3D堆叠式存储设备包括被竖直定向的NAND串。术语“水平”和“竖直”是相对术语。在一个实施方式中，字线相对于衬底为水平的，NAND串相对于衬底为竖直的。

在步骤602中，将3D堆叠式存储设备中的存储单元擦除至高于零伏特的分布。例如，可以将存储单元擦除至图5中描绘的擦除状态508。在一个实施方式中，将电子添加至电荷存储层297来擦除存储单元。在一个实施方式中，将正被擦除的NAND串的沟道创建为大约地电位。在一个实施方式中，可以对控制栅极施加擦除电压以使沟道中的电子隧穿至电荷存储层297。沟道可以被创建为除地电位以外的电压，例如几伏特。在一个实施方式中，在步骤602中擦除存储单元的块。然而，可以擦除另一单位。

在步骤604中，通过将堆叠式3D存储设备中的选中的存储单元的阈值电压减小至目标电平来对所述选中的存储单元进行编程。例如，可以将存储单元编程至图5中描绘的编程状态A、编程状态B或编程状态C中之一。步骤604可以包括在与选中的NAND串关联的沟道中创建编程电压。在一个实施方式中，通过将编程电压施加至选中的位线并接通漏极侧选择栅极来创建编程电压。可以将编程电压传到在选中的存储单元下方的沟道。在一个实施方式中，可以将选中的存储单元的控制栅极保持为大约地电位，或者几伏特以从电荷存储层297移除电子。

在一个实施方式中，编程沿从源极线至位线的NAND串进行。例如，如果对图3B中的NS0进行编程，则顺序可以是MC307、MC306、MC305、MC304、MC300、MC301、MC302、MC303。

对于各个实施方式可以使用许多种类型的编程序列。以下是对于处理600或本文中公开的其他实施方式可以使用的一些可能的编程序列。图7A至图7C描绘了根据一个实施方式的两遍编程序列。在第一遍编程中，对低页进行编程。在第二遍编程中，对高页进行编程。图7A描绘了擦除分布508。在步骤602中，可以验证存储单元具有至少Vv-erase的Vt。如图7B中所描绘的那样，在第一遍编程中，预期为B状态或者C状态的存储元件被编程至中间(LM)状态704。中间状态704具有验证电平VvLM。在一个实施方式中，Vt处于或低于VvLM的存储单元通过测试。

如图7C中所描绘的那样，在第二遍中，完成至A状态、B状态和C状态的编程。目标为A状态的存储元件从Er状态508被编程至A状态506。目标为B状态的存储元件从LM状态704被编程至B状态504。目标为C状态的存储元件从LM状态704被编程至C状态502。

图8A和图8B描绘了三遍编程序列的第二遍和第三遍的一个实施方式。如图7B中所描绘的那样，第一遍可以将存储单元编程至中间状态704。从而，在第一遍中预期为B状态或者C状态的存储元件被编程至中间状态704。

图8A描绘了对B状态和C状态进行编程的第二遍编程。目标为B状态的存储元件从LM状态704被编程至B状态504。目标为C状态的存储元件从LM状态704被编程至C状态502。然而，注意，在第二遍编程期间未对A状态编程。

图8B描绘了对A状态编程的第三遍编程。目标为A状态的存储元件从Er状态508被编程至A状态506。从而，注意，直到B状态编程和C状态编程完成，才开始A状态编程。

可以使用许多其他的编程序列。例如，在另外的三遍编程序列中，可以在开始对其他状态编程之前对C状态编程。如图7B中所描绘的那样，第一遍可以对低页编程。从而，在第一遍中预期为B状态或者C状态的存储元件被编程至中间状态704。在第二遍中目标为C状态的存储元件可以从中间状态704被编程至C状态502。在第三遍中可以对A状态和B状态二者进行编程。目标为A状态的存储元件可以从Er状态508被编程至A状态506。目标为B状态的存储元件可以从中间状态704被编程至B状态504。

在一个实施方式中，可以将存储元件从Er状态508直接地编程至编程状态A、编程状态B或编程状态C中的任何状态，这称为全序列编程。例如，可以首先擦除全体的要编程的存储元件，以使得该全体中的所有存储元件处于Er状态508。然后可以使用一系列编程脉冲以将存储元件直接地编程至状态A、状态B或状态C。在一些存储元件从Er状态508被编程至A状态506时，其他存储元件可以从Er状态508被编程至B状态504以及/或者从Er状态508被编程至C状态502。

尽管该编程示例描绘了四个数据状态和两页数据，但是本文中所教示的构思也可以应用于具有多于或少于四种状态以及多于或少于两页的其他实现方式。例如，可以使用针对每个存储元件具有8种、16种或者更多种状态的存储设备。

图9是对3D堆叠式存储设备中的存储元件进行编程的处理900的一个实施方式的流程图。该处理可以在处理600的步骤604中使用。然而，处理900并不限于处理600。在进行处理900之前，可以将存储单元擦除至阈值分布，诸如示例擦除分布508。

在步骤902中，对3D堆叠式存储设备中的选中的字线施加电压。作为一个示例，该电压为大约0V。

在步骤904中，对3D堆叠式存储设备中的选中的位线施加编程电压。作为一个示例，该电压可以在大约10V至20V之间。然而，该电压可以小于10V或者大于20V。可以在对选中的字线施加电压时，对选中的位线施加编程电压。在一个实施方式中，由此从电荷存储层297移除电子。这可以降低被编程的存储单元的Vt。

在步骤906中，确定编程是否结束。该步骤可以针对被编程的每个存储单元分开地进行。如果仍存在要编程的存储单元，则在步骤908中可以增大位线电压。增大位线电压是可选的。施加至选中的字线的电压可以与之前相同。

然后，处理900可以返回至步骤902。处理900可以继续直到存储单元中的所有存储单元或大多数存储单元达到其目标Vt为止。在一个实施方式中，并非存储单元中的所有存储单元都需要达到其目标Vt，这是因为误差校正可能能够针对这样的存储单元进行校正。

图10是描述了编程处理1000的一个实施方式的流程图，该编程处理包括一个或更多个验证步骤。在步骤1010中，将编程电压(VPP)设定为初始值。注意，在一些实施方式中，对选中的位线施加编程电压。此外，在步骤1010中，将编程计数器(PC)初始化为零。在步骤1020中，施加编程条件。这些编程条件可以包括但不限于：施加至选中的字线的电压以及施加至选中的位线的编程电压。从而，进行处理900的步骤902和步骤904是步骤1020的一个实施方式。在步骤1020中可以施加其他编程条件，诸如至未选中的位线、未选中的字线以及选择栅极的电压。以下论述进一步的细节。

在步骤1022中，进行验证处理。参照图5，可以视情况而定对存储单元验证其Vt小于(或等于)VvA、VvB还是VvC。在一个实施方式中，针对中间(LM)状态704验证电平VvLM(参见图7B)验证存储单元。注意，当特定存储单元已被验证为被编程至其预期状态时，可以将该存储单元锁定以防止进一步编程。在一个实施方式中，在不将NAND串沟道升压的情况下可以抑制存储单元进一步编程。这可以防止或减小编程干扰，这是因为可以避免与升压的沟道电势的泄漏关联的问题。

在步骤1024中，确定存储单元是否验证为其阈值电压处于针对该存储单元的最终目标电压。注意，不需要验证给定状态的每个存储单元处于适当阈值电压。误差校正能够针对处于高于其目标阈值电压的一些存储单元进行校正。误差校正能够针对被过编程至低于目标Vt分布的Vt的一些存储单元进行校正。步骤1024指代已经完成编程的所有状态。

如果验证通过，则在步骤1026中编程处理成功地完成(状态＝通过)。如果没有完全验证所有存储单元，则确定编程计数器(PC)是否小于最大值，诸如20。如果编程计数器(PC)不小于最大值(步骤1028)，则编程处理失败(步骤1030)。如果编程计数器(PC)小于最大值(例如，20)，则在步骤1032中编程计数器(PC)增加1并且编程电压步进至下一个脉冲。此处提到的编程电压(VPP)是施加至选中的位线的编程电压。注意，施加至选中的字线的电压可以在处理1000的一个实施方式中全程保持相同。在步骤1032之后，处理返回至步骤1020并且对存储单元施加接下来的编程条件的集合。

图11A描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。可以在相同编程序列期间对这些NAND串进行编程。在一个实施方式中，编程从源极线前进至位线。注意，图11A中的选中的NAND串和未选中的NAND串共享公共SGD线、公共SGS线，并且存储单元的控制栅极共享公共字线。在一个实施方式中，作为相同序列的一部分，对块中的存储单元进行编程。

参照图3A，作为一个示例，选中的NAND串可以是NS0，未选中的NAND串可以是NS4。在一个实施方式中，以相同的编程序列对块中的所有NAND串进行编程。从而，在一个实施方式中，选中的NAND串和未选中的NAND串可以是块中的NAND串中的任何NAND串。

注意，图3A是针对U形NAND串的实施方式。还可以使用直的NAND串。参照图4C，选中的NAND串可以是NS0B，未选中的NAND串可以是NS0C。

在图11A的实施方式中，对选中的位线施加编程电压VPP。VPP可以随着每个编程循环增大。VPP可以是相对高电压，诸如大约10V至20V，但是其可以更低或更高。对选中的WL施加0V。对SGD施加电压(VPP-8)。这可以将电压VPP传送至SGD晶体管的源极侧。可以对在选中的WL和位线之间的未选中的字线施加VPP。这可以将位线电压传送至选中的存储单元的漏极侧。如果选中的存储单元的漏极侧处于大约VPP并且选中的存储单元的控制栅极被保持为地电位，则电子可以从选中的存储单元的电荷存储层297移除。注意，当存储单元被擦除时，电子可以被添加至电荷存储层297。

可以对在源极线与选中的字线之间的未选中的字线施加VPP/2。在一个实施方式中，编程从源极线前进至位线。从而，在源极线与选中的WL之间的存储单元可以已被编程。然而，施加VPP/2可以防止这些存储单元的编程干扰。

在一个实施方式中，选中的字线与位线之间的存储单元尚未被编程。从而，这些存储单元可能仍处于擦除状态。因为栅极电压和沟道电压可以大约相同(例如，VPP)，所以这些存储单元仍保持处于擦除状态。例如，电子不应该从这些存储单元的电荷存储层297移除。

对未选中的位线施加0V。在一个实施方式中，在假定对漏极选择栅极施加适当电压的情况下，对未选中的位线施加0V将导致未选中的NAND串的沟道为大约0V。在未选中的NAND串上的存储单元取决于其位置可以对其控制栅极施加VPP、VPP/2或0V。注意，在假定编程从源极线进行至位线的情况下，在选中的字线与源极线之间的存储单元应该已完成编程。对于这些单元，控制栅极上将具有VPP/2而沟道中将具有0V。该电压差应该不足以引起编程干扰。

在未选中的NAND串上并且与选中的字线关联的存储单元应该恰好完成了编程。因为该存储单元在其栅极上具有0V而在其沟道中具有大约0V，所以该存储单元应该不会经受编程干扰。

对于从源极线至位线进行编程的实施方式，在选中的字线与位线之间的存储单元尚未被编程。从而，这些存储单元应该仍处于擦除状态。因为这些存储单元在其栅极上具有VPP而在其沟道中具有大约0V，所以其Vt不应该被降低。注意，可以通过增大存储单元Vt来擦除存储单元。这可以通过将电子添加至电荷存储层297来实现。在一个实施方式中，组合在低沟道电压中的栅极的高电压不应该引起Vt降低。

注意，在一个实施方式中，在不对未选中的NAND串的沟道电势升压的情况下，抑制已完成编程的存储单元进一步编程。因此，避免了与升压的沟道电势的泄漏关联的问题。

在图11A中描绘的其他编程条件包括：施加至公共源极线的VDD以及施加至SGS线的0V。作为一个示例，VDD可以是几伏特。

注意，在对给定块中的NAND串进行编程时，不应该影响其他块中的存储单元。例如，如果给定块中的NAND串已被编程，则该编程不应该被干扰。然而，在一个实施方式中，来自正被编程的块中的位线与其他块中的位线通信。例如，参照图2B，与NAND串NS0通信的BL0,0还可以与其他块(在图2B中未描绘)中的NAND串通信。然而，注意，在那些其他块中的字线能够独立于选中的块中的字线进行控制。在一个实施方式中，施加至未选中块中的NAND串的字线、选择栅极和位线的电压可以类似于针对在图11A中描绘的未选中NAND串的编程条件。因此，可以避免未选中的块中的NAND串的编程干扰。例如，可以对未选中的块中的字线施加VPP/2。因为选中的块共享位线，所以取决于正被施加至正被编程的块中的位线的电压，位线电压可以是编程电压(选中的位线)或抑制电压(未选中的位线)。未选中的块中的选择栅极可以以与正被编程的块中的控制栅极类似的方式被偏压。公共源极线可以以与正被编程的块类似的方式被偏压。

然而，注意，施加在未选中的块中的电压可以显著不同于施加在选中的块中的电压。在一个实施方式中，对未选中的块中的字线施加0V。以下论述对未选中的块中的字线施加0V的一个实施方式的进一步细节。

图11B描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。在一个实施方式中，在从源极线至位线对块中的所有NAND串进行编程时可以使用这些条件。

在该实施方式中，对未选中的位线施加VCC。VCC可以为大约3V。然而，VCC可以更高或更低。在该实施方式中，SGD线电压为(VPP+VCC)/2。类似地，至位于源极线与选中的字线之间的未选中的字线的电压为(VPP+VCC)/2。正如已提到的，在这些未选中的字线上的存储单元可能已经被编程。公共源极线电压为VCC。至待被编程的选中的位线、选中的字线和未选中的字线的电压可以与图11A的实施方式的电压相同。

注意，编程条件并不限于在图11A和图11B中描绘的两个示例。通常，至SGD线的电压可以足以将选中的位线电压传到NAND串。至位于选中的字线与位线之间的未选中的字线的电压可以足以将选中的位线电压传到选中的存储单元的漏极。在选中的位线电压或者未选中的位线电压位于NAND串沟道中的情况下，至上述未选中的字线的电压还可以足以防止对这些未选中的存储单元的编程。如果来自选中的位线的编程电压在选中的存储单元的沟道中，则选中的字线电压可以足以允许通过从电荷存储层297移除电子来对选中的存储单元编程。无论NAND串当前为选中还是未选中，施加至已被编程的未选中的字线(在源极线与选中的WL之间)的电压可以足以防止编程干扰。

图11C描绘了在编程操作的一个实施方式期间可以施加至选中的位线的一系列编程脉冲和验证脉冲。编程操作可以包括多个编程验证迭代，其中每个迭代对选中的位线施加编程电压之后，接着施加验证电压。在一种可能的方法中，如通过VPP11150、VPP21152、VPP31154以及VPP41156表示的那样，编程电压在连续迭代中逐渐升高。可以在每个编程脉冲之后提供一个或更多个验证电压，诸如示例验证电压Vva、Vvb以及Vvc。在一些情况下，一个或更多个初始编程脉冲之后没有跟随验证脉冲，这是因为不期望任何存储元件达到其编程状态。随后，例如，编程迭代可以使用针对A状态的验证脉冲，之后是使用针对A状态和B状态的验证脉冲的编程迭代，之后是使用针对B状态和C状态的验证脉冲的编程迭代。

图12是根据一个实施方式的对3D堆叠式存储设备中的NAND串施加编程条件的一个实施方式的流程图。图12的处理1200可以在图10的步骤1020中使用。处理1200的步骤中的一些步骤是图9的步骤902和步骤904的一个实施方式。图13(A)至图13(H)是示出了施加各种编程条件的定时的图。通常，将图划分为建立阶段、编程阶段以及放电阶段。

在步骤1202中，对公共源极线施加电压。将该电压描绘为图13(H)中施加的VCell_Source。可以在建立阶段开始时施加该电压并且可以在编程阶段期间继续施加该电压。

在步骤1204中，对源极侧选择栅极施加选择电压。在图13(G)中描绘了该选择电压。在该示例中，该电压为0V，但是该电压可以是另一值。可以在建立阶段和编程阶段二者期间施加该电压。

在步骤1206中，对选中的字线施加电压。在图13(E)中描绘了该电压。在该示例中，该电压为0V，但是该电压可以为另一值。可以在建立阶段和编程阶段二者期间施加该电压。

在步骤1208中，对未选中的位线施加电压。该电压可以称为抑制电压。在图13(A)中描绘了该电压。在该示例中，该电压为VCC，但是该电压可以为另一值。VCC可以为大约3V，但是VCC可以为更高或更低。可以在建立阶段和编程阶段二者期间施加该抑制电压。

在步骤1210至步骤1214中，对待被编程的未选中的字线、已被编程的未选中的字线以及选中的位线施加电压。在一个实施方式中，这包括在编程阶段期间施加电压。还可以存在有在建立阶段期间施加的电压。

在步骤1210中，对待被编程的未选中的字线施加电压。在图13(D)中描绘了该电压。在建立阶段期间该电压可以增加到位于0V与VPP之间的值。在建立阶段结束时该电压可以增加到VPP并且在编程阶段期间保持处于VPP。

在步骤1212中，对已被编程的未选中的字线施加电压。在图13(F)中描绘了该电压。在建立阶段期间该电压可以增加到位于0V与VPP/2之间的值。在建立阶段结束时该电压可以增加到VPP/2并且在编程阶段期间保持处于VPP/2。注意，在编程阶段期间电压为VPP/2是一个示例。

在步骤1214中，对选中的位线施加电压。在图13(B)中描绘了该电压。在建立阶段期间该电压可以增加到位于0V与VPP之间的值。在建立阶段结束时该电压可以增加到VPP并且在编程阶段期间保持处于VPP。

在步骤1216中，对漏极侧选择栅极施加电压。在图13(C)中描绘了该电压。在一个实施方式中，在建立阶段结束时该电压可以增加到V_SGD并且在编程阶段期间保持处于V_SGD。

在编程阶段之后，可以将电压放电。

在一个实施方式中，在NAND串上使用了额外SGD晶体管。图14A描绘了图2A的块200的一个实施方式的一部分沿线220的横截面图。堆叠包括交替的介电层和导电层。介电层包括D0至D6，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；形成字线层的WL0至WL3，例如在所述层中至存储单元的控制栅极的导电路径。还存在两个SG层：SGA1和SGA2。在一个实施方式中，每个选择栅极层形成至NAND串的选择栅极晶体管的控制栅极的导电路径。在一个实施方式中，每个NAND串具有串联的两个选择栅极晶体管。如以下进一步论述的那样，短虚线描绘了存储单元和选择栅极晶体管。

在一个实施方式中，SGD晶体管为长沟道晶体管。期望在串联的两个长沟道SGD晶体管上的电压组合有效地使未选中的块中的所有NAND串变成将近0V，而不管其相应的位于位线上的选中/未选中写入条件。在一个实施方式中，为了维持高VPP，SGD氧化物可以比存储单元的隧道氧化物更厚。这可以通过缺乏(或者选择性地移除)SGD晶体管中的存储器氮化物层来实现，从而使得其栅极氧化物在针对存储器晶体管的氮化物氧化期间变得更厚。

图14B示出了介电层D3至D6的部分以及导电层WL3、SGA1和SGA2的部分。每列包括沿列的侧壁沉积的多个层。在该实施方式中，SGA1层和SGA2层与字线层不同地形成。图14C描绘了在图14B中的线C-C'处的列的横截面。从而，图14C示出了存储单元和周围的字线层的横截面。图14D描绘了在图14B中的线D-D'处的列的横截面。从而，14D示出了选择栅极晶体管和周围的选择线层的横截面。图14E描绘了在图14B中的线E-E'处的列的横截面。从而，图14E示出了介电层D6以及位于选择栅极晶体管与位线之间的区域中的存储列的横截面。

字线层可以包括例如使用原子层沉积技术而沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296，作为电荷捕获层的氮化物(例如SiN)可以沉积作为层297，可以沉积隧道氧化物作为层298，可以沉积多晶硅体或沟道作为层299，以及可以沉积芯部填料电介质作为区域295。遍及所述列类似地形成附加存储单元。

选择栅极层(SGA1、SGA2)可以包括块氧化物层296、隧道氧化物层298、多晶硅体或沟道层299以及芯部填料电介质区域295。从而，字线层与选择栅极层之间的差异为在选择栅极层中缺少电荷捕获层297。在制造期间，一个选择是在选择栅极层中不沉积电荷捕获层297。另一选择是最初在字线层和选择栅极层二者中沉积电荷捕获层297，但是选择性地从选择栅极层移除电荷捕获层297。因为缺少电荷捕获层297，所以选择栅极层中的隧道氧化物层298可以比存储单元层中的隧道氧化物层更厚。

在一个实施方式中，字线层为P+。从而，存储单元的栅极可以为P+。在一个实施方式中，SGA1层和SGA2层为N+。从而，漏极侧选择晶体管的栅极可以为N+。在一个实施方式中，多晶硅层299在层D6处为P+。然而，多晶硅层299可以对于其余NAND串为N-。例如，在图14E中将多晶硅层299描绘为N+以及在图14C和图14D中将多晶硅层299描绘为P-。在一个实施方式中，该掺杂可以通过对所有字线施加高电压(在NAND沟道中具有低电压的情况下)并且验证存储单元变得导电来利于擦除NAND串。以下论述进一步细节。注意，可以采用不同掺杂方案。

类似于图3A中描绘的实施方式，可以将具有两个漏极侧选择晶体管的NAND串配置为U形NAND串。类似于图4B中描绘的实施方式，可以将具有两个漏极侧选择晶体管的NAND串配置为直的NAND串。在一个实施方式中，直的NAND串具有两个漏极侧选择晶体管。对直的NAND串的掺杂可以类似于对U形NAND串的掺杂。

图15描绘了图4A的块480的一个实施方式的部分488沿线486的横截面图。在多层堆叠中描绘了与NAND串NS8至NS11对应的存储单元的列。在图15中，存在七个介电层D0A至D7A。层SGDA用于每个NAND串的第一漏极侧选择晶体管。层SGDB用于每个NAND串的第二漏极侧选择晶体管。

堆叠1590包括衬底101、衬底上的绝缘膜250以及源极线SL0A的部分。注意，在SGD线子集中的附加的直NAND串在横截面图中描绘的NAND串之前和之后延伸(例如沿x轴)。NS8具有源极端494和漏极端492。还使用其他缝隙描绘图4A的缝隙482。还描绘了位线BL0A8至BL0A11的部分。虚线描绘了存储单元和选择栅极晶体管。

对于U形实施方式，SGD晶体管可以是串联的两个长沟道SGD晶体管。期望这些SGD晶体管有效地使未选中的块中的所有串变成将近0V，而不管其相应的选中/未选中编写条件和位线电压。在一个实施方式中，为了维持高选中的位线电压(例如，VPP)，SGD氧化物可以比存储单元的隧道氧化物更厚。针对直的NAND串的列可以类似于图14B至图14D中描绘的列。如已经论述的那样，在选择栅极层中不需要电荷捕获层297。从而，图15中的层SDGA和SGDB可以配置为类似于图14B和图14D中描绘的示例。掺杂可以类似于图14B至图14E的U形NAND串示例。

在一个实施方式中，施加至在选中的块中的具有两个SGD晶体管的NAND串的编程条件类似于图11A中描绘的编程条件。在一个实施方式中，施加至选中的块中的NAND串的编程条件类似于图11B中描绘的编程条件。可以对选中的块中的SGD晶体管中的每个SGD晶体管施加相同电压。

在一个实施方式中，施加至在未选中的块中的具有两个SGD晶体管的NAND串的电压是图16中描绘的电压。注意，可以存在耦接至未选中的块的选中的字线，这是因为多个块可以共享位线。换言之，位线可以与多个块中的NAND串通信。从而，在图16中，“选中的位线”并不表示未选中的块中的NAND串被选中用于编程。相反，“选中的位线”表示NAND串与另一个被选中用于编程的块中的NAND串共享位线。

在一个实施方式中，对最靠近位线的SGD晶体管施加VPP。在一个实施方式中，施加至SGD1的电压略微小于VPP。例如，该电压可以是比VPP小大约1V。在一个实施方式中，对最靠近NAND串的SGD晶体管施加0V。施加至该第二SGD晶体管的电压可以大于0V。例如，在一个实施方式中，该电压可以在大约0V与3V之间。施加至第二SGD晶体管的电压可以称为抑制电压。

在一个实施方式中，对未选中的块中的所有字线施加0V。因此，因为沟道应该为大约0V，所以避免或者减小了编程干扰。注意，可以对未选中的块中的字线施加不同电压。例如，在一个实施方式中，电压可以在大约0V与3V之间。

图17(A)至图17(G)示出了在对不同块中的NAND串进行编程时在未选中的块中施加各种电压的定时。从而，注意，电压附属于未选中的块。当施加图16中描绘的电压时可以使用定时图。

通常，将图17(A)至图17(G)的图划分成建立阶段、编程抑制阶段以及放电阶段。在建立阶段期间下述会发生。在建立阶段开始时，使未选中的位线的电压为VCC(图17(A))。在该示例中，电压为VCC，但该电压可以是另一值。VCC可以是大约3V，但是VCC可以更高或更低。此外，在选中的位线上的电压升高至位于0V与VPP之间的值(图17(B))。使在最靠近位线的漏极侧选择栅极上的电压变成位于0V与VPP之间的电压(图17(C))。可以将在最靠近位线的另一漏极侧选择栅极上的电压保持为0V(图17(D))。可以使在未选中的字线(这可以是未选中的块中的所有WL)上的电压变成0V(图17(E))。可以使源极侧选择栅极上的电压变成0V(图17(F))。可以使公共源极线上的电压变成VCell_Source(图17(G))。

在建立阶段结束时，在选中的位线上的电压可以升高到VPP并且在编程抑制阶段期间保持为VPP(图17(B))。在建立阶段结束时，在最靠近位线的漏极侧选择栅极上的电压可以升高到VPP并且在编程抑制阶段期间保持为VPP(图17(C))。其他电压可以从建立阶段开始保持为其电平。

在编程阶段之后可以对电压进行放电。

图18A是擦除3D堆叠式存储设备中的存储单元的处理1800的一个实施方式的流程图。处理1800是处理600的步骤602的一个实施方式。可以对单位存储单元(诸如块)应用处理1800。然而，可以一起擦除不同单位。图18B是在处理1800的一个实施方式期间施加至字线的示例擦除电压的图。图19(A)至图19(F)是在处理1800的一个实施方式期间所施加的电压的定时的图。

在步骤1810中，创建初始擦除电压。在步骤1820中，施加擦除条件。图19(A)至图19(F)是根据一个实施方式的示出了在擦除操作期间的电压的定时图。针对正被擦除的NAND串和正被抑制进一步擦除的NAND串，将所示出的电压施加至存储阵列的字线、位线以及公共源极线。可以将擦除操作分组成位线预充电阶段、擦除阶段和放电阶段。

位线预充电阶段：在阶段(1)期间，通过使SGS处于Vsgs(图19(A))来关断SGS晶体管，同时通过使SGD升高至Vsg(图19(B))来接通SGD晶体管，由此使得位线能够访问NAND串。在阶段(2)期间，使得抑制擦除的NAND串的位线电压能够升高至由VBL_inhibit(图19(D))给定的预定电压。当抑制擦除的NAND串的位线电压升高至VBL_inhibit时，在SGD晶体管上的栅极电压降落至V_SGD时，抑制擦除的NAND串将浮置。

同时，如果正被擦除的NAND串的位线电压并非已经处于VBL_Select(图19(E))，则将其创建为处于VBL_Select。此外，在阶段(2)期间，将公共源极线上的电压设定为由V_Cell_Source(图19(F))给定的电压。

在阶段(3)期间，连接至NAND串的SGD晶体管的漏极选择线(SGD)将其电压降低为V_SGD。在一个实施方式中，这将仅使抑制擦除的NAND串中的位线电压与V_SGD相当的那些抑制擦除的NAND串浮置，这是因为这些抑制擦除的NAND串的SGD晶体管被关断(图9(B)&图9(D))。对于包含要擦除的存储单元的NAND串，其SGD晶体管不会相对于在其漏极处的位线电压(例如，将近0V)而被关断。

擦除阶段：在阶段(4)期间，对块或者其他正被擦除的单位中的字线施加擦除电压Verase(图9(C))。在擦除抑制条件下(例如，具有升压的沟道)的存储单元将不被进一步擦除。正被擦除的存储单元将被进一步擦除。例如，正被擦除的存储单元可以通过给其电荷存储层297添加电子来增加其阈值电压。

在放电阶段(5)中，使得各种控制线和位线放电。

在施加擦除条件(步骤1820)之后，在步骤1822中验证NAND串。可以通过对与正被擦除的NAND串关联的字线施加Vv_erase来验证NAND串。例如，可以对字线施加图18B中描绘的验证电压1858。注意，在一个实施方式中，存储单元被擦除至非导电状态。对于更早的擦除迭代，可以对所有字线施加验证电压1858。如果NAND串传导，则所有存储单元仍处于导电状态并且NAND串尚未被擦除。如果在对所有字线的施加Vv-erase的情况下NAND串不传导，则存在已被擦除至非导电状态的至少一个存储单元。关于这点，可以进行更优良的测试，该测试分别对字线施加Vv-erase，并且对所有其他字线施加Vread。该更优良的测试可以确定每个单独的存储单元是否被擦除。在一个实施方式中，当串上的所有存储单元通过擦除验证时认为NAND串被擦除。可以使用其他技术来确定NAND串是否通过擦除验证。

在步骤1824中，通过擦除验证的NAND串被锁定以防止进一步擦除。这可以通过在与NAND串关联的锁存器中存储位来实现，所述位表示应该对位线施加什么电压。如图19(D)中所描绘的那样，抑制的NAND串可以对其位线施加VBL_inhibit。

在步骤1826中，确定擦除操作是否完成。这可以基于正被验证的大部分NAND串中的所有NAND串来确定。在一个实施方式中，并非所有NAND串需要通过擦除验证。如果擦除完成，则处理1800在步骤1828处结束。

在步骤1832中，擦除电压逐渐升高。例如，创建在序列1850、1852、1854、1856等中的下一个擦除电压。处理然后返回至步骤1820以再次施加擦除条件。在一些实施方式中，存在对处理1800的迭代数量的限制。从而，可以存在对施加了多少擦除脉冲的测试。如果在没有足够NAND串通过验证的情况下已达到限制，则处理1800可以以擦除失败而结束。

在一些实施方式中，NAND串具有两个漏极侧选择晶体管。图20(A)至图20(G)是示出了根据一个实施方式的在擦除操作期间的电压的定时图。可以在处理1800的步骤1820的一个实施方式期间施加这些电压。

一种实施方式包括：一种操作3D堆叠式非易失性存储器的方法，该3D堆叠式非易失性存储器包括：具有被水平定向的导电材料的多个字线。导电材料与介电材料在堆叠中交替。该3D堆叠式非易失性存储器还包括被竖直定向的多个NAND串。该方法包括：将与具有多个NAND串的NAND串集合关联的一组非易失性存储元件擦除至高于零伏特的擦除阈值电压分布。该方法还包括：通过减小选中的非易失性存储元件的阈值电压来对该组中的选中的非易失性存储元件进行编程。所述编程包括：在与NAND串集合中的选中的NAND串关联的沟道内创建编程电压。

一种实施方式包括一种3D堆叠式非易失性存储设备，该3D堆叠式非易失性存储设备包括：多个字线、多个NAND串、多个位线以及与所述多个字线、所述多个位线及所述多个NAND串通信的一个或更多个管理电路。字线包括被水平定向的导电材料。导电材料与介电材料在堆叠中交替。NAND串被竖直定向。每个NAND串包括非易失性存储元件的集合以及位于每个NAND串的第一端处的漏极侧选择栅极(SGD)。每个位线耦接至NAND串中的一个NAND串的漏极侧选择栅极。一个或更多个管理电路将具有多个NAND串的NAND串集合的非易失性存储元件擦除至高于零伏特的擦除阈值分布。一个或更多个管理电路通过将选中的非易失性存储元件的阈值电压减小到低于擦除阈值分布来对NAND串集合的选中的非易失性存储元件进行编程。所述编程包括：在与NAND串集合中的选中的NAND串关联的沟道中创建编程电压。

一个实施方式包括一种对3D堆叠式非易失性存储器编程的方法，该3D堆叠式非易失性存储器包括：具有被水平定向的导电材料的多个字线、被竖直定向的多个NAND串以及多个位线。导电材料与介电材料在堆叠中交替。每个NAND串包括非易失性存储元件的集合以及位于每个NAND串的第一端处的漏极侧选择栅极。每个位线耦接至多个NAND串的集合的漏极侧选择栅极。该方法包括：对具有多个NAND串的一组NAND串的漏极侧选择栅极施加选择电压，同时对与该组NAND串中的选中的NAND串关联的选中的位线施加编程电压，以将编程电压传到选中的NAND串的沟道。该方法还包括：在编程电压位于选中的NAND串的沟道中时，对与选中的NAND串关联的选中的字线施加第一电压。选中的NAND串具有与选中的字线关联的选中的非易失性存储元件。该方法还包括：在编程电压位于选中的NAND串的沟道中时，对位于选中的字线与源极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第二电压，以防止对选中的NAND串上的已被编程的任何非易失性存储元件进行编程。该方法还包括：在编程电压位于选中的NAND串的沟道中时，对位于选中的NAND串的选中的字线与漏极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第三电压。第三电压使得编程电压能够传到选中的非易失性存储元件的沟道并且第三电压防止对选中的NAND串上的位于选中的字线与漏极侧选择栅极之间的任何非易失性存储元件进行编程。

一种实施方式包括一种3D堆叠式非易失性存储设备，该3D堆叠式非易失性存储设备包括：多个位线、多个源极线、具有被水平定向的导电材料的多个字线、与多个字线在堆叠中交替的多个介电材料层、被竖直定向的多个NAND串、以及与所述多个字线、所述多个位线、所述多个源极线、所述漏极侧选择栅极和所述源极侧选择栅极通信的一个或更多个管理电路。每个NAND串包括：非易失性存储元件的集合、位于NAND串的第一端处的漏极侧选择栅极、以及位于NAND串的第二端处的源极侧选择栅极。每个NAND串的漏极侧选择栅极耦接至位线中之一。每个NAND串的源极侧选择栅极耦接至源极线中之一。一个或更多个管理电路对具有多个NAND串的一组NAND串的漏极侧选择栅极施加选择电压，同时对与该组NAND串中的选中的NAND串关联的选中的位线施加编程电压，以将编程电压传到相应的选中的NAND串的沟道。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对与该组NAND串关联的选中的字线施加第一电压。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对位于选中的NAND串的选中的字线与源极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第二电压，以防止对选中的NAND串上的已被编程的任何非易失性存储元件进行编程。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对位于选中的NAND串的选中的字线与漏极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第三电压。第三电压使得编程电压能够传到选中的非易失性存储元件的沟道并且第三电压防止对选中的NAND串上的位于选中的字线与漏极侧选择栅极之间的任何非易失性存储元件进行编程。

已经出于说明和描述的目的呈现了本发明的在前详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导很多修改和变型是可能的。选择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术人员能够最佳地利用本发明的各种实施方式和适合所构思的特定应用的本发明的各种变型。意在由所附权利要求来限定本发明的范围。

Claims

1.一种操作3D堆叠式非易失性存储器的方法，所述3D堆叠式非易失性存储器包括：具有水平定向的导电材料的多个字线，所述导电材料与介电材料在堆叠中交替；以及竖直定向的多个NAND串，所述方法包括：

将与所述多个NAND串的NAND串集合关联的一组非易失性存储元件擦除至高于零伏特的擦除阈值电压分布(602)；以及

通过减小所述组中的选中非易失性存储元件的阈值电压来对所述选中非易失性存储元件进行编程，所述编程包括：在与所述NAND串集合中的选中NAND串关联的沟道内创建编程电压(604)。

2.根据权利要求1所述的方法，其中，对所述组中的选中非易失性存储元件进行编程包括：

对与所述选中NAND串关联的选中字线施加电压序列；以及

对与所述选中NAND串中的第一选中NAND串关联的第一位线施加大小随着所述序列中的之后电压而增大的电压，直到在所述第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件被编程为止。

3.根据权利要求2所述的方法，其中，所述序列中的每个电压低于施加至所述第一位线的电压。

4.根据权利要求1至3中任一项所述的方法，还包括：

对与所述NAND串集合中的未选中NAND串关联的未选中位线施加抑制电压；

对与所述未选中NAND串关联的漏极选择栅极施加电压以将所述抑制电压传到所述未选中NAND串的沟道；以及

对与所述未选中NAND串关联的未选中字线施加电压以防止对所述未选中NAND串上的非易失性存储元件进行编程。

5.根据权利要求1所述的方法，其中，通过减小所述选中非易失性存储元件的阈值电压来对所述组中的选中非易失性存储元件进行编程包括：

对与所述选中NAND串关联的选中位线施加所述编程电压，同时对所述选中NAND串的选择栅极施加电压，以将所述编程电压传到所述选中NAND串的沟道；以及

在所述选中NAND串的沟道为所述编程电压时，对与所述选中NAND串关联的选中字线施加电压，以对在所述选中NAND串中的第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件进行编程。

6.根据权利要求5所述的方法，其中，对选中非易失性存储元件进行编程还包括：

在所述第一选中NAND串的沟道为所述编程电压时，对与所述第一选中NAND串关联的未选中字线施加第一电压，所述第一电压防止对所述第一选中NAND串上的已被编程的非易失性存储元件进行编程；以及

在所述第一选中NAND串的沟道为所述编程电压时，对在所述第一选中NAND串的所述选中字线与所述位线之间的、与所述第一选中NAND串关联的任何未选中字线施加第二电压，所述第二电压使得所述编程电压能够传到所述第一选中非易失性存储元件的沟道。

7.根据权利要求6所述的方法，其中，所述NAND串集合位于被选中用于编程的第一块中，所述多个NAND串包括第二块中的集合，所述第二块中的每个NAND串包括位于每个NAND串的第一端处的漏极侧选择栅极，所述第二块中的NAND串的漏极侧选择栅极包括第一晶体管和第二晶体管，所述第一晶体管比所述第二晶体管更靠近与所述NAND串关联的位线，所述第二块中的第一NAND串与所述第一块中的第一选中NAND串共享位线，并且所述方法还包括：

对所述第二块中的NAND串的漏极侧选择栅极的第一晶体管施加大致等于所述编程电压的电压；

对所述第二块中的NAND串的漏极侧选择栅极的第二晶体管施加抑制电压；以及

对所述第二块中的所有字线施加大致所述抑制电压。

8.一种3D堆叠式非易失性存储设备，包括：

具有水平定向的导电材料的多个字线(WL0，WL1，WL2，……)，所述导电材料与介电材料(D0，D1，D2，D3，……)在堆叠中交替；

竖直定向的多个NAND串(NS0，NS1，……)，每个NAND串包括非易失性存储元件集合以及位于每个NAND串的第一端处的漏极侧选择栅极(SGD)；

多个位线(BL0，BL1，……)，每个位线耦接至所述NAND串中的一个NAND串的漏极侧选择栅极；以及

与所述多个字线、所述多个位线以及所述多个NAND串通信的一个或更多个管理电路(122，110，124，128)，所述一个或更多个管理电路将所述多个NAND串的NAND串集合的非易失性存储元件擦除至高于零伏特的擦除阈值分布，所述一个或更多个管理电路通过将所述NAND串集合的选中非易失性存储元件的阈值电压减小到低于所述擦除阈值分布来对所述选中非易失性存储元件进行编程，所述编程包括：在与所述NAND串集合中的选中NAND串关联的沟道中创建编程电压。

9.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，为了对所述选中非易失性存储元件进行编程，所述一个或更多个管理电路对与所述选中NAND串关联的选中字线施加电压序列，并且对与所述选中NAND串关联的位线施加随所述序列中的之后电压而增大的电压，直到在所述选中NAND串中的第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件被编程为止。

10.根据权利要求9所述的3D堆叠式非易失性存储设备，其中，所述序列中的每个电压低于施加至与所述选中NAND串关联的位线的电压。

11.根据权利要求8至10中任一项所述的3D堆叠式非易失性存储设备，其中，所述一个或更多个管理电路对与所述NAND串集合中的未选中NAND串关联的未选中位线施加抑制电压，所述一个或更多个管理电路对与所述未选中NAND串关联的漏极选择栅极施加电压以将所述抑制电压传到所述未选中NAND串的沟道，所述一个或更多个管理电路对与所述未选中NAND串关联的未选中字线施加电压以防止对所述未选中NAND串上的非易失性存储元件进行编程。

12.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，作为对所述选中非易失性存储元件进行编程的一部分，所述一个或更多个管理电路对与所述选中NAND串关联的位线施加所述编程电压，同时对所述选中NAND串的漏极侧选择栅极施加电压，以将所述编程电压传到所述选中NAND串的沟道，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时对与所述选中NAND串关联的选中字线施加电压。

13.根据权利要求12所述的3D堆叠式非易失性存储设备，其中，作为对所述选中非易失性存储元件进行编程的一部分，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时，对在与所述选中NAND串关联的选中字线与源极线之间的、与所述选中NAND串关联的任何未选中字线施加第一电压，以防止对所述选中NAND串上的已被编程的任何非易失性存储元件进行编程，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时，对在所述选中NAND串的选中字线与位线之间的、与所述选中NAND串关联的任何未选中字线施加第二电压，所述第二电压使得所述编程电压能够传到所述选中非易失性存储元件的沟道并且所述第二电压防止对所述选中NAND串上的待被编程的任何非易失性存储元件进行编程。

14.根据权利要求13所述的3D堆叠式非易失性存储设备，其中，所述NAND串集合位于第一块中，所述多个NAND串的第二集合位于未被选中的第二块中，所述第一块中和所述第二块中的NAND串的漏极侧选择栅极包括第一晶体管和第二晶体管，所述第一晶体管比所述第二晶体管更靠近与所述NAND串关联的位线，所述一个或更多个管理电路对所述第二块中的NAND串的漏极侧选择栅极的第一晶体管施加大致等于所述编程电压的电压，所述一个或更多个管理电路对所述第二块中的NAND串的漏极侧选择栅极的第二晶体管施加大致0V的电压，所述一个或更多个管理电路对所述第二块中的所有字线施加大致0V的电压。

15.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，在所述多个NAND串的每个NAND串上的非易失性存储元件包括薄膜晶体管。