CN114694718A - 用于双脉冲编程的系统和方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器装置，其包括被配置成将第一编程电压施加到选定字线的控制电路，其中禁止用所述第一编程电压来编程对应于数据状态的第一集合的所述选定字线的存储器单元的第一子集，且其中所述第一编程电压被施加到对应于数据状态的第二集合的存储器单元的第二子集。所述控制电路被进一步配置成使所述选定字线的第一电压放电到对应于第二编程电压的第二电压电平，使得所述第二编程电压被施加到存储器单元的至少所述第一子集。所述控制电路被进一步配置成执行验证操作以验证存储器单元的所述第一子集和存储器单元的所述第二子集是否已完成编程。本发明还公开了一种编程非易失性存储器的存储器单元的方法。

Description

用于双脉冲编程的系统和方法
技术领域
本发明技术涉及存储器装置的操作。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许 多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存 取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电可擦除可编程只读存储器 (EEPROM)、快闪存储器等。在EEPROM或快闪NAND阵列架构中，存储器单元可布 置成行和列的矩阵，使得每个存储器单元的栅极通过行耦合到字线。存储器单元可成串 布置在一起，使得给定串中的存储器单元在共同源极线与共同位线之间从源极到漏极串 联耦合在一起。
发明内容
本公开的一个方面涉及一种非易失性存储器，其包括用于执行编程和验证操作以编 程非易失性存储器的存储器单元阵列的控制电路。控制电路在执行编程和验证操作的反 复时可被配置成将第一编程电压施加到选定字线。选定字线可包含对应于数据状态的第 一集合的存储器单元的第一子集和对应于数据状态的第二集合的存储器单元的第二子集。可禁止用第一编程电压来编程存储器单元的第一子集的相应存储器单元。第一编程 电压可被施加到对应于数据状态的第二集合的存储器单元的第二子集。控制电路可被进 一步配置成使选定字线的对应于第一编程电压的第一电压电平放电到对应于第二编程 电压的第二电压电平，使得第二编程电压被施加到存储器单元的至少第一子集。控制电 路可被进一步配置成执行编程和验证操作的验证部分，以验证存储器单元的第一子集和 存储器单元的第二子集是否已完成编程。
本公开的另一方面涉及一种编程非易失性存储器的存储器单元的方法。所述方法包 含作为编程和验证操作的反复的部分，将第一编程电压施加到选定字线。选定字线可包含对应于数据状态的第一集合的存储器单元的第一子集和对应于数据状态的第二集合 的存储器单元的第二子集。可禁止用第一编程电压来编程存储器单元的第一子集的相应 存储器单元。第一编程电压可被施加到对应于数据状态的第二集合的存储器单元的第二 子集。所述方法进一步包含使选定字线的对应于第一编程电压的第一电压电平放电到对 应于第二编程电压的第二电压电平，使得第二编程电压被施加到存储器单元的至少第一 子集。所述方法进一步包含作为编程和验证操作的反复的部分，执行验证操作以验证存 储器单元的第一子集和存储器单元的第二子集是否已完成编程。
本公开的又一方面涉及一种包括用于编程存储器单元的控制电路的存储器装置。存 储器单元可为非易失性存储器的存储器单元阵列的部分。控制电路可被配置成将第一编 程电压施加到选定字线。选定字线可包含对应于数据状态的第一集合的存储器单元的第 一子集和对应于数据状态的第二集合的存储器单元的第二子集。可禁止用第一编程电压 来编程存储器单元的第一子集的相应存储器单元。第一编程电压可被施加到对应于数据 状态的第二集合的存储器单元的第二子集。控制电路可被进一步配置成使选定字线的对 应于第一编程电压的第一电压电平放电到对应于第二编程电压的第二电压电平，使得第 二编程电压被施加到存储器单元的至少第一子集。控制电路可被进一步配置成执行编程 和验证操作的验证部分，以验证存储器单元的第一子集和存储器单元的第二子集是否已 完成编程。
附图说明
并入于本说明书中且构成本说明书的部分的附图说明本公开的各种方面，且连同描 述一起用以解释其原理。在方便的情况下，将在整个图式中使用相同附图标记来指代相同或相似元件。
图1A说明实例存储器装置的框图。
图1B说明包括编程电路、计数电路和确定电路的实例控制电路的框图。
图2说明根据本公开的原理的三个存储器串架构的示意图。
图3说明图1的存储器阵列的实例二维配置中的存储器单元块。
图4A说明NAND串中的实例浮动栅极存储器单元的横截面图。
图4B说明图4A的结构沿着线429的横截面图。
图5A说明NAND串中的实例电荷俘获存储器单元的横截面图。
图5B说明图5A的结构沿着线429的横截面图。
图6A说明图1的感测块SB1的实例框图。
图6B说明图1的感测块SB1的另一实例框图。
图7A说明图1的存储器阵列的实例三维配置中的块集合的透视图。
图7B说明图7A的块中的一个的一部分的实例横截面图。
图7C说明图7B的堆叠中的存储器孔直径的标绘图。
图7D说明图7B的堆叠的区622的特写图。
图8A说明图7B的堆叠的实例字线层WLL0的俯视图。
图8B说明图7B的堆叠的实例顶部电介质层DL19的俯视图。
图9A说明图8A的子块SBa至SBd中的实例NAND串。
图9B说明子块中的NAND串的另一实例视图。
图10描绘存储器单元在具有四个数据状态的实例编程操作中的Vth分布。
图11描绘存储器单元在具有八个数据状态的实例编程操作中的Vth分布。
图12描绘存储器单元在具有十六个数据状态的实例编程操作中的Vth分布。
图13说明存储器单元在具有至少四个数据状态的实例编程和验证操作中的Vth分布。
图14说明在实例编程和验证操作期间施加到存储器块的各种组件的电压。
图15A至15F说明用于编程选定字线的存储器单元的实例过程。
图16为说明根据本公开的原理的用于执行编程和验证操作以编程选定字线的存储 器单元集合的方法的流程图。
具体实施方式
以下论述涉及本发明的各种实施例。尽管这些实施例中的一个或多个可能是优选的，但不应将所公开实施例解释为或以其它方式用作限制本公开(包含权利要求书)的 范围。另外，所属领域的技术人员将理解以下描述具有广泛的应用，且任何实施例的论 述仅意味着所述实施例的示例性论述，而非意图暗示将本公开(包含权利要求书)的范 围限于所述实施例。
对存储器单元集合的编程和验证操作通常涉及在以已擦除数据状态提供存储器单 元之后，将一系列编程电压施加到选定字线的存储器单元。每个编程电压提供于编程环路中，所述编程环路也被称作编程和验证操作的反复。例如，编程电压可被施加到连接 到存储器单元的控制栅极的字线。在一种方法中，执行递增阶跃脉冲编程，其中编程电 压在每个编程环路中增大一步长。可在每个编程电压之后执行验证操作以确定存储器单 元是否已完成编程。在完成对存储器单元的编程时，可锁定所述存储器单元以免其在后 续编程环路中继续对其它存储器单元进行编程时受到进一步编程。编程和验证操作可为 多步编程和验证操作、全序列或单步编程和验证操作，或另一类型的编程和验证操作。
每个存储器单元可根据编程命令中的写入数据而与数据状态相关联。存储器单元可 处于已擦除数据状态(在本文中被称作已擦除数据状态)，或可被编程到不同于已擦除数 据状态的已编程数据状态(在本文中被称作已编程数据状态)。例如，在每单元两位存储器装置中，存在四个数据状态，包含已擦除数据状态以及被称作A、B和C数据状态的 三个已编程数据状态(参见图10)。在每单元三位存储器装置中，存在八个数据状态， 包含已擦除数据状态以及被称作A、B、C、D、E、F和G数据状态的七个已编程数据 状态(参见图11)。在每单元四位存储器装置中，存在十六个数据状态，包含被称作Er、 A、B、C、D、E、F、G、H、I、J、K、L、M、N和O数据状态的已擦除数据状态以及 十五个已编程数据状态(参见图12)。这些状态也可以数值方式分别称作数据状态0、 1、2、3、4、5、6、7、8、9、10、11、12、13、14和15。
在发出编程命令时，将写入数据存储在与存储器单元相关联的锁存器中。在编程期 间，可读取存储器单元的锁存器以确定单元待编程到的数据状态。每个已编程数据状态与验证电压相关联，使得在读取(感测)操作确定具有给定数据状态的存储器单元的阈 值电压(Vth)高于相关联验证电压时，认为所述存储器单元已完成编程。读取(感测) 操作可通过将相关联验证电压施加到控制栅极且感测穿过存储器单元的电流来确定存 储器单元是否具有高于相关联验证电压的Vth。如果电流相对较高，则此指示存储器单 元处于导电状态，使得Vth小于控制栅极电压。如果电流相对较低，则此指示存储器单 元处于非导电状态，使得Vth高于控制栅极电压。
然而，用于编程存储器单元的许多技术或配置并不能够高效和/或有效地实现快速编 程。例如，在一种已知方法中，随着编程操作的每个反复而施加递增地增大的编程脉冲。 在此方法下，选定和未选定字线的长充电时间可能会延迟编程操作的完成。在此和其它 方法中，用于编程的低效技术通常需要较多反复来完成编程(例如，相对于本文中所描述的技术)，从而进一步增大总编程时间和/或总验证时间。
本文中所描述的一些实施例包含存储器装置的控制电路，其使用多个编程脉冲来编 程选定字线的存储器单元集合。例如，控制电路可将第一编程电压(VpgmH)施加到选 定字线，所述选定字线包含对应于低数据状态的存储器单元的第一子集和对应于高数据 状态的存储器单元的第二子集。可禁止用第一编程电压(VpgmH)来编程对应于低数据 状态的存储器单元的第一子集。例如，控制电路先前可能已将禁止编程电压(VDDSA) 提供到与存储器单元的第一子集相关联的位线。因而，第一编程电压(VpgmH)可用于 编程对应于高数据状态的存储器单元的第二子集(而非对应于低数据状态的存储器单元 的第一子集)。
此外，控制电路可使与存储器单元的第一子集相关联的位线的电压电平从对应于禁 止编程电压(VDDSA)的第一电压电平放电到对应于零伏的第二电压电平。此将允许编程存储器单元的第一子集。接下来，控制电路可使选定字线的电压电平从对应于第一编 程电压(VpgmH)的第一电压电平放电到对应于第二编程电压(VpgmL)的较小第二电 压电平。例如，控制电路可被配置成在验证选定字线的存储器单元是否已被编程之前等 待一阈值时间周期。在阈值等待时间周期期间，选定字线的电压电平(和/或每个相应存 储器单元处的电压电平)可耗散到对应于第二编程电压(VpgmL)的值。此将允许使用 第二编程电压(VpgmL)来编程对应于低数据状态的存储器单元的第一子集，而使用或 将使用第一编程电压(VpgmH)来编程对应于高数据状态的存储器单元的第二子集。控 制电路可接着执行验证操作以验证存储器单元的第一和第二子集两者是否都已完成编 程。
以此方式，控制电路使用多个编程电压来编程选定字线的存储器单元集合。此外，控制电路通过相对于其它已知系统和方法(例如，需要较多电压脉冲以进行编程、具有 较高总编程时间等)降低编程和验证操作执行时间来节约资源(例如，处理资源、存储 器资源等)。
图1A为实例存储器装置的框图。存储器装置100可包含一个或多个存储器裸片108。存储器裸片108包含存储器单元的存储器结构126(例如存储器单元阵列)、控制 电路110和读取/写入电路128。存储器结构126可经由行解码器124通过字线寻址且经 由列解码器132通过位线寻址。读取/写入电路128包含多个感测块SB1、SB2……SBp (感测电路)，且允许并行地读取或编程存储器单元页。通常，控制器122包含在与一个 或多个存储器裸片108相同的存储器装置100(例如，可移动存储卡)中。命令和数据 经由数据总线120在主机140与控制器122之间传送，且经由线路118在控制器与一个 或多个存储器裸片108之间传送。
存储器结构126可为二维或三维的。存储器结构126可包括一个或多个存储器单元阵列，包含三维阵列。存储器结构126可包括单片式三维存储器结构，其中多个存储器 层级形成于单个衬底(例如晶片)上方(而非其中)，没有介入衬底。存储器结构126可 包括任何类型的非易失性存储器，所述非易失性存储器单片式形成于具有安置在硅衬底 上方的有源区域的存储器单元阵列的一个或多个物理层级中。存储器结构126可在非易 失性存储器装置中，所述非易失性存储器装置具有与存储器单元的操作相关联的电路， 无论相关联电路是在衬底上方还是在衬底内。
控制电路110与读取/写入电路128协作以对存储器结构126执行存储器操作，且包含状态机112、芯片上地址解码器114和电力控制模块116。状态机112提供存储器操作 的芯片层级控制。
可例如提供用于编程参数的存储区113。编程参数可包含编程电压、编程电压偏压、 指示存储器单元的位置的位置参数、接触线连接件厚度参数、验证电压等。位置参数可指示存储器单元在NAND串的整个阵列内的位置、存储器单元在特定NAND串群组内 的位置、存储器单元在特定平面上的位置等。接触线连接件厚度参数可指示接触线连接 件、接触线连接件包括的衬底或材料等的厚度。
芯片上地址解码器114提供由主机或存储器控制器使用的地址接口与由解码器124 和132使用的硬件地址之间的地址接口。电力控制模块116在存储器操作期间控制供应到字线和位线的电力和电压。所述电力控制模块可包含用于字线、SGS和SGD晶体管 以及源极线的驱动器。在一种方法中，感测块可包含位线驱动器。SGS晶体管为NAND 串的源极端处的选择栅极晶体管，且SGD晶体管为NAND串的漏极端处的选择栅极晶 体管。
在一些实施例中，可组合组件中的一些。在各种设计中，除了存储器结构126以外的组件中的一个或多个(单独地或以组合方式)可被视作配置成执行本文中所描述的动 作的至少一个控制电路。例如，控制电路可包含以下中的任一个或组合：控制电路110、 状态机112、解码器114/132、电力控制模块116、感测块SBb、SB2......SBp、读取/写入 电路128、控制器122等等。
控制电路可包含被配置成对一个存储器单元集合执行编程和验证操作的编程电路， 其中所述一个存储器单元集合包括指派成表示多个数据状态当中的一个数据状态的存 储器单元和指派成表示多个数据状态当中的另一数据状态的存储器单元；编程和验证操 作包括多个编程和验证反复；且在每个编程和验证反复中，编程电路对一个字线执行编程，之后编程电路将验证信号施加到所述一个字线。控制电路还可包含计数电路，其被 配置成获得通过对所述一个数据状态的验证测试的存储器单元的计数。控制电路还可包 含确定电路，其被配置成基于计数超出阈值的量来确定多个编程和验证反复当中的特定 编程和验证反复，在所述特定反复中针对指派成表示另一数据状态的存储器单元执行对 另一数据状态的验证测试。
例如，图1B为包括编程电路151、计数电路152和确定电路153的实例控制电路 150的框图。
芯片外控制器122可包括处理器122c、例如ROM 122a和RAM 122b的存储装置 (存储器)，以及错误校正码(ECC)引擎245。ECC引擎可校正在Vth分布的上尾部变 得过高时所引起的数个读取错误。然而，在一些情况下，可能存在不可校正的错误。本 文中所提供的技术降低了不可校正错误的可能性。
存储装置122a、122b包括代码，例如指令集，且处理器122c可操作以执行指令集以提供本文中所描述的功能性。替代地或另外，处理器122c可从存储器结构126的存 储装置126a，例如一个或多个字线中的存储器单元的预留区域来存取代码。例如，控制 器122可使用代码来存取例如用于编程、读取和擦除操作的存储器结构126。代码可包 含启动代码和控制代码(例如，指令集)。启动代码为在启动或起动过程期间初始化控制 器122并使得控制器122能够存取存储器结构126的软件。控制器122可使用代码来控 制一个或多个存储器结构126。在通电时，处理器122c从ROM 122a或存储装置126a 提取启动代码以供执行，且启动代码初始化系统组件并将控制代码加载到RAM 122b中。 一旦控制代码被加载到RAM122b中，便由处理器122c执行。控制代码包含用以执行 基本任务的驱动程序，所述基本任务例如控制和分配存储器、对指令的处理进行优先级 排序，以及控制输入和输出端口。
一般来说，控制代码可包含用以执行本文中所描述的功能(包含下文进一步论述的 流程图的步骤)的指令，且提供电压波形，包含下文进一步论述的电压波形。
在一个实施例中，主机为计算装置(例如，膝上型计算机、台式计算机、智能手机、平板计算机、数码相机)，其包含一个或多个处理器、一个或多个处理器可读存储装置(RAM、ROM、快闪存储器、硬盘驱动器、固态存储器)，所述处理器可读存储装置存储 用于编程一个或多个处理器以执行本文中所描述的方法的处理器可读代码(例如，软 件)。主机还可包含额外系统存储器、一个或多个输入/输出接口和/或与一个或多个处理 器通信的一个或多个输入/输出装置。
还可使用除了NAND快闪存储器之外的其它类型的非易失性存储器。
半导体存储器装置包含易失性存储器装置，例如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置，例如电阻性随机存取 存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、快闪存储器(其还可 被视为EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器 (“MRAM”)；以及能够存储信息的其它半导体元件。每种类型的存储器装置可具有不同 配置。例如，快闪存储器装置可以NAND或NOR配置来进行配置。
存储器装置可由无源和/或有源元件以任何组合形成。以非限制性实例的方式，无源 半导体存储器元件包含ReRAM装置元件，在一些实施例中，所述ReRAM装置元件包 含电阻率切换存储元件，例如反熔丝或相变材料，以及任选地转向元件，例如二极管或 晶体管。此外，以非限制性实例的方式，有源半导体存储器元件包含EEPROM和快闪存 储器装置元件，在一些实施例中，所述快闪存储器装置元件包含含有电荷存储区的元件， 例如浮动栅极、导电纳米粒子或电荷存储电介质材料。
多个存储器元件可被配置成使得其串联连接或使得每个元件可被个别地存取。以非 限制性实例的方式，呈NAND配置的快闪存储器装置(NAND存储器)通常含有串联连 接的存储器元件。NAND串是包括存储器单元和SG晶体管的串联连接的晶体管集合的 实例。
NAND存储器阵列可配置成使得所述阵列由多个存储器串构成，其中串由共享单个位线且作为群组被存取的多个存储器元件构成。替代地，存储器元件可配置成使得每个 元件可被个别地存取，例如NOR存储器阵列。NAND和NOR存储器配置为实例，且存 储器元件可以其它方式来配置。位于衬底内和/或衬底上方的半导体存储器元件可以二维 或三维形式布置，例如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置于单个平面或单个存储器装置层级中。通常，在二维存储器结构中，存储器元件布置于大体上平行于支撑存储器元件的衬 底的主表面延伸的平面中(例如，x-y方向平面中)。衬底可为上方或其中形成有存储器 元件的层的晶片，或可为在存储器元件形成之后附接到存储器元件的载体衬底。作为非 限制性实例，衬底可包含例如硅的半导体。
存储器元件可以例如多个行和/或列的有序阵列布置在单个存储器装置层级中。然 而，存储器元件可以非规则或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，例如位线和字线。
三维存储器阵列被布置成使得存储器元件占据多个平面或多个存储器装置层级，借 此形成三个维度上(即，x、y和z方向上，其中z方向大体上垂直于衬底的主表面，且 x和y方向大体上平行于衬底的主表面)的结构。
作为非限制性实例，三维存储器结构可竖直地布置为多个二维存储器装置层级的堆 叠。作为另一非限制性实例，三维存储器阵列可布置为多个竖直的列(例如，大体上垂直于衬底的主表面延伸，即在y方向上延伸的列)，其中每列具有多个存储器元件。所述 列可例如在x-y平面中以二维配置进行布置，从而产生具有在多个竖直堆叠的存储器平 面上的元件的存储器元件的三维布置。存储器元件在三个维度上的其它配置也可构成三 维存储器阵列。
以非限制性实例的方式，在三维NAND串阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器装置层级内形成NAND串。替代地，存储器元件可耦合在 一起以形成横穿多个水平存储器装置层级的竖直NAND串。可设想其它三维配置，其中 一些NAND串含有单个存储器层级中的存储器元件，而其它串含有跨越多个存储器层 级的存储器元件。三维存储器阵列还可以NOR配置和ReRAM配置进行设计。
通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或多个存储器装置层 级。任选地，单片式三维存储器阵列还可具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性实例，衬底可包含例如硅的半导体。在单片式三维阵列中，构成 阵列的每个存储器装置层级的层通常形成于阵列的下伏存储器装置层级的层上。然而， 单片式三维存储器阵列的邻近存储器装置层级的层可被共享，或在存储器装置层级之间 具有介入层。
而且，二维阵列可单独地形成且接着封装在一起以形成具有多个存储器层的非单片 式存储器装置。例如，可通过在单独衬底上形成存储器层级且接着使存储器层级彼此堆叠来构造非单片式堆叠存储器。衬底可在堆叠之前薄化或从存储器装置层级去除，但由 于存储器装置层级最初形成于单独衬底上方，因此所得存储器阵列不是单片式三维存储 器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可形成于 单独芯片上且接着封装在一起以形成堆叠芯片存储器装置。
图2说明利用交错的存储器串的三种类型的存储器架构的示意图。例如，附图标记201示出第一实例存储器架构的示意图，附图标记203示出第二实例存储器架构的示意 图，且附图标记205示出第三实例存储器架构的示意图。在一些实施例中，如所示出， 存储器架构可包含交错的NAND串的阵列。
参考存储器架构201，在串架构201中的行207-0至207-7中示出存储器串。存储 器串可包含存储器单元的集合(例如，其对应于存储器孔的集合)。每行示出为具有到存 储器串的四个端部。存储器串可在端部(在此图下不可见)处连接到邻近串。行207-0 至207-3的第一群组示出在虚设行208的左侧上。行207-4至207-7的第二群组示出在 虚设行208的右侧上。虚设行208将交错的八行中的行的两个群组分隔开。源极线209 定位在第一群组的边缘处且远离虚设行208。源极线210定位在第二群组的边缘处且远 离虚设行208和源极线209。
除了添加了额外群组之外，存储器架构203和205可类似于串架构201的架构。串架构203可为架构201的大小的两倍，且可包含十六行串，其中每个四行群组由虚设行 分隔开。串架构205可大于存储器架构201和存储器架构203两者。串架构205可包含 二十行串，其中每个四行群组由虚设行208分隔开。
在一些实施例中，存储器架构201、203和/或205可包含阵列下芯片结构。例如， 存储器架构201、203和/或205可包含阵列下芯片结构，借此控制电路在包含存储器串 的群组的存储器阵列下。利用阵列下芯片结构，存储器串可包含用于读取和擦除操作的 源极线的直接条带接触。
在存储器架构205中，可存在五个NAND串群组。在所示实例中，每个相应NAND 串群组可由虚设行208分隔开。在此实例中，存在两个最外NAND串群组、两个内部 NAND串群组(内部是相对于最外NAND串群组)和最内NAND串群组。
在一些实施例中，存储器架构205可为包含一个或多个三维块的三维存储器架构。在此情况下，三维块可在逻辑上分段为对应于NAND串群组的多个子块。三维块也可分 段为多个平面。本文中进一步提供额外块描述。
应理解，图2中所示的存储器架构是以实例的方式提供。实际上，本文中所描述的技术可实施于任何数目个不同存储器架构上，例如管道形BiCS(P-BiCS)、竖直凹部阵 列晶体管(VRAT)架构，和/或任何其它类型的EEPROM或快闪存储器架构。
图3说明图1的存储器阵列126的实例二维配置中的存储器单元块300、310。存储器阵列126可包含许多此类块300、310。每个实例块300、310包含数个NAND串和相 应位线，例如BL0、BL1……，其在所述块当中共享。每个NAND串在一端处连接到漏 极侧选择栅极(SGD)，且漏极选择栅极的控制栅极经由共同SGD线连接。NAND串在 其另一端处连接到源极侧选择栅极(SGS)，所述源极侧选择栅极继而连接到共同源极线 320。例如WL0至WL15的十六条字线在SGS与SGD之间延伸。在一些情况下，不含 用户数据的虚设字线也可用于邻近于选择栅极晶体管的存储器阵列。此类虚设字线可保 护边缘数据字线免受某些边缘效应的影响。
可提供于存储器阵列中的一种类型的非易失性存储器为例如图4A和4B中所示类型的浮动栅极存储器。然而，也可使用其它类型的非易失性存储器。如下文进一步详细 地论述，在图5A和5B中所示的另一实例中，电荷俘获存储器单元代替导电浮动栅极使 用非导电电介质材料来以非易失性方式存储电荷。由氧化硅、氮化硅和氧化硅(“ONO”) 形成的三层电介质包夹在导电控制栅极与存储器单元通道上方的半导电衬底的表面之 间。通过将来自单元通道的电子注入到氮化物中来编程单元，其中电子被俘获并存储于 有限区中。此所存储电荷接着以可检测的方式改变单元的通道的一部分的阈值电压。通 过将热孔注入到氮化物中来擦除单元。类似单元可提供在分离栅极(split-gate)配置中， 其中掺杂的多晶硅栅极在存储器单元通道的一部分上方延伸以形成单独的选择晶体管。
在另一方法中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中 ONO电介质层跨越通道在源极与漏极扩散之间延伸。一个数据位的电荷邻近于漏极地 定位于电介质层中，且其它数据位的电荷邻近于源极地定位于电介质层中。通过单独地 读取电介质内的空间上分离的电荷存储区的二进制状态来获得多状态数据存储。其它类 型的非易失性存储器也是已知的。
图4A说明NAND串中的实例浮动栅极存储器单元400、410、420的横截面图。在 此图中，位线或NAND串方向进入页，且字线方向从左到右。作为实例，字线424跨越 包含相应通道区406、416和426的NAND串延伸。存储器单元400包含控制栅极402、 浮动栅极404、隧道氧化物层405和通道区406。存储器单元410包含控制栅极412、浮 动栅极414、隧道氧化物层415和通道区416。存储器单元420包含控制栅极422、浮动 栅极421、隧道氧化物层425和通道区426。每个存储器单元400、410、420处于不同 的相应NAND串中。还说明了多晶硅间电介质(IPD)层428。控制栅极402、412、422 为字线的部分。图4B中提供沿着接触线连接件429的横截面图。
控制栅极402、412、422卷绕浮动栅极404、414、421，从而增大了控制栅极402、412、422与浮动栅极404、414、421之间的表面接触区域。此产生较高IPD电容，从而 带来使得编程和擦除更加容易的较高耦合比。然而，随着NAND存储器装置按比例缩 小，邻近单元400、410、420之间的间隔变得较小，因此在两个邻近浮动栅极402、412、 422之间几乎不存在用于控制栅极402、412、422和IPD层428的空间。
作为替代例，如图5A和5B中所示，已开发平坦或平面存储器单元500、510、520， 其中控制栅极502、512、522为平坦或平面的；也就是说，所述控制栅极并不卷绕浮动 栅极且其仅与来自其上方的电荷存储层528接触。在此情况下，在具有高浮动栅极方面 不存在优势。实际上，使得浮动栅极更加薄。此外，浮动栅极可用于存储电荷，或薄电 荷俘获层可用于俘获电荷。此方法可避免弹道式电子输送的问题，其中电子可在编程期 间在隧穿隧道氧化物之后行进穿过浮动栅极。
图5A描绘NAND串中的实例电荷俘获存储器单元500、510、520的横截面图。视 图在包括平坦控制栅极和电荷俘获区的存储器单元500、510、520的字线方向上，所述 存储器单元作为图1的存储器单元阵列126中的存储器单元500、510、520的二维实 例。电荷俘获存储器可用于NOR和NAND快闪存储器装置。相比于使用例如掺杂的多 晶硅的导体来存储电子的浮动栅极MOSFET技术，此技术使用例如SiN膜的绝缘体来 存储电子。作为实例，字线524跨越包含相应通道区506、516和526的NAND串延伸。 字线的部分提供控制栅极502、512、522。在字线下方的是IPD层528，电荷俘获层504、 514、521，多晶硅层505、515、525，以及隧穿层509、507、508。每个电荷俘获层504、 514、521在相应NAND串中连续地延伸。控制栅极的平坦配置可薄于浮动栅极。另外， 存储器单元可较近地放置在一起。
图5B说明图5A的结构沿着接触线连接件529的横截面图。NAND串530包含SGS 晶体管531、实例存储器单元500、533……535，以及SGD晶体管536。SGS晶体管531 和SGD晶体管536中的IPD层528中的通路允许控制栅极层502与浮动栅极层连通。 例如，控制栅极502和浮动栅极层可为多晶硅且隧道氧化物层可为氧化硅。IPD层528 可为例如呈N-O-N-O-N配置的氮化物(N)和氧化物(O)的堆叠。
NAND串可形成在衬底上，所述衬底包括p型衬底区555、n型阱556和p型阱 557。N型源极/漏极扩散区sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱中。通道 电压Vch可直接施加到衬底的通道区。
图6A说明图1的感测块SB1的实例框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器相关联。例如，实例感测电路650a、651a、652a和653a 分别与数据锁存器650b、651b、652b和653b相关联。在一种方法中，可使用不同相应 感测块来感测位线的不同子集。此允许与感测电路相关联的处理负载在每个感测块中由 相应处理器划分开并处置。例如，SB1中的感测电路控制器660可与感测电路和锁存器 的集合通信。感测电路控制器660可包含预充电电路661，其将电压提供到每个感测电 路以用于设置预充电电压。在一种可能方法中，例如经由图6B中的数据总线603和本 地总线(例如LBUS1或LBUS2)独立地将电压提供到每个感测电路。在另一可能方法 中，例如经由图6B中的接触线605并行地将共同电压提供到每个感测电路。感测电路 控制器660还可包含存储器662和处理器663。存储器662可存储可由处理器执行以执 行本文中所描述的功能的代码。这些功能可包含读取与感测电路650a、651a、652a、653a 相关联的锁存器650b、651b、652b、653b，设置锁存器中的位值，且提供用于设置感测 电路650a、651a、652a、653a的感测节点中的预充电电平的电压。下文提供感测电路控 制器660以及感测电路650a和651a的其它实例细节。
参考图6B，感测电路控制器660可例如以时间多路复用方式与不同感测电路650a、651a通信。在一种方法中，接触线605可连接到每个感测电路650a、651a中的电压钳 621、641。
每个感测电路650a、651a包含锁存器650b、651b，所述锁存器包含跳闸锁存器626、646，偏移验证锁存器627、647和数据状态锁存器628、648。电压钳621、641可用于 设置感测节点622、642处的预充电电压。感测节点到位线(BL)开关623、643选择性 地允许感测节点622、642与位线625、645通信，且电压钳624、644可例如在感测操 作或编程操作期间设置位线625、645上的电压。位线625、645连接到例如存储器单元 MC1和MC2的一个或多个存储器单元。在一些情况下，本地总线LBUS1、LBUS2允许 感测电路控制器660与感测电路650a、651a中的组件通信，所述组件例如锁存器650b、 651b和电压钳621、641。为了与感测电路650a、651a通信，感测电路控制器660经由 接触线601、602将电压提供到晶体管604、606，以将LBUS1、LBUS2与DBUS 603连 接。通信可包含将数据发送到感测电路650a、651a和/或从感测电路650a、651a接收数 据。
感测电路650a可为包括第一跳闸锁存器626的第一感测电路，且感测电路651a可为包括第二跳闸锁存器646的第二感测电路。感测电路650a为包括第一感测节点622 的第一感测电路的实例，其中第一感测电路与第一存储器单元MC1和第一位线625相 关联。感测电路651a为包括第二感测节点642的第二感测电路的实例，其中第二感测 电路与第二存储器单元MC2和第二位线645相关联。
在一些实施例中，存储器单元可包含旗标寄存器，所述旗标寄存器包含存储旗标位 的锁存器集合。在一些实施例中，旗标寄存器的量可对应于数据状态的量。在一些实施例中，一个或多个旗标寄存器可用于控制在验证存储器单元时使用的验证技术的类型。 在一些实施例中，旗标位的输出可修改装置的相关联逻辑，例如地址解码电路，使得选 择了指定单元块。批量操作(例如，擦除操作等)可使用旗标寄存器中设置的旗标或旗 标寄存器与地址寄存器的组合来进行，如在隐式寻址中，或替代地通过单独用地址寄存 器进行直接寻址来进行。
图7A为图1的存储器阵列126的实例三维配置中的块集合700的透视图。衬底上 有存储器单元(存储元件)的实例块BLK0、BLK1、BLK2、BLK3和具有供块BLK0、 BLK1、BLK2、BLK3使用的电路的外围区域704。例如，电路可包含可连接到块BLK0、 BLK1、BLK2、BLK3的控制栅极层的电压驱动器705。在一种方法中，共同驱动块BLK0、 BLK1、BLK2、BLK3中处于共同高度的控制栅极层。衬底701还可携载块BLK0、BLK1、 BLK2、BLK3下的电路，以及沿导电路径图案化以携载电路的信号的一个或多个下部金 属层。块BLK0、BLK1、BLK2、BLK3形成于存储器装置的中间区702中。在存储器装 置的上部区703中，沿导电路径图案化一个或多个上部金属层以携载电路的信号。每个 块BLK0、BLK1、BLK2、BLK3包括存储器单元的堆叠区域，其中堆叠的交替层级表示 字线。在一种可能方法中，每个块BLK0、BLK1、BLK2、BLK3具有相对的分层侧，竖 直接触件从所述分层侧向上延伸到上部金属层以形成到导电路径的连接。虽然作为实例 说明了四个块BLK0、BLK1、BLK2、BLK3，但可使用在x和/或y方向上延伸的两个或 更多个块。
在一种可能方法中，平面在x方向上的长度表示到字线的信号路径在一个或多个上 部金属层中延伸的方向(字线或SGD线方向)，且平面在y方向上的宽度表示到位线的 信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器装置的 高度。
图7B说明图7A的块BLK0、BLK1、BLK2、BLK3中的一个的一部分的实例横截 面图。块包括交替的导电层和电介质层的堆叠710。在此实例中，除了数据字线层(字 线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层以及四个虚设字线 层DWLD0、DWLD1、DWLS0和DWLS1。电介质层标记为DL0至DL19。此外，说明 包括NAND串NS1和NS2的堆叠710的区。每个NAND串涵盖存储器孔718、719， 其填充有形成邻近于字线的存储器单元的材料。图7D中更详细地示出且下文进一步详 细地论述堆叠710的区722。
堆叠710包含衬底711、衬底711上的绝缘膜712，和源极线SL的一部分。NS1具 有在堆叠的底部714处的源极端713和在堆叠710的顶部716处的漏极端715。可跨越 堆叠710周期性地提供作为延伸穿过堆叠710的互连件的接触线连接件(例如，狭缝， 例如金属填充的狭缝)717、720，以便将源极线连接到堆叠710上方的特定接触线。接 触线连接件717、720可在字线的形成期间使用且随后用金属填充。还说明位线BL0的 一部分。导电通孔721将漏极端715连接到BL0。
图7C说明图7B的堆叠中的存储器孔直径的标绘图。竖直轴线与图7B的堆叠对准且说明存储器孔718和719的宽度(wMH)，例如直径。图7A的字线层WLL0至WLL10 作为实例重复且在堆叠中处于相应高度z0至z10。在此存储器装置中，穿过堆叠蚀刻的 存储器孔具有极高宽高比。例如，约25到30的深度与直径比率为常见的。存储器孔可 具有圆形横截面。由于蚀刻过程，存储器孔宽度可沿着孔的长度而变化。通常，直径从 存储器孔的顶部到底部逐渐变小。也就是说，存储器孔为锥形，在堆叠的底部处变窄。 在一些情况下，在靠近选择栅极的孔的顶部处发生微小变窄，使得直径在从存储器孔的 顶部到底部逐渐变小之前变得略微较宽。
由于存储器孔的宽度的非均一性，包含存储器单元的编程斜率和擦除速度的编程速 度可基于存储器单元沿着存储器孔的位置(例如，基于存储器单元在堆叠中的高度)而变化。利用较小直径的存储器孔，跨越隧道氧化物的电场相对较强，使得编程和擦除速 度相对较高。一种方法为限定存储器孔直径类似(例如，在所限定直径范围内)的邻近 字线的群组，且针对一群组中的每个字线应用优化验证方案。不同群组可具有不同的优 化验证方案。
图7D说明图7B的堆叠710的区722的特写图。存储器单元形成在字线层与存储 器孔的相交点处的堆叠的不同层级处。在此实例中，SGD晶体管780、781提供在虚设 存储器单元782、783和数据存储器单元MC上方。数个层可例如使用原子层沉积沿着 存储器孔730的侧壁(SW)和/或在每个字线层内沉积。例如，每列(例如，由存储器 孔730内的材料形成的柱)可包含电荷俘获层或膜763(例如SiN或其它氮化物)、隧穿 层764、多晶硅主体或通道765以及电介质芯766。字线层可包含阻挡氧化物/块状高k 材料760、金属阻障761和作为控制栅极的导电金属762(例如钨)。例如，提供了控制 栅极790、791、792、793和794。在此实例中，在存储器孔730中提供除了金属之外的 所有层。在其它方法中，层中的一些可处于控制栅极层中。额外柱类似地形成在不同存 储器孔中。柱可形成NAND串的柱状有源区域(AA)。
在编程存储器单元时，将电子存储在与存储器单元相关联的电荷俘获层的一部分中。将这些电子从通道吸引到电荷俘获层中并穿过隧穿层。存储器单元的Vth与所存储 电荷的量成比例地增大。在擦除操作期间，电子返回到通道。
存储器孔730中的每一个可填充有多个环形层，包括阻挡氧化物层、电荷俘获层763、隧穿层764和通道层。存储器孔730中的每一个的芯区填充有主体材料，且多个 环形层处于存储器孔730中的每一个中的芯区与字线之间。
NAND串可被视为具有浮体通道，因为通道的长度并不形成在衬底上。此外，NAND串由堆叠中的处于彼此上方的多个字线层提供，且由电介质层彼此分隔开。
图8A说明图7B的堆叠710的实例字线层WLL0的俯视图。如所提及，三维存储 器装置可包括交替的导电层和电介质层的堆叠。导电层提供SG晶体管和存储器单元的 控制栅极。用于SG晶体管的层为SG层且用于存储器单元的层为字线层。此外，存储 器孔形成在堆叠中且填充有电荷俘获材料和通道材料。结果，形成了竖直NAND串。源 极线在堆叠下方连接到NAND串，且位线在堆叠上方连接到NAND串。
三维存储器装置中的块BLK可被划分成子块，其中每个子块包括具有共同SGD控制线的NAND串群组。例如，分别参见子块SBa、SBb、SBc和SBd中的SGD线/控制 栅极SGD0、SGD1、SGD2和SGD3。此外，块中的字线层可被划分成区。每个区处于 相应子块中且可在接触线连接件(例如，狭缝)之间延伸，所述接触线连接件周期性地 形成于堆叠中以在存储器装置的制造过程期间处理字线层。此处理可包含用金属替换字 线层的牺牲材料。通常，接触线连接件之间的距离应相对较小，以考虑对蚀刻剂可横向 行进以去除牺牲材料，以及金属可行进以填充空隙(所述空隙由去除牺牲材料而产生) 的距离的限制。例如，接触线连接件之间的距离可允许邻近接触线连接件之间存在几行 存储器孔。存储器孔和接触线连接件的布局还应考虑对在每条位线连接到不同存储器单 元时可跨越区延伸的位线的数目的限制。在处理字线层之后，可任选地用金属填充接触 线连接件以提供穿过堆叠的互连件。
在此实例中，邻近接触线连接件之间存在四行存储器孔。此处，行为在x方向上对准的存储器孔群组。此外，存储器孔的行呈交错图案，以增大存储器孔的密度。字线层 或字线被划分成各自由接触线813连接的区WLL0 a、WLL0 b、WLL0 c和WLL0d。在 一种方法中，块中的字线层的最后区可连接到下一块中的字线层的第一区。接触线813 继而连接到用于字线层的电压驱动器。区WLL0a具有沿着接触线812的实例存储器孔 810、811。区WLL0b具有实例存储器孔814、815。区WLL0c具有实例存储器孔816、 817。区WLL0d具有实例存储器孔818、819。图8B中也示出存储器孔。每个存储器孔 可为相应NAND串的部分。例如，存储器孔810、814、816和818可分别为NAND串 NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd和NS4_SBe的部分。
每个圆圈表示字线层或SG层处的存储器孔的横截面。用虚线示出的实例圆圈表示由存储器孔中的材料且由邻近字线层提供的存储器单元。例如，存储器单元820、821在WLL0a中，存储器单元824、825在WLL0b中，存储器单元826、827在WLL0c中， 且存储器单元828、829在WLL0d中。这些存储器单元在堆叠中处于共同高度处。
接触线连接件(例如，狭缝，例如金属填充的狭缝)801、802、803、804可位于区WLL0a至WLL0d的边缘之间且邻近于所述边缘。接触线连接件801、802、803、804提 供从堆叠的底部到堆叠的顶部的导电路径。例如，堆叠的底部处的源极线可连接到堆叠 上方的导电线，其中导电线连接到存储器装置的外围区中的电压驱动器。对于图8A的 子块SBa至SBd的其它细节，还参见图9A。
图8B说明图7B的堆叠的实例顶部电介质层DL19的俯视图。电介质层被划分成区DL19a、DL19b、DL19c和DL19d。每个区可连接到相应电压驱动器。此允许并行地编 程字线层的一个区中的存储器单元集合，其中每个存储器单元处于连接到相应位线的相 应NAND串中。可在每条位线上设置电压以允许或禁止每个编程电压期间的编程。
区DL19a具有沿着接触线812a的实例存储器孔810、811，所述接触线与位线BL0 重合。数条位线在存储器孔上方延伸且连接到如由“X”符号指示的存储器孔。BL0连 接到包含存储器孔811、815、817、819的存储器孔集合。另一实例位线BL1连接到包 含存储器孔810、814、816、818的存储器孔集合。还说明来自图8A的接触线连接件(例 如，狭缝，例如金属填充的狭缝)801、802、803、804，因为其竖直地延伸穿过堆叠。 可在x方向上跨越DL19层以序列BL0至BL23对位线进行编号。
位线的不同子集连接到不同行中的存储器单元。例如，BL0、BL4、BL8、BL12、 BL16、BL20在每个区的右侧边缘处连接到第一行单元中的存储器单元。BL2、BL6、 BL10、BL14、BL18、BL22连接到邻近单元行(邻近于右侧边缘处的第一行)中的存储 器单元。BL3、BL7、BL11、BL15、BL19、BL23在每个区的左侧边缘处连接到第一行 单元中的存储器单元。BL1、BL5、BL9、BL13、BL17、BL21连接到邻近存储器单元行 (邻近于左侧边缘处的第一行)中的存储器单元。
图9A说明图8A的子块SBa至SBe中的实例NAND串。子块与图7B的结构一致。 在左侧处说明堆叠中的导电层以供参考。每个子块包含多个NAND串，其中说明一个实 例NAND串。例如，SBa包括实例NAND串NS0，SBb包括实例NAND串NS1，SBc 包括实例NAND串NS2，SBd包括实例NAND串NS3，且SBe包括实例NAND串NS4。
另外，NS0_SBa包含SGS晶体管900和901，虚设存储器单元902和903，数据存 储器单元904、905、906、907、908、909、910、911、912、913和914，虚设存储器单 元915和916，以及SGD晶体管917和918。
NS1_SBb包含SGS晶体管920和921，虚设存储器单元922和923，数据存储器单 元924、925、926、927、928、929、930、931、932、933和934，虚设存储器单元935 和936，以及SGD晶体管937和938。
NS2_SBc包含SGS晶体管940和941，虚设存储器单元942和843，数据存储器单 元944、945、946、947、948、949、950、951、952、953和954，虚设存储器单元955 和956，以及SGD晶体管957和958。
NS3_SBd包含SGS晶体管960和961，虚设存储器单元962和963，数据存储器单 元964、965、966、967、968、969、970、971、972、973和974，虚设存储器单元975 和976，以及SGD晶体管977和978。
NS4_SBe包含SGS晶体管980和981、虚设存储器单元982和983、数据存储器单 元984、985、986、987、988、989、980、981、982、983和984，虚设存储器单元985 和986，以及SGD晶体管987和988。
在块中的给定高度处，每个子块中的存储器单元处于共同高度处。例如，一个存储器单元集合(包含存储器单元904)处于在交替的导电层和电介质层的堆叠中沿着锥形 存储器孔形成的多个存储器单元当中。一个存储器单元集合在堆叠中处于特定高度z0 处。连接到一个字线(WLL0)的另一存储器单元集合(包含存储器单元924)也处于特 定高度处。在另一方法中，连接到另一字线(例如，WLL8)的另一存储器单元集合(例 如，包含存储器单元912)在堆叠中处于另一高度(z8)处。
图9B说明子块中的NAND串的另一实例视图。NAND串包含具有48条字线(例 如，WL0至WL47)的NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd和NS4_SBe。每个子 块包括在x方向上延伸且具有共同SGD线(例如，SGD0、SGD1、SGD2、SGD3或SGD4) 的NAND串群组。在此简化实例中，每个NAND串中仅存在一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd和NS4_SBe分别处 于子块SBa、SBb、SBc、SBd和SBe中。此外，说明字线G0、G1和G2的实例群组。
图13说明实例编程和验证操作的波形。水平轴线说明编程环路编号，且竖直轴线说明编程电压和编程验证电压。实例编程和验证操作的每个反复可涉及将多个编程电压(例如，VpgmH和VpgmL)和一个或多个验证电压(例如，VvA、VvB等)施加到选定 字线。在一些实施例中，可基于给定存储器单元对应于低数据状态(例如，S1至S8或 图12中的状态A至H)还是高数据状态(例如，S9至S15或图12中的状态I至O)而 将每个编程电压施加到选定字线的特定存储器单元或存储器单元群组。结合图15A至 15F描述与这些实施例相关的额外信息。
对于每个编程或验证电压，为简单起见而说明波形。波形可为任何数目个形状，例如所示形状、正方形、多层形状、斜变形状等。另外，虽然一个或多个实施例将多个编 程电压称为包含两个编程电压(VpgmH和VpgmL)，但应理解，此是以实例的方式提供。 实际上，多于两个编程电压可用于编程存储器单元。例如，选定字线的存储器单元可被 分段为三个或更多个存储器单元群组，其中每个群组对应于数据状态的集合或范围。在 此实例中，单独的编程电压可用于编程每个相应存储器单元群组。
如本文中所使用，用作编程和验证操作的部分的编程电压集合和验证电压集合可统 称为脉冲串。编程电压集合可包含编程电压的第一子集和编程电压的第二子集。编程电压的第一子集可被施加到对应于高数据状态的存储器单元，且可表示为VgpmH1、VpgmH2……VpgmHn，其中n等于成功地编程存储器单元所执行的反复次数。编程电压 的第二子集可被施加到对应于低数据状态的存储器单元，且可表示为VpgmL1、 VpgmL2……VpgmLn，其中n等于成功地编程存储器单元所执行的反复次数。在一些实 施例中，控制电路可被配置成针对编程和验证操作的每个连续反复增大每个编程电压 (例如，VpgmH、VpgmL等)的振幅。例如，可使用电压偏压(dVpgm)和/或类似类型 的电压值来增大编程电压。在一些实施例中，用于验证存储器单元是否已被编程的验证 电压的数目可例如基于正验证的目标数据状态的数目。正验证的目标数据状态的数目可 例如对应于与字线相关联的存储器单元的数目。
在一些实施例中，编程和验证操作的每个反复可包含两个编程电压和一个或多个验 证电压的脉冲串。下文的描述将说明编程和验证操作的七个实例反复。
作为基本步骤(未示出)，可首先向与低数据状态相关联的位线提供禁止编程电压(VDDSA)，使得暂时禁止编程连接到每个相应位线的存储器单元。为了开始编程对应于 高数据状态的存储器单元，将例如编程电压1001的第一编程电压提供到选定字线。基 于提供了禁止编程电压(VDDSA)而禁止编程与低数据状态相关联的存储器单元。
接下来，与低数据状态存储器单元相关联的位线可从对应于禁止编程电压(VDDSA)的电压电平放电到零伏(或允许编程与低数据状态相关联的每个存储器单元 的电压电平)。接下来，选定字线的电压电平可从对应于第一编程电压的电压电平放电到 对应于例如编程电压1008的第二编程电压的电压电平。
在选定字线的电压电平放电到对应于第二编程电压的电压电平之后，将例如验证电 压1015的第一验证电压提供到选定字线。可通过在编程电压与验证电压之间将零伏(0V)施加到选定字线来分隔开编程电压和对应验证电压。以此方式，第一编程电压可用 于开始编程对应于高数据状态的存储器单元，第二编程电压可用于开始编程对应于低数 据状态的存储器单元，且第一验证电压可用于尝试验证所有存储器单元的至少一个子 集。
编程和验证操作的第二反复可包含第一编程电压1002、第二编程电压1009和验证电压1015。第一编程电压1002和第二编程电压1009各自已分别从第一编程电压1001 和第二编程电压1008增大dVpgm。编程和验证操作的后续反复继续此图案。具体来说， 第三反复可包含第一编程电压1003、第二编程电压1010和验证电压1015。第四反复可 包含第一编程电压1004；第二编程电压1011；以及包含第一电压1016且接着较小第二 电压1015的两个验证电压。第五反复可包含第一编程电压1005、第二编程电压1012， 和验证电压1016、1015。第六反复可包含第一编程电压1006、第二编程电压1013和验 证电压1016、1015。第七反复可包含第一编程电压1007；第二编程电压1014；以及三 个验证电压：第一验证电压1017，接着为较小验证电压1016且最终为仍较小的验证电 压1015。所示的七个反复意图为编程和验证操作的总反复次数的子集。例如，字线可具 有十六个存储器单元，且可在编程存储器单元的额外子集时执行额外反复。
图14说明在编程和验证操作期间捕获施加到字线(WLn)的各种电压电平的标绘图。具体来说，图14说明施加到选定SGD、未选定SGD、未选定控制栅极(CG)、与 WLn相关联的选定CG、将并不编程的被禁止位线(BL)、与将编程到状态S1至8(例 如，图12中的A至H)的存储器单元相关联的选定位线，以及与将编程到状态S9至15 (例如，图12中的I至O)的存储器单元相关联的选定位线的电压。在时间t0，施加到 被禁止位线和对应于状态S1至8的选定位线的电压电平增大到禁止电压VDDSA以防 止在此时编程那些位线，而施加到对应于状态9至15的选定位线的电压电平保持为或 接近零伏(0V)。
在选定位线的电压电平保持恒定的情况下(或在对应于状态S9至15的选定位线的电压电平根据下文论述的异常而略微增大的情况下)，选定控制栅极的电压电平斜变到 第一编程电压VpgmH，所述第一编程电压在大约时间t2到达以开始编程对应于状态S9 至15的位线而不编程对应于状态S1至8的位线。
在大约时间t3，选定控制栅极的电压电平开始从第一编程电压VpgmH斜降到较小的第二编程电压VpgmL，而对应于状态S1至8的位线的电压电平从VDDSA降低到大 约零伏(0V)，以允许开始编程对应于状态S1至8的位线。
在大约时间t4，对应于状态S1至S8的位线的电压电平大约处于零伏(0V)，且未 选定和选定控制栅极两者的电压电平可暂时升高且接着降到其相应Vpass和VpgmL电 平，借此抵消这些电压的任何降低，所述降低可由施加到将编程到状态S1至8的位线 的电压在时间t3开始的降低所引起。
在大约时间t5，已完成环路的编程部分，且降低选定控制栅极的电压电平。可接着开始编程和验证环路的验证部分。
在特定编程和验证环路，例如与两阶段编程循环的第二阶段相关联的那些环路中， 可控制选定位线的电压电平以允许较精确且受控的编程。在时间t1(其在时间t0与t2之间)，对应于状态S9至15的位线的电压电平增大到大于零伏(0V)但小于VDDSA的 电压电平QPW。替代地或另外，对应于状态S1至8的位线的电压电平从VDDSA降低 到QPW。
图15A至15F说明用于编程选定字线(示出为WLn)的存储器单元集合1106的实 例过程1100。结合图15A至15F所描述的一个或多个实施例可使用包含控制电路1104 和存储器单元集合1106的非易失性存储器装置1102来实施。例如，如将示出，控制电 路1104可通过执行编程和验证操作来编程存储器单元集合，其中编程和验证操作的每 个反复包含两个编程电压和一个或多个验证电压。在一些实施例中，编程和验证操作可 包含第一部分和第二部分。例如，编程和验证操作的第一部分可为多阶段操作的第一阶 段，且编程和验证操作的第二部分可为多阶段操作的第二阶段。
控制电路1104可包含能够与选定字线的每个相应存储器单元通信的状态机。在一些实施例中，选定字线可包含十六个四层级单元(QLC)。为了易于说明，在图15A至 15F中所示的实例中仅描绘这些存储器单元的一部分(例如，存储器单元(MC)0、MC 1、MC 2、MC 7、MC8和MC 15)。选定字线可连接到位线集合，所述位线集合包含位 线(BL)0、BL 1、BL 2……和BL 15。图15A至15F中示出这些位线的子集(例如， BL 0、BL 1、BL 2、BL 7、BL 8和BL 15)。应理解，此是以实例的方式提供，且实际 上，本文中所描述的一个或多个特征和/或技术可实施于连接到任何数目个字线和/或位 线的任何数目个存储器单元上。
在一些实施例中，存储器单元集合1106可包含对应于高数据状态的存储器单元和对应于低数据状态的存储器单元。在此文档的若干部分中，对应于低数据状态的存储器 单元可被称为选定字线中的存储器单元集合中的存储器单元的第一子集。替代地，这些 存储器单元可在本文中被称作低数据状态存储器单元。另外，对应于高数据状态的存储 器单元可被称为选定字线中的存储器单元集合中的存储器单元的第二子集。替代地，这 些存储器单元可在本文中被称作高数据状态存储器单元。如将描述，可使用第一编程电 压(VpgmH)来编程对应于高数据状态的存储器单元，且可使用第二编程电压(VpgmL) 来编程对应于低数据状态的存储器单元。
如图15A中由附图标记1108所示，控制电路1104可禁止编程对应于一个或多个低数据状态的存储器单元。例如，控制电路1104可向对应于低数据状态的存储器单元的 第一子集中的相应存储器单元提供禁止编程电压(VDDSA)，使得暂时禁止编程这些存 储器单元。
禁止编程电压(VDDSA)可指供电电压，例如感测放大器供应电压和/或类似类型的电压。基于存储器单元被配置成编程到前八个数据状态(例如，在十六个数据状态的 序列中)中的一个，存储器单元可对应于低数据状态。例如，每个存储器单元可具有至 多四个位。在所示实例中，每个存储器单元可具有四个位。因此，基于存储器单元被配 置成编程到数据状态0000、数据状态0001、数据状态0010、数据状态0011、数据状态 0100、数据状态0101、数据状态0110或数据状态0111，存储器单元可对应于低数据状 态。
在一些实施例中，控制电路1104可将禁止编程电压(VDDSA)提供到与对应于低 数据状态的存储器单元的第一子集相关联的位线。例如，控制电路1104可向连接到存 储器单元的第一子集中的每个相应存储器单元的位线提供禁止编程电压(VDDSA)，使 得禁止编程每个存储器单元。
在一些实施例中，控制电路1104可使对应于一个或多个其它字线(例如，除了选定字线以外的字线)的存储器单元被禁止编程。例如，控制电路1104可将另一禁止编程电 压(VPass)提供到一个或多个其它字线(例如，靠近选定字线的相邻字线)，使得禁止 通过将用以编程选定字线的存储器单元的编程电压来编程一个或多个其它字线的存储 器单元。另一禁止编程电压(VPass)可例如具有八伏、九伏、十伏和/或类似电压值的 电压值。
如图15B中由附图标记1110所示，控制电路1104可标识用以编程存储器单元集合的编程电压。例如，控制电路1104可标识用于编程对应于高数据状态的存储器单元的 第二子集的第一编程电压(VpgmH)，和/或可标识用于编程对应于低数据状态的存储器 单元的第一子集的第二编程电压(VpgmL)。
在一些实施例中，控制电路1104可接收编程命令数据(例如，从与非易失性存储器装置相关联的控制器)，且编程命令数据可指定每个相应存储器单元将编程到的数据状态。另外或替代地，控制电路可通过执行一个或多个读取操作(有时被称作感测操作) 来标识数据状态。例如，控制电路可执行包含将信号提供到存储器单元的数据锁存器的 读取操作。所述信号可使数据锁存器向控制电路提供能够标识数据状态的返回信号。控 制电路可对连接到选定字线的每个相应存储器单元执行读取操作。
以此方式，控制电路1104能够标识用以在编程和验证操作的的每个相应反复期间使用的多个编程电压。
如图15C中由附图标记1112所示，控制电路1104可将第一编程电压(VpgmH)提 供到对应于高数据状态的存储器单元的第二子集。例如，控制电路1104可将第一编程 电压(VpgmH)提供到存储器单元的第二子集的每个存储器单元的控制栅极。作为编程 和验证操作执行的编程部分的第一反复的部分，可提供第一编程电压(VpgmH)。此外， 因为向存储器单元的第一子集提供了禁止电压(VDDSA)，所以存储器单元的第一子集 被充电到将禁止用第一编程电压来编程存储器单元的第一子集的电压电平。
通过禁止编程存储器单元的第一子集，控制电路1104能够开始编程存储器单元的第二子集，而第一编程电压并不影响对应于低数据状态的存储器单元。
如图15D中由附图标记1114所示，控制电路1104可使与存储器单元的第一子集相关联的位线放电，以使能够编程存储器单元的第一子集。例如，控制电路1104可使与存 储器单元的第一子集(其对应于低数据状态)相关联的位线从对应于禁止编程电压 (VDDSA)的第一电压电平放电到零伏的第二电压电平(或允许编程每个存储器单元的 另一电压电平，例如对应于VBLC-QPW的第二电压电平)。
控制电路1104可通过在执行编程和验证操作的下一部分之前等待一阈值时间周期 而使位线放电。阈值时间周期可为足以允许位线放电到所配置电压电平(例如，零伏)的任何时间周期。
以此方式，控制电路1104去除了禁止编程电压(VDDSA)，使得能够编程存储器单元的第一子集。
如图15E中由附图标记1116所示，控制电路1104可使选定字线的电压电平放电到对应于第二编程电压(VpgmL1)的电压电平。例如，控制电路1104可使选定字线的电 压电平从对应于第一编程电压(VpgmH1)的第一电压电平放电到对应于第二编程电压 (VpgmL1)的第二电压电平。作为编程和验证操作的编程部分的第一反复的部分，可使 选定字线的电压电平放电。
因为已使禁止编程电压(VDDSA)从存储器单元的第一子集放电，所以第二编程电压(VpgmL1)将用于编程存储器单元的第一子集的每个相应存储器单元。虽然第二编程 电压(VpgmL1)也被提供到存储器单元的第二子集，但此将并不影响这些存储器单元的 编程，此是由于这些存储器单元中的每一个都配置有较高阈值电压。
在一些实施例中，为了使选定字线的电压电平放电，控制电路1104可在执行编程和验证操作的验证部分之前等待一阈值时间周期。此可允许选定字线的电压电平从第一编程电压(VpgmH1)耗散到第二编程电压(VpgmL1)。在一些实施例中，结合选定字 线使用的阈值时间周期可不同于结合与对应于低数据状态的存储器单元的第一子集相 关联的位线使用的阈值时间周期。
在一些实施例中，与存储器单元的第一子集相关联的位线的放电可使一个或多个编 程电压(Vpgm、VPass等)的强度降低。在此情况下，控制电路1104可被配置成使编 程电压出现尖峰，以便偏移使位线放电所引起的一个或多个编程电压的降低。例如，如 将描述，可在编程和验证操作的每个连续反复期间施加升压编程电压(例如，dVpgm)。 控制电路1104可例如被配置成通过针对编程和验证操作的后续反复中的一个施加补偿 编程电压(尖峰状Vpgm)而使编程电压出现尖峰(例如，而其它反复将简单地施加已 增大了升压编程电压的电压)。在一些实施例中，补偿编程电压可具有环路相依性电压电 平。例如，作为补偿编程电压施加的电压电平可基于所放电位线已影响选定字线的编程 电压(Vpgm)的程度而变化。另外或替代地，控制电路1104可使提供到选定字线附近 的其它字线的禁止编程电压(VPass)出现类似尖峰。
以此方式，控制电路1104执行编程和验证操作的编程部分的第一反复。
如图15F中由附图标记1118所示，控制电路1104可执行编程和验证操作的验证部分的第一反复。例如，控制电路1104可对选定字线的存储器单元的第一和第二子集执 行验证操作的第一反复。
在一些实施例中，控制电路1104可使用一个或多个位线电压偏压来执行验证操作。 例如，控制电路1104可将位线电压偏压施加到对应于正验证存储器单元的一个或多个位线，可将初始验证电压(VvA)施加到选定字线，和/或可基于每个存储器单元是否具 有满足(例如，高于)初始验证电压(VvA)的阈值电压Vth来验证每个相应存储器单 元是否已被编程。
另外或替代地，控制电路1104可使用一个或多个感测时间来执行验证操作。例如，控制电路1104可以利用一个或多个感测时间来调整选定字线中的存储器单元的阈值电 压(Vth)的方式执行验证操作。提供一特定实例，在正执行验证操作时，可已使用一个 或多个感测时间来控制影响相应存储器单元的阈值电压的预充电电压(PCV)。感测时间 可例如指示电容器可对对应于连接到选定字线的位线的存储器单元的感测节点充电的 持续时间。为了施加一个或多个感测时间，控制电路1104可将信号提供到电压钳以在 与存储器单元相关联的特定感测节点处设置预充电电压。存储器单元的控制栅极电压 (VCG)可在由给定感测时间指示的持续时间内随时间推移斜升。
在一些实施例中，控制电路1104可验证选定字线的所有存储器单元。在一些实施例中，控制电路1104可验证选定字线的存储器单元的一部分。例如，如果初始验证电压(VvA)正用于验证操作的第一反复，则控制电路1104可被配置成仅尝试验证对应于低 数据状态的存储器单元的第一子集的一部分。相对于尝试验证所有存储器单元，此节约 资源(例如，因为某些存储器单元将要具有对应于将不满足(例如，高于)初始验证电 压(VvA)的阈值电压(Vth)的数据状态)。
以此方式，控制电路1104验证包含于存储器单元的第一和第二子集中的存储器单元是否已被编程。相对于单独地验证存储器单元的第一和第二子集(例如，在编程和验 证操作的单独反复期间)，此节约资源(例如，计算资源、电力资源、存储器资源等)。 例如，通过单独地验证存储器单元的第一子集和存储器单元的第二子集，控制电路1104 通过减少编程选定字线的存储器单元将需要的编程和验证操作的总反复次数来节约资 源。
在一些实施例中，控制电路1104可使已被验证的存储器单元被锁定以免受到进一步编程。例如，如果控制电路1104验证存储器单元已完成编程，则控制电路1104可使 存储器单元被锁定以免受到进一步编程，使得在后续编程和验证反复期间继续对其它存 储器单元进行编程时所述存储器单元不受影响。
如由附图标记1120所示，控制电路1104可执行编程和验证操作的一个或多个额外反复以编程选定字线的存储器单元。例如，控制电路1104可通过递增地增大第一和第 二编程电压来执行编程和验证操作的一个或多个额外反复。如上文所描述，可使用升压 编程电压(dVpgm)或补偿编程电压(尖峰状Vpgm)来增大第一和第二编程电压。控 制电路1104可以与上文所描述的编程和验证操作的初始反复一致的方式来执行一个或 多个额外编程和验证操作。例如，控制电路1104可使用以下等式来增大第一编程电压 (VpgmH)和第二编程电压(VpgmL)：
VpgmH2＝VpgmH1+dVpgm (1)
VpgmL2＝VpgmL1+dVpgm (2)
在上文等式(1)和(2)中，VpgmH1表示编程操作的第一反复期间的第一编程电 压，VpgmH2表示编程操作的第二反复期间的第一编程电压(VpgmH)，VpgmL1表示编 程操作的第一反复期间的第二编程电压(VpgmL)，VpgmL2表示编程操作的第二反复期 间的第二编程电压(VpgmL)，且dVpgm表示升压电压。
在一些实施例中，控制电路1104可执行编程和验证操作的一个或多个额外反复，直到已满足停止条件为止。例如，可基于所有存储器单元被验证、基于选定字线中的最 终存储器单元被验证和/或基于满足另一类型的可配置停止条件而满足停止条件。
以此方式，控制电路1104执行编程和验证操作以编程且验证选定字线的存储器单元集合。通过执行如本文中所描述的编程和验证操作，控制电路1104减少了总编程脉 冲计数且减少了选定和未选定字线的充电时间(例如，充电到Vpgm、VPass等花费的时 间)。此相对于具有较高编程脉冲计数和/或选定和未选定字线的较高充电时间的编程和 验证操作节约了。
图16为说明根据本公开的原理的用于执行编程和验证操作以编程选定字线的存储 器单元集合的方法1600的流程图。例如，控制电路(例如，控制电路1104)可执行编 程和验证操作的一个或多个反复以编程选定字线的存储器单元集合。控制电路可为例如 存储器装置1102的存储器装置的部分。
步骤1602将第一编程电压施加到选定字线。例如，控制电路可将第一编程电压施加到选定字线。选定字线可包含对应于数据状态的第一集合的存储器单元的第一子集和对应于数据状态的第二集合的存储器单元的第二子集。数据状态的第一集合可例如与低于相关联于存储器单元的第二子集的数据状态的一个或多个数据状态相关联。
在一些实施例中，可禁止用第一编程电压来编程存储器单元的第一子集的相应存储 器单元。例如，在施加第一编程电压之前，方法1600可进一步包含将禁止编程电压施加到对应于存储器单元的第一子集的位线，使得禁止用第一编程电压来编程存储器单元的第一子集。另外或替代地，第一编程电压可被施加到存储器单元的第二子集。提供一特 定实例，在QLC存储器单元中，数据状态的第一集合可包含数据状态1至8，且数据状 态的第二集合可包含数据状态9至15。在此实例中，可使用第二编程电压编程数据状态 1至8，且可使用第一编程电压编程数据状态9至15。
步骤1604使选定字线的第一电压电平放电到对应于第二编程电压的第二电压电平， 使得第二编程电压被施加到存储器单元的至少第一子集。例如，控制电路可使选定字线 的对应于第一编程电压的第一电压电平放电到对应于第二编程电压的第二电压电平，使 得第二编程电压被施加到存储器单元的至少第一子集。
在一些实施例中，方法1600可进一步包含使与存储器单元的第一子集相关联的位线放电到零伏。例如，控制电路可使与存储器单元的第一子集相关联的位线从对应于禁 止编程电压(例如，VDDSA)的电压值放电到零伏的电压值。
步骤1606执行编程和验证操作的验证部分，以验证存储器单元的第一子集和存储器单元的第二子集是否已完成编程。例如，控制电路可执行验证操作以验证存储器单元 的第一和第二子集的存储器单元是否已完成编程。在一些实施例中，控制电路可使用验 证电压的集合来验证选定字线的存储器单元的一个或多个存储器单元是否已完成编程。 在一些实施例中，控制电路可使用验证电压的第一集合验证存储器单元的第一子集是否 已完成编程，且可使用验证电压的第二集合验证存储器单元的第二子集是否已完成编 程。
在一些实施例中，方法1600可进一步包含用于执行编程和验证操作的一个或多个额外反复的一个或多个步骤。例如，控制电路可通过在编程和验证操作的连续反复期间 递增地增大第一编程电压和第二编程电压来执行编程和验证操作的一个或多个额外反 复。在一些实施例中，控制电路可使用升压编程电压来增大第一编程电压和第二编程电 压。在一些实施例中，控制电路可使用补偿编程电压来增大第一编程电压和第二编程电 压。例如，通过将与存储器单元的第一子集相关联的位线放电到零伏，控制电路可能使 编程电压(Vpgm)和/或禁止字线编程电压(VPass)的电压电平降低。为了偏移或补偿 所述降低，控制电路可在编程和验证操作的一个或多个反复期间将补偿编程电压施加到 选定字线。此可产生能够偏移和/或补偿编程电压(Vpgm)和/或禁止字线编程电压 (VPass)的电压电平降低的尖峰。控制电路可执行这些反复，直到满足停止条件为止。
出于说明和描述的目的，已呈现本公开的前述详细描述。并不希望为穷尽性的或将 本公开限于所公开的精确形式。鉴于上文教示，许多修改和变化都是可能的。选择所描述实施例以便最好地解释本公开的原理和其实际应用，借此使得所属领域的其它技术人员能够在各种实施例中且以适于所预期的特定用途的各种修改最好地利用本公开。本公开的范围意图由所附权利要求书限定。
通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实例， 存储器装置可具有用于控制和驱动存储器元件以实现例如编程和读取的功能的电路。此 相关联电路可与存储器元件位于同一衬底上和/或位于单独衬底上。例如，用于存储器读 写操作的控制器可位于单独控制器芯片上和/或与存储器元件相同的衬底上。
所属领域的技术人员将认识到，此技术不限于所描述的二维和三维示范性结构，而 是涵盖如本文中所描述且如所属领域的技术人员所理解的技术的精神和范围内的所有相关存储器结构。
使用各种术语来指代特定系统组件。不同公司可能用不同的名称来引用组件，本文 档无意区分名称不同但功能相同的组件。在以下讨论中且在权利要求书中，术语“包含”和“包括”以开放式方式使用，且因此应解释为意指“包含(但不限于)……”。而且， 术语“耦合”意指间接或直接连接。因此，如果第一装置耦合到第二装置，则所述连接 可能是通过直接连接，或通过经由其它装置及连接的间接连接。
另外，在层或元件被称作“处于”另一层或衬底“上”时，其可直接处于另一层或 衬底上，或也可存在介入层。此外，应理解，在层被称作“处于”另一层“下”时，其 可处于正下方，且也可存在一个或多个介入层。此外，在层被称作“处于”两个层“之 间”时，其可为所述两个层之间的唯一层，或也可存在一个或多个介入层。
如本文中所描述，控制器包含个别电路组件、专用集成电路(ASIC)、具有控制软件的微控制器、数字信号处理器(DSP)、具有控制软件的处理器、现场可编程门阵列(FPGA)，或其组合。

Claims (20)

1.一种非易失性存储器装置，其包括：
控制电路，其用于执行编程和验证操作以编程非易失性存储器的存储器单元阵列，其中所述控制电路在执行所述编程和验证操作的反复时被配置成：
将第一编程电压施加到选定字线，其中所述选定字线包含对应于数据状态的第一集合的存储器单元的第一子集和对应于数据状态的第二集合的存储器单元的第二子集，其中禁止用所述第一编程电压来编程存储器单元的所述第一子集的相应存储器单元，且其中所述第一编程电压被施加到对应于数据状态的所述第二集合的存储器单元的所述第二子集；
使所述选定字线的对应于所述第一编程电压的第一电压电平放电到对应于第二编程电压的第二电压电平，使得所述第二编程电压被施加到存储器单元的至少所述第一子集；以及
执行所述编程和验证操作的验证部分以验证存储器单元的所述第一子集和存储器单元的所述第二子集是否已完成编程。
2.根据权利要求1所述的非易失性存储器装置，其中所述控制电路在施加所述第一编程电压之前被进一步配置成：
将禁止编程电压施加到对应于存储器单元的所述第一子集的位线，其中基于所述控制电路将所述禁止编程电压施加到对应于存储器单元的所述第一子集的所述位线，禁止用所述第一编程电压来编程存储器单元的所述第一子集的每个相应存储器单元。
3.根据权利要求1所述的非易失性存储器装置，其中所述第一编程电压具有高于所述第二编程电压的电压电平。
4.根据权利要求1所述的非易失性存储器装置，其中所述控制电路被进一步配置成使与存储器单元的所述第一子集相关联的位线放电到低于所述第一电压电平和所述第二电压电平的第三电压电平。
5.根据权利要求1所述的非易失性存储器装置，其中所述控制电路被进一步配置成执行所述编程和验证操作的一个或多个额外反复，且其中所述控制电路在执行所述编程和验证操作的所述一个或多个额外反复时被配置成：
在所述编程和验证操作的连续反复期间递增地增大所述第一编程电压和所述第二编程电压，直到满足停止条件为止。
6.根据权利要求5所述的非易失性存储器装置，其中在所述编程和验证操作的至少一个反复期间使用补偿编程电压来增大所述第一编程电压和所述第二编程电压，且其中在所述编程和验证操作的一个或多个其它反复期间使用升压编程电压来增大所述第一编程电压和所述第二编程电压。
7.根据权利要求1所述的非易失性存储器装置，其中所述控制电路在执行所述编程和验证操作的所述验证部分时被配置成：
使用验证电压的第一集合来验证存储器单元的所述第一子集的一个或多个存储器单元是否已完成编程，以及
使用验证电压的第二集合来验证存储器单元的所述第二子集的一个或多个存储器单元是否已完成编程。
8.一种编程非易失性存储器的存储器单元的方法，所述方法包括：
将第一编程电压施加到选定字线，其中所述选定字线包含对应于数据状态的第一集合的存储器单元的第一子集和对应于数据状态的第二集合的存储器单元的第二子集，其中禁止用所述第一编程电压来编程存储器单元的所述第一子集的相应存储器单元，且其中所述第一编程电压被施加到对应于数据状态的所述第二集合的存储器单元的所述第二子集；
使所述选定字线的对应于所述第一编程电压的第一电压电平放电到对应于第二编程电压的第二电压电平，使得所述第二编程电压被施加到存储器单元的至少所述第一子集；以及
作为编程和验证操作的反复的部分，执行验证操作以验证存储器单元的所述第一子集和存储器单元的所述第二子集是否已完成编程。
9.根据权利要求8所述的方法，其中所述方法在施加所述第一编程电压之前进一步包括：
将禁止编程电压施加到对应于存储器单元的所述第一子集的位线，其中基于所述控制电路将所述禁止编程电压施加到对应于存储器单元的所述第一子集的所述位线，禁止用所述第一编程电压来编程存储器单元的所述第一子集的每个相应存储器单元。
10.根据权利要求8所述的方法，其中所述第一编程电压具有高于所述第二编程电压的电压电平。
11.根据权利要求8所述的方法，其进一步包括将与存储器单元的所述第一子集相关联的位线放电到零伏。
12.根据权利要求8所述的方法，其进一步包括执行所述编程和验证操作的一个或多个额外反复，且其中执行所述编程和验证操作的所述一个或多个额外反复包括：
在所述编程和验证操作的连续反复期间递增地增大所述第一编程电压和所述第二编程电压，直到满足停止条件为止。
13.根据权利要求12所述的方法，其中在所述编程和验证操作的至少一个反复期间使用补偿编程电压来增大所述第一编程电压和所述第二编程电压，且其中在所述编程和验证操作的一个或多个其它反复期间使用升压编程电压来增大所述第一编程电压和所述第二编程电压。
14.根据权利要求8所述的方法，其中执行所述验证操作包括：
使用验证电压的集合来验证所述选定字线的所述存储器单元的一个或多个存储器单元是否已完成编程。
15.一种存储器装置，其包括：
控制电路，其用于编程为非易失性存储器的存储器单元阵列的部分的存储器单元，其中所述控制电路被配置成：
将第一编程电压施加到选定字线，其中所述选定字线包含对应于数据状态的第一集合的存储器单元的第一子集和对应于数据状态的第二集合的存储器单元的第二子集，其中禁止用所述第一编程电压来编程存储器单元的所述第一子集的相应存储器单元，且其中所述第一编程电压被施加到对应于数据状态的所述第二集合的存储器单元的所述第二子集；
使所述选定字线的对应于所述第一编程电压的第一电压电平放电到对应于第二编程电压的第二电压电平，使得所述第二编程电压被施加到存储器单元的至少所述第一子集；以及
执行编程和验证操作的验证部分以验证存储器单元的所述第一子集和存储器单元的所述第二子集是否已完成编程。
16.根据权利要求15所述的存储器装置，其中所述第一编程电压具有高于所述第二编程电压的电压电平。
17.根据权利要求15所述的存储器装置，其中所述控制电路被进一步配置成将与存储器单元的所述第一子集相关联的位线放电到零伏。
18.根据权利要求15所述的存储器装置，其中所述控制电路被进一步配置成执行所述编程和验证操作的一个或多个额外反复，且其中所述控制电路在执行所述编程和验证操作的所述一个或多个额外反复时被配置成：
在所述编程和验证操作的连续反复期间递增地增大所述第一编程电压和所述第二编程电压，直到满足停止条件为止。
19.根据权利要求18所述的存储器装置，其中在所述编程和验证操作的至少一个反复期间使用补偿编程电压来增大所述第一编程电压和所述第二编程电压，且其中在所述编程和验证操作的一个或多个其它反复期间使用升压编程电压来增大所述第一编程电压和所述第二编程电压。
20.根据权利要求15所述的存储器装置，其中所述控制电路在施加所述第一编程电压之前被进一步配置成：
将禁止编程电压施加到对应于存储器单元的所述第一子集的位线，其中基于所述控制电路将所述禁止编程电压施加到对应于存储器单元的所述第一子集的所述位线，禁止用所述第一编程电压来编程存储器单元的所述第一子集的每个相应存储器单元。
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