CN113870936A - 使用编码的tlc-精细对存储器单元进行编程 - Google Patents

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Abstract

本发明题为“使用编码的TLC‑精细对存储器单元进行编程”。本发明公开了一种存储设备，该存储设备包括控制电路，该控制电路通信地耦接到非易失性存储器，被配置为接收已使用数据结构进行存储的奇偶校验位，并且接收包括与一组存储器单元相关的块数据的主机数据的第一子集。控制电路可被配置为执行读取操作，以识别包括与该组存储器单元相关的附加块数据的主机数据的第二子集。控制电路可被配置为使用奇偶校验位对主机数据的第二子集进行解码。控制电路可被配置为执行写入操作，以将块数据写入作为该组存储器单元的一部分的至少一个或多个存储器单元。

Description

使用编码的TLC-精细对存储器单元进行编程
背景技术
本技术涉及存储器设备的操作。
存储器设备通常被提供为计算机或其他电子设备中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电可擦可编程只读存储器(EEPROM)、闪存存储器等。在EEPROM或闪存NAND阵列架构中，存储器单元可被布置成行和列的矩阵，使得每个存储器单元的栅极通过行耦接到字线。存储器单元可一起布置成串，使得给定串中的存储器单元从源极到漏极在公共源极线和公共位线之间串联耦接在一起。
发明内容
本发明的一个方面涉及存储设备，该存储设备包括通信地耦接到非易失性存储器的控制电路。控制电路可被配置为接收已使用数据结构进行存储的奇偶校验位，并且接收包括与一组存储器单元相关的块数据的主机数据的第一子集。控制电路可被配置为执行读取操作，以识别包括与该组存储器单元相关的附加块数据的主机数据的第二子集。控制电路可被配置为使用奇偶校验位对主机数据的第二子集进行解码。控制电路可被配置为执行写入操作，以将块数据写入作为该组存储器单元的一部分的至少一个或多个存储器单元。
本发明的另一个方面涉及执行编程操作以对一组存储器单元进行编程的方法，该方法包括接收已使用数据结构进行存储的奇偶校验位。该方法还包括接收包括与该组存储器单元相关的块数据的主机数据的第一子集。该方法还包括执行读取操作，以识别包括与该组存储器单元相关的附加块数据的主机数据的第二子集。该方法还包括使用奇偶校验位对主机数据的第二子集进行解码。该方法还包括执行写入操作，以将块数据写入作为该组存储器单元的一部分的至少一个或多个存储器单元。
本发明的又一方面涉及包括非易失性存储器和控制电路的存储设备。控制电路可通信地耦接到非易失性存储器。控制电路可用于对一组存储器单元进行编程。控制电路可被配置为接收已使用数据结构进行存储的奇偶校验位。控制电路可被进一步配置为接收包括用于顶部页面的块数据的主机数据的第一子集，其中该块数据与该组存储器单元相关。控制电路可被进一步配置为执行读取操作以识别主机数据的第二子集，该主机数据的第二子集包括与该组存储器单元相关的附加块数据的三个其他页面。控制电路可被进一步配置为使用奇偶校验位对主机数据的第二子集进行解码。控制电路可被进一步配置为执行写入操作，以将块数据的顶部页面和已解码的附加块数据的三个其他页面写入作为该组存储器单元的一部分的至少一个或多个存储器单元。
附图说明
并入本说明书中并且构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的情况下，相同的参考号将在整个附图中用来指代相同或相似的元件。
图1A示出了示例性存储器设备的框图。
图1B示出了包括编程电路、计数电路和确定电路的示例性控制电路的框图。
图2示出了根据本公开的原理的三个存储器串架构的示意图。
图3示出了图1的存储器阵列的示例性二维配置中的存储器单元的块。
图4A示出了NAND串中的示例性浮栅存储器单元的剖视图。
图4B示出了沿线429截取的图4A的结构的剖视图。
图5A示出了NAND串中的示例性电荷俘获存储器单元的剖视图。
图5B示出了沿线429截取的图5A的结构的剖视图。
图6A示出了图1的感测块SB1的示例性框图。
图6B示出了图1的感测块SB1的另一个示例性框图。
图7A示出了图1的存储器阵列的示例性三维配置中的一组块的透视图。
图7B示出了图7A的块中的一个块的一部分的示例性剖视图。
图7C示出了图7B的叠堆中的存储器孔直径的曲线图。
图7D示出了图7B的叠堆的区域622的近距离视图。
图8A示出了图6B的叠堆的示例性字线层WLL0的顶视图。
图8B示出了图7B的叠堆的示例性顶部电介质层DL19的顶视图。
图9A示出了图8A的子块SBa至子块SBd中的示例性NAND串。
图9B示出了子块中的NAND串的另一个示例性视图。
图10示出了具有至少四种数据状态的示例性编程操作中的存储器单元的Vth分布。
图11示意性地示出了根据本公开的原理的编程操作的应用。
图12以图形方式示出了根据本公开的原理的编程操作的各个阶段处的用于3位存储器单元的一组阈值电压分布(Vth)。
图13是示出了用于对一组存储器单元进行编程的示例性方法的流程图。
具体实施方式
以下讨论涉及本发明的各种实施方案。尽管这些实施方案中的一个或多个可能是优选的，但所公开的实施方案不应被解释为或以其它方式用作限制本公开的范围，包括权利要求书。此外，本领域的技术人员将会理解，以下描述具有广泛的应用，并且对任何实施方案的讨论仅旨在作为该实施方案的示例，并非旨在暗示本公开的范围(包括权利要求书)限于该实施方案。
用于一组存储器单元的编程-验证操作通常涉及在以擦除数据状态提供存储器单元之后向这些存储器单元施加一系列编程电压。在编程循环(也称为编程-验证迭代)中提供每个编程电压。例如，编程电压可被施加到字线，该字线连接到存储器单元的控制栅极。在一种方法中，执行增量步进脉冲编程，其中编程电压在每个编程循环中增加步长大小。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。编程-验证操作可以是多步编程-验证操作、完整序列或一步编程-验证操作或另一种类型的编程-验证操作。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。存储器单元可处于擦除数据状态(本文称为擦除数据状态)，或者可被编程为不同于擦除数据状态的编程数据状态(本文称为编程数据状态)。例如，在每单元两位的存储器设备中，存在四种数据状态，包括擦除数据状态和三种编程数据状态，该三种编程数据状态被称为A数据状态、B数据状态和C数据状态(参见图9)。在每单元三位的存储器设备中，存在八种数据状态，包括擦除数据状态和七种编程数据状态，该七种编程数据状态被称为A数据状态、B数据状态、C数据状态、D数据状态、E数据状态、F数据状态和G数据状态(参见图10)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除数据状态和十五种编程数据状态，该十五种编程数据状态被称为Er数据状态、A数据状态、B数据状态、C数据状态、D数据状态、E数据状态、F数据状态、G数据状态、H数据状态、I数据状态、J数据状态、K数据状态、L数据状态、M数据状态、N数据状态和O数据状态。这些也可在数字上分别被称为数据状态0、数据状态1、数据状态2、数据状态3、数据状态4、数据状态5、数据状态6、数据状态7、数据状态8、数据状态9、数据状态10、数据状态11、数据状态12、数据状态13、数据状态14和数据状态15。
当发出程序命令时，写入数据被存储在与存储器单元相关联的锁存器中。在编程期间，可读取存储器单元的锁存器以确定单元将被编程为的数据状态。每个编程数据状态与验证电压相关联，使得当读取(感测)操作确定其阈值电压(Vth)高于相关联的验证电压时，具有给定数据状态的存储器单元被认为已完成编程。读取(感测)操作可通过将相关联的验证电压施加到控制栅极并感测通过存储器单元的电流来确定存储器单元是否具有高于相关联的验证电压的Vth。如果电流相对较高，则这指示存储器单元处于导电状态，使得Vth小于控制栅极电压。如果电流相对较低，则这指示存储器单元处于非导电状态，使得Vth高于控制栅极电压。
在一些情况下，诸如当NAND闪存存储器被编程时，已应用专用写入方法来减少编程干扰。在这些情况下，写入数据通过多步编程操作写入NAND存储器，该多步编程操作包括将同一写入数据多次传输到NAND存储器。
一种常规解决方案涉及使用单层单元(SLC)存储器高速缓存存储块数据的四个页面，并且在各种NAND部件之间四次单独地传输块数据的四个页面。例如，常规解决方案可涉及将用于多个页面的第一组写入数据传输到NAND存储器，并且将第一组写入数据写入第一逻辑页面(例如，存储器单元可具有四个逻辑页面)。另外，可针对其他逻辑页面重复常规解决方案。在这种情况下，再次将用于其他页面的第一组写入数据传输到NAND存储器，并且将第一组写入数据写入其他页面。然而，实施利用该多个传输的编程操作增加了总线流量并且大大降低了系统性能。
另一种常规方法不需要使用SLC高速缓存存储和传输块数据的四个页面。在该方法中，在操作的第一阶段期间将块数据的两个页面写入MLC高速缓存。在第二阶段期间，这两个页面被回读，并且另外两个页面将用于操作的精细部分。因此，不需要SLC高速缓存，并且在两个阶段中仅一次将块数据的四个页面提供给NAND存储器。然而，该方法需要大的内部数据负载(IDL)读取裕度，并且基于第一阶段和第二阶段之间的大Vth差具有小的最终阈值电压分布(Vth)裕度(相对于上述第一常规编程操作)。
另一种常规方法涉及在第一阶段期间将块数据的四个页面传到NAND存储器，在第一阶段期间生成能够区分奇数数据状态和偶数数据状态的奇偶校验位，并且使用SLC高速缓存存储奇偶校验位。在第二阶段期间，读取块数据(即，模糊数据)的四个页面(例如，不必将数据存储在SLC高速缓存中)，并且使用奇偶校验位对数据进行解码。然而，该方法要求数据状态n和数据状态n+2不具有重叠的位，以便无错误地读取数据。这可能在已对开放块存储器单元实施数据保持(DR)过程之后尤其难以实现。在又一种常规方法中，在第一阶段期间写入块数据的三个页面。在第二阶段期间，回读块数据的三个页面，并且将第四页面用于操作的精细部分。然而，该方法需要在页面上具有大量不平衡数据状态的特定编码方案(例如，1-2-6-6编码方案、1-2-4-8编码方案等)，从而引起页面上的失效位计数(FBC)的较大不平衡。
本文所述的一些实施方案可包括用于使用TCL-精细编程操作对一组存储器单元进行编程的系统和/或方法。例如，在编程操作的第一阶段期间，将块数据的三个页面写入存储器单元以将存储器单元编程为八种数据状态(例如，在QLC中存在的十六个可用数据状态中)。与第一阶段并行地，生成奇偶校验位并使其可被与NAND存储器结构相关联的控制电路访问。奇偶校验位可以使用SLC高速缓存存储。在第二阶段期间，控制电路(例如，使用解码器)可具有来自第一阶段回读的数据状态，并且可通过使用奇偶校验位区分奇数数据状态和偶数数据状态(有时称为n和n+1数据状态)来对数据状态进行解码。通过对块数据的三个页面进行解码，块数据的三个页面可与块页面的顶部页面组合，并且作为编程操作的第二阶段的一部分被写入到存储器单元。
以这种方式，描述了有效和/或高效地对该组存储器单元进行编程的系统和/或方法。通过以上述方式对该组存储器单元进行编程，该系统和/或方法减少了存储数据和最小化存储器设备内和/或存储器设备与主机设备之间的数据传输的传输所需的SLC高速缓存块的数量(例如，相对于一种或多种常规方法，诸如模糊-精细编程操作)。此外，该系统和/或方法引起第一阶段与第二阶段之间的小Vth移位(例如，相对于上述方法，诸如MLC-精细编程操作)，从而相对于该方法改善编程性能并减少相邻字线干扰(NWI)。
图1A是示例性存储器设备的框图。存储器设备100可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块SB1、感测块SB2、…或或、SBp(感测电路系统)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器级形成在诸如晶片的单个基板上方(而不在其中)，没有居间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读取/写入电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。
存储区域113可例如被提供用于编程参数。编程参数可包括编程电压、编程电压偏置、指示存储器单元的位置的位置参数、接触线连接器厚度参数、验证电压等。位置参数可以指示存储器单元在整个NAND串阵列内的位置、存储器单元在特定NAND串组内的位置、存储器单元在特定平面上的位置等。接触线连接器厚度参数可指示接触线连接器、构成接触线连接器的基板或材料等的厚度。
片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应到字线和位线的功率和电压。该功率控制模块可包括用于字线、SGS晶体管和SGD晶体管与源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
在一些实施方案中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的动作。例如，控制电路可包括控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SBb、感测块SB2、…或或感测块SBp、读取/写入电路128、控制器122等中的任何一者或者它们的组合。
控制电路可包括被配置为对一组存储器单元执行编程操作的编程电路，其中该一组存储器单元包括被分配用于表示多种数据状态中的一种数据状态的存储器单元，以及被分配用于表示多种数据状态中的另一种数据状态的存储器单元；该编程操作包括多个编程-验证迭代；并且在每次编程-验证迭代中，编程电路对一个字线执行编程，之后编程电路将验证信号施加到一个字线。控制电路还可包括计数电路，该计数电路被配置为获得通过用于一种数据状态的验证测试的存储器单元的计数。控制电路还可以包括确定电路，该确定电路被配置为基于计数超过阈值的量来确定多个编程-验证迭代中的特定编程-验证迭代，在该特定编程-验证迭代中，对被分配用于表示另一种数据状态的存储器单元的该另一种数据状态执行验证测试。
例如，图1B是包括编程电路151、计数电路152和确定电路153的示例性控制电路150的框图。
片外控制器122可包括处理器122c、存储设备(存储器)诸如ROM122a和RAM 122b以及纠错码(ECC)引擎245。ECC引擎可以校正当Vth分布的上尾变得太高时引起的多个读取错误。然而，在一些情况下可能存在不可校正的错误。本文提供的技术降低了不可校正的错误的可能性。
存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括启动代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，非易失性存储器设备可以NAND配置或NOR配置进行配置。
该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和非易失性存储器设备元件，在一些实施方案中，该非易失性存储器设备元件包括包含电荷存储区域的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的非易失性存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由多个存储器串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。位于基板内和/或上方的半导体存储器元件可被布置成两个或三个维度，诸如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即在x、y和z方向上，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。
作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即在y方向上)，其中每列具有多个存储器单元。列可以二维配置例如在x-y平面中布置，从而得到存储器元件的三维布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。
以非限制性示例的方式，在NAND串的三维阵列中，存储器元件可耦接在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可设想到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。
通常，在单片三维存储器阵列中，一个或多个存储器设备级在单个基板上方形成。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可被共享或具有在存储器设备级之间的居间层。
然后，可单独形成二维阵列，并且然后封装在一起以形成具有多个存储器层的非单片存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。可在堆叠前将基板减薄或从存储器设备级移除，但由于存储器设备级在单独的基板上初始形成，因此所得的存储器阵列不是单片的三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可在单独的芯片上形成，并且然后封装在一起以形成堆叠的芯片存储器设备。
图2示出了利用交错存储器串的示例性BiCS存储器架构的示意图。例如，参考标号201示出了示例性BiCS 4存储器架构的示意图，参考标号203示出了示例性BiCS 5存储器架构的示意图，并且参考标号205示出了示例性BiCS 6存储器架构的示意图。在一些实施方案中，如图所示，BiCS存储器架构可包括交错NAND串的阵列。
参考存储器架构201，存储器串在串架构201中的行207-0至行207-7中示出。存储器串可包括一组存储器单元(例如，该组存储器单元对应于一组存储器孔)。每行被示出为具有存储器串的四个端部。存储器串可在端部(在该视图下方不可见)处连接到相邻串。在虚拟行208的左侧上示出的第一组行207-0至行207-3。在虚拟行208的右侧上示出的第二组行207-4至行207-7。虚拟行208将两组行在交错的八行中分开。源极线209定位在第一组的边缘处并且远离虚拟行208。源极线210定位在第二组的边缘处并且远离虚拟行208和源极线209。
存储器架构203和存储器架构205可类似于串架构201的存储器架构，不同的是添加了附加组。串架构203可为架构201的尺寸的两倍，并且可包括十六行串，其中每组四行由虚拟行隔开。串架构205可大于存储器架构201和存储器架构203两者。串架构205可包括二十行串，其中每组四行由虚拟行208隔开。
在一些实施方案中，存储器架构201、存储器架构203和/或存储器架构205可包括阵列结构下方的芯片。例如，存储器架构201、存储器架构203和/或存储器架构205可包括阵列结构下方的芯片，由此控制电路在包括该组存储器串的存储器阵列下方。利用阵列结构下方的芯片，存储器串可包括用于源极线的直接带接触以用于读取和擦除操作。
在一些实施方案中，存储器架构205可以是BiCS 6存储器架构。例如，在BiCS 6存储器架构中，可存在五个NAND串组。NAND串组212-1、NAND串组212-2、NAND串组212-3、NAND串组212-3和NAND串组212-4)。NAND串组212-0和NAND串组212-4可被称为外部NAND串组。NAND串组212-1、NAND串组212-2和NAND串组212-3可以统称为内部NAND串组。NAND串组212-2可以被称为最内部的NAND串组。
在一些实施方案中，BiCS 6存储器架构可以是包括一个或多个3-D块的3-D存储器架构。在这种情况下，3-D块可以在逻辑上分段成对应于NAND串组的多个子块。3-D块也可分段成多个平面。本文还提供了附加块描述。
虽然一个或多个实施方案涉及BiCS存储器架构，但应当理解，这以举例的方式提供。在实践中，本文所述的技术可在任何数量的不同存储器架构上实现，诸如管形BiCS(P-BiCS)、垂直凹陷阵列晶体管(VRAT)架构和/或任何其他类型的EEPROM或闪存存储器架构。
图3示出了图1的存储器阵列126的示例性二维配置中的存储器单元的块。存储器阵列可包括许多块。每个示例性块300、示例性块310包括多个NAND串和相应的位线，例如在块之间共享的BL0、BL1、…或。每个NAND串在一端处连接到漏极选择栅(SGD)，并且该漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在它们的另一端处连接到源极选择栅极，该源极选择栅极继而连接到公共源极线320。十六个字线，例如WL0至WL15，在源极选择栅极和漏极选择栅极之间延伸。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。这种虚设字线可以屏蔽边缘数据字线免受某些边缘效应的影响。
可以在存储器阵列中提供的一种类型的非易失性存储器是浮栅存储器。参见图4A和图4B。也可以使用其他类型的非易失性存储器。例如，电荷俘获存储器单元使用非导电介电材料代替导电浮栅，从而以非易失性方式存储电荷。参见图5A和图5B。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹在导电控制栅极和半导电基板的表面之间。该单元通过将电子从单元沟道注入氮化物中来编程，其中电子被捕获并存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以分裂栅配置提供类似的单元，其中掺杂多晶硅栅在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。
在另一种方法中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中ONO电介质层在源极和漏极扩散部之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的电介质层中，并且用于另一个数据位的电荷定位在邻近源极的电介质层中。通过分别读取电介质内空间上分离的电荷存储区域的二进制状态来获得多状态数据存储。其他类型的非易失性存储器也是已知的。
图4A示出了NAND串中的示例性浮栅存储器单元的剖视图。位线或NAND串方向进入页面中，并且字线方向从左到右。例如，字线424跨NAND串延伸，该NAND串包括相应的沟道区域406、沟道区域416和沟道区域426。存储器单元400包括控制栅极402、浮栅404、隧道氧化物层405和沟道区域406。存储器单元410包括控制栅极412、浮栅414、隧道氧化物层415和沟道区域416。存储器单元420包括控制栅极422、浮栅421、隧道氧化物层425和沟道区域426。每个存储器单元在不同的相应NAND串中。还示出了多晶硅层间电介质(IPD)层428。控制栅极是字线的部分。图4B中提供了沿接触线连接器429的剖视图。
控制栅极围绕浮栅包裹，从而增加控制栅极和浮栅之间的表面接触面积。这引起更高的IPD电容，从而导致更高的耦合比，这使得编程和擦除更容易。然而，随着NAND存储器设备按比例缩小，相邻单元之间的间距变得更小，因此在两个相邻浮栅之间几乎没有用于控制栅极和IPD的空间。
作为另外一种选择，如图5A和图5B所示，已开发出其中控制栅极为平坦或平面的平坦或平面存储器单元；即，其不围绕浮栅包裹，并且其与电荷存储层的唯一接触来自其上方。在这种情况下，具有高浮栅没有优势。相反，浮栅薄得多。此外，浮栅可用于存储电荷，或者薄电荷俘获层可用于俘获电荷。该方法可避免弹道电子传递的问题，其中电子可在编程期间在隧道穿过隧道氧化物之后行进穿过浮栅。
图5B示出了沿接触线连接器529的图5A的结构的剖视图。NAND串530包括SGS晶体管531、示例性存储器单元500、示例性存储器单元533、.或或示例性存储器单元534和示例性存储器单元535，以及SGD晶体管536。作为每个存储器单元的示例，存储器单元400包括控制栅极402、IPD层428、浮栅404和隧道氧化物层505，这与图5A一致。SGS晶体管和SGD晶体管中的IPD层中的通道允许控制栅极层和浮栅层连通。例如，控制栅极层和浮栅层可以是多晶硅，并且隧道氧化物层可以是氧化硅。IPD层可以是氮化物(N)和氧化物(O)的叠堆，诸如在N-O-N-O-N配置中。
NAND串可以形成在基板上，该基板包括p型基板区域555、n型阱556和p型阱557。在p型阱中形成N型源极/漏极扩散区域sd1、N型源极/漏极扩散区域sd2、N型源极/漏极扩散区域sd3、N型源极/漏极扩散区域sd4、N型源极/漏极扩散区域sd5、N型源极/漏极扩散区域sd6和N型源极/漏极扩散区域sd7。沟道电压Vch可直接施加到基板的沟道区域。
图6A示出了图1的感测块SB1的示例性框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器相关联。例如，示例性感测电路650a、示例性感测电路651a、示例性感测电路652a和示例性感测电路553a分别与数据锁存器650b、数据锁存器551b、数据锁存器652b和数据锁存器653b相关联。在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，SB1中的感测电路控制器660可以与该组感测电路和锁存器通信。感测电路控制器可以包括预充电电路661，该预充电电路向每个感测电路提供用于设定预充电电压的电压。在一种可能的方法中，电压例如经由数据总线603和局部总线诸如图6B中的LBUS1或LBUS2独立地提供给每个感测电路。在另一种可能的方法中，例如经由图6B中的接触线605同时向每个感测电路提供公共电压。感测电路控制器还可包括存储器662和处理器663。存储器662可存储可由处理器执行以执行本文所述功能的代码。这些功能可包括读取与感测电路相关联的锁存器、设置锁存器中的位值以及提供用于设置感测电路的感测节点中的预充电电平的电压。下文提供了感测电路控制器与感测电路650a和感测电路651a的进一步示例细节。
例如，感测电路控制器可以以例如时间复用的方式与不同的感测电路通信。在一种方法中，接触线605可以连接到每个感测电路中的电压钳位。
感测电路651a包括锁存器651b，该锁存器包括跳闸锁存器646、偏移验证锁存器647和数据状态锁存器648。电压钳位641可用于在感测节点642处设定预充电电压。感测节点至位线(BL)开关643选择性地允许感测节点与位线645通信，并且电压钳位644可以在位线上设定电压。位线645连接到一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器651b和电压钳位通信。为了与感测电路651a通信，感测电路控制器经由接触线601向晶体管606提供电压，以将LBUS2与DBUS连接。
感测电路650a可以是包括第一跳闸锁存器626的第一感测电路，并且感测电路651a可以是包括第二跳闸锁存器646的第二感测电路。
感测电路650A是包括第一感测节点622的第一感测电路的示例，其中第一感测电路与第一存储器单元MC1和第一位线625相关联。感测电路651A是包括第二感测节点642的第二感测电路的示例，其中第二感测电路与第二存储器单元MC2和第二位线645相关联。
图6B示出了图1的感测块SB1的另一个示例性框图。感测电路控制器660与包括示例性感测电路650a和示例性感测电路651a的多个感测电路通信，如图6A所示。感测电路650a包括锁存器650b，该锁存器包括跳闸锁存器626、偏移验证锁存器627和数据状态锁存器628。感测电路还包括电压钳位621，诸如晶体管，该电压钳位在感测节点622处设定预充电电压。感测节点至位线(BL)开关623选择性地允许感测节点与位线625通信，例如，感测节点电连接到位线，使得感测节点电压可以衰减。位线625连接到一个或多个存储器单元，诸如存储器单元MC1。电压钳位624可以设定位线上的电压，诸如在感测操作期间或在编程电压期间。本地总线LBUS1允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器650b和电压钳位通信。为了与感测电路650a通信，感测电路控制器经由接触线602向晶体管604提供电压，以将LBUS1与数据总线DBUS 603连接。通信可以包括将数据发送到感测电路和/或从感测电路接收数据。
图7A是图1的存储器阵列126的示例性三维配置中的一组块700的透视图。在基板上的是存储器单元(存储元件)的示例性块BLK0、示例性块BLK1、示例性块BLK2和示例性块BLK3，以及具有供块使用的电路的外围区域704。例如，电路可包括可连接到块的控制栅极层的电压驱动器705。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板701还可以承载连同一个或多个下部金属层一起的块下方的电路，该下部金属层在导电路径中被图案化，以承载电路的信号。这些块形成在存储器设备的中间区域702中。在存储器设备的上部区域703中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。
图7B示出了图7A的块中的一个块的一部分的示例性剖视图。该块包括交替的导电层和电介质层的叠堆710。在该示例中，除了数据字线层(字线)WLL0至数据字线层(字线)WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层DWLD0、虚设字线层DWLD1、虚设字线层DWLS0和虚设字线层DWLS1。介电层被标记为DL0至DL19。此外，示出了包括NAND串NS1和NAND串NS2的叠堆的区域。每个NAND串包含存储器孔718或存储器孔719，该存储器孔填充有形成与字线相邻的存储器单元的材料。在图7D中更详细地示出了叠堆的区域722。
该叠堆包括基板711、基板上的绝缘膜712和源极线SL的一部分。NS1在叠堆的底部714处具有源极端713，并且在叠堆的顶部716处具有漏极端715。接触线连接器(例如狭缝，诸如金属填充的狭缝)717和接触线连接器720可以跨叠堆周期性地提供，作为延伸穿过叠堆的互连，诸如以将源极线连接到叠堆上方的特定接触线。接触线连接器可以在形成字线期间使用，并且随后用金属填充。还示出了位线BL0的一部分。导电通孔721将漏极端715连接到BL0。
图7C示出了图7B的叠堆中的存储器孔直径的曲线图。垂直轴线与图7B的叠堆对准，并且示出了存储器孔718和存储器孔719的宽度(wMH)，例如直径。图7A的字线层WLL0至字线层WLL10作为示例重复，并且在叠堆中处于相应的高度z0至高度z10。在此类存储器设备中，蚀刻穿过叠堆的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔宽度可沿孔的长度变化。通常，存储器空穴的直径从其顶部到底部逐渐变小。也就是说，存储器孔为锥形的，在叠堆的底部变窄。在一些情况下，在选择栅极附近的孔的顶部处出现略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽。
由于存储器孔的宽度，因此存储器单元的编程速度(包括编程斜率和擦除速度)可基于存储器单元沿存储器孔的位置(例如，基于存储器单元在叠堆中的高度)而变化。对于较小直径的存储器孔，跨隧道氧化物的电场相对较强，使得编程和擦除速度相对较高。一种方法是限定存储器孔径相似的相邻字线的组(例如，在限定的直径范围内)，并且为组中的每个字线应用优化的验证方案。不同的组可以具有不同的优化验证方案。
图7D示出了图7B的叠堆的区域722的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管780和SGD晶体管781在虚设存储器单元782和虚设存储器单元783以及数据存储器单元MC上方提供。可以沿着存储器孔730的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，每个列(例如，由存储器孔内的材料形成的柱)可以包括电荷俘获层或膜763(诸如SiN或其他氮化物)、隧道层664、多晶硅体或沟道765，以及介电芯766。字线层可包括阻挡氧化物/块高k材料760、金属阻挡层761和导电金属762(诸如钨)作为控制栅极。例如，提供控制栅极790、控制栅极791、控制栅极792、控制栅极793和控制栅极794。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此隔开。
图8A示出了图7B的叠堆的示例性字线层WLL0的顶视图。如所提到的，3D存储器设备可以包括交替的导电层和电介质层的叠堆。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在叠堆中并填充有电荷俘获材料和沟道材料。因此，形成垂直NAND串。源极线连接至叠堆下方的NAND串并且位线连接至叠堆上方的NAND串。
3D存储器设备中的块BLK可以被划分成子块，其中每个子块包括具有公共SGD控制线的NAND串组。例如，分别参见子块SBa、子块SBb、子块SBc和子块SBd中的SGD线/控制栅极SGD0、SGD线/控制栅极SGD1、SGD线/控制栅极SGD2和SGD线/控制栅极SGD3。此外，块中的字线层可以被划分成区域。每个区域在相应子块中并且可以在接触线连接器(例如狭缝)之间延伸，这些接触线连接器周期性地形成在叠堆中以在存储器设备的制造过程期间处理字线层。该处理可以包括用金属替换字线层的牺牲材料。一般来讲，接触线连接器之间的距离应当相对较小以考虑蚀刻剂可以横向行进以移除牺牲材料，并且金属可以行进以填充通过移除牺牲材料而创建的空隙的距离的限制。例如，接触线连接器之间的距离可以允许相邻接触线连接器之间存在几行存储器孔。存储器孔和接触线连接器的布局还应当考虑当每个位线连接到不同的存储器单元时，可以跨区域延伸的位线数量的限制。在处理字线层之后，可以任选地用金属填充接触线连接器以提供穿过叠堆的互连。
在该示例中，在相邻接触线连接器之间存在四行存储器孔。这里的一行是一组在x方向上对准的存储器孔。此外，存储器孔的行以交错图案排列以增加存储器孔的密度。字线层或字线被划分成区域WLL0 a、区域WLL0 b、区域WLL0 c和区域WLL0d，这些区域各自通过连接器813连接。在一种方法中，块中的字线层的最后区域可以连接至下一个块中的字线层的第一区域。接触线813继而连接到用于字线层的电压驱动器。区域WLL0a具有沿接触线812的示例性存储器孔810和示例性存储器孔811。区域WLL0b具有示例性存储器孔814和示例性存储器孔815。区域WLL0c具有示例性存储器孔816和示例性存储器孔817。区域WLL0 d具有示例性存储器孔818和示例性存储器孔819。存储器孔也在图8B中示出。每个存储器孔可以是相应NAND串的一部分。例如，存储器孔810、存储器孔814、存储器孔816和存储器孔818可以分别是NAND串NS0_SBa、NAND串NS1_SBb、NAND串NS2_SBc、NAND串NS3_SBd和NAND串NS4_SBe的一部分。
每个圆圈表示字线层或SG层处的存储器孔的横截面。用虚线示出的示例性圆圈表示由存储器孔中的材料和相邻字线层提供的存储器单元。例如，存储器单元820和存储器单元821在WLL0a中，存储器单元824和存储器单元825在WLL0b中，存储器单元826和存储器单元827在WLL0c中，并且存储器单元828和存储器单元829在WLL0d中。这些存储器单元在堆叠中处于共同高度处。
接触线连接器(例如狭缝，诸如金属填充的狭缝)801、接触线连接器802、接触线连接器803和接触线连接器804可位于区域WLL0 a至区域WLL0 d的边缘之间并与这些边缘相邻。接触线连接器提供从叠堆的底部到叠堆的顶部的导电路径。例如，叠堆底部处的源极线可以连接至叠堆上方的导线，其中导线连接至存储器设备的外围区域中的电压驱动器。还参见图9A以便了解图8A的子块SBa至子块SBd的进一步细节。
图8B示出了图7B的叠堆的示例性顶部电介质层DL19的顶视图。电介质层被分成区域DL19 a、区域DL19 b、区域DL19 c和区域DL19d。每个区域可以连接至相应的电压驱动器。这允许同时编程字线层的一个区域中的一组存储器单元，其中每个存储器单元位于连接至相应位线的相应NAND串中。可以在每个位线上设置电压以允许或禁止在每个编程电压期间编程。
区域DL19a具有沿与位线BL0重合的接触线812a的示例性存储器孔810和示例性存储器孔811。许多位线在存储器孔上方延伸并连接至存储器孔，如“X”符号所指示。BL0连接到一组存储器孔，该组存储器孔包括存储器孔811、存储器孔815、存储器孔817和存储器孔819。另一个示例性位线BL1连接到一组存储器孔，该组存储器孔包括存储器孔810、存储器孔814、存储器孔816和存储器孔818。还示出了图8A中的接触线连接器(例如狭缝，诸如金属填充的狭缝)801、接触线连接器802、接触线连接器803和接触线连接器804，如它们垂直地延伸穿过叠堆。可以在x方向上跨越DL19层以顺序BL0至BL23对位线进行编号。
位线的不同的子集连接到不同的行中的存储器单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接到每个区域的右手边缘处的第一行单元中的存储器单元。BL2、BL6、BL10、BL14、BL18和BL22连接到与右手边缘处的第一行相邻的相邻行单元中的存储器单元。BL3、BL7、BL11、BL15、BL19和BL23连接到每个区域的左手边缘处的第一行单元中的存储器单元。BL1、BL5、BL9、BL13、BL17和BL21连接到与左手边缘处的第一行相邻的相邻行存储器单元中的存储器单元。
图9A示出了图8A的子块SBa至子块SBe中的示例性NAND串。子块与图7B的结构一致。示出了叠堆中的导电层以供在左手侧参考。每个子块包括多个NAND串，其中示出了一个示例性NAND串。例如，SBa包括示例性NAND串NS0，SBb包括示例性NAND串NS1，SBc包括示例性NAND串NS2，SBd包括示例性NAND串NS3，并且SBe包括示例性NAND串NS4。
另外，NS0_SBa包括SGS晶体管900和SGS晶体管901、虚设存储器单元902和虚设存储器单元903、数据存储器单元904、数据存储器单元905、数据存储器单元906、数据存储器单元907、数据存储器单元908、数据存储器单元909、数据存储器单元910、数据存储器单元911、数据存储器单元912、数据存储器单元913和数据存储器单元914、虚设存储器单元915和虚设存储器单元916，以及SGD晶体管917和SGD晶体管918。
NS1_SBb包括SGS晶体管920和SGS晶体管921、虚设存储器单元922和虚设存储器单元923、数据存储器单元924、数据存储器单元925、数据存储器单元926、数据存储器单元927、数据存储器单元928、数据存储器单元929、数据存储器单元930、数据存储器单元931、数据存储器单元932、数据存储器单元933和数据存储器单元934、虚设存储器单元935和虚设存储器单元936，以及SGD晶体管937和SGD晶体管938。
NS2_SBc包括SGS晶体管940和SGS晶体管941、虚设存储器单元942和虚设存储器单元843、数据存储器单元944、数据存储器单元945、数据存储器单元946、数据存储器单元947、数据存储器单元948、数据存储器单元949、数据存储器单元950、数据存储器单元951、数据存储器单元952、数据存储器单元953和数据存储器单元954、虚设存储器单元955和虚设存储器单元956，以及SGD晶体管957和SGD晶体管958。
NS3_SBd包括SGS晶体管960和SGS晶体管961、虚设存储器单元962和虚设存储器单元963、数据存储器单元964、数据存储器单元965、数据存储器单元966、数据存储器单元967、数据存储器单元968、数据存储器单元969、数据存储器单元970、数据存储器单元971、数据存储器单元972、数据存储器单元973和数据存储器单元974、虚设存储器单元975和虚设存储器单元976，以及SGD晶体管977和SGD晶体管978。
NS4_SBe包括SGS晶体管980和SGS晶体管981、虚设存储器单元982和虚设存储器单元983、数据存储器单元984、数据存储器单元985、数据存储器单元986、数据存储器单元987、数据存储器单元988、数据存储器单元989、数据存储器单元980、数据存储器单元981、数据存储器单元982、数据存储器单元983和数据存储器单元984、虚设存储器单元985和虚设存储器单元986，以及SGD晶体管987和SGD晶体管988。
在块中的给定高度处，每个子块中的存储器单元处于公共高度处。例如，一组存储器单元(包括存储器单元904)在沿交替的导电层和电介质层的叠堆中的锥形存储器孔形成的多个存储器单元中。一组存储器单元处于堆叠中的特定高度z0处。连接到一个字线(WLL0)的另一组存储器单元(包括存储器单元924)也处于特定高度处。在另一种方法中，连接到另一个字线(例如，WLL8)的另一组存储器单元(例如，包括存储器单元912)处于叠堆中的另一个高度(z8)处。
图9B示出了子块中的NAND串的另一个示例性视图。NAND串包括具有48个字线(例如，WL0至WL47)的NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd和NS4_SBe。每个子块包括NAND串组，该NAND串组在x方向上延伸并且具有公共SGD线，例如SGD0、SGD1、SGD2、SGD3或SGD4。在该简化的示例中，每个NAND串中仅有一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NAND串NS1_SBb、NAND串NS2_SBc、NAND串NS3_SBd和NAND串NS4_SBe分别处于子块SBa、子块SBb、子块SBc、子块SBd和子块SBe中。此外，示出了字线G0、字线G1和字线G2的示例性组。
图10示出了示例性编程操作的波形。水平轴线示出了编程循环编号，并且垂直轴线示出了编程电压值和编程验证值。编程电压(Vpgm)可以包括字线电压(WLVpgm)和/或位线电压(BLVpgm)。一般来讲，编程操作可以涉及将脉冲串施加到选定的字线，其中脉冲串包括多个编程-验证(PV)迭代。PV迭代的编程部分包括编程电压，并且PV迭代的验证部分包括一个或多个验证电压。
对于每个编程电压，为简单起见示出了方波，但其他形状是可能的，诸如多级形状或斜坡形状。此外，在该示例中使用增量步进脉冲编程(ISPP)，其中编程电压在每个连续编程循环中递增。该示例在其中编程已完成的单个编程步骤中使用ISPP。也可以在多步操作的每个编程步骤中使用ISPP。
脉冲串通常包括编程电压，这些编程电压在每个编程-验证迭代中使用电压偏置(dVpgm)逐步增大幅度。电压偏置可例如为字线电压偏置。可在多步编程-验证操作的每个编程步骤中应用新脉冲串，以初始编程电压(例如，初始Vpgm)开始并以不超过阈值电压Vth(例如，最大允许值)的最终编程电压(例如，最终Vpgm)结束。在不同的编程步骤中，初始编程电压可以相同或不同。在不同的编程步骤中，最终编程电压也可以相同或不同。在不同的编程步骤中，电压偏置可以相同或不同。在一些情况下，在最终编程步骤中使用较小的电压偏置来减小Vth分布宽度。
脉冲串1000包括施加到被选择用于编程的字线，以及相关联的一组非易失性存储器单元的一系列编程电压1001、编程电压1002、编程电压1003、编程电压1004、编程电压1005、编程电压1006、编程电压1007、编程电压1008、编程电压1009、编程电压1010、编程电压1011、编程电压1012、编程电压1013、编程电压1014和编程电压1015。在所示的示例中，例如，基于正被验证的目标数据状态的数量，在每个编程电压之后提供一个验证电压、两个验证电压或三个验证电压。被验证的目标数据状态的数量可以例如对应于与字线相关联的存储器单元的数量。可以通过在编程电压和验证电压之间向选定的字线施加0V来分离编程电压和对应的验证电压。
在所示的示例中，可以分别在第一编程电压1001、第二编程电压1002和第三编程电压1003中的每个编程电压之后施加A状态验证电压VvA(例如，波形或编程信号1016)。可以分别在第四编程电压1004、第五编程电压1005和第六编程电压1006中的每个编程电压之后施加A状态验证电压VvA和B状态验证电压VvB(例如，编程信号1017)。可以分别在第七编程电压1007和第八编程电压1008中的每个编程电压之后施加A状态验证电压VvA、B状态验证电压VvB和C状态验证电压VvC(例如，编程信号1018)。可以分别在第九编程电压1009、第十编程电压1010和第十一编程电压1011中的每个编程电压之后施加B状态验证电压VvB和C状态验证电压VvC(例如，编程信号1019)。最后，可以分别在第十二编程电压1012、第十三编程电压1013、第十四编程电压1014和第十五编程电压1015中的每个编程电压之后施加C状态验证电压VvC(例如，编程信号1020)。
在一些实施方案中，存储器设备100(例如，使用控制电路110的状态机112、控制器122和/或控制电路150)可使用不同的编程电压和/或不同的编程电压偏置来执行编程操作。在一些实施方案中，用于执行编程操作的编程电压和编程电压偏置可以分别包括字线电压和字线电压偏置。除此之外或另选地，用于执行编程操作的编程电压和编程电压偏置可以分别包括位线电压和位线电压偏置。
在一些实施方案中，可基于存储器架构内的存储器单元的位置来识别要施加到连接到存储器单元的线(例如，位线、字线等)的编程电压和/或编程电压偏置。存储器单元的位置可指示存储器单元被包括在特定NAND串组中，指示存储器单元被包括在存储器架构的特定平面上，等等。除此之外或另选地，可以基于将特定NAND串组(例如，存储器单元包括在其中的该特定NAND串组)与其他NAND串组分段或分离的接触线连接器的厚度来识别编程电压偏置。
图11示意性地示出了用于对存储器单元进行编程的改善编程操作的示例性应用程序1100。存储器单元可由存储器设备诸如存储器设备100支持。存储器设备可以包括存储器诸如NAND存储器、用于与主机设备和NAND存储器通信的控制器，以及用于向主机设备和NAND存储器发送通信和/或在主机设备和NAND存储器之间接收通信的总线。控制器可包括频率调制器(FM)、编码器(例如，低密度奇偶校验(LDPC)编码器)、解码器(例如，LDPC解码器)等。NAND存储器可包括高速缓存(例如，SLC高速缓存)、控制电路、读/写电路(未示出)和支持存储器单元的主存储器结构。存储器单元可包括QLC、TLC、SLC等。NAND存储器的控制电路可经由总线或其他通信接口与频率调制器(FM)设备通信。
虽然一个或多个实施方案是指NAND存储器，但应当理解，这以举例的方式提供。在实践中，一个或多个实施方案可在任何数量的不同类型的非易失性存储器上实现。另外，虽然一个或多个实施方案被描述为由控制器实现，但应当理解，这以举例的方式提供，并且在实践中，一个或多个实施方案可由控制电路实现。此外，虽然一个或多个实施方案被描述为由控制电路实现，但应当理解，这以举例的方式提供，并且在实践中，一个或多个实施方案可由控制器实现。
如参考标号1102所示，控制器可从主机设备接收主机数据。例如，控制器(例如，使用编码器，诸如低密度奇偶校验(LDPC)编码器)可以从主机设备接收主机数据。例如，当在文件系统或操作系统下运行应用程序时，主机设备可以向控制器提供主机数据。
在一些实施方案中，存储器单元可以是TLC并且可以利用完整序列编程。在这种情况下，一个字线可以在移动到对另一个字线进行编程之前被完全编程。
在一些实施方案中，主机数据可包括在对存储器单元进行编程时要使用的块数据的页面。页面可包括与将作为整体一起编程的一组存储器单元(通常沿字线或位线)相关的块数据。页面的块数据可包括用户数据、与纠错码(ECC)和/或标志相关的标头数据等。例如，块数据可包括以逻辑扇区为单位对数据寻址的二进制数字串，其中例如每个扇区可包含512字节的数据。块数据可例如识别存储器单元所位于的特定块的存储位置。寻址数据可被称为逻辑地址。在一些实施方案中，块数据可包括以逻辑簇为单位对数据进行寻址的二进制数，每个逻辑簇由一个或多个逻辑扇区组成。
在一些实施方案中，可使用块数据的四个页面，诸如上部页面、中间页面、下部页面和顶部页面。这四个页面的命名约定可以变化，但最终是指相同的四个逻辑页面。例如，在一些情况下，顶部页面可被称为第四页面或最后页面。
在一些实施方案中，控制器可使用数据结构存储主机数据。例如，控制器可使用由静态随机存取存储器(SRAM)、动态RAM(DRAM)和/或另一种类型的存储器支持的数据结构来存储主机数据。
在一些实施方案中，控制器可封装主机数据。例如，控制器(例如，使用编码器)可使用纠错码(ECC)数据封装主机数据。
在一些实施方案中，控制器可处理主机数据或主机数据(例如，封装的主机数据)以识别要编程到存储器单元的主机数据的第一子集。第一子集可以包括要编程到存储器单元的块数据的顶部页面。在一些实施方案中，控制器可处理主机数据以识别要编程到存储器单元的主机数据的第二子集。第二组主机数据可以包括要编程到存储器单元的块数据的前三个页面。如本文将进一步描述的，块数据的前三个页面可以在编程操作的第一阶段期间被编程，并且块数据的顶部页面可以在编程操作的第二阶段期间用前三个页面进行编程。
如参考标号1104所示，控制器可将主机数据的第一子集提供给控制电路。例如，控制器可经由总线将主机数据的第一子集提供给控制电路的解码器。这将允许块数据的顶部页面在编程操作的最终阶段期间与块数据的其他三个页面组合，如本文将进一步描述的。
如参考标号1106所示，控制器可将主机数据的第二子集提供给主存储器结构。例如，控制器(例如，使用编码器)可以通过经由总线向NAND存储器提供第二组主机数据来执行编程操作的TLC阶段。如所描述的，第二组主机数据可以包括块数据的三个页面(例如，上部页面、中间页面和下部页面)。
在一些实施方案中，当执行编程操作的第一阶段时，可以实现3345编码方案。例如，可以实现3345编码方案或结构上类似的编码方案，使得使用三个页面对八个TLC数据状态进行编程。这允许每个Vth之间的更大间距，从而改善Vth裕度和编程可靠性。
在一些实施方案中，执行TLC阶段可包括基于块数据的三个页面对存储器单元进行编程。例如，块数据的三个页面可被编程，使得三个页面的块数据被写入为八种TLC数据状态。
如参考标号1108所示，编程数据状态可被回读到控制电路。例如，控制电路可执行读取操作以从相应的存储器单元读取编程数据状态。在一些实施方案中，奇偶校验位可以在NAND存储器内生成并使用高速缓存存储。这允许奇偶校验位被提供给控制电路并用于对第二组主机数据进行解码，如本文将进一步描述的。如参考标号1110所示，可以使用高速缓存(例如，SLC高速缓存)存储奇偶校验位，并且可以将奇偶校验位提供给NAND存储器的控制电路。在一些实施方案中，控制电路可执行读取操作以从高速缓存读取奇偶校验位。
如参考标号1112所示，控制电路可对第二组主机数据进行解码，并且可将经解码的第二组主机数据与第一组主机数据组合。例如，控制电路(例如，使用解码器)可以通过使用奇偶校验位对块数据的三个页面(即，主机数据的第二子集)进行解码来执行编程操作的精细阶段，使得奇偶校验位可以用于区分奇数数据状态和偶数数据状态。
在一些实施方案中，作为精细阶段的一部分，控制电路可使用奇偶校验位将八种数据状态编程为具有更紧凑的Vth宽度的十六种数据状态。例如，如果在编程操作的TLC阶段期间编程的数据状态是状态0、状态1、状态4、状态5、状态6、状态10、状态12和状态14(例如，十六种QLC数据状态中的八种)，则奇偶校验位可以用于区分状态0和状态1、状态1和状态4、状态4和状态5、状态5和状态6等。结合图10提供关于解码块数据的附加信息。
通过在第一阶段中对八种数据状态进行编程，存储器设备相对于MLC-精细编程操作减少NWI。这是因为第一阶段和第二阶段之间的Vth移位较小。另外，通过利用奇偶校验位，只有奇偶校验位必须存储在高速缓存存储器中，从而相对于必须将块数据的页面存储在高速缓存中的一个或多个常规解决方案节省了资源(例如，存储器资源、计算资源和/或网络资源)。此外，只有块数据的四个页面必须一次提供给NAND存储器，从而减少存储器设备的一个或多个部件上的数据传输负载。
图12以图形方式示出了根据本公开的原理的编程操作的各个阶段处的用于3位存储器单元的一组阈值电压分布(Vth)。如顶线所示，编程操作的第一阶段可使存储器单元被编程为八种数据状态(例如，被示出为数据状态s0、数据状态s1、数据状态s4、数据状态s5、数据状态s6、数据状态s10、数据状态s12和数据状态s14)。奇偶校验位可以被生成并存储在存储器单元中的一个或多个存储器单元的SLC高速缓存中。在所示的示例中，奇偶校验位0、奇偶校验位1、奇偶校验位0、奇偶校验位1、奇偶校验位0、奇偶校验位1、奇偶校验位0、奇偶校验位1可以对应于数据状态s0、数据状态s1、数据状态s4、数据状态s5、数据状态s6、数据状态s10、数据状态s12和数据状态s14。如将描述的，奇偶校验位允许控制电路区分奇数数据状态和偶数数据状态。在一些实施方案中，可以使用一组读取电平(示出为读取电平1、读取电平2、…、读取电平6)对八个存储器单元进行编程。例如，每个读取电平可以对应于可以识别要选择的两种可能数据状态中的一种可能数据状态的奇偶校验位值。
在一些实施方案中，可执行第二编程阶段(示出为精细阶段)，如中线和底线所示。例如，为了对数据状态进行解码，可以执行恢复操作，该恢复操作识别两个读取电平之间的奇偶校验位，并且基于奇偶校验位定位在哪些读取电平之间来确定对应于奇偶校验位的数据状态。这可继续，直到编程操作完成。
这样，编程操作可用于有效且高效地对存储器单元进行编程。
图13是示出了用于对一组存储器单元进行编程的示例性方法的流程图。步骤1302接收已使用数据结构存储的奇偶校验位。例如，非易失性存储器(例如，NAND存储器)的控制电路可接收已使用数据结构(例如，SLC高速缓存)存储的奇偶校验位。步骤1304接收包括与该组存储器单元相关的块数据的主机数据的第一子集。例如，NAND存储器的控制电路可接收包括与该组存储器单元相关的块数据的主机数据的第一子集。在一些实施方案中，主机数据可以用于与该组存储器单元相关的块数据的顶部页面。
步骤1306执行读取操作，以识别包括与该组存储器单元相关的附加块数据的主机数据的第二子集。例如，控制电路可执行读取操作(或可使得执行读取操作)，以便识别包括与该组存储器单元相关的附加块数据的主机数据的第二子集。在一些实施方案中，主机数据的第二子集可以用于附加块数据的三个其他页面，该三个其他页面可以包括上部页面、中间页面和下部页面。
步骤1308使用奇偶校验位对主机数据的第二子集进行解码。例如，控制电路可使用奇偶校验位对主机数据的第二子集进行解码。这可允许控制电路区分奇数数据状态和偶数数据状态，使得控制电路可将八种数据状态重新编程为十六种数据状态，如结合步骤1310所述。
在一些实施方案中，控制电路可组合主机数据的第一子集和主机数据的第二子集。例如，因为三个其他页面已被解码，所以控制电路可将三个其他页面与顶部页面组合，使得所有四个页面可被写入NAND存储器。
步骤1310执行写入操作，以将块数据和附加块数据写入作为该组存储器单元的一部分的至少一个或多个存储器单元。在一些实施方案中，控制电路可执行写入操作，以将块数据和附加块数据写入作为该组存储器单元的一部分的至少一个或多个存储器单元。例如，控制电路可执行写入操作，以将块数据的组合的四个页面写入该组存储器单元中的至少一个或多个存储器单元。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，本技术不限于所述的二维和三维示例性结构，但涵盖如本文所述的并且如本领域的技术人员所理解的本技术的实质和范围内的所有相关存储器结构。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。
各种术语用于指代特定的系统部件。不同的公司可能以不同的名称引用组件—本文档不打算区分名称不同但功能相同的部件。在以下讨论和权利要求书中，术语“包括(including)”和“包括(comprising)”以开放式的方式使用，因此应理解为是指“包括但不限于…”。此外，术语“耦接(couple)”或“耦接(couples)”旨在表示间接连接或直接连接。因此，如果第一设备耦接至第二设备，则该连接可通过直接连接或通过经由其它设备和连接的间接连接来进行。
另外，当层或元件被称为在另一个层或基板“上”时，其可直接在另一个基板层上，或者也可存在居间层。另外，应当理解，当层被称为在另一个层“下方”时，其可直接在另一个层下方，并且还可存在一个或多个居间层。此外，当层被称为在两个层“之间”时，其可为两个层之间的唯一层，或者也可存在一个或多个居间层。
如本文所述，控制器包括单个电路部件、专用集成电路(ASIC)、具有控制软件的微控制器、数字信号处理器(DSP)、具有控制软件的处理器、现场可编程门阵列(FPGA)或它们的组合。

Claims (20)

1.一种非易失性存储器设备，包括：
存储器；和
控制电路，所述控制电路通信地耦接到所述存储器，其中所述控制电路用于对一组存储器单元进行编程并且被配置为：
接收已使用数据结构存储的奇偶校验位；
接收包括与所述一组存储器单元相关的块数据的主机数据的第一子集；
执行读取操作，以识别包括与所述一组存储器单元相关的附加块数据的主机数据的第二子集；
使用所述奇偶校验位对所述主机数据的第二子集进行解码；以及
执行写入操作，以将所述块数据和所述附加块数据写入作为所述一组存储器单元的一部分的至少一个或多个存储器单元。
2.根据权利要求1所述的非易失性存储器设备，其中所述奇偶校验位允许所述控制电路在特定数据状态之间进行区分。
3.根据权利要求1所述的非易失性存储器设备，其中所述奇偶校验位允许所述控制电路在数据状态n和数据状态n+1之间进行区分。
4.根据权利要求3所述的非易失性存储器设备，其中对应于数据状态n的第一位与对应于数据状态n+1的第二位重叠。
5.根据权利要求1所述的非易失性存储器设备，其中所述控制电路被进一步配置为：
组合块数据的顶部页面和已被解码的附加块数据的三个其他页面，其中基于用于对所述三个其他页面进行解码的所述奇偶校验位，所述顶部页面能够与所述三个其他页面组合。
6.根据权利要求1所述的非易失性存储器设备，其中所述一组存储器单元是四级单元(QLC)。
7.根据权利要求1所述的非易失性存储器设备，其中所述一个或多个存储器单元在所述编程操作的第一阶段期间被编程为八种数据状态。
8.一种执行编程操作以对一组存储器单元进行编程的方法，其中执行所述编程操作包括：
接收已使用数据结构存储的奇偶校验位；
接收包括与所述一组存储器单元相关的块数据的主机数据的第一子集；
执行读取操作，以识别包括与所述一组存储器单元相关的附加块数据的主机数据的第二子集；
使用所述奇偶校验位对所述主机数据的第二子集进行解码；以及
执行写入操作，以将所述块数据和所述附加块数据写入作为所述一组存储器单元的一部分的至少一个或多个存储器单元。
9.根据权利要求8所述的方法，其中所述主机数据的第一子集包括块数据的顶部页面，并且其中所述主机数据的第二子集包括附加块数据的三个其他页面。
10.根据权利要求9所述的方法，进一步包括：
组合所述块数据的顶部页面和已被解码的所述附加块数据的三个其他页面，其中基于用于对所述三个其他页面进行解码的所述奇偶校验位，所述顶部页面能够与所述三个其他页面组合。
11.根据权利要求8所述的方法，其中所述奇偶校验位允许所述控制电路在数据状态n和数据状态n+1之间进行区分。
12.根据权利要求11所述的方法，其中对应于数据状态n的第一位与对应于数据状态n+1的第二位重叠。
13.根据权利要求8所述的方法，其中所述控制电路被进一步配置为：
使用单级单元(SLC)高速缓存来存储所述奇偶校验位。
14.一种设备，所述设备包括：
控制电路，所述控制电路通信地耦接到非易失性存储器，所述控制电路用于对一组存储器单元进行编程，其中所述控制电路在对所述一组存储器单元进行编程时被配置为：
接收已使用数据结构存储的奇偶校验位；
接收包括用于顶部页面的块数据的主机数据的第一子集，其中所述块数据与所述一组存储器单元相关；
执行读取操作，以识别主机数据的第二子集，所述主机数据的第二子集包括与所述一组存储器单元相关的附加块数据的三个其他页面；
使用所述奇偶校验位对所述主机数据的第二子集进行解码；以及
执行写入操作，以将所述块数据的顶部页面和已解码的所述附加块数据的所述三个其他页面写入作为所述一组存储器单元的一部分的至少一个或多个存储器单元。
15.根据权利要求14所述的设备，其中所述奇偶校验位允许所述控制电路在特定数据状态之间进行区分。
16.根据权利要求15所述的设备，其中所述奇偶校验位允许所述控制电路在数据状态n和数据状态n+1之间进行区分。
17.根据权利要求15所述的设备，其中所述控制电路被进一步配置为：
使用单级单元(SLC)高速缓存来存储所述奇偶校验位。
18.根据权利要求15所述的设备，其中所述一个或多个存储器单元在编程操作的第一阶段期间被编程为八种数据状态，并且其中所述控制电路在执行所述写入操作时被配置为：
执行所述写入操作以将所述一个或多个存储器单元编程为十六种数据状态，其中所述写入操作是所述编程操作的第二阶段的一部分。
19.根据权利要求15所述的设备，其中所述控制电路被进一步配置为：
组合所述块数据的顶部页面和已被解码的所述附加块数据的所述三个其他页面，其中基于用于对所述三个其他页面进行解码的所述奇偶校验位，所述顶部页面能够与所述三个其他页面组合。
20.根据权利要求15所述的设备，其中所述存储器单元是三级单元(TLC)。
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