CN111145813A - 非易失性存储器中的位置相关阻抗减轻 - Google Patents

非易失性存储器中的位置相关阻抗减轻 Download PDF

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Abstract

本发明题为“非易失性存储器中的位置相关阻抗减轻”。本发明提供了一种装置，该装置包括非易失性存储器单元串、连接到该串的第一组通路以及连接到该串的第二组通路。第一组通路具有取决于相应串的位置的第一阻抗。第二组通路具有第二阻抗。该装置还包括一个或多个控制电路，该一个或多个控制电路被配置为在非易失性存储器单元上的存储器操作期间补偿在第一组通路和第二组通路之间的位置相关阻抗失配。

Description

非易失性存储器中的位置相关阻抗减轻
优先权声明
本申请是由Rabkin等人于2018年12月27日提交的标题为“IMPEDANCE MISMATCHMITIGATION SCHEME”的美国专利申请No.16/233,780的部分继续申请，该申请是由Rabkin等人于2018年11月6日提交的标题为“ERASE OPERATION IN 3D NAND”的美国专利申请No.16/182,031的部分继续申请，这两个申请的全部内容以引用方式并入本文。
背景技术
通路可用于向电子部件诸如晶体管提供信号(例如，电压脉冲)。通路可包括导电路径。通路可包括导线、迹线、传输线、轨道、焊盘、层、引线、金属、印刷电路板或组件的一部分、导电材料以及可传输或承载电信号的其他材料。
阻抗失配可能发生在电路中的不同通路之间。两个通路之间的阻抗失配可导致沿两个通路的不同电压降。两个通路之间的阻抗失配可导致沿两个通路的不同RC(电阻-电容)延迟。
附图说明
类似编号的元件是指不同图中的共同部件。
图1是存储器设备的功能框图。
图2是描绘存储器系统的一个实施方案的框图。
图3是包括示例性3D配置中的一组块的存储器设备的透视图。
图3A是具有两个平面的存储器结构的框图。
图3B是单片三维存储器阵列的一个示例性实施方案的一部分的透视图。
图3C描绘了具有四个平面的存储器结构的示意图。
图3D描绘了块的一部分的顶视图，该块包括存储器单元。
图4描绘了沿图3C中的线AA截取的示例性剖视图。
图5描绘了示例晶体管590。
图6A描绘了图4的叠堆的区域522的近距离视图。
图6B描绘了图4的叠堆的区域523的近距离视图。
图6C是示出用于将电压施加到存储器结构的电路的一个实施方案的细节的示意图。
图7描绘了用于执行擦除操作的过程的一个实施方案。
图8描绘了在双侧擦除期间NAND串中空穴和电子的移动。
图9A和图9B是NAND串和可向NAND串的选择晶体管提供电压的通路的实施方案的示意图。
图10描绘了示例性电压脉冲。
图10A、图10B和图10C描绘了在操作存储器设备的实施方案中的可能电压脉冲。
图11是双侧GIDL擦除的过程的一个实施方案的流程图。
图12A、图12B和图12C描绘了双侧GIDL擦除的实施方案的电压脉冲。
图13A和图13B是NAND串和连接到选择晶体管的通路的实施方案的示意图。
图14A和图14B是被配置为向选择线提供电压脉冲的电路的实施方案的示意图。
图15A是在双侧GIDL擦除的一个实施方案中在选择晶体管处发生的电压脉冲的曲线图。
图15B是在双侧GIDL擦除的一个实施方案中施加到通路的电压脉冲的曲线图。
图16描绘了在双侧GIDL擦除的一个实施方案中在选择晶体管处发生的电压脉冲。
图17是在双侧GIDL擦除的一个实施方案中施加到各种通路的电压脉冲的示意图。
图18示出了双侧GIDL擦除的一个实施方案的电压脉冲。
图19是被配置为补偿通路之间的阻抗差异的装置的一个实施方案的示意图。
图20是减轻通路之间的阻抗失配的过程的一个实施方案的流程图。
图21是减轻通路之间的阻抗失配的过程的一个实施方案的流程图。
图22是包含非易失性存储器单元的块(BLK)的平面的示意图。
图23是包含非易失性存储器单元的块(BLK)的平面的示意图。
图24是示出到选定块的通路的一个实施方案的示意图。
图25是示出到选定块的通路的一个实施方案的示意图。
图26是描绘可针对图23至图25中的存储器系统生成的若干信号的选定块处的电压与时间的曲线图。
图27是补偿阻抗失配的过程的一个实施方案的流程图。
图28是描绘可针对图23至图25中的存储器系统生成的若干信号的选定块处的电压与时间的曲线图。
图29描绘了控制来自感测放大器和SGD驱动器的信号的定时的实施方案的更多细节。
图30是示出补偿参数的一个实施方案的表格。
图31是控制来自感测放大器的位线电压的稳态量值和来自SGD驱动器的SGD电压的稳态量值的实施方案的表格。
具体实施方式
提供了用于补偿不同通路中的阻抗差异的技术。本文中，“通路”是能够沿通路传输电信号(例如，电压脉冲或电流脉冲)的任何有形介质。提供了用于在非易失性存储器单元上的存储器操作期间补偿在第一组通路和第二组通路之间的位置相关阻抗失配的技术。在一个实施方案中，第一组通路和第二组通路各自连接到非易失性存储器单元的块。第一组通路可彼此重叠。例如，第一组通路可沿位线驻留，该位线连接到非易失性存储器单元的不同块中的非易失性存储器单元串。第二组通路可彼此重叠。例如，第二组通路可沿全局选择线驻留，该全局选择线连接到非易失性存储器单元串。在一个实施方案中，第一组通路的阻抗取决于为存储器操作选定块的位置。在一些实施方案中，第二组通路的阻抗取决于选定块的位置。
在一些实施方案中，位置相关阻抗失配可能导致两个信号的开始时间具有位置相关差异。例如，位线电压(在选定块处)和选择线电压(在选定块处)之间的开始时间的差异可取决于选定块的位置。为了补偿第一组通路和第二组通路之间的位置相关阻抗失配，在一个实施方案中，基于所选定非易失性存储器单元的位置来控制施加到第一组通路的第一信号的开始时间和施加到第二组通路的第二信号的开始时间。
在一些实施方案中，位置相关阻抗失配可能导致两个信号的稳态量值之间的关系具有位置相关差异。例如，位线电压(在选定块处)和选择线电压(在选定块处)之间的稳态量值的差值可取决于选定块的位置。在一些实施方案中，该电压差出现在选择晶体管的两个端子上。为了补偿第一组通路和第二组通路之间的位置相关阻抗失配，在一个实施方案中，基于选定非易失性存储器单元的位置来控制施加到第一组通路的第一信号的稳态量值和施加到第二组通路的第二信号的稳态量值。
在一些实施方案中，位置相关阻抗失配可能导致两个信号的斜坡时间之间的关系具有位置相关差异。例如，位线电压(在选定块处)和选择线电压(在选定块处)之间的斜坡时间的差异可取决于选定块的位置。为了补偿第一组通路和第二组通路之间的位置相关阻抗失配，在一个实施方案中，基于选定非易失性存储器单元的位置来控制施加到第一组通路的第一信号的斜坡时间和施加到第二组通路的第二信号的斜坡时间。
在一些实施方案中，提供了用于补偿连接到第一晶体管的第一通路和连接到第二晶体管的第二通路之间的位置相关阻抗差异的技术。在一个实施方案中，该位置是选定块在存储器单元的平面中的位置。然而，在一个实施方案中，不是基于施加到第一通路和/或第二通路的信号(例如，电压)进行补偿，而是基于施加到连接到晶体管的第三通路和第四通路的信号(例如，电压脉冲)进行补偿。在一个实施方案中，施加到第三通路和第四通路的电压脉冲具有不同的稳态量值，以便补偿第一通路和第二通路的不同阻抗。该技术可用于，例如在两个晶体管上产生基本上相同的漏极-栅极电压或基本上相同的源极-栅极电压。例如，该技术可用于在存储器单元串的一端处的第一选择晶体管和在该串的另一端处的第二选择晶体管上导致相同的漏极-栅极电压。在一个实施方案中，该技术使用块相关补偿来选择向选择晶体管提供栅极电压的线驱动器，以便补偿沿连接到不同块中的漏极侧选择晶体管的位线的第一组通路和沿连接到不同块中的源极侧选择晶体管的源极线的第二组通路之间的块相关阻抗差异。例如，当不可能或不希望基于施加到第一通路和第二通路的电压进行补偿时，可应用该技术。例如，在一些情况下，可将相同的电压脉冲应施加到第一通路和第二通路两者。然而，不需要将相同的电压脉冲施加到第一通路和第二通路。
在一个实施方案中，第一通路包括连接到NAND串上的第一选择晶体管的端子(例如，“位线端子”)的位线，第二通路包括连接到NAND串上的第二选择晶体管的端子(例如，“源极线端子”)的源极线，第三通路包括连接到第一选择晶体管的控制端子(例如，栅极端子)的第一选择线，并且第四通路包括连接到第二选择晶体管的控制端子(例如，栅极端子)的第二选择线。在一个实施方案中，第一通路和第二通路具有不同阻抗。例如，位线和源极线可能具有不同阻抗。在一个实施方案中，施加到第一通路和第二通路的电压脉冲具有基本上相同的量值和基本上相同的开始时间。然而，在一个实施方案中，由于通路阻抗不同，在连接到位线和源极线的选择晶体管的端子处的电压量值和/或开始时间不同。在一个实施方案中，施加到第一选择线和第二选择线的电压用于补偿在连接到位线和源极线的选择晶体管的端子处的不同电压量值和/或开始时间。在一个实施方案中，这导致第一选择晶体管的栅极端子-位线端子电压和第二选择晶体管的栅极端子-源极线端子电压的量值基本上相同。在一个实施方案中，这导致在两个选择晶体管上产生基本上相同量值的栅极诱导漏极泄漏(GIDL)电压。如下文将进一步讨论的，GIDL电压是触发晶体管中的GIDL电流的漏极-栅极电压。在一个实施方案中，这导致在两个选择晶体管中产生基本上相同量值的栅极诱导漏极泄漏(GIDL)电流。在一个实施方案中，该GIDL电流用于双侧GIDL擦除。
众所周知，电压是两点之间的电势差。需注意，在本文中，当参考电路中的点使用术语“电压”(诸如位线电压)时，应当理解，这是指指定点与电路中的一些公共点(例如，接地)之间的电势差，而不需要具体参考公共点。在一些情况下，将参考两个点(例如，晶体管的栅极端子和位线端子)使用术语电压。在这种情况下，电压是两个指定点之间的电势差。
擦除一些存储器设备中的存储器单元的一种技术是将p阱衬底偏置到高电压以对NAND沟道进行充电。当NAND沟道处于高电压时，将擦除启用电压施加到存储器单元的控制栅极以擦除非易失性存储元件(存储器单元)。擦除存储器单元的另一种方法是生成栅极诱导漏极泄漏(GIDL)电流以对NAND串沟道进行充电。将擦除启用电压施加到存储器单元的控制栅极，同时保持串沟道电势以擦除存储器单元。
在一个实施方案中，通过在选择晶体管处引起漏极-栅极电压来生成GIDL电流。生成GIDL电流的晶体管漏极-栅极电压在本文中被称为GIDL电压。当选择晶体管漏极电压显著高于选择晶体管控制栅极电压时，可产生GIDL电流。GIDL电流是载流子生成的结果，即，由于频带-频带隧穿而产生的电子空穴对生成和/或陷阱辅助生成。在一个实施方案中，GIDL电流可导致一种类型的载流子(例如，空穴)主要移动到NAND沟道中，从而提高沟道的电势。另一种类型的载流子(例如电子)通过电场沿位线的方向或沿源极线的方向从沟道提取。在擦除期间，空穴可从沟道隧穿到存储器单元的电荷存储区域并且与其中的电子重新组合，以降低存储器单元的阈值电压。
可在NAND串的任一端处生成GIDL电流。可在选择晶体管(例如，漏极侧选择晶体管)的两个端子之间产生第一GIDL电压，该选择晶体管连接到位线以生成第一GIDL电流。可在选择晶体管(例如，源极侧选择晶体管)的两个端子之间产生第二GIDL电压，该选择晶体管连接到源极线以生成第二GIDL电流。仅在NAND串的一端处基于GIDL电流的擦除被称为单侧GIDL擦除。在NAND串的两端处基于GIDL电流的擦除被称为双侧GIDL擦除。
在一些实施方案中，本文公开了用于非易失性存储器单元的高效双侧GIDL擦除的技术。在一些实施方案中，一个或多个控制电路被配置为在双侧GIDL擦除期间补偿第一组通路和第二组通路之间的位置相关阻抗失配。例如，在一些实施方案中，所使用的补偿取决于为擦除选定块的位置。如果在NAND串的两端处的GIDL电压之间存在不对称性，则双侧GIDL擦除可能会受到负面影响。一个实施方案在NAND串的两端中的每一端处均衡电压(诸如GIDL电压)。如本文所定义的术语电压脉冲，其具有：第一瞬态周期，其中电压从初始电压变化(例如，增大)至稳态量值；稳态周期，在此期间电压(被称为稳态电压)在稳态量值下保持相对稳定；以及第二瞬态周期，其中电压从稳态量值变化(例如，减小)至最终电压。初始电压、稳态电压和最终电压是相对稳定的电压。最终电压无需具有与初始电压相同的量值。如果初始电压低于稳态电压，则最终电压可小于或大于稳态电压。如果初始电压大于稳态电压，则最终电压可小于或大于稳态电压。尽管在稳态周期期间电压相对稳定，但由于例如噪声或其他非理想因素，稳态周期期间的稳态量值可能存在一些小的变化。因此，电压脉冲的稳态量值在本文中被定义为稳态周期期间的平均电压。本文公开了在NAND串的每一端处产生具有基本上相同的稳态电压量值的擦除电压脉冲(例如，GIDL电压脉冲)的技术。本文中，如果稳态电压量值中的差值在较大稳态电压量值的3％内，则“两个电压脉冲具有基本上相同的稳态电压量值”。在一个实施方案中，两个基本上对称的擦除电压脉冲的稳态电压量值的差值在较大稳态电压量值的2％内。在一个实施方案中，两个基本上对称的擦除电压脉冲的稳态电压量值的差值在较大稳态电压量值的1％内。如果两个电压脉冲不具有基本上相同的稳态电压量值，则它们的稳态电压量值被定义为不同。
在一些实施方案中，本文公开了在NAND串的每一端的选择晶体管处产生基本上对称的电压脉冲的技术。如本文所公开的，这些电压脉冲可以是GIDL电压脉冲或在GIDL擦除期间施加到选择晶体管的端子的其他电压脉冲。本文中，如果两个电压脉冲具有基本上相同的稳态电压量值，并且在两个电压中的任一个的第一瞬态周期期间的任何给定时间处的电压量值的差值在两个电压的较大稳态量值的3％内，则“两个电压脉冲是基本上对称的”。第二瞬态周期不是两个电压脉冲是否基本上对称的因素。在一个实施方案中，两个基本上对称的电压脉冲的稳态电压量值的差值在较大稳态量值的2％内，并且在两个电压中的任一个的第一瞬态周期期间的任何给定时间处的两个基本上对称的电压的电压量值的差值在较大稳态量值的2％内。在一个实施方案中，两个基本上对称的电压脉冲的稳态电压量值的差值在较大稳态量值的1％内，并且在两个电压中的任一个的第一瞬态周期期间的任何给定时间处的两个基本上对称的电压的电压量值的差值在较大稳态量值的1％内。
本文中，如果两个电压脉冲不具有基本上相同的稳态电压量值，或者如果在两个电压中的任一个的第一瞬态周期期间的任何给定时间处的电压量值的差值超过两个电压的较大稳态量值的3％，则“两个电压脉冲是不对称的”。
如果在NAND串的两端处的GIDL电流之间存在不对称性，则双侧GIDL擦除可能会受到负面影响。在一个实施方案中，NAND串的两端处的GIDL电流彼此均衡，这改善了擦除效率。在一些实施方案中，用于均衡这些GIDL电流的补偿取决于选定块的位置。在一个实施方案中，GIDL电流包括对GIDL电压脉冲的非线性瞬态响应。GIDL电流的量值不一定紧密跟踪GIDL电压脉冲的量值。GIDL电流可迅速增加至峰值电流，然后减小。在一个实施方案中，在第一瞬态周期期间GIDL电压增加的同时，发生GIDL电流的增加。在GIDL电压的稳态期间，GIDL电流可能会增加，但这不是必需的。GIDL电流可能在稳定状态期间保持在峰值电流，但这不是必需的。在GIDL电压仍在增加(在第一瞬态周期期间)和/或在GIDL电压的稳态周期期间，GIDL电流可能减小。
在一些实施方案中，本文公开了在将GIDL电压脉冲施加到NAND串的每一端处的选择晶体管时在NAND串的每一端处产生具有基本上相同电流量值的GIDL电流的技术。在一些实施方案中，所使用到的补偿取决于选定块的位置。本文中，如果两个GIDL电流的量值在两个GIDL电流的较大峰值量值的3％内，则“两个GIDL电流具有基本上相同的量值”。在一个实施方案中，NAND串的每一端处的GIDL电流在任何给定时间处具有基本上相同的电流量值，而施加到NAND串的相对端处的选择晶体管的任一GIDL电压脉冲处于第一瞬态周期(例如，增加至稳态量值)。在一个实施方案中，在任一GIDL电压的第一瞬态周期期间的任何给定时间处，NAND串的每一端处的两个GIDL电流的电流的差值在较大峰值GIDL电流量值的2％内。在一个实施方案中，在任一GIDL电压的第一瞬态周期期间的任何给定时间处，NAND串的每一端处的两个GIDL电流的电流的差值在较大峰值GIDL电流量值的1％内。
在一个实施方案中，NAND串的每一端处的GIDL电流具有基本上相同的电流量值，而施加到NAND串的相对端处的选择晶体管的任一GIDL电压脉冲处于稳态周期。在一个实施方案中，在任一GIDL电压的稳态周期期间的任何给定时间处，NAND串的每一端处的两个GIDL电流的电流的差值在较大峰值GIDL电流量值的2％内。在一个实施方案中，在任一GIDL电压的稳态周期期间的任何给定时间处，NAND串的每一端处的两个GIDL电流的电流的差值在较大峰值GIDL电流量值的1％内。
在一些实施方案中，本文公开了在NAND串的每一端处产生基本上对称的GIDL电流的技术。在一些实施方案中，用于在NAND串的每一端处产生基本上对称的GIDL电流的补偿取决于选定块的位置。本文中，如果两个GIDL电压中的任一个的第一瞬态周期和稳态周期期间的任何给定时间处的GIDL电流量值的差值在两个GIDL电流的较大峰值量值的3％内，则“两个GIDL电流是基本上对称的”。GIDL电压的第二瞬态周期不是两个GIDL电流是否基本上对称的因素。在一个实施方案中，在两个GIDL电压中的任一个的第一瞬态周期和稳态周期期间的任何给定时间处，两个基本上对称的GIDL电流的电流量值的差值在较大峰值GIDL电流量值的2％内。在一个实施方案中，在两个GIDL电压中的任一个的第一瞬态周期和稳态周期期间的任何给定时间处，两个基本上对称的GIDL电流的电流量值的差值在较大峰值GIDL电流量值的1％内。
在NAND串的每一端处产生基本上对称的GIDL电压脉冲和/或基本上对称的GIDL电流改善了双侧GIDL擦除效率。在NAND串的每一端处产生具有基本上相同的稳态量值的GIDL电压脉冲和/或在NAND串的每一端处产生具有基本上相同的稳态量值的GIDL电流改善了双侧GIDL擦除效率。当执行双侧GIDL擦除的实施方案时，擦除速度得到改善。当执行双侧GIDL擦除的实施方案时，可减少电流消耗。当执行双侧GIDL擦除的实施方案时，可减少功率消耗。
在NAND串的每一端处GIDL电压脉冲不对称可能发生的一个原因是由于通路上的阻抗差异，该通路将电压递送到在NAND串的每一端处的选择晶体管。在一些实施方案中，通路的阻抗取决于选定块的位置。在一个实施方案中，沿位线驻留的第一通路将电压递送到在NAND串的一端处的第一选择晶体管，沿源极线驻留的第二通路将电压递送到NAND串的另一端处的第二选择晶体管。第一通路和第二通路可具有不同阻抗。不同阻抗可至少部分地归因于不同的位线阻抗和源极线阻抗。例如，第一通路和第二通路可具有不同的电阻和/或电容。因此，第一通路和第二通路可具有不同RC延迟。第一通路和第二通路可具有沿相应的第一通路和第二通路的不同电压降。在一个实施方案中，当在选择晶体管的端子处产生GIDL电压脉冲时，不同阻抗得到补偿。
在NAND串的每一端处GIDL脉冲不对称可能发生的一个原因是由于NAND串的每一端处的结构差异。对于一些NAND串，两端之间可能存在不对称性，使得即使NAND串的每一端处的选择晶体管的漏极-栅极电压具有相同的量值，GIDL电流也可具有不同的量值。GIDL电流中的这种不对称性的可能原因是由于在NAND串的每一端处的不同掺杂。本文公开了在NAND串的每一端处产生具有基本上相同量值的GIDL电流的技术。在一个实施方案中，在NAND串的每一端的选择晶体管处产生的GIDL电压具有不同的量值，以便生成具有基本上相同量值的GIDL电流。
图1至图6C描述了可用于实现本文提出的技术的存储器系统的一个示例。图1是示例性存储器系统100的功能框图。图1中描绘的部件为电子电路。存储器系统100包括一个或多个存储器管芯108。一个或多个存储器管芯108可以是完整的存储器管芯或者部分的存储器管芯。在一个实施方案中，每个存储器管芯108包括存储器结构126、控制电路110和读取/写入/擦除电路128。存储器结构126能够经由行解码器124由字线来寻址，并且经由列解码器132由位线来寻址。读取/写入/擦除电路128包括多个感测块150并且允许存储器单元页面被并行读取或并行编程，所述多个感测块包括SB1、SB2、…、SBp(感测电路)。另外，可并行擦除许多存储器单元串。
在一些系统中，控制器122包括在与一个或多个存储器管芯108相同的封装(例如，可移动存储卡)中。然而，在其他系统中，控制器可与存储器管芯108分开。在一些实施方案中，控制器将位于与存储器管芯108不同的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器122和一个或多个存储器管芯108之间传输。在一个实施方案中，存储器管芯108包括连接到线118的一组输入和/或输出(I/O)引脚。
控制电路110与读取/写入/擦除电路128配合以在存储器结构126上执行存储器操作(例如，写入、读取、擦除等)，并且包括状态机112、芯片上地址解码器114和功率控制电路116。在一个实施方案中，控制电路110包括诸如寄存器的缓冲器、ROM熔丝和用于存储默认值(诸如基准电压和其他参数)的其他存储设备。
芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132所用的硬件地址。功率控制电路116 控制在存储器操作期间提供给字线、位线和选择线的功率和电压。在一个实施方案中，功率控制电路116包括电压电路。功率控制电路116可包括用于产生电压的充电泵。感测块包括位线驱动器。在一个实施方案中，功率控制电路116在状态机112的控制下执行。在一个实施方案中，功率控制电路116包括P1电路922、P2电路924、P3电路926和P4电路928(参见图9A、9B、13A、13B)。在一个实施方案中，功率控制电路116包括P5电路1922、P6电路1924、P7电路1926和P8电路1928(参见图19)。
状态机112和/或控制器122(或等效功能电路)与图1中描绘的其他电路的全部或子集的结合可被认为是执行本文描述的功能的控制电路。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可包括处理器、PGA(可编程门阵列)、FPGA(现场可编程门阵列)、ASIC(专用集成电路)、集成电路或其他类型的电路。
(芯片上或芯片外)控制器122(其在一个实施方案中是电路)可以包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口(MI)122d和主机接口(HI)122e，所有这些都是互连的。存储设备(ROM 122a、RAM 122b)存储诸如一组指令(包括固件)的代码(软件)，并且一个或多个处理器122c可操作以执行该组指令以提供本文描述的功能。另选地或除此之外，一个或多个处理器122c可从存储器结构中的存储设备(诸如连接到一个或多个字线的存储器单元的保留区域)访问代码。RAM 122b可用于存储控制器122的数据，包括高速缓存编程数据(下文讨论的)。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与一个或多个存储器管芯108之间提供电接口的电路。例如，存储器接口122d可改变信号的格式或定时、提供缓冲器、隔离电涌、锁存I/O等。一个或多个处理器122c可以经由存储器接口122d向控制电路110(或存储器管芯108的另一个部件)发出命令。主机接口122e提供与主机140数据总线120的电接口，以便从主机140接收命令、地址和/或数据，以向主机140提供数据和/或状态。
在一个实施方案中，存储器结构126包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底(诸如晶圆)上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直NAND串。
在另一个实施方案中，存储器结构126包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。
包括在存储器结构126中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构126。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构126的存储器单元的合适技术的其他示例包括ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移力矩MRAM、自旋轨道扭矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构126的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等等。
ReRAM或PCMRAM交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化以存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCM)利用了硫属化物玻璃的独特性能。一个实施方案使用GeTe-Sb2Te3超晶格通过简单地用激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。应当注意，在该文件中使用“脉冲”不需要正方形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图2是示例性存储器系统100的框图，描绘了控制器122的一个实施方案的更多细节。图2中的控制器是闪存存储器控制器，但应当注意，非易失性存储器108不限于闪存。因此，控制器122不限于闪存存储器控制器的示例。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了这里描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并且实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器可还执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122和非易失性存储器管芯108之间的接口可以是任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可以是基于卡的系统，诸如安全数字卡(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器系统100可为嵌入式存储器系统的一部分。例如，闪存可嵌入主机内。在其他示例中，存储器系统100可以是固态驱动器(SSD)的形式。
在一些实施方案中，非易失性存储器系统100包括控制器122和非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。例如，在一些存储器系统架构中，取决于控制器的能力，在控制器和存储器管芯之间可存在2、4、8个或更多个沟道。在本文描述的任何实施方案中，即使在附图中示出单个信道，控制器和存储器管芯之间也可以存在多于一个单个信道。
如图2中描述的，控制器122包括与主机交互的前端模块208、与一个或多个非易失性存储器管芯108交互的后端模块210，以及执行现在将详细描述的功能的各种其他模块。
图2中描绘的控制器122的部件可采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如，软件或固件)的一部分，或者与较大系统交互的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，以使控制器122执行本文所述的功能。图2中示出的架构是可以(或可以不)使用图1中示出的控制器122的部件(即RAM、ROM、处理器、接口)的一个示例性具体实施。
再次参考控制器122的模块，缓冲器管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲器，并且控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。虽然图2所示为与控制器122分开，但在其他实施方案中，RAM 216和ROM 218中的一者或两者可以位于控制器内。在又其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器外部。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。可取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤信道、USB、PCIe和NVMe。主机接口220通常有利于数据、控制信号和定时信号的传输。
后端模块210包括错误校正码(ECC)引擎224，该错误校正码引擎对从主机接收的数据字节进行编码，并对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可以用作对写入非易失性存储器系统100的数据的附加级别的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以被添加到现有的管芯内，例如，作为额外的平面、额外的块或块内的额外的WL。存储器接口230将命令序列提供给非易失性存储器管芯108，并从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的总体操作。
一个实施方案包括写入/读取管理器236，其可用于(与存储器管芯上的电路一起)管理存储器单元的写入和读取。一个实施方案包括擦除管理器234，其可用于(与存储器管芯上的电路一起)管理存储器单元的擦除。擦除管理器234，结合图1中描绘的电路的全部或子集，可被认为是擦除控制器。
图2所示的系统100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的损耗均衡。系统100还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122交互的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲器管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机界面接触的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器126的写入。可能需要MML 238，因为：1)存储器可能具有有限的耐久性；2)该存储器126可以只写入多个页面；并且/或者3)除非将存储器126作为块擦除，否则可以不写入该存储器。MML 238理解存储器126的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向存储器126的写入。如下所述，可以使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。
控制器122可与一个或多个存储器管芯108进行交互。在一个实施方案中，控制器122和多个存储器管芯(一起包括非易失性存储系统100)实现固态驱动器(SSD)，其可以模拟、替换或代替主机(如NAS设备)内、笔记本电脑中、平板电脑中、服务器中等的硬盘驱动器使用。附加地，SSD不需要作为硬盘驱动器工作。
非易失性存储系统的一些实施方案将包括连接到一个控制器122的一个存储器管芯108。然而，其他实施方案可包括与一个或多个控制器122通信的多个存储器管芯108。在一个示例中，多个存储器管芯可被分组为一组存储器封装。每个存储器封装包括与控制器122通信的一个或多个存储器管芯。在一个实施方案中，存储器封装包括其上安装有一个或多个存储器管芯的印刷电路板(或类似结构)。在一些实施方案中，存储器封装可包括模制材料以包封存储器封装的存储器管芯。在一些实施方案中，控制器122物理地与任何存储器封装分离。
图3是存储器设备300的透视图，该存储器设备包括图1的存储器结构126的示例性3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。衬底具有在x-y平面中延伸的主表面。可在主表面上形成块。外围区域304沿每个块的边缘延伸，而外围区域305位于这组块的端部。
每个外围区域可以包括电路，包括但不限于电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。控制栅极层可具有存储器单元晶体管的控制栅极以及选择晶体管的控制栅极。外围区域304、305可包括图1中描绘的一些或全部管芯上电路。例如，外围区域304、305可包括图1中描绘的一些或全部感测块150。外围区域304、305可包括图1中描绘的一些或全部读取/写入/擦除电路128。外围区域304、305可包括图1中描绘的控制电路110的全部或部分。
衬底301还可以承载块下方的电路(也被称为阵列下的电路)，以及一个或多个下部金属层，所述一个或多个下部金属层在导电路径中被图案化以承载电路的信号。例如，衬底301可包括图1中描绘的一些或全部管芯上电路。例如，衬底301可包括图1中描绘的一些或全部感测块150。衬底301可包括图1中描绘的一些或全部读取/写入/擦除电路128。衬底301可包括图1中描绘的控制电路110的全部或部分。
在存储器设备的中间区域302中形成块。在存储器设备的上部区域303中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替水平表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
图3A是解释存储器结构126的一个示例性组织的框图，该存储器结构被分成两个平面320和330。然后将每个平面分成M个块。在一个示例中，每个平面具有约2000个块。然而，也可使用不同数量的块和平面。在一个实施方案中，包含存储器单元的块是擦除单元。即，块的所有存储器单元一起被擦除。在其他实施方案中，出于其他原因，可将存储器单元分组为块，诸如组织存储器结构126以启用信令和选择电路。在一个实施方案中，块表示连接的存储器单元组，因为块的存储器单元共享一组共同的未断开的字线和未断开的位线。在图3A的结构中，平面320和平面330两者的块0和块M-1位于存储器结构的边缘处(或换句话讲被称为位于存储器结构的边缘区域/部分中)。
图3B是单片三维存储器阵列的一个示例性实施方案的一部分的透视图，其可包括存储器结构126，该存储器结构包括多个非易失性存储器单元。例如，图3B示出了包括存储器的一个块的一部分。所描绘的结构包括位于交替的介电层和导电层的叠堆上方的一组位线BL，其中垂直列的材料延伸穿过介电层和导电层。出于示例的目的，介电层中的一个被标记为D，并且导电层中的一个(也被称为字线层)被标记为W。交替的介电层和导电层的数量可基于特定的具体实施而变化。一组实施方案包括介于108至300个之间的交替的介电层和导电层。一个示例性实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可使用多于或少于108至300个层。在一个实施方案中，交替的介电层和导电层通过局部互连件LI被分成四个“指状物”或子块。图3B示出了两个指状物和两个局部互连件LI。在交替的介电层和字线层下面是源极线层SL。在交替的介电层和导电层的叠堆中形成垂直列的材料(也被称为存储器空穴)。例如，垂直列/存储器空穴中的一者被标记为MH。需注意，在图3B中，介电层被描绘为透视，使得读者可以看到位于交替的介电层和导电层的叠堆中的存储器空穴。在一个实施方案中，通过用包括电荷俘获材料的材料填充垂直列/存储器空穴来形成NAND串，以产生垂直列的存储器单元。每个存储器单元可以存储一个或多个数据位。
图3C描绘了具有四个平面的存储器结构的示意图。在一个实施方案中，该示意图示出了源极线驱动器的位置。四个平面352、354、356、358以与图3A中使用的类似的x-y透视图来描绘。图3C中未明确描绘块。描绘了若干源极线驱动器362、364、366、368。在图3C的实施方案中，源极线驱动器362至368位于阵列下方的电路中。平面352在存储器单元的块的下方具有源极线驱动器362。平面354在存储器单元的块的下方具有源极线驱动器364。平面356在存储器单元的块的下方具有源极线驱动器366。平面358在存储器单元的块的下方具有源极线驱动器368。在一些实施方案中，源极线驱动器362、364、366、368用于向存储器阵列中的各种元件提供电力。在每个平面中描绘了七个分流区域382。分流区域382用于从源极线驱动器递送电压/电力。
针对每个平面描述了两个位线分接区域。平面352具有位线分接区域372a、372b。平面354具有位线分接区域374a、374b。平面356具有位线分接区域376a、376b。平面358具有位线分接区域378a、378b。这些位线分接区域用于将电压从感测放大器递送到位线。在一个实施方案中，感测放大器位于阵列下方的电路中。未在图3C中描绘感测放大器，但其可位于位线分接区域378a、378b的通用区域中的阵列下方。在一个实施方案中，位线位于阵列上方。
在一些实施方案中，对于至少一些存储器操作，可将来自源极线驱动器的电压提供给位线。例如，在擦除操作的一个实施方案期间，将来自源极线驱动器的电压提供给源极线和位线两者。在一些实施方案中，位线分接区域与分流区域382交叉的点具有掩埋源极线驱动器。在一个实施方案中，与使用感测放大器向位线提供电压相反，使用掩埋源极线驱动器来选择性地将电压从源极线驱动器递送到位线。因此，在一些实施方案中，位线电压可来自源极线驱动器或感测放大器中的任一者。
图3D是描绘了来自存储器结构126的一个块的一部分的顶视图的框图。图3D中描绘的块的所述部分对应于图3A的块2中的部分340。从图3D可以看出，图3D中描绘的块沿332的方向延伸。在一个实施方案中，存储器阵列具有许多层；然而，图3D仅示出了顶层。
图3D描绘了表示垂直列的多个圆圈。每个垂直列包括多个选择晶体管(也被称为选择栅极或选择的栅极)和多个存储器单元。在一个实施方案中，每个垂直列实现NAND串。例如，图3D描绘了垂直列422、432、442和452。垂直列422实现NAND串482。垂直列432实现NAND串484。垂直列434实现NAND串485。垂直列442实现NAND串486。垂直列452实现NAND串488。下文提供了垂直列的更多细节。由于图3D中描绘的块沿箭头330的方向和沿箭头332的方向延伸，该块包括比图3D中描绘的更多的垂直列。
图3D还描绘了一组位线415，包括位线411、412、413、414、…419。图3D示出了二十四个位线，因为仅描绘了块的一部分。可以设想超过二十四个连接到块的垂直列的位线。表示垂直列的每个圆圈都有一个“x”来指示其与一个位线的连接。例如，位线414连接到垂直列422、432、442和452。在一些实施方案中，位线位于存储器结构325上方并且沿平面的整个长度(例如，从平面320的顶部到平面320的底部)延伸。每个位线连接到其他块中的垂直列(图3D中未描绘)。例如，在平面(例如，平面320或平面330)中，位线连接到块0、块1、块2、…块M-1中的垂直列。
图3D中描绘的块包括一组局部互连件402、404、406、408和410，所述一组局部互连件将各个层连接到垂直列下面的源极线。局部互连件402、404、406、408和410还用于将块的每一层分成四个区域；例如，图3D中描绘的顶层被分成区域420、430、440和450，这些区域被称为指状物或子块。在实现存储器单元的块的层中，这四个区域被称为字线指状物，其被局部互连件分开。在一个实施方案中，块的公共层级上的字线指状物连接在一起以形成单个字线。在另一个实施方案中，同一层级上的字线指状物不连接在一起。在一个示例性具体实施中，位线仅连接到区域420、430、440和450中的每一者中的一个垂直列。在该具体实施中，每个块具有十六行有源列，并且每个位线连接到每个块中的四行。在一个实施方案中，连接到公共位线的四行全部连接到同一字线(经由连接在一起的同一层级上的不同字线指状物)；因此，系统使用源极侧选择线和漏极侧选择线来选择所述四个中的一个(或另一个子集)来进行存储器操作(编程、验证、读取和/或擦除)。
虽然图3D示出了每个区域具有四行垂直列、在块中的四个区域和十六行垂直列，但这些确切数字是示例性具体实施。其他实施方案可包括每块更多或更少的区域、每个区域更多或更少行的垂直列，以及每块更多或更少行的垂直列。
图3D还示出了交错的垂直列。在其他实施方案中，可使用不同的交错图案。在一些实施方案中，垂直列不是交错的。
图4描绘了沿图3D中的线AA截取的示例性剖视图。该块包括交替的导电层和介电层的叠堆510。在该示例中，除了数据字线层(或字线)WLL0至WLL14之外，导电层还包括SGD层、SGS层和虚设字线层(或字线)DWLd、DWLs。介电层被标记为DL0至DL19。此外，描绘了包括NAND串NS1和NS2的叠堆的区域。每个NAND串包含存储器空穴432或434，该空穴填充有材料，这些材料形成与字线相邻的存储器单元。在图6A中更详细地示出了叠堆的区域522。在图6B中更详细地示出了叠堆的区域523。需注意，可存在更多或更少的SGD层、SGS层、虚设字线层和数据字线层。
叠堆下面是源极线(SL)511。在一种方法中，源极线SL的一部分包括多晶硅层511a，该多晶硅层与块中的每个存储器单元串的源极端接触。多晶硅层511a与NAND串沟道(图4中未示出)电接触。多晶硅层511a与金属511b(例如，钨)层接触。在一种方法中，源极线511可以由平面中的所有块共享。
NS1在叠堆516的底部516b处具有源极端513，并且在叠堆的顶部516a处具有漏极端515。金属填充的狭缝404、406可以跨叠堆周期性地提供，作为延伸穿过叠堆的互连，诸如以将源极线连接到叠堆上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线414的一部分。导电通孔521将NAND串484的漏极端515连接到位线414。
在一种方法中，包括存储器单元的块包括交替的控制栅极和介电层的叠堆，并且存储器单元被布置在叠堆中的垂直延伸的存储器空穴中。
在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压源的水平路径。
图5描绘了示例晶体管590。晶体管包括控制栅极CG、漏极D、源极S和沟道CH。控制栅极也可被称为控制端子或栅极端子。在一个实施方案中，控制栅极由导电层(例如，SGD、DWL、WLL、SGS)之一的一部分形成。漏极和源极也可称为晶体管的端子。需注意，晶体管的哪些物理端子用作源极和漏极可取决于施加到晶体管的电压。晶体管可以是选择栅极或存储器单元的一部分。在晶体管是选择栅极的一部分的情况下，在擦除过程的一部分期间，漏极可被偏置到比控制栅极高得多的电压，这可能导致GIDL电流。例如，漏极可被偏置到第一电压，而控制栅极被偏置到第二电压。GIDL电流可有助于将漏极电压传递到NAND串的沟道，使得存储器单元的沟道可处于足够高的电压以擦除存储器单元。
就存储器单元晶体管而言，在擦除期间可以将控制栅极电压设定为低值诸如0V，使得沟道至控制栅极电压产生显著的电场。在一个实施方案中，来自沟道的空穴与存储器单元的电荷俘获区域中的电子的载流子复合导致存储器单元的Vth降低。就选择栅极晶体管而言，可以将控制栅极电压设定为更高的值，诸如10V，使得沟道至控制栅极电压不足够高以降低晶体管的Vth。
在一个实施方案中，选择栅极晶体管具有与存储器单元的存储器膜具有相同材料的区域。该材料用作选择栅极晶体管中的栅极电介质。在这种情况下，可改变选择栅极晶体管的阈值电压，类似于可如何改变存储器单元晶体管的阈值电压。在一个实施方案中，选择栅极晶体管不具有存储器膜材料，而是具有作为栅极电介质的单个电介质(例如，二氧化硅)。在这种情况下，选择栅极晶体管的阈值电压不能通过施加到栅极的电压以显著的方式改变。
图6A描绘了图4的叠堆的区域522的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在叠堆的不同级。在该示例中，SGS晶体管670设置在虚设存储器单元671的下方。在一个实施方案中，SGS晶体管670可包括一个或多个栅极层。在一个实施方案中，SGS晶体管栅极层可电连接到相同的电压源。数据存储器单元672、673位于虚设存储器单元671的上方。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器空穴内的材料形成的每个柱699或列可包括阻挡氧化物/块高k材料660、电荷捕获层663或膜(诸如氮化硅(Si3N4)或其他氮化物)、隧道层664、沟道665和电介质核心666。沟道665由半导体(诸如，硅、硅锗等)形成。在一个实施方案中，沟道665由多晶半导体形成。在一个实施方案中，沟道665由结晶半导体形成。字线层可包括导电金属662，诸如钨。与层660相邻的字线层的一部分被称为控制栅极。例如，提供控制栅极651、652、653和654。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在一个实施方案中，在擦除期间，空穴从沟道隧穿到电荷捕获层以与电子重组，从而降低存储器单元的Vth。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器空穴中的每个存储器空穴的核心区域填充有介电材料，并且多个环形层位于存储器空穴中的每个存储器空穴中的核心区域和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
源极线511包括多晶硅层511a和金属层511b。多晶硅层511a与沟道665直接接触。因此，沟道665与多晶硅层511a电接触。在该示例中，沟道665不与p阱直接电接触。因此，图6A中的配置不允许通过将p阱电压升高到用于对沟道665进行充电的电压来擦除存储器单元。然而，需注意，即使沟道665与p阱直接电接触，仍然可执行双侧GIDL擦除。因此，本文所公开的双侧GIDL擦除的实施方案不限于图6A的配置。
在一个实施方案中，沟道665的由区域635指示的部分掺杂有n型施主。例如，沟道665的由区域635指示的部分可掺杂磷或砷。在一个实施方案中，掺杂为N+。在一个实施方案中，并非有意掺杂沟道665的其余部分。然而，沟道665的无掺杂部分可表现为p-。因此，在一个实施方案中，在区域635与沟道665的未掺杂部分之间的接触面处，沟道665中存在N+/p-结。
图6B描绘了图4的叠堆的区域523的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在叠堆的不同级。在该示例中，SGD晶体管680设置在虚设存储器单元681以及数据存储器单元682和683上方。在一个实施方案中，SGD晶体管680可包括一个或多个栅极层。在一个实施方案中，SGD晶体管栅极层可电连接到相同的电压源。由存储器空穴内的材料形成的柱699或列可包括阻挡氧化物/块高k材料660、电荷捕获层663或膜(诸如氮化硅(Si3N4)或其他氮化物)、隧道层664、沟道665和电介质核心666。提供控制栅极691、692、693和694。在该示例中，除了控制栅极之外的所有层均设置在存储器空穴中。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。
多晶硅插头675在沟道665和导电通孔421之间形成电接触。在一个实施方案中，多晶硅插头675掺杂有n型施主。例如，多晶硅插头675可掺杂有磷和/或砷。在一个实施方案中，掺杂为N+。在一个实施方案中，并非有意掺杂沟道665。然而，沟道665可表现为p-。因此，在一个实施方案中，在多晶硅插头675和沟道665之间的接触面处存在N+/p-结。
如上所述，在晶体管670附近还可能存在N+/p-结。这两个N+/p-结可具有不同的掺杂浓度。例如，区域635中的N+浓度可与多晶硅插头675中的N+浓度不同。这可能导致，即使这些晶体管具有相同的漏极-栅极电压(或GIDL电压)，晶体管670和680处的GIDL电流的量值也不同。在一个实施方案中，在晶体管670和680的端子处有意地形成量值不同的漏极-栅极电压(或GIDL电压)，以便补偿NAND串的每一端处的物理差异(诸如掺杂浓度)，以便在NAND串的每一端处(例如，在晶体管670和680处)实现量值基本上相同的GIDL电流。这可提高擦除速度、降低电流消耗、并且/或者降低功率消耗。
图6C是示出用于将电压施加到存储器结构126的电路的一个实施方案的细节的示意图。描绘了存储器单元的两个块700、720。图6C的电路将电压施加到字线和选择线。在一个实施方案中，状态机112向电路提供控制信号。例如，状态机112可以向CONTROL 780、高压发生器(HV GEN)772、页面缓冲器驱动器(PB DRV)774、命令寄存器(CMD REG)776以及输入/输出(I/O)缓冲器778中的一者或多者发出控制信号。在一个实施方案中，状态机112向CONTROL 780发出控制信号，该CONTROL继而又控制其他元件，诸如HV GEN 772和PB DRV774。
在一个实施方案中，HV GEN 772连接到字线驱动器750，以控制电压的量值和定时。PB DRV 774连接到页面缓冲器740以控制页面缓冲器740。页面缓冲器740可包括感测块，诸如图1中的SB1。
在一个可能的实施方案中，包括存储元件的每个块与一组传输晶体管相关联。例如，块700(该示例中选定块，例如，其中将发生编程、擦除或感测操作的块)包括连接到传输晶体管704的漏极侧选择栅极(SGD)、连接到传输晶体管706的漏极侧虚设字线(WLDD)、连接到传输晶体管708的字线(WL47)、连接到相应传输晶体管(未示出)的中间字线WL30至WL1(未示出)、连接到传输晶体管710的字线(WL0)、连接到传输晶体管712的源极侧虚设字线(WLDS)、以及连接到传输晶体管714的源极侧选择栅极(SGS)。
块700的每个传输晶体管的控制栅极经由公共路径703连接到块解码器(BD)702。BD 702从传输晶体管驱动器(TT DRV)764接收电压，并从地址寄存器(ADD REG)770接收控制信号。该控制信号包括地址。如果该地址与BD 702的地址匹配，则BD 702用作导电开关，该导电开关经由路径703将电压传递到相关联传输晶体管的控制栅极。如果地址与BD 702的地址不匹配，则BD 702用作非导电开关，该非导电开关不将电压传递到相关联传输晶体管的控制栅极。
每个传输晶体管可以是n沟道MOSFET，例如，其在左手侧上具有漏极节点并且在右手侧上具有源极节点。每个传输晶体管的漏极节点连接到一组高电压电压驱动器750中的相应电压驱动器。每个驱动器可包括芯片上电荷泵。
例如，传输晶体管704连接到漏极选择栅极驱动器(SGD DRV)752，传输晶体管706连接到虚设字线驱动器(WLDD DRV)754，传输晶体管708连接到字线驱动器(WL47 DRV)756…传输晶体管710连接到字线驱动器(WL0 DRV)758，传输晶体管712连接到源极侧虚设字线驱动器(WLDS DRV)760，并且传输晶体管714连接到源极选择栅极驱动器(SGS DRV)。可独立地控制每个电压驱动器以提供期望的输出电压。
类似的布置用于示例性未选定块720，该示例性未选定块包括连接到SGD和SGDDRV 752的传输晶体管724、连接到WLDD和WLDD DRV 754的传输晶体管726、连接到WL47和WL47 DRV 756的传输晶体管728…连接到WL0和WL0 DRV 758的传输晶体管730、连接到WLDS和WLDS DRV 760的传输晶体管732、以及连接到SGS和SGS DRV 762的传输晶体管734。
在本文中，用于平面的SGD线可被称为本地SGD线和全局SGD线。例如，框700中的SGD线可被称为本地SGD线757a。框720中的SGD线也可被称为本地SGD线757b。在本文中，连接到SGD DRV 752的线755可被称为全局SGD线(例如，SGGg)。每个本地SGD线757可通过传输晶体管(例如，704、724)连接到全局SGD线755。
在本文中，用于平面的SGS线可被称为本地SGS线和全局SGS线。例如，框700中的SGS线可被称为本地SGS线761a。框720中的SGD线也可被称为本地SGD线761b。在本文中，连接到SGS DRV 762的线759可被称为全局SGS线(例如，SGSg)。每个本地SGS线761可通过传输晶体管(例如，714、734)连接到全局SGS线759。
未选定块720的传输晶体管的控制栅极经由公共路径723连接到相应的块解码器(BD)722。BD 722还连接到TT DRV 764以接收电压，并且连接到地址寄存器770以接收控制信号，该控制信号指示BD 722经由路径723将电压传递到相关联传输晶体管的控制栅极或不将电压传递到相关联传输晶体管的控制栅极。地址寄存器(ADD REG)770还与这组高电压电压驱动器750中的电压驱动器进行通信。
多个位线(BL)742跨选定块700和未选定块720延伸(并且在一些具体实施中，跨未示出的另外未选定块延伸)，并且延伸到响应于列解码器132的页面缓冲器740中。页面缓冲器740存储写入到选定块的选定字线中或从选定块的选定字线读取的数据。
在存储器设备的操作期间，地址寄存器770向输入-输出缓冲器778和命令寄存器776提供数据加载命令。输入-输出缓冲器778向页面缓冲器740提供命令。命令寄存器776向控制电路780提供命令，该命令指示高压发生器772将电压驱动器750控制在适当电平下。
通常，在编程期间，选定字线的驱动器提供编程电平电压，诸如12V至26V，并且未选定字线接收通过电压V通过，诸如4V至6V。在感测期间，选定字线的驱动器提供读取或验证电平电压(分别为VCGR或V验证)，而未选定字线接收读取通过电压V读取-通过。CONTROL 780还指示页面缓冲器驱动器(PB DRV)774控制页面缓冲器740。地址寄存器770还与列解码器132通信。
图7描绘了用于执行擦除操作的过程的一个实施方案。相对于存储器单元的串来描述该过程。该串包括在串的每一端上的选择晶体管。例如，第一选择晶体管可以是漏极侧选择晶体管，该晶体管具有其耦合到位线的端子中的一者(例如，漏极)。第二选择晶体管可以是源极侧选择晶体管，该晶体管具有其耦合到源极线的端子中的一者。在一个实施方案中，这是存储器单元的NAND串。该过程可在许多串上并行地执行。该过程可用于擦除NAND串，例如图3、图4、图6A和图6B中所描绘的。
步骤782设定初始稳态擦除电压(Ver)的量值。在一个实施方案中，该过程执行双侧GIDL擦除。擦除电压脉冲将被施加到位线和源极线。在一个实施方案中，用于位线和源极线的擦除电压脉冲的稳态量值是不同的。在一个实施方案中，用于位线和源极线的稳态擦除电压的量值是相同的。步骤782涉及施加到位线和不与选择晶体管相邻的源极线的端部的电压。
由于一些因素(诸如因位线和源极线的电阻而引起的电压降)的影响，当稳态擦除电压到达选择晶体管时，其可具有较小的量值。在一个实施方案中，施加到位线和源极线的稳态擦除电压的量值是不同的，使得其在选择晶体管处的量值将基本上相同。在一些实施方案中，稳态擦除电压的量值取决于被选择用于擦除的块的位置，这可补偿位线和源极线之间的位置相关阻抗失配。
由于一些因素(诸如沿位线和源极线的不同RC延迟)的影响，擦除电压脉冲在到达选择晶体管时可经历不同的延迟。在一个实施方案中，开始施加到位线和源极线的擦除电压脉冲的定时是不同的，使得擦除电压脉冲将基本上同时到达选择晶体管。在一些实施方案中，定时取决于被选择用于擦除的块的位置，这可补偿位线和源极线之间的位置相关阻抗失配。
步骤784设定初始稳态选择栅极电压(Vsg)的量值。在本文中，Vsg可被称为擦除电压，因为它有助于在选择晶体管的两个端子之间建立GIDL电压。将选择栅极电压(Vsgd)脉冲提供给连接到漏极侧选择晶体管的控制栅极的漏极侧选择线。将选择栅极电压(Vsgs)脉冲提供给连接到源极侧选择晶体管的控制栅极的源极侧选择线。Vsgd和Vsgs的稳态量值可彼此相同或彼此不同。在一些实施例中，Vsgd和Vsgs的稳态量值取决于被选择用于擦除的块的位置，这可补偿选择线和位线之间的位置相关阻抗失配。
由于一些因素(诸如因沿漏极侧选择线和源极侧选择线的电阻而引起的电压降)的影响，当选择栅极电压到达选择晶体管时，其可具有较小的量值。在一个实施例中，施加到漏极侧选择线和源极侧选择线的选择栅极电压的量值是不同的，使得其在选择晶体管处的量值将基本上相同。
由于一些因素(诸如沿漏极侧选择线和源极侧选择线的不同RC延迟)的影响，选择栅极电压脉冲在到达选择晶体管时可经历不同的延迟。在一个实施例中，开始施加到漏极侧选择线和源极侧选择线的选择栅极电压脉冲的定时是不同的，使得选择栅极电压脉冲将基本上同时到达选择晶体管。
步骤786包括施加擦除条件。步骤786可包括将电压脉冲施加到位线、源极线、连接到漏极侧选择晶体管的选择线、连接到源极侧选择晶体管的选择线、以及连接到存储器单元的控制栅极的字线。可将量值相同或量值不同的擦除电压施加到位线和源极线。施加到位线和源极线的擦除电压脉冲可同时开始或不同时开始。可将量值相同或量值不同的栅极电压施加到漏极选择线和源极选择线，并且这些栅极电压可同时开始或不同时开始。在一个实施方案中，漏极选择线和源极选择线浮动。可将擦除启用电压施加到字线。步骤786可包括控制各种信号的定时。下文讨论了用于在步骤786中配置电压脉冲的各种属性以便改善擦除性能的技术。
步骤786可包括：从源极端和/或漏极端两者对存储器串的沟道进行充电(例如，增大其电压)，以及在连接到存储器单元的控制栅极的字线上设定低电压诸如0V。在一个实施方案中，对沟道进行充电包括向漏极侧和/或源极侧选择栅极施加合适的电压以产生GIDL电流。
步骤788包括对串执行擦除验证测试。通常，这涉及将擦除验证电压VvEr设定到连接到串上的存储器单元的控制栅极的字线，同时感测存储器串中的电流。如果电流足够高，则认为该串通过验证测试。如果在决定步骤790处串通过擦除验证测试，则在步骤792处完成擦除操作。如果在决定步骤790处串未通过擦除验证测试，则该过程在步骤794处继续。
步骤794包括确定是否要递增选择栅极电压。如果是，则在步骤796中递增选择栅极电压。无论选择栅极电压是否递增，均在步骤798中递增擦除电压。然后，通过返回到步骤786来执行擦除过程的下一次迭代。擦除迭代(或循环)通常涉及应用擦除条件，随后执行验证测试，但在一些情况下省略了验证测试。
图8描绘了在双侧GIDL擦除期间NAND串中空穴和电子的移动。示例性NAND串800包括连接到位线(BL)和源极线(SL)的沟道层665。隧道层(TNL)664、电荷捕获层(CTL)663和块氧化物(BOX)660是围绕串的存储器空穴延伸的层。沟道层的不同区域表示与相应存储元件或选择栅极晶体管相关联的沟道区域。这些沟道区域在叠堆式存储器设备中处于与存储元件或选择栅极晶体管的控制栅极相同的高度和叠堆水平面上。
NAND串800包括具有控制栅极806和沟道区域807的SGD晶体管680。NAND串800还相应地包括存储元件810、815、820和825、控制栅极811、816、821和826、CTL区域813、818、823和828、以及沟道区域812、817、822和827。
NAND串800包括具有控制栅极856和沟道区域857的SGS晶体管670。NAND串800还相应地包括存储元件860、865、870和875、控制栅极861、866、871和876、CTL区域863、868、873和878、以及沟道区域862、867、872和877。
在沟道层中代表性的空穴被描绘为具有“+”符号的圆圈，并且在沟道层中代表性的电子被描绘为具有“-”符号的圆圈。电子-空穴对通过GIDL过程产生。最初，在擦除操作期间，在SGD和SGS晶体管处产生电子-空穴对。空穴远离驱动端移动到沟道中，从而将沟道充电为正电势。由于沟道处具有正电势，在SGD晶体管680处产生的电子朝向位线(BL)移动。由于沟道处具有正电势，在SGS晶体管670处产生的电子朝向源极线(SL)移动。随后，在每个存储元件的擦除周期期间，通过GIDL在虚拟结处产生附加空穴，该虚拟结形成在存储元件的控制栅极的边缘处的沟道中。然而，当沟道隧穿到CTL区域时，还从沟道移除一些空穴。
也通过GIDL过程生成电子。最初，在擦除操作期间，电子在SGD和SGS晶体管处生成并朝向驱动端移动。随后，在每个存储元件的擦除周期期间，通过GIDL在虚拟结处产生附加电子，虚拟结形成在存储元件的控制栅极的边缘处的沟道中。
在NAND串的一端(例如，漏极侧)处，示例性电子840和841朝向位线移动。电子840在SGD晶体管处生成，并且电子841在沟道区域817中的存储元件815的结处生成。另外，在漏极侧中，包括空穴842的示例性空穴如箭头所指示地远离位线移动。空穴842在沟道区域817中的存储元件815的结处生成，并且可如箭头843所指示地隧穿到CTL区域818中。
在NAND串的另一端(例如，源极侧)处，示例性电子845和849朝向源极线移动。电子845在SGS晶体管处生成，并且电子849在沟道区域867中的存储元件865的结处生成。另外，在源极侧中，包括空穴847的示例性空穴如箭头所指示地远离源极线移动。空穴847在沟道区域867中的存储元件865的结处生成，并且可如箭头848所指示地隧穿到CTL区域868中。
图9A是NAND串900和可向NAND串的选择晶体管提供电压的通路的示意图。NAND串900在NAND串的一端处具有第一选择晶体管680，在NAND串的另一端处具有第二选择晶体管670。第一选择晶体管680可被称为漏极侧选择晶体管。第二选择晶体管670可被称为源极侧选择晶体管。在两个选择晶体管之间连接有多个存储器单元。数据存储器单元的控制栅极连接到各种数据字线(例如，WL0至WLn)。虚设存储器单元的控制栅极连接到各种虚设字线(例如，DWLs、DWLd)。在一个实施方案中，利用图4、图6A和图6B中所描绘的NAND串实现图9A中的NAND串900。然而，图9A中的NAND串不限于图4、图6A和图6B中所描绘的NAND串。
图9A描绘了多个通路906、908、910和912。本文中，“通路”是能够沿通路传输电信号(例如，电压脉冲或电流脉冲)的任何有形介质。通路可包括导电路径。在实施方案中，通路可包括但不限于导线、迹线、传输线、轨道、焊盘、层、引线、金属、印刷电路板或组件的一部分、导电材料以及可传输或承载电信号的其他材料中的一者或多者。通路可包括电子部件诸如晶体管。晶体管可充当开关，该开关闭合以允许电信号沿通路传播，该开关打开以防止电信号沿通路传播。在实施方案中，通路可形成一个或多个几何形状，诸如，一条线或多条互连的线。在实施方案中，在电路之间以及在电路内传输电信号时，通路可以是单向的或双向的。
通路P1 906连接到第一选择晶体管680的一个端子(例如，漏极端子)。在一个实施方案中，通路P1 906沿位线驻留。通路P1 906可包括其他元件，诸如开关(例如，晶体管)。通路P1 906也可被称为导电通路。通路P1 906具有由电阻(R_P1)和电容(C_P1)表示的阻抗。在一个实施方案中，电阻(R_P1)和电容(C_P1)包括位线电阻和位线电容。电阻(R_P1)和电容(C_P1)可包括沿通路P1的其他部件的电阻和/或电容。
P1电路922被配置为将电压脉冲V_P1a施加到通路P1 906的一端。P1电路922可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P1电路922包括一个或多个电荷泵。由于通路P1 906的阻抗，沿通路P1 906可能存在RC延迟。由于通路P1 906的阻抗，沿通路P1 906可能存在电压降。在通路P1 906的另一端处电压脉冲被称为V_P1b，用于指示可能的延迟和/或量值变化。
通路P2 908连接到第二选择晶体管670的一个端子(例如，漏极端子)。在一个实施方案中，通路P2 908沿源极线驻留。通路P2 908可包括其他元件，诸如开关(例如，晶体管)。通路P2 908也可被称为导电通路。通路P2 908具有由电阻(R_P2)和电容(C_P2)表示的阻抗。在一个实施方案中，电阻(R_P2)和电容(C_P2)包括源极线电阻和源极线电容。电阻(R_P2)和电容(C_P2)可包括沿通路P2的其他部件的电阻和/或电容。
P2电路924被配置为将电压脉冲V_P2a施加到通路P2 908。P2电路924可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P2电路924包括一个或多个电荷泵。由于通路P2 908的阻抗，沿通路P2 908可能存在RC延迟。由于通路P2 908的阻抗，沿通路P2 908可能存在电压降。在通路P2 908的另一端处电压脉冲被称为V_P2b，用于指示可能的延迟和/或量值变化。
通路P3 910连接到第一选择晶体管680的一个端子(例如，栅极端子)。在一个实施方案中，通路P3 910沿选择线驻留。在一个实施方案中，选择线被称为漏极侧选择线。在一个实施方案中，选择线包括全局漏极侧选择线。通路P3 910可包括其他元件，诸如开关(例如，晶体管)。通路P3 910也可被称为导电通路。通路P3 910具有由电阻(R_P3)和电容(C_P3)表示的阻抗。在一个实施方案中，电阻(R_P3)和电容(C_P3)包括选择线电阻和选择线电容。电阻(R_P3)和电容(C_P3)可包括沿通路P3 910的其他部件的电阻和/或电容。
P3电路926被配置为将电压脉冲V_P3a施加到通路P3 910。P3电路926可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P3电路926包括一个或多个电荷泵。由于通路P3 910的阻抗，沿通路P3 910可能存在RC延迟。由于通路P3 910的阻抗，沿通路P3 910可能存在电压降。在通路P3 910的另一端处电压脉冲被称为V_P3C，用于指示可能的延迟和/或量值变化。在一个实施方案中，P3电路926使通路P3 910浮动，使得晶体管680的栅极端子的电压在双侧GIDL擦除期间浮动。
通路P4 912连接到第二选择晶体管670的一个端子(例如，栅极端子)。在一个实施方案中，通路P4 912沿选择线驻留。在一个实施方案中，选择线被称为源极侧选择线。在一个实施方案中，选择线包括全局源极侧选择线。通路P4 912可包括其他元件，诸如开关(例如，晶体管)。通路P4 912也可被称为导电通路。通路P4 912具有由电阻(R_P4)和电容(C_P4)表示的阻抗。在一个实施方案中，电阻(R_P4)和电容(C_P4)包括选择线电阻和选择线电容。电阻(R_P4)和电容(C_P4)可包括沿通路P4 912的其他部件的电阻和/或电容。
P4电路928被配置为将电压脉冲V_P4a施加到通路P4 912。P4电路928可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P4电路928包括一个或多个电荷泵。由于通路P4 912的阻抗，沿通路P4 912可能存在RC延迟。由于通路P4 912的阻抗，沿通路P4 912可能存在电压降。在通路P4 912的另一端处电压脉冲被称为V_P4b，用于指示可能的延迟和/或量值变化。在一个实施方案中，P4电路928使通路P4 912浮动，使得晶体管670的栅极端子的电压在双侧GIDL擦除期间浮动。
因此，在一个实施方案中，将电压V_P1b施加到晶体管680的一个端子(例如，漏极)，将电压V_P3C施加到晶体管680的另一个端子(例如，栅极)。在一个实施方案中，V_P1b-V_P3C使得在双侧GIDL擦除期间在晶体管680处引起GIDL电流(I_gidl_s)。因此，可将V_P1b-V_P3C称为GIDL电压(Vgidl_d)。V_P1b-V_P3C的量值不一定与V_P1a-V_P3a的量值相同。
在另一实施方案中，将电压V_P1b施加到晶体管680的一个端子(例如，漏极)，同时通路910上的电压是浮动的。然而，选择晶体管680的栅极端子可因电容耦合而上升。因此，在选择晶体管680的两个端子之间将存在GIDL电压Vdigl_a。
因此，在一个实施方案中，将电压V_P2b施加到晶体管670的一个端子(例如，漏极)，将电压V_P4b施加到晶体管670的另一个端子(例如，栅极)。在一个实施方案中，V_P2b-V_P4b使得在双侧GIDL擦除期间在晶体管670处引起GIDL电流(I_gidl_s)。因此，可将V_P2b-V_P4b称为GIDL电压(Vgidl_s)。V_P2b-V_P4b的量值不一定与V_P2a-V_P4a的量值相同。
在另一实施方案中，将电压V_P2b施加到晶体管670的一个端子(例如，漏极)，同时通路912上的电压是浮动的。然而，选择晶体管670的栅极端子可因电容耦合而上升。因此，在选择晶体管670的两个端子之间将存在GIDL电压Vdigl_a。
在本文中，可以将在双侧GIDL擦除期间施加到选择晶体管的端子的任何电压(例如，V_P1b、V_P2b、V_P3C、V_P4b)称为擦除电压。另外，可将在双侧GIDL擦除期间出现在选择晶体管的漏极端子和栅极端子之间的电压(例如，Vgidl_d、Vgidl_s)称为擦除电压。
在一个实施方案中，施加到NAND串的每一端处的通路的电压脉冲被配置为补偿NAND串的每一端处的通路的不同阻抗。例如，施加到通路P1 906和通路P2 908的电压脉冲可被配置为补偿通路P1 906和通路P2 908的不同阻抗。又如，施加到通路P3 910和通路P4912的电压脉冲可被配置为补偿通路P3 910和通路P4 912的不同阻抗。在一个实施方案中，施加到通路P3 910和通路P4 912的电压脉冲被配置为补偿通路P1 906和通路P2908的不同阻抗。
在一个实施方案中，施加到NAND串的每一端的通路的电压脉冲的一个或多个属性被配置为使得第一选择晶体管680处的第一擦除电压与第二选择晶体管670处的第二擦除电压基本上对称。例如，V_P1b可与V_P2b基本上对称；V_P3C可与V_P4b基本上对称；并且/或者Vgidl_d可与Vgidl_s基本上对称。实现基本上对称的擦除电压可包括设置电压脉冲的一个或多个属性以补偿NAND串的每一端处的通路的不同阻抗。
在一个实施方案中，施加到NAND串的每一端处的通路的电压脉冲的一个或多个属性被配置为使得Igidl_d和Igidl_s具有基本上相同的稳态量值。实现基本上相同的Igidl_d量值和Igidl_s量值可包括设置电压脉冲的属性以补偿NAND串的每一端处的通路的不同阻抗。
图9A还示出了在双侧GIDL擦除期间在NAND串的每一端处生成的GIDL电流的一些细节。代表性的空穴被描绘为具有“+”符号的圆圈，并且代表性的电子被描绘为具有“-”符号的圆圈。在第一选择晶体管680和第二选择晶体管670处生成电子-空穴对。在第一选择晶体管680处生成GIDL电流Igidl_d。电子移动到第一通路P1 906，并且空穴移动到NAND沟道。在第二选择晶体管680处生成GIDL电流Igidl_s。电子移动到第二通路P2908，并且空穴移动到NAND沟道。存储器单元具有施加到其控制栅极的擦除启用电压(图9A中未描绘)。擦除启用电压显著低于NAND沟道中的电压。因此，当NAND沟道隧穿到存储器单元的电荷捕获区域时，从NAND沟道移除一些空穴。
需注意，尽管图9A中的示例关于在选择晶体管680、670处施加GIDL电压，但在选择晶体管680、670处施加的电压不需要是GIDL电压。图9B是NAND串和连接到选择晶体管的通路的一个实施方案的示意图。NAND串900类似于图9A的串。然而，在该实施方案中，不施加GIDL电压，并且在选择晶体管680、670处不生成GIDL电流。相反，选择晶体管680的栅极端子920到位线端子918之间的电压被标记为Vg_bl。选择晶体管670的栅极端子930到位线端子932之间的电压被标记为Vg_sl。在一个实施方案中，用于选择晶体管680的栅极端子920到位线端子918的电压具有与用于选择晶体管670的栅极端子930到位线端子932的电压基本上相同的稳态量值。在一个实施方案中，用于选择晶体管680的栅极端子920到位线端子918的电压是第一电压脉冲，并且用于选择晶体管670的栅极端子930到位线端子932的电压是第二电压脉冲。在一个实施方案中，第一电压脉冲和第二电压脉冲为基本上对称的电压脉冲。
在一些实施方案中，参考图9A和图9B，通路P1 906、通路P2 908、通路P3 910和/或通路P4 912中的一者或多者的阻抗取决于包括被选择用于执行存储器操作的存储器单元的块的位置。如下文将更全面地讨论的，通路的长度可取决于选定块的位置。在一些实施方案中，阻抗取决于通路的长度。此外，对于不同的通路，阻抗对块位置的依赖性可不同。例如，通路P1 906对于选定块A而言可能相对较长，但对于选定块B而言可能相对较短。相反，通路P3 910(或通路P2 908)对于选定块A而言可能相对较短，但对于选定块B而言可能相对较长。在一些实施方案中，前述内容所导致的后果是两个通路之间的阻抗失配取决于选定块的位置。在一些实施方案中，一个或多个控制电路在非易失性存储器单元上的存储器操作期间补偿通路之间的块位置相关阻抗失配。
图10描绘了示例性电压脉冲1000。电压脉冲1000具有在时间t1和时间t2之间的第一瞬态周期、在时间t2和时间t3之间的稳态周期、以及在时间t3和时间t4之间的第二瞬态周期。在第一瞬态周期、第一斜坡时间期间，电压脉冲1000从初始电压变化(例如，增大)至稳态电压。电压脉冲1000在从时间t2延伸到时间t3的“脉冲持续时间”内保持在稳态电压下。在第二瞬态周期、第二斜坡时间期间，电压脉冲1000从稳态电压变化(例如，降低)至最终电压。
需注意，尽管脉冲1000在第二瞬态周期期间实现电压的斜坡下降，但该脉冲可在第二瞬态周期中实现电压的斜坡上升(与在第一瞬态周期中电压的斜坡上升结合)。还需注意，第一电压脉冲的稳态电压可用作紧接其后的电压脉冲的初始电压。在这种情况下，第一电压脉冲的第二瞬态周期也是紧随其后的电压脉冲的第一瞬态周期。此外，在这种情况下，紧随第一电压脉冲后的电压脉冲的稳态电压是第一电压脉冲的最终电压。
在本文中，将电压脉冲的开始时间定义为第一瞬态周期的开始，此时电压首次从初始电压开始变化。在本文中，将电压脉冲的结束时间定义为第二瞬态周期的结束，此时电压首次达到最终电压。在本文中，电压脉冲的第一斜坡时间被定义为从初始电压变化至稳态电压的时间。第一斜坡时间可以是电压的斜坡上升或电压的斜坡下降。在本文中，电压脉冲的第二斜坡时间被定义为从稳态电压变化至最终电压的时间。第二斜坡时间可以是电压的斜坡上升或电压的斜坡下降。本文所用术语“斜坡时间”是指第一斜坡时间和第二斜坡时间中的任一者。
在本文中，电压脉冲属性被定义为描述电压脉冲1000的形状的任何属性。电压脉冲属性的示例包括但不限于第一斜坡时间、第二斜坡时间、斜坡上升时间、斜坡下降时间、稳态量值、脉冲持续时间、开始时间、结束时间等。
电压脉冲可以是相对于电路中的公共点(例如，地)的电势。例如，施加到位线的电压脉冲可以是位线和公共点(例如，地)之间的电势差。然而，在本文中，不需要电压脉冲是相对于地的电势。电压脉冲可以是电路中任意两个点之间的电势差。例如，电压脉冲可以是晶体管的栅极和漏极之间的电势差。
图10A描绘了在操作图9A或图9B的存储器设备的一个实施方案中的可能电压脉冲。需注意，为了使图简化，仅描绘了第一瞬态周期以及稳态周期的一部分。未描绘第二瞬态周期。这种简化适用于附图中描绘的其他电压脉冲。在一个实施方案中，电压脉冲1002a表示由P1电路922施加到通路P1 906的一端的电压脉冲V_P1a。在一个实施方案中，电压脉冲1004a表示由P2电路924施加到通路P2 908的一端的电压脉冲V_P2a。
电压脉冲1002a具有VP1a_ss的稳态量值。电压脉冲1004a具有VP2a_ss的稳态量值。两个电压脉冲1002a、1004a具有不同的稳态量值。电压脉冲1002a在时间t1处开始。电压脉冲1002a在时间t2处开始。两个电压脉冲1002a、1004a具有不同的开始时间。两个电压脉冲1002a、1004a具有不同的第一斜坡时间。被标记为“第一斜坡时间”的虚线箭头线表示从起始电压增大至稳态电压的时间。在图10A中，电压脉冲一定程度上得到简化，因为其中以直线段描绘电压脉冲。然而，电压脉冲可具有除直线段之外的区段。需注意，图10A中的时间t1至t4不与图10中的时间t1至t4对应。
在该示例中，这些电压脉冲1002a、1004a的几个脉冲属性(例如，稳态量值、开始时间和斜坡时间)是不同的，以补偿通路P1 906和通路P2908的不同阻抗。在一个实施方案中，这些电压脉冲的一个或多个脉冲属性(例如，稳态量值、开始时间和/或斜坡时间)是不同的，以补偿通路P1906和通路P2 908的不同阻抗。在一个实施方案中，施加到通路P1 906的电压脉冲的至少一个属性具有与施加到通路P2 908的电压脉冲的相同属性不同的值，使得两个电压脉冲在选择晶体管680、670的相应端子处基本上对称。
在一个实施方案中，电压脉冲1002b(实线)表示通路P1 906的另一端处的电压V_P1b。因此，将电压脉冲1002b施加到选择晶体管680的一个端子(例如，漏极)。在一个实施方案中，电压脉冲1004b(虚线)表示通路P2 908的另一端处的电压V_P2b。因此，将电压脉冲1004b施加到选择晶体管670的一个端子(例如，漏极)。两个电压脉冲1002b、1004b具有基本上相同的稳态量值、基本上相同的相同开始时间以及基本上相同的相同第一斜坡时间。
在本文中，两个电压脉冲的“基本上相同的斜坡时间”意指两个电压脉冲的斜坡时间的时间差值小于两个电压脉冲的两个斜坡时间中较短者的3％。这可适用于第一斜坡时间或第二斜坡时间(相对于每个电压脉冲的第一斜坡时间或每个电压脉冲的第二斜坡时间进行比较)。不具有基本上相同的斜坡时间的两个电压脉冲被定义为具有不同的斜坡时间。在一个实施方案中，两个电压脉冲1002b、1004b的斜坡时间的时间差值小于两个电压脉冲的两个斜坡时间中较短者的2％。在一个实施方案中，两个电压脉冲1002b、1004b的斜坡时间的时间差值小于两个电压脉冲的两个斜坡时间中较短者的1％。
在本文中，“两个电压脉冲的基本上相同的开始时间”意指两个电压脉冲的开始时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较长者的3％。不具有基本上相同的开始时间的两个电压脉冲被定义为具有不同的开始时间。在一个实施方案中，两个电压脉冲的开始时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较长者的2％。在一个实施方案中，两个电压脉冲的开始时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较长者的1％。
两个电压脉冲1002b、1004b基本上对称。两个电压脉冲1002b、1004b各自具有第一瞬态周期，该第一瞬态周期被描绘为在约时间t3和约t4之间。需注意，两个脉冲1002b、1004b不一定在完全相同的时间处开始，或者在完全相同的时间处达到它们的稳态值。在一个实施方案中，脉冲1002b、1004b的稳态电压量值的差值在较大稳态量值的2％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的2％内。在一个实施方案中，脉冲1002b、1004b的稳态电压量值的差值在较大稳态量值的1％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的1％内。
图10B描绘了在操作图9A或图9B的存储器设备的一个实施方案中的可能电压脉冲。在一个实施方案中，电压脉冲1012a表示由P3电路926施加到通路P3 910的一端的电压脉冲V_P3a。在一个实施方案中，电压脉冲1014a表示由P4电路928施加到通路912的一端的电压脉冲V_P4a。
电压脉冲1012a具有VP3a_ss的稳态量值。电压脉冲1014a具有VP4a_ss的稳态量值。两个电压脉冲1012a、1014a具有不同的稳态量值。电压脉冲1012a在时间t1'处开始。电压脉冲1012a在时间t2'处开始。两个电压脉冲1012a、1014a具有不同的开始时间。两个电压脉冲1012a、1014a具有不同的第一斜坡时间。
在该示例中，这些电压脉冲1012a、1014a的几个脉冲属性(例如，稳态量值、开始时间和第一斜坡时间)是不同的，以补偿通路P3 910和通路P4 912的不同阻抗。在一个实施方案中，这些电压脉冲的一个或多个脉冲属性(例如，稳态量值、开始时间和/或斜坡时间)是不同的，以补偿通路P3 910和通路P4 912的不同阻抗。在一些实施方案中，差异与块位置相关。在一个实施方案中，施加到通路P3 910的电压脉冲的至少一个属性具有与施加到通路P4 912的电压脉冲的相同属性不同的值，使得两个电压脉冲在选择晶体管680、670的相应端子处基本上对称。
在一个实施方案中，电压脉冲1012b(实线)表示通路P3 910的另一端处的电压V_P3C。因此，将电压脉冲1012b施加到选择晶体管680的一个端子(例如，漏极)。在一个实施方案中，电压脉冲1014b(虚线)表示通路P4 912的另一端处的电压V_P2b。因此，将电压脉冲1012b施加到选择晶体管670的一个端子(例如，漏极)。两个电压脉冲1012b、1014b具有基本上相同的稳态量值、基本上相同的相同开始时间以及基本上相同的相同第一斜坡时间。
在一个实施方案中，两个电压脉冲1012b、1014b的第一斜坡时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较短者的2％。在一个实施方案中，两个电压脉冲1012b、1014b的第一斜坡时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较短者的1％。
在一个实施方案中，两个电压脉冲1012b、1014b的开始时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较短者的2％。在一个实施方案中，两个电压脉冲1012b、1014b的开始时间的时间差值小于两个电压脉冲的两个第一斜坡时间中较短者的1％。
两个电压脉冲1012b、1014b基本上对称。两个电压脉冲1012b、1014b各自具有第一瞬态周期，该第一瞬态周期被描绘为在约时间t3'和约t4'之间。需注意，两个脉冲1012b、1014b不一定在完全相同的时间处开始，或者在完全相同的时间处达到它们的稳态值。在一个实施方案中，脉冲1012b、1014b的稳态电压量值的差值在较大稳态量值的2％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的2％内。在一个实施方案中，脉冲1012b、1014b的稳态电压量值的差值在较大稳态量值的1％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的1％内。
在一个实施方案中，施加到各个通路906、908、910、912的电压脉冲的属性具有被配置为使得晶体管680处的GIDL电压(Vgidl_d)和晶体管670处的GIDL电压(Vgidl_s)基本上对称的属性。在一些实施方案中，电压脉冲的属性取决于被选择用于擦除的块的位置。图10C描绘了在操作图9A或图9B的存储器设备的一个实施方案中的可能电压脉冲。在一个实施方案中，电压脉冲1022表示由P1电路922施加到通路906的一端的电压脉冲V_P1a。在一个实施方案中，电压脉冲1024表示由P3电路926施加到通路P3 910的一端的电压脉冲V_P3a。在一个实施方案中，电压脉冲1026表示由P2电路924施加到通路908的一端的电压脉冲V_P2a。在一个实施方案中，电压脉冲1028表示由P4电路928施加到通路912的一端的电压脉冲V_P4a。
在一个实施方案中，电压脉冲1030(实线)表示在选择晶体管680的两个端子之间的电压Vgidl_d。例如，电压脉冲1030可为选择晶体管680的漏极-栅极电压。在一个实施方案中，电压脉冲1032(虚线)表示在选择晶体管670的两个端子之间的电压Vgidl_ds。例如，电压脉冲1032可为选择晶体管670的漏极-栅极电压。
在一个实施方案中，选择用于电压脉冲1022、1024、1026和/或1026的各种属性(例如，开始时间、稳态量值、第一斜坡时间)的值，使得电压脉冲1030和电压脉冲1032基本上对称。在一个实施方案中，脉冲1030、1032的稳态电压量值的差值在较大稳态量值的2％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的2％内。在一个实施方案中，脉冲1030、1032的稳态电压量值的差值在较大稳态量值的1％内，并且第一瞬态周期期间的电压量值的差值在较大稳态量值的1％内。
在一个实施方案中，电压脉冲1022的稳态量值与电压脉冲1026的稳态量值基本上相同；然而，电压脉冲1024的稳态量值与电压脉冲1028的稳态量值不同。在一个实施方案中，电压的这种组合使得电压脉冲1030和1032的稳态量值基本上相同。电压脉冲1024和电压脉冲1028的不同稳态量值可补偿第一通路P1 906和第二通路908的阻抗差异。在一个实施方案中，为电压脉冲1024和1028选择不同的稳态量值，使得电压脉冲1030和电压脉冲1032基本上对称。
在一个实施方案中，电压脉冲1022的开始时间与电压脉冲1026的开始时间基本上相同；然而，电压脉冲1024的开始时间与电压脉冲1028的开始时间不同。电压脉冲1024和电压脉冲1028的不同开始时间可补偿第一通路P1 906和第二通路908的阻抗差异。在一个实施方案中，为电压脉冲1024和1028选择不同的开始时间，使得电压脉冲1030和电压脉冲1032基本上对称。在一个实施方案中，为电压脉冲1024和1028选择不同的开始时间，使得电压脉冲1030和电压脉冲1032基本上同时开始。在一个实施方案中，为电压脉冲1024和1028选择不同的开始时间，使得电压脉冲1030和电压脉冲1032具有基本上相同的稳态量值。
在一个实施方案中，电压脉冲1022和1026的开始时间和稳态量值各自基本上相同；然而，电压脉冲1024和1028的开始时间和稳态量值彼此不同。电压脉冲1024和1028的不同开始时间和稳态量值可补偿第一通路P1 906和第二通路908的阻抗差异。在一个实施方案中，为电压脉冲1024和1028选择不同的开始时间和稳态量值，使得电压脉冲1030和电压脉冲1032基本上对称。
其他电压脉冲属性也可用于例如补偿不同的阻抗。在一个实施方案中，使用两个电压脉冲的结束时间来补偿第一通路P1 906和第二通路908的阻抗差异。例如，应用于第一通路P1 906和第二通路908的结束时间可以不同，但选择晶体管处的结束时间基本上相同。在本文中，“两个电压脉冲的基本上相同的结束时间”意指两个电压脉冲的结束时间的时间差值小于两个电压脉冲的两个第二斜坡时间中较短者的3％。不具有基本上相同的结束时间的两个电压脉冲被定义为具有不同的结束时间。在一个实施方案中，两个电压脉冲的结束时间的时间差值小于两个电压脉冲的两个第二斜坡时间中较短者的2％。在一个实施方案中，两个电压脉冲的结束时间的时间差值小于两个电压脉冲的两个第二斜坡时间中较短者的1％。
在一个实施方案中，施加到通路P1 906、P2 908、P3 910、P4 912中的两者的不同电压脉冲具有不同的脉冲属性，以在选择晶体管处实现两个电压脉冲的基本上相同的脉冲持续时间。在本文中，“两个电压脉冲的基本上相同的脉冲持续时间”意指两个电压脉冲的脉冲持续时间的时间差值小于两个脉冲持续时间中较短者的3％。在一个实施方案中，选择晶体管处的两个电压脉冲的脉冲持续时间的差值小于两个脉冲持续时间中较短者的2％。在一个实施方案中，选择晶体管处的两个电压脉冲的脉冲持续时间的差值小于两个脉冲持续时间中较短者的1％。
图11是双侧GIDL擦除的过程1100的一个实施方案的流程图。在一个实施方案中，过程1100用于擦除连接在两个选择晶体管680、670之间的存储器单元。在讨论过程1100时，将参考图9A的电路；然而，过程1100不限于图9A的电路。在一个实施方案中，过程1100用于擦除存储器单元的NAND串。在一个实施方案中，NAND串在三维存储器阵列中。过程1100可由存储器设备100的控制电路执行。例如，过程1100可以由状态机112和/或控制器122(或等效功能电路)与图1中描绘的其他电路的全部或子集组合来执行。在一个实施方案中，状态机112指示电压电路(例如，P1电路922、P2电路924、P3电路926和/或P4电路928)将电压脉冲施加到各种通路(或者在一些情况下，使电压浮动)。在过程1100的一些实施方案中，在步骤1102和1104中施加的电压取决于被选择用于擦除的块的位置，其可用于补偿通路之间的块位置相关阻抗失配。
步骤1102包括在第一选择晶体管680的两个端子之间产生第一GIDL电压。步骤1102可包括状态机112(或其他电路或逻辑)指示电压电路将一个或多个电压施加到一个或多个通路。例如，在一个实施方案中，状态机112可指示P1电路922将电压V_P1a施加到第一通路P1 906并指示P3电路926将电压V_P3a施加到第三通路P3 910。状态机112可控制定时，使得P1电路922将电压V_P1a施加到第一通路P1 906，而P3电路926将电压V_P3a施加到第三通路P3 910。因此，第一GIDL电压由V_P1b-V_P3C给出。需注意，V_P1a和V_P3C两者均可具有瞬态分量和稳态分量。
在一个实施方案中，步骤1102包括P1电路922将电压V_P1a施加到第一通路P1906，而P3电路926允许第三通路P3 910上的电压浮动。在这种情况下，连接到第三通路P3910的选择晶体管680的端子(例如，栅极端子)上的电压可能因电容耦合而增大。最终结果是，第一GIDL电压由V_P1b减去选择晶体管680的栅极端子上的浮动电压给出。
步骤1104包括在第一选择晶体管680的两个端子之间产生第二GIDL电压。步骤1104可包括状态机112指示电压电路将一个或多个电压施加到一个或多个通路。例如，在一个实施方案中，状态机112可指示P2电路924将电压V_P2a施加到第二通路P2 908，并且可指示P4电路928将电压V_P4a施加到第四通路P4 912。状态机112可控制定时，使得P2电路924将电压V_P2a施加到第二通路P2 908，而P4电路928将电压V_P4a施加到第四通路P4 912。因此，第二GIDL电压由V_P2b-V_P4b给出。需注意，V_P2a和V_P4b两者均可具有第一瞬态周期和第二瞬态周期以及稳态周期。
在一个实施方案中，步骤1104包括：P2电路924将电压V_P2a施加到第二通路P2908，同时P4电路928允许第四通路P4 912上的电压浮动。在这种情况下，连接到第四通路P4912的选择晶体管670的端子(例如，栅极端子)上的电压可能因电容耦合而增大。最终结果是，第二GIDL电压由V_P2b减去选择晶体管670的栅极端子上的浮动电压给出。需注意，当第三通路P3 910和第四通路P4 912浮动时，因素(诸如，通路P3 910、P4 912上的初始电压和/或浮动时间)可用于在第一选择晶体管680和第二选择晶体管670处实现不同的电压。例如，在通路P3 910、P4 912上使用不同的初始电压，可以使得在第一瞬态周期期间产生不同的浮动电压。
步骤1102使得产生第一GIDL电压(例如，Vgidl_d)。步骤1104使得产生第二GIDL电压(例如，Vgidl_s)。在一个实施方案中，第一GIDL电压(例如，Vgidl_d)与第二GIDL电压(例如，Vgidl_s)基本上对称。在一个实施方案中，第一GIDL电压的稳态量值与第二GIDL电压的稳态量值基本上相同。在一个实施方案中，第一GIDL电压的开始时间和稳态量值均与第二GIDL电压的开始时间和稳态量值基本上相同。
步骤1102使得产生第一GIDL电流(例如，Igidl_d)。步骤1104使得产生第二GIDL电流(例如，Igidl_s)。在一个实施方案中，在第一GIDL电压和第二GIDL电压的第一瞬态周期和稳态周期期间，第一GIDL电流的量值(例如，Igidl_d)与第二GIDL电流的量值(例如，Igidl_s)基本上相同。在一个实施方案中，第一GIDL电流(例如，Igidl_d)与第二GIDL电流(例如，Igidl_s)基本上对称。在一个实施方案中，第一GIDL电流的开始时间和稳态量值均与第二GIDL电流的开始时间和稳态量值基本上相同。
在一个实施方案中，第一GIDL电压和第二GIDL电压(在选择晶体管的端子处)的稳态量值彼此不同；然而，第一GIDL电流和第二GIDL电流的量值在第一GIDL电压和第二GIDL电压的稳态周期期间基本上相同。在一个实施方案中，第一GIDL电压和第二GIDL电压(在选择晶体管的端子处)的稳态量值彼此不同；然而，第一GIDL电流和第二GIDL电流的量值在第一GIDL电压和第二GIDL电压的第一瞬态周期和稳态周期期间基本上相同。这可用于补偿NAND串的每一端处的结构差异。即使稳态GIDL电压具有相同的量值，此类结构差异也可能导致两个选择晶体管680、670的不同GIDL电流。
在一个实施方案中，V_P1a-V_P3a的稳态量值不同于V_P2a-V_P4a的稳态量值；然而，第一GIDL电流和第二GIDL电流的量值在V_P1a-V_P3a和V_P2a-V_P4a的稳态周期期间基本上相同。在一个实施方案中，V_P1a-V_P3a的稳态量值不同于V_P2a-V_P4a的稳态量值；然而，第一GIDL电流和第二GIDL电流的量值在V_P1a-V_P3a和V_P2a-V_P4a的第一瞬态周期和稳态周期两者期间基本上相同。这可用于补偿NAND串的每一端处的阻抗差异。例如，这可用于补偿通路P1 906和通路P2 908之间的阻抗失配。又如，这可用于补偿通路P2 910和通路P4 912之间的阻抗失配。即使V_P1a-V_P3a的稳态量值与V_P2a-V_P4a的稳态量值相同，此类阻抗失配也可能导致两个选择晶体管680、670的不同GIDL电流。
在一个实施方案中，步骤1002和1104包括将具有基本上相同的量值的电压施加到通路P1 906的第一端和通路P2 908的第一端。例如，在一个实施方案中，V_P1a和V_P2a具有基本上相同的量值。在一个实施方案中，V_P1a和V_P2a具有基本上相同的开始时间和基本上相同的稳态量值。步骤1002和1104还包括将具有不同量值的电压施加到通路P3 910的第一端和通路P4 912的第一端。例如，电压V_P3a和V_P4a具有不同的量值。在一个实施方案中，电压V_P3a和V_P4a具有不同的开始时间和不同的稳态量值。在一个实施方案中，将电压施加到通路P1 906、P2 908、P3 910和P4912使得SGD晶体管680和SGS晶体管670的两个端子之间的电压基本上相同。例如，参考图9A，Vgidl_d具有与Vgidl_s基本上相同的量值。在一个实施方案中，Vgidl_d和Vgidl_s具有基本上相同的开始时间和基本上相同的稳态量值。
步骤1106包括将擦除启用电压施加到两个选择晶体管680、670之间的存储器单元的控制栅极。执行步骤1106，同时引起第一GIDL电压和第二GIDL电压。在一个实施方案中，步骤1106包括将擦除启用电压施加到与存储器单元的控制栅极连接的字线。在一个实施方案中，擦除启用电压具有在0V和0.5V之间的稳态量值。擦除启用电压的稳态量值可高于0.5V。
图12A至图12C描绘了用于示出双面GIDL擦除的实施方案的更多细节的电压脉冲。图12A描绘了用于示出可如何在双面GIDL擦除中配置稳态量值的电压脉冲属性的电压脉冲。图12B描绘了用于示出可如何在双面GIDL擦除中配置开始时间的电压脉冲属性的电压脉冲。图12B描绘了用于示出可如何在双面GIDL擦除中配置斜坡时间的电压脉冲属性的电压脉冲。
现在参考图12A，在一个实施方案中，电压脉冲1202a表示由P1电路922施加到通路906的一端的电压脉冲V_P1a。在一个实施方案中，电压脉冲1204a表示由P2电路924施加到通路908的一端的电压脉冲V_P2a。两个电压脉冲1202a、1204a具有不同的稳态量值(SS1,SS2)。稳态量值的差值由双头箭头1205表示。在一个实施方案中，这些电压脉冲的稳态量值是不同的，以补偿通路P1 906和通路P2 908的不同阻抗。
在一个实施方案中，电压脉冲1202b表示到达通路906的另一端的电压脉冲V_P1b。因此，将电压脉冲V_P1b施加到选择晶体管680的一个端子(例如，漏极)。在一个实施方案中，电压脉冲1204b表示到达通路908的另一端的电压脉冲V_P2b。因此，将电压脉冲V_P2b施加到选择晶体管670的一个端子(例如，漏极)。脉冲1202b和1204b之间的稳态量值差值小于脉冲1202a和1204a之间的稳态量值差值。两个电压脉冲1202b、1204b具有基本上相同的稳态量值(在相应的选择晶体管680、670处)。需注意，可夸大脉冲1202b和1204b之间的量值差距，使得可在图中看到量值差距。
图12B描绘了在操作图9A或图9B的存储器设备的一个实施方案中的可能电压脉冲。在一个实施方案中，电压脉冲1212a表示由P1电路922施加到通路906的一端的电压脉冲V_P1a。在一个实施方案中，电压脉冲1214a表示由P2电路924施加到通路908的一端的电压脉冲V_P2a。两个电压脉冲1212a、1214a具有相同的稳态量值，但具有不同的开始时间。在该实施方案中，这些电压脉冲的开始时间是不同的，以补偿通路P1 906和通路P2 908的不同阻抗。脉冲1212a在时间t4处开始，而脉冲1214a在时间t6处开始。
在一个实施方案中，电压脉冲1212b表示到达通路906的另一端的电压脉冲V_P1b。因此，将电压脉冲V_P1b施加到选择晶体管680的一个端子(例如，漏极)。在一个实施方案中，电压脉冲1014b表示到达通路908的另一端的电压脉冲V_P2b。因此，将电压脉冲V_P2b施加到选择晶体管670的一个端子(例如，漏极)。电压脉冲1212b在时间t6处开始，而电压脉冲1214b在时间t8处开始。t7和t8之间的时间间隔小于t5和t6之间的时间间隔。两个电压脉冲1212b、1214b具有基本上相同的开始时间(在相应的选择晶体管670、670处)。需注意，可以夸大t7和t8之间的时间间隔，使得可在图中看到时间间隔。
图12C描绘了在操作图9A或图9B的存储器设备的一个实施方案中的可能电压脉冲。在一个实施方案中，电压脉冲1222a表示由P1电路922施加到通路906的一端的电压脉冲V_P1a。在一个实施方案中，电压脉冲1224a表示由P2电路924施加到通路908的一端的电压脉冲V_P2a。两个电压脉冲1222a、1224a具有相同的稳态量值和开始时间，但具有不同的第一斜坡时间。在该实施方案中，这些电压脉冲的第一斜坡时间是不同的，以补偿通路P1 906和通路P2 908的不同阻抗。电压脉冲1222a具有第一斜坡时间R1，而电压脉冲1224a具有第一斜坡时间R2。
在一个实施方案中，电压脉冲1222b表示到达通路906的另一端的电压脉冲V_P1b。因此，将电压脉冲V_P1b施加到选择晶体管680的一个端子(例如，漏极)。在一个实施方案中，电压脉冲1224b表示到达通路908的另一端的电压脉冲V_P2b。因此，将电压脉冲V_P2b施加到选择晶体管670的一个端子(例如，漏极)。两个电压脉冲1222b、1224b具有基本上相同的第一斜坡时间R1'、R2'。R2'和R1'之间的时间差值小于R2和R1之间的时间差值。需注意，可夸大第一斜坡时间的差值，使得可在图中看到斜坡时间差距。
图12A至图12C中的概念也可应用于第三通路P3 910和第四通路P4912。因此，在一个实施方案中，参考图12A，电压脉冲1202a表示V_P3a，电压脉冲1204a表示V_P4a，电压脉冲1202b表示V_P3C，并且电压脉冲1204b表示V_P4b。在一个实施方案中，参考图12B，电压脉冲1212a表示V_P3a，电压脉冲1214a表示V_P4a，电压脉冲1212b表示V_P3C，并且电压脉冲1214b表示V_P4b。在一个实施方案中，参考图12C，电压脉冲1222a表示V_P3a，电压脉冲1224a表示V_P4a，电压脉冲1222b表示V_P3C，并且电压脉冲1202b表示V_P4b。
图12A至图12C各自集中于一个电压脉冲属性，以示出选择晶体管处的电压脉冲如何受影响。可组合图12A至图12C中的概念。在一个实施方案中，图12A和图12B中的概念组合(通过使用不同的初始稳态量值和开始时间)，使得选择晶体管处的稳态量值和开始时间各自基本上相同。在一个实施方案中，图12A和图12C中的概念组合(通过使用不同的初始稳态量值和第一斜坡时间)，使得选择晶体管处的稳态量值和第一斜坡时间各自基本上相同。在一个实施方案中，图12B和图12C中的概念组合(通过使用不同的第一斜坡时间和开始时间)，使得选择晶体管处的开始时间和斜坡时间各自基本上相同。在一个实施方案中，图12A、图12B和图12C中的概念组合(通过使用不同的初始稳态量值、开始时间和第一斜坡时间)，使得选择晶体管处的稳态量值、开始时间和第一斜坡时间各自基本上相同。
图13A是NAND串和连接到选择晶体管的通路的一个实施方案的示意图。NAND串900类似于图9A的串。这些通路与图9A中的通路的不同之处在于，将相同的电压施加到连接到第一晶体管680的通路P1 906和连接到第二晶体管670的通路P2 908。在一个实施方案中，可利用图3B、图4、图6A和图6B中所描绘的NAND串来实现图13A中的NAND串。然而，图13A中的NAND串不限于图3B、图4、图6A和图6B中所描绘的NAND串。
将通路P1 906划分为三个部分906a、906b和906c。部分906a具有由R_sla和C_sla表示的阻抗。部分906b具有由R_x和C_x表示的阻抗。部分906c具有由R_bl和C_bl表示的阻抗。部分906a连接到P2电路924，并且可包括源极线的一部分。部分906c包括位线，并连接到选择晶体管680的一个端子。部分906b包括晶体管1302和1304以及导电通路。
部分906a、906b和/或906c中一者或多者的阻抗可取决于被选择用于存储器操作的块的位置。在一个实施方案中，部分906c的阻抗取决于被选择用于存储器操作的块的位置。部分906a、906b和/或906c中一者或多者的阻抗不取决于被选择用于存储器操作的块的位置也是可能的。例如，在一个实施方案中，阻抗部分906b不取决于被选择用于存储器操作的块的位置。
通路P2 908连接到第二选择晶体管670的一个端子(例如，漏极端子)。在一个实施方案中，通路P2 908包括源极线。在一个实施方案中，源极线掩埋在NAND串下方的衬底中。通路P2 908可包括其他元件，诸如开关(例如，晶体管)。在图13A中，将通路P2 908划分为两个部分。一个部分具有由电阻(R_sla)和电容(C_sla)表示的阻抗。另一部分具有由电阻(R_slb)和电容(C_slb)表示的阻抗。在一个实施方案中，电阻(R_sla,R_slb)和电容(C_sla,C_slb)包括源极线电阻和源极线电容。通路P2 908的阻抗可以或可以不取决于选定块的位置。
P2电路924被配置为将电压脉冲V_Pxa施加到通路P2 908的一端。P2电路924可为能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。P2电路924可包括一个或多个电荷泵。在一个实施方案中，P2电路924包括源极线驱动器(例如，图3C中的362、364、366或368)。
由于通路P2 908的阻抗，沿通路P2 908可能存在RC延迟。由于通路P2 908的阻抗，沿通路P2 908可能存在电压降。在部分906a和906b交汇的位置处，电压脉冲被称为V_Pxd。在通路P2 908的另一端处，电压脉冲被称为V_Pxs。在部分906b和906c交汇的位置处，电压脉冲被称为V_Pxc。在部分906c连接到第一选择晶体管680的位置处，电压脉冲被称为V_Pxd。
晶体管1302和1304用于沿通路906向第一选择晶体管680提供电压。晶体管1302用于访问电压V_Pxb，并向晶体管1304提供一个版本的V_Pxb。向晶体管1304提供的版本的电压V_Pxb可因阻抗而延迟和/或量值减小(相对于晶体管1302访问的版本)。晶体管1304用于向部分906c的一端提供电压V_Pxc。在一个实施方案中，晶体管1302被称为掩埋源极线驱动器。
图13A中还描绘了通路P3 910和P4 912，以及P3电路926和P4电路928。在一些实施方案中，通路P3 910和P4 912的阻抗取决于选定块的位置。
因此，将电压V_Pxd施加到晶体管680的一个端子(例如，漏极)。可经由选择线SGD将另一电压施加到晶体管680的另一个端子(例如，栅极)。因此，可将GIDL电压Vgidl_d提供给第一选择晶体管680。在一个实施方案中，选择线SGD浮动。然而，经由电容耦合，晶体管680的栅极上的电压上升，使得可在第一选择晶体管处引起GIDL电压Vgidl_d。
另外，将电压V_Pxs施加到晶体管670的一个端子(例如，漏极)。可经由选择线SGS将另一电压施加到晶体管670的另一个端子(例如，栅极)。因此，可将GIDL电压Vgidl_s提供给第一选择晶体管680。在一个实施方案中，选择线SGS浮动。然而，经由电容耦合，晶体管670的栅极上的电压上升，使得可在第一选择晶体管处引起GIDL电压Vgidl_s。
通道P1 906和P2 908的阻抗可彼此不同。在一个实施方案中，施加到NAND串的每一端处的SGD选择线和SGS选择线的电压脉冲被配置为补偿通路P1 906和通路P2 908的不同阻抗。例如，施加到SGD选择线和SGS选择线的电压脉冲针对一个或多个电压脉冲属性(例如，开始时间、斜坡时间、稳态量值)可具有不同的值。
在一个实施方案中，控制电路将基本上对称的电压脉冲施加到通路P1906和P2908，这导致选择晶体管680和选择晶体管670的端子处的电压脉冲不对称。例如，可将相同的电压(V_Pxa)施加到通路P1 906和P2 908两者。然而，在一个实施方案中，由于通路P1906和P2 908的阻抗不同，电压V_Pxd和V_Pxs的波形是不对称电压脉冲。在一个实施方案中，控制电路还将不对称电压脉冲施加到通路P3 910和P4 912，这使得Vgidl_d和Vgidl_s是基本上对称的电压脉冲。
需注意，尽管图13A中的示例是关于产生GIDL电压的，但电压不需要是GIDL电压。图13B是NAND串和连接到选择晶体管的通路的一个实施方案的示意图。NAND串900类似于图13A的串。然而，在该实施方案中，不产生GIDL电压和GIDL电流。选择晶体管680的栅极端子1320到位线端子1322之间的电压被标记为Vg_bl。选择晶体管670的栅极端子1330到位线端子1332之间的电压被标记为Vg_sl。在一个实施方案中，用于选择晶体管680的栅极端子1320到位线端子1322的电压具有与用于选择晶体管670的栅极端子1330到位线端子1332的电压基本上相同的稳态量值。在一个实施方案中，用于选择晶体管680的栅极端子1320到位线端子1322的电压是第一电压脉冲，并且用于选择晶体管670的栅极端子1330到位线端子1332的电压是第二电压脉冲。在一个实施方案中，第一电压脉冲和第二电压脉冲为基本上对称的电压脉冲。
在一些实施方案中，图13A和/或图13B中的通路P1 906、通路P2908、通路P3 910和/或通路P4 912中的一者或多者的阻抗取决于包括被选择用于执行存储器操作的存储器单元的块的位置。如下文将更全面地讨论的，通路的长度可取决于选定块的位置。在一些实施方案中，阻抗取决于通路的长度。此外，对于不同的通路，阻抗对块位置的依赖性可不同。例如，通路P1 906对于选定块A而言可能相对较长，但对于选定块B而言可能相对较短。相反，通路P3 910(或通路P2 908)对于选定块A而言可能相对较短，但对于选定块B而言可能相对较长。在一些实施方案中，前述内容所导致的后果是两个通路之间的阻抗失配取决于选定块的位置。在一些实施方案中，一个或多个控制电路在非易失性存储器单元上的存储器操作期间补偿通路之间的块位置相关阻抗失配。
图14A是被配置为向SGD选择线提供电压脉冲的P3电路926的一个实施方案的示意图。P3电路926可用于向图13A中的SGD选择线提供电压脉冲。P3电路926包括高电压(HV)泵1410、运算放大器1402、晶体管1404、固定值电阻器1406和可变值电阻器1408。P3电路926具有提供电压V_SGD的输出端，可将该电压提供给SGD选择线。在一个实施方案中，将V_SGD提供给通路P3 910。
HV泵1410可包括一个或多个电荷泵，并且被配置为提供高电压。HV泵1410向运算放大器1402提供高电压。运算放大器1402输出端连接到晶体管1404的栅极。运算放大器1402的反相输入端设置有参考电压(Ref)。运算放大器1402的非反相输入端连接在固定值电阻器1406和可变值电阻器1408之间。可调整可变值电阻器1408的值以调整V_SGD的量值。
图14B是被配置为向SGS选择线提供电压脉冲的P4电路928的一个实施方案的示意图。P4电路928可用于向图13A中的SGS选择线提供电压脉冲。P4电路928包括高电压(HV)泵1410、运算放大器1412、晶体管1414、固定值电阻器1416和可变值电阻器1418。P4电路928具有提供电压V_SGS的输出端，可将该电压提供给SGS选择线。在一个实施方案中，将V_SGS提供给通路P4 912。
HV泵1410可以是与P3电路926一起使用的相同HV泵1410。HV泵1410可向P3电路926和P4电路928两者提供相同的电压。然而，并不要求HV泵1410向P3电路926和P4电路928两者提供相同的电压。P4电路928的操作类似于P3电路926。固定值电阻器1416的值可等于固定值电阻器1406的值。然而，可变值电阻器1418可被设定为与可变值电阻器1408不同的电阻。因此，即使在使用来自HV泵1410的相同电压时，也可向SGS选择线和SGD选择线提供量值不同的电压。
图15A是在双侧GIDL擦除的一个实施方案中在选择晶体管680、670处产生的电压脉冲的曲线图。电压脉冲出现在图13A的电路的操作的一个实施方案中。电压脉冲1502是第一选择晶体管680的一个端子(例如，漏极)处的电压V_pxd。电压脉冲1504是第二选择晶体管670的一个端子(例如，漏极)处的电压V_pxs。需注意，电压脉冲1502和1504具有不同的稳态量值。这可能是由第一通路P1 906和第二通路P2 908之间的不同阻抗(或阻抗失配)引起的。
电压脉冲1506是第一选择晶体管680的栅极端子处的电压。电压Vgidl_d是电压脉冲1502和电压脉冲1506的量值之间的差值。电压脉冲1508是第二选择晶体管670的栅极端子处的电压。电压Vgidl_s是电压脉冲1504和电压脉冲1508的量值之间的差值。电压Vgidl_d的量值基本上等于电压Vgidl_s的量值。
需注意，图15A中的电压脉冲图可应用于除双侧GIDL擦除之外的存储器操作。例如，这些电压脉冲可在不为GIDL擦除的擦除期间出现。因此，电压脉冲1504和电压脉冲1508之间的电压差不需要为GIDL电压。同样，电压脉冲1502和电压脉冲1506之间的电压差不需要为GIDL电压。另外，电压脉冲可在存储器阵列操作(诸如，编程或读取)期间出现。在一个实施方案中，电压脉冲1504和电压脉冲1508之间的电压差为图13B中的Vg_sl。在一个实施方案中，电压脉冲1502和电压脉冲1506之间的电压差为图13B中的Vg_bl。
图15B是在双侧GIDL擦除的一个实施方案中施加到通路的电压脉冲的曲线图。可将电压脉冲施加到多个通路以产生图15A的电压脉冲。在一个实施方案中，电压脉冲1512是由P2电路924提供的电压V_pxa。在一个实施方案中，电压脉冲1516是施加到SGD选择线的电压。在一个实施方案中，由P3电路926将电压脉冲1516提供给通路P3 910。在一个实施方案中，电压脉冲1518是施加到SGS选择线的电压。在一个实施方案中，由P4电路928将电压脉冲1518提供给通路P4 912。
电压脉冲1512和电压脉冲1516的稳态量值之间的电压差由图15B中的双向箭头1522表示。电压脉冲1512和电压脉冲1518的稳态量值之间的电压差由图15B中的双向箭头1524表示。在一个实施方案中，这两个电压差具有不同的量值，以便补偿第一通路P1 906和第二通路P2 908的不同阻抗。需注意，尽管图15B中存在电压差1522、1524，但图15A中的GIDL电压(Vgidl_d,Vgidl_s)具有基本上相同的量值。
需注意，图15B中的电压脉冲图可应用于除双侧GIDL擦除之外的存储器操作。例如，这些电压脉冲可在不为GIDL擦除的擦除期间施加。另外，电压脉冲可在存储器阵列操作(诸如，编程或读取)期间施加。因此，图15B中的电压脉冲可施加到图13B的一个实施方案中的通路。
图16描绘了在双侧GIDL擦除的一个实施方案中在选择晶体管处发生的电压脉冲。电压脉冲出现在图13A的电路的操作的一个实施方案中。电压脉冲1602是第一选择晶体管680的一个端子(例如，漏极)处的电压V_pxd。电压脉冲1604是第二选择晶体管670的一个端子(例如，漏极) 处的电压V_pxs。需注意，电压脉冲1602和1604具有不同的开始时间。这可能是由第一通路P1 906和第二通路P2 908之间的不同阻抗(或阻抗失配)引起的。需注意，这两个电压脉冲都可能均因V_Pxa(以及V_Pxb)而产生。
电压脉冲1612是第一选择晶体管680的栅极端子处的电压。电压脉冲1614是第二选择晶体管670的栅极端子处的电压。需注意，电压脉冲1612和1614具有不同的开始时间。这些开始时间的差异至少部分地由施加到SGD选择线和SGS选择线的电压的开始时间的差异引起。例如，这些开始时间的差异至少部分地由施加到通路P3 910和通路P4 912的电压的开始时间的差异引起。
电压脉冲1622(实线)是第一选择晶体管680的漏极端子和栅极端子之间的电压Vgidl_d。电压脉冲1624(虚线)是第二选择晶体管670的漏极端子和栅极端子之间的电压Vgidl_s。电压脉冲1622和1624基本上对称。电压脉冲1622和1624的稳态量值基本上相同。电压脉冲1622和1624的开始时间基本上在同一时间。电压脉冲1622和1624的第一斜坡时间基本上相同。
在图16的示例中，电压脉冲1602和1604的第一斜坡时间可基本上相同，但不要求第一斜坡时间基本上相同。在第一斜坡时间不基本上相同的情况下，可对电压脉冲1612和/或1614的第一斜坡时间进行调整以进行补偿，使得电压脉冲1622和1624基本上对称。
需注意，图16中的电压脉冲图可在除双侧GIDL擦除之外的存储器操作期间发生在选择晶体管处。例如，这些电压脉冲可在不为GIDL擦除的擦除期间出现。另外，电压脉冲可在存储器阵列操作(诸如，编程或读取)期间出现。因此，图16中的电压脉冲可出现在图13B的一个实施方案中的选择晶体管处。
图17是在双侧GIDL擦除的一个实施方案中施加到各种通路的电压脉冲的示意图。在一个实施方案中，该图用于说明用于对SGS和SGD选择线上的电压的开始进行定时的技术。将电压脉冲1702施加到第一通路P1 906和第二通路P2 908。在一个实施方案中，P2电路924将电压脉冲1702施加到部分906a(参见图13A)。因此，电压脉冲1702将沿通路906行进到选择晶体管680，并且还沿通路908行进到选择晶体管670。如本文所指出的，通路906和通路908可具有不同的阻抗。因此，选择晶体管680、670的漏极端子处的电压之间可能存在明显差异。例如，选择晶体管680、670的漏极端子处的电压可以在不同时间处开始，如在图16的电压脉冲1602和1604中那样。
电压脉冲1704表示施加到SGS选择线的电压。在一个实施方案中，由P4电路928将电压脉冲1704施加到通路P4 912。电压脉冲1704在时间ta处开始，该时间ta与电压脉冲1702达到Vst_src的量值的时间点对应。
电压脉冲1706表示施加到SGS选择线的电压。在一个实施方案中，由P3电路926将电压脉冲1706施加到通路P3 910。电压脉冲1706在时间tb处开始，该时间tb与电压脉冲1702达到Vst_dr的量值的时间点对应。
用于开始电压脉冲1704的技术可用于控制对由图14A的P3电路926输出的电压脉冲的定时。用于开始电压脉冲1706的技术可用于控制对由图14B的P4电路928输出的电压脉冲的定时。
用于开始图17中所示的电压脉冲1704和1706的技术可用于在选择晶体管680、670的控制栅极端子处产生电压脉冲1612和1614(参见图16)。因此，用于开始图17中所示的电压脉冲1704和1706的技术可使得电压脉冲1622和1624基本上对称。
图18示出了双侧GIDL擦除的一个实施方案的电压脉冲。描绘了用于选择晶体管680、670的漏极和栅极端子处的电压的电压脉冲。电压脉冲1802是第一选择晶体管680的漏极端子处的电压。参考图9A，电压脉冲1802表示V_P1b。电压脉冲1804是第一选择晶体管680的栅极端子处的电压。参考图9A，电压脉冲1804表示V_P3C。电压脉冲1806是第二选择晶体管670的漏极端子处的电压。参考图9A，电压脉冲1806表示V_P2b。电压脉冲1808是第二选择晶体管670的栅极端子处的电压。参考图9A，电压脉冲1808表示V_P4b。
电压脉冲1810是NAND串的存储器单元的控制栅极处的电压。在该实施方案中，存储器单元的控制栅极上的电压升高到擦除禁止电压，同时其他电压脉冲1802至1818是瞬态的。在时间t1处，电压脉冲1802和1810开始上升。在时间t2处，存储器单元的控制栅极处的电压脉冲1810已达到擦除禁止电压。擦除禁止电压具有足够高的量值，使得即使NAND串沟道已通过GIDL电流得到充电，也禁止存储器单元的擦除。需注意，即使在较低的存储器单元控制栅极电压下，也可禁止擦除。到时间t3处，所有电压脉冲1802至1808已达到其稳态值。在时间t4处(在所有电压脉冲1802至1808已达到其稳态值之后)，电压脉冲1810开始下降到“擦除启用电压”。擦除启用电压具有足够低的量值，使得如果NAND串沟道已通过GIDL电流得到充电，则启用存储器单元的擦除。
因此，存储器单元的控制栅极不会降至低于擦除禁止电压，直到所有电压脉冲1802-1808都达到其稳态值。因此，直到所有电压(1802,1804,1806,1808)的第一瞬态周期结束，存储器单元才会开始擦除。这消除了在电压(1802,1804,1806,1808)的第一瞬态周期期间可能出现的负面影响。因此，这消除了由于在NAND串的每一端处的瞬态GIDL电压和/或瞬态GIDL电流之间的不对称性而可能发生的负面影响。
图19是被配置为补偿通路之间的阻抗差异的装置1900的一个实施方案的示意图。装置1900包括阻抗补偿电路1940、P5电路1922、P6电路1924、P7电路1926和P8电路1928。装置1900还包括多个通路P5 1906、P6 1908、P7 1910和P8 1912。在一个实施方案中，装置1900是存储器系统100的一部分。在一个实施方案中，晶体管1970、1980驻留在存储器结构126中。在一个实施方案中，晶体管1970、1980是NAND串上的选择晶体管。例如，晶体管1980可以是漏极侧选择晶体管(例如，晶体管680)，并且晶体管1970可以是源极侧选择晶体管(例如，晶体管670)。然而，晶体管1970、1980不需要是NAND串上的选择晶体管。晶体管1970、1980不需要是NAND串的一部分。
通路P5 1906连接到晶体管1980的一个端子(例如，源极或漏极端子)。通路P51906具有由电阻(R_P5)和电容(C_P5)表示的阻抗。通路P61908连接到晶体管1970的一个端子(例如，源极或漏极端子)。通路P61908具有由电阻(R_P6)和电容(C_P6)表示的阻抗。
通路P7 1910连接到晶体管1980的一个端子(例如，栅极端子)。通路P7 1910具有由电阻(R_P7)和电容(C_P7)表示的阻抗。通路P8 1912连接到晶体管1970的一个端子(例如，栅极端子)。通路P8 1912具有由电阻(R_P8)和电容(C_P8)表示的阻抗。
在一些实施方案中，通路P5 1906、通路P6 1908、通路P7 1910和/或通路P8 1912中的一者或多者的阻抗取决于包括被选择用于执行存储器操作的存储器单元的块的位置。如下文将更全面地讨论的，通路的长度可取决于选定块的位置。在一些实施方案中，阻抗取决于通路的长度。此外，对于不同的通路，阻抗对块位置的依赖性可不同。例如，通路P51906对于选定块A而言可能相对较长，但对于选定块B而言可能相对较短。相反，通路P71906(或通路P6 1908)对于选定块A而言可能相对较短，但对于选定块B而言可能相对较长。在一些实施方案中，前述内容所导致的后果是两个通路之间的阻抗失配取决于选定块的位置。在一些实施方案中，阻抗补偿电路1940在非易失性存储器单元上的存储器操作期间补偿通路之间的块位置相关阻抗失配。
P5电路1922被配置为将电压脉冲V_P5a施加到通路P5 1906的一端。P5电路1922可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P5电路1922包括一个或多个电荷泵。由于通路P5 1906的阻抗，沿通路P5 1906可能存在RC延迟。由于通路P5 1906的阻抗，沿通路P5 1906可能存在电压降。在通路P5 1906的另一端处电压脉冲被称为V_P5b，用于指示可能的延迟和/或量值变化。
P6电路1924被配置为将电压脉冲V_P6a施加到通路P6 1908的一端。P6电路1924可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P6电路1924包括一个或多个电荷泵。由于通路P6 1908的阻抗，沿通路P6 1908可能存在RC延迟。由于通路P6 1908的阻抗，沿通路P6 1908可能存在电压降。在通路P6 1908的另一端处电压脉冲被称为V_P6b，用于指示可能的RC延迟和/或量值变化。
P7电路1926被配置为将电压脉冲V_P7a施加到通路P7 1910的一端。P7电路1926可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P7电路1926包括一个或多个电荷泵。由于通路P7 1910的阻抗，沿通路P7 191可能存在RC延迟。由于通路P7 1910的阻抗，沿通路P7 1910可能存在电压降。在通路P7 1910的另一端处电压脉冲被称为V_P7b，用于指示可能的RC延迟和/或量值变化。
P8电路1928被配置为将电压脉冲V_P6a施加到通路P8 1912的一端。P8电路1928可包括能够提供电压的任何电子部件。电压是相对于某个公共点(例如，地)的。在一个实施方案中，P8电路1928包括一个或多个电荷泵。由于通路P8 1912的阻抗，沿通路P8 1912可能存在RC延迟。由于通路P8 1912的阻抗，沿通路P8 1912可能存在电压降。在通路P8 1912的另一端处电压脉冲被称为V_P8b，用于指示可能的RC延迟和/或量值变化。
因此，在一个实施方案中，将电压V_P5b施加到晶体管1980的一个端子(例如，漏极或源极)，将电压V_P7b施加到晶体管1980的另一个端子(例如，栅极)。差值V_P7b-V_P5b被称为V7_5。电压V_x出现在晶体管1980的另一个端子(例如，源极或漏极)处。在一个实施方案中，V_x大于V_P5b。在一个实施方案中，V_x小于V_P5b。
因此，在一个实施方案中，将电压V_P6b施加到晶体管1970的一个端子(例如，漏极或源极)，将电压V_P8b施加到晶体管1970的另一个端子(例如，栅极)。差值V_P8b-V_P6b被称为V8_6。电压V_y出现在晶体管1970的另一个端子(例如，源极或漏极)处。在一个实施方案中，V_y具有与V_x相同的量值。然而，V_y和V_x不需要具有相同的量值。在一个实施方案中，V_y大于V_P6b。在一个实施方案中，V_y小于V_P7b。
在一个实施方案中，晶体管1980、1970是用于一组存储器单元诸如NAND串的选择晶体管。在一个实施方案中，通路P5 1906包括位线，并且通路P6 1908包括源极线。在一个实施方案中，电压V_x和V_y是由于施加到通路P5 1906、通路P6 1908、通路P7 1910、通路P81912以及存储器单元组(诸如NAND串)中的存储器单元的控制栅极的电压而出现在晶体管1980、1970的相应端子处的电压。
然而，晶体管1980、1970不需要是存储器单元的组(例如，NAND串)的选择晶体管。在一个实施方案中，电压V_x和V_y通过控制电路施加到晶体管1980、1970的相应端子。在一个实施方案中，控制电路将电压V_x和V_y施加到晶体管1980、1970的漏极端子。在一个实施方案中，控制电路将电压V_x和V_y施加到晶体管1980、1970的源极端子。
阻抗补偿电路1940被配置为使得P5电路1922、P6电路1924、P7电路1926和P8电路1928向相应的通路P5 1906、P6 1908、P7 1910和P8 1912施加电压脉冲。在一个实施方案中，通路P5 1906的阻抗不同于通路P6 1908的阻抗，并且阻抗补偿电路1940使P7电路1926和P8电路1928将电压脉冲施加到通路P7 1910和P8 1912以补偿通道P5 1906和P6 1908的不同阻抗。在一个实施方案中，通路P7 1910的阻抗不同于通路P8 1912的阻抗，并且阻抗补偿电路1940使P5电路1922和P6电路1924将电压脉冲施加到通路P5 1906和P6 1908以补偿通道P7 1910和P8 1912的不同阻抗。
在一个实施方案中，阻抗补偿电路1940被配置为使得P5电路1922将第一电压脉冲(例如，V_P5a)施加到通路P5 1906；同时使P7电路1926将第二电压脉冲(例如，V_P7a)施加到通路P7 1910，同时使P6电路1924将第三电压脉冲(例如，V_P6a)施加到通路P6 1908，同时使P8电路1928将第四电压脉冲(例如，V_8a)施加到通路P8 1912。
在一个实施方案中，第二电压脉冲和第四电压脉冲具有补偿通路P5 1906和通路P6 1908的不同阻抗的电压脉冲属性。在一个实施方案中，第二电压脉冲具有用于电压脉冲属性的第一值，并且第四电压脉冲具有用于电压脉冲属性的第二值。在一个实施方案中，第一值和第二值不同，以补偿通路P5 1906和通路P6 1908的不同阻抗。
在一个实施方案中，电压脉冲属性是稳态量值。因此，在一个实施方案中，第二电压脉冲和第四电压脉冲具有不同的稳态量值。在一个实施方案中，电压脉冲属性是开始时间。因此，在一个实施方案中，第二电压脉冲和第四电压脉冲具有不同的开始时间。在一个实施方案中，第二电压脉冲和第四电压脉冲具有不同的开始时间和不同的稳态量值。
在一个实施方案中，第一电压脉冲和第三电压脉冲具有补偿通路P7 1910和通路P8 1912的不同阻抗的电压脉冲属性。在一个实施方案中，第一电压脉冲具有用于电压脉冲属性的第一值，并且第三电压脉冲具有用于电压脉冲属性的第二值。在一个实施方案中，第一值和第二值不同，以补偿通路P7 1910和通路P8 1912的不同阻抗。
在一个实施方案中，电压脉冲属性是稳态量值。因此，在一个实施方案中，第一电压脉冲和第三电压脉冲具有不同的稳态量值。在一个实施方案中，电压脉冲属性是开始时间。因此，在一个实施方案中，第一电压脉冲和第三电压脉冲具有不同的开始时间。在一个实施方案中，第一电压脉冲和第三电压脉冲具有不同的开始时间和不同的稳态量值。
阻抗补偿电路1940可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是阻抗补偿电路1940的一个示例。阻抗补偿电路1940可包括处理器、PGA(可编程门阵列)、FPGA(现场可编程门阵列)、ASIC(专用集成电路)、集成电路或其他类型的电路。阻抗补偿电路1940可包括状态机112。P5电路1922、P6电路1924、P7电路1926和P8电路1928可以是功率控制电路116的一部分，该功率控制电路可在状态机112的控制下执行。
图20是减轻通路之间的阻抗失配的过程2000的一个实施方案的流程图。在一个实施方案中，过程2000由阻抗失配电路1940执行。过程2000可用于补偿图9A、图9B、图13A或图13B中通路P1 906和通路P2 908之间的阻抗失配。过程2000用于补偿图9A、图9B、图13A或图13B中通路P3 910和通路P4 912之间的阻抗失配。在一个实施方案中，过程2000用于补偿图19中通路P5 1906和通路P6 1908之间的阻抗失配。在一个实施方案中，过程2000用于补偿图19中通路P7 1910和通路P8 1912之间的阻抗失配。
步骤2002包括将具有基本上相同量值的电压施加到第一通路和第二通路。第一通路和第二通路具有不同阻抗。第一通路连接到第一晶体管(例如，晶体管680或1980)的第一端子。第二通路连接到第二晶体管(例如，晶体管670或1970)的第一端子。在一个实施方案中，第一通路是通路P1 906，第二通路是通路P2 908，第三通路(参见步骤2004)是通路P3910，第四通路(参见步骤2004)是通路P4 912。在一个实施方案中，第一通路是通路P3 910，第二通路是通路P4 912，第三通路(参见步骤2004)是通路P1 906，第四通路(参见步骤2004)是通路P2 908。在一个实施方案中，第一通路是通路P5 1906，第二通路是通路P61908，第三通路(参见步骤2004)是通路P7 1910，第四通路(参见步骤2004)是通路P8 1912。在一个实施方案中，第一通路是通路P7 1910，第二通路是通路P8 1912，第三通路(参见步骤2004)是通路P5 1906，第四通路(参见步骤2004)是通路P6 1908。然而，由于第一通路和第二通路之间的阻抗失配，电压在第一晶体管的相应第一端子处具有不同的量值。
在一个实施方案中，电压是电压脉冲，在这种情况下，施加到第一通路和第二通路的电压的稳态量值具有基本上相同的量值。参考图15B，在一个实施方案中，电压脉冲1512被施加到第一通路和第二通路两者。如上所述，由于第一通路和第二通路之间的阻抗失配，电压在第一晶体管和第二晶体管的相应第一端子处具有不同的量值。例如，参考图15A，电压脉冲1502是第一选择晶体管的第一端子处的电压(由第一通路提供)，并且电压脉冲1504是第二选择晶体管的第一端子处的电压(由第二通路提供)。
步骤2004包括将具有不同量值的电压施加到第三通路和第四通路。第三通路连接到第一晶体管(例如，晶体管680或1980)的第二端子。第四通路连接到第二晶体管(例如，晶体管670或1970)的第二端子。施加到四个通路的电压的组合产生第一晶体管的第一端子和第二端子之间的第一电压，以及第二晶体管的第一端子和第二端子之间的第二电压。在一个实施方案中，第一电压和第二电压具有基本上相同的量值。
在一个实施方案中，参考图12A，电压脉冲1202a被施加到第三通路，并且电压脉冲1204a被施加到第四通路。在一个实施方案中，参考图15B，电压脉冲1516被施加到第三通路，并且电压脉冲1518被施加到第四通路。
第三通路和第四通路可具有相同的阻抗，但这不是必需的。不管第三通路和第四通路是否具有相同的阻抗，到达第一晶体管和第二晶体管的相应第二端子的电压具有不同的量值。不同的量值补偿第一晶体管和第二晶体管的第一端子处的电压的不同量值。例如，参考图15A，电压脉冲1506是第一选择晶体管的第二端子处的电压(由第三通路提供)，并且电压脉冲1508是第二选择晶体管的第二端子处的电压(由第四通路提供)。
向第一通路、第二通路、第三通路和第四通路施加电压在第一晶体管的第一端子和第二端子之间以及第二晶体管的第一端子和第二端子之间产生基本上相同量值的电压。例如，参考图19，标记为V7_5的电压具有与标记为V8_6的电压基本上相同的量值。
图21是减轻通路之间的阻抗失配的过程2100的一个实施方案的流程图。在一个实施方案中，过程2100由阻抗失配电路1940执行。过程2100可用于补偿图9A、图9B、图13A或图13B中通路P1 906和通路P2 908之间的阻抗失配。过程2100用于补偿图9A、图9B、图13A或图13B中通路P3 910和通路P4 912之间的阻抗失配。在一个实施方案中，过程2100用于补偿图19中通路P5 1906和通路P6 1908之间的阻抗失配。在一个实施方案中，过程2100用于补偿图19中通路P7 1910和通路P8 1912之间的阻抗失配。
步骤2102包括向第一通路和第二通路施加基本上对称的电压脉冲，这在第一晶体管和第二晶体管的相应第一端子处导致不对称的电压脉冲。第一通路和第二通路具有不同阻抗。第一通路连接到第一晶体管(例如，晶体管680或1980)的第一端子。第二通路连接到第二晶体管(例如，晶体管670或1970)的第一端子。在一个实施方案中，第一通路是通路P1906，
第二通路是通路P2 908，第三通路(参见步骤2104)是通路P3 910，第四通路(参见步骤2104)是通路P4 912。在一个实施方案中，第一通路是通路P3 910，第二通路是通路P4912，第三通路(参见步骤2004)是通路P1 906，第四通路(参见步骤2104)是通路P2 908。在一个实施方案中，第一通路是通路P5 1906，第二通路是通路P6 1908，第三通路(参见步骤2104)是通路P7 1910，第四通路(参见步骤2004)是通路P8 1912。在一个实施方案中，第一通路是通路P7 1910，第二通路是通路P8 1912，第三通路(参见步骤2104)是通路P5 1906，第四通路(参见步骤2104)是通路P6 1908。然而，由于第一通路和第二通路之间的阻抗失配，电压脉冲在第一晶体管的相应第一端子处是不对称的。
参考图15B，在一个实施方案中，电压脉冲1512被施加到第一通路和
第二通路两者。如上所述，由于第一通路和第二通路之间的阻抗失配，电压脉冲在第一晶体管的相应第一端子处是不对称的。例如，参考图15A，电压脉冲1502是第一选择晶体管的第一端子处的电压(由第一通路提供)，并且电压脉冲1504是第二选择晶体管的第一端子处的电压(由第二通路提供)。
步骤2104包括将不对称的电压脉冲施加到第三通路和第四通路。第三通路连接到第一晶体管(例如，晶体管680或1980)的第二端子。第四通路连接到第二晶体管(例如，晶体管670或1970)的第二端子。在一个实施方案中，参考图12A，电压脉冲1202a被施加到第三通路，并且电压脉冲1204a被施加到第四通路。在一个实施方案中，参考图15B，电压脉冲1516被施加到第三通路，并且电压脉冲1518被施加到第四通路。在一个实施方案中，不对称性包括不同的稳态量值。在一个实施方案中，不对称性包括不同的开始时间。在一个实施方案中，不对称性包括不同的开始时间和不同的稳态量值。
在一个实施方案中，步骤2104中的电压脉冲不具有基本上相同的稳态电压量值。在一个实施方案中，在两个电压中任一个的第一瞬态周期期间的至少一个时间点，步骤2104中的电压脉冲的电压量值之差大于两个电压的较大稳态量值的3％。
第三通路和第四通路可具有相同的阻抗，但这不是必需的。在一个实施方案中，不管第三通路和第四通路是否具有相同的阻抗，到达第一晶体管和第二晶体管的相应第二端子的电压脉冲是不对称的。例如，参考图15A，电压脉冲1506是第一选择晶体管的第二端子处的电压(由第三通路提供)，并且电压脉冲1508是第二选择晶体管的第二端子处的电压(由第四通路提供)。
施加到第三通路和第四通路的电压脉冲的不对称性补偿了第一晶体管和第二晶体管的第一端子处的电压脉冲的不对称性。在一个实施方案中，不对称性补偿了第一晶体管和第二晶体管的第一端子处的电压脉冲的不同稳态量值。在一个实施方案中，不对称性补偿了第一晶体管和第二晶体管的第一端子处的电压脉冲的不同开始时间。在一个实施方案中，不对称性补偿了第一晶体管和第二晶体管的第一端子处的电压脉冲的不同开始时间和不同稳态量值。
在一个实施方案中，施加到四个通路的电压的组合产生第一晶体管的第一端子和第二端子之间的电压脉冲，以及第二晶体管的第一端子和第二端子之间的电压脉冲。例如，参考图19，电压V7_5表示一个电压脉冲，并且被标记为V8_6的电压表示另一个电压脉冲。在一个实施方案中，这两个电压脉冲具有基本上相同的稳态量值。在一个实施方案中，这两个电压脉冲是基本上对称的。
在一个实施方案中，施加到四个通路的电压的组合可产生第一晶体管的第一端子和第二端子之间的第一电压差波形，以及第二晶体管的第一端子和第二端子之间的第二电压差波形。电压差波形可以是电压脉冲，但不要求是电压脉冲，正如术语电压脉冲在本文中所定义的。在一个实施方案中，每个电压差波形具有稳态量值。稳态量值是指当电压差波形处于稳定水平时的量值。尽管在处于稳态量值时电压相对稳定，但由于例如噪声或其他非理想因素，稳态量值可能存在一些小的变化。电压差波形的稳态量值不一定在施加到通路的电压脉冲的稳态周期期间发生。在一个实施方案中，施加到四个通路的电压的组合导致第一电压差波形的第一开始时间和第二电压差波形的第二开始时间基本上同时发生。
图22是包含非易失性存储器单元的块(BLK)的平面2202的示意图。该示意图示出了提供电压的各种驱动器以及将电压递送到块的通路。在该示例中，存在“z+1”个块。因为在平面中可能存在大量块，所以并未描绘所有块。在BLK2和BLKi之间可能存在许多块，如这些块之间的间隙所示。同样，在BLKi+2和BLKz-1之间可能存在许多块，如那些块之间的间隙所指示的。
存在“n+1”条位线(BL0,BL1,…BLn)。在BL9和BLn之间可存在许多位线，如那些位线之间的间隙所指示的。存在连接到每条位线的感测放大器(SA0,SA1,…SAn)。例如，感测放大器SA0连接到位线BL0。感测放大器是图1中所描绘的感测块150的一个实施方案。因此，感测放大器也可被称为感测块。感测放大器能够向位线提供电压。每条位线连接到存储器单元的多个块。在一个实施方案中，每条位线连接到包括每个块中的非易失性存储器单元的一个串。参考图4，位线414通过位线触点521连接到NAND串484的SGD晶体管。
位线的位于感测放大器和选定块之间的部分可被称为通路。因此，单条位线可被认为具有多个不同的通路，这些通路可具有彼此重叠的部分。参考图9A、图9B，在一个实施方案中，通路P1 906表示位线在感测放大器和选定块之间的一部分。在一个实施方案中，P1电路922利用感测放大器来实现。参考图19，在一个实施方案中，通路P5 1906表示位线在感测放大器和选定块之间的一部分，并且P5电路1922利用感测放大器来实现。
在一些实施方案中，位线在感测放大器和选定块之间的部分的阻抗取决于感测放大器和选定块之间的距离。换句话说，在一些实施方案中，位线在感测放大器和选定块之间的部分的阻抗取决于选定块的位置。例如，参考图9A，通路P1 906可具有不同的阻抗，具体取决于NAND串900所在的块。因此，在一些实施方案中，感测放大器和选定块之间的通路的阻抗取决于块位置。
图22还描绘了全局漏极侧选择线(SGDg)和全局源极侧选择线(SGSg)。全局漏极侧选择线连接到SGD驱动器752。全局源极侧选择线连接到SGS驱动器762。在一个实施方案中，全局漏极侧选择线通过传输晶体管向本地SGD提供电压。在一个实施方案中，全局源极侧选择线通过传输晶体管向本地SGS提供电压。在图6C中描绘了此类传输晶体管的示例。需注意，图22 中没有描绘图6C中示出的传输晶体管、本地SGG和本地SGS。需注意，图22中没有描绘图6C中示出的字线驱动器。本地SGD和本地SGS连接到包括非易失性存储器单元的串和选择晶体管。
再次参考图22，在一些实施方案中，SGDg在SGD驱动器752和选定块之间的部分的阻抗取决于SGD驱动器752和选定块之间的距离。换句话说，在一些实施方案中，SGDg在SGD驱动器752和选定块之间的部分的阻抗取决于选定块的位置。因此，在一些实施方案中，SGD驱动器752和选定块之间的通路的阻抗取决于块位置。
在一些实施方案中，SGSg在SGS驱动器762和选定块之间的部分的阻抗取决于SGS驱动器762和选定块之间的距离。换句话说，在一些实施方案中，SGSg在SGS驱动器762和选定块之间的部分的阻抗取决于选定块的位置。因此，在一些实施方案中，SGS驱动器762和选定块之间的通路的阻抗取决于块位置。
参考图9A、图9B，在一个实施方案中，通路P3 910表示SGDg的一部分和本地SGD的一部分。在一个实施方案中，P3电路926利用SGD驱动器752来实现。参考图9A、图9B，在一个实施方案中，通路P4 912表示SGSg的一部分和本地SGS的一部分。在一个实施方案中，P4电路928利用SGS驱动器762来实现。
参考图19，在一个实施方案中，通路P7 1910表示SGDg的一部分和本地SGD的一部分。在一个实施方案中，P7电路1926利用SGD驱动器752来实现。参考图19，在一个实施方案中，通路P8 1912表示SGSd的一部分和本地SGS的一部分。在一个实施方案中，P8电路1928利用SGS驱动器762来实现。
不同通路的阻抗可以非常不同的方式取决于块位置。作为一个示例，向块提供位线电压的通路的阻抗可随着块数量降低而增加(例如，随着距感测放大器的距离而增加)。相比之下，向块提供SGD驱动器电压的通路的阻抗可随着块数量升高而增加(例如，随着距SGD驱动器752的距离而增加)。因此，至少部分地由于电压源(例如，感测放大器、SGD驱动器、SGS驱动器)的不同物理位置，对于不同的通路可能存在非常不同的块位置阻抗依赖性。
需注意，在存储器操作期间向选定块提供电压的两个通路之间可能存在阻抗失配。此外，阻抗失配可取决于选定块的位置。这可能是由于不同通路的块位置阻抗依赖性的上述差异。例如，当选择BLK0时，提供位线电压的通路可处于其最高阻抗，而提供SGD电压的通路可接近其最低阻抗。相比之下，当选择BLKz时，提供位线电压的通路可处于其最低阻抗，而提供SGD电压的通路可处于其最高阻抗。
在一些实施方案中，一个或多个控制电路被配置为补偿通路之间的此类位置相关阻抗失配。例如，可控制来自感测放大器和SGD驱动器752的电压的定时，以减轻块位置相关阻抗失配。例如，可将延迟添加至电压之一(相对于另一个)以减轻块位置相关阻抗失配。在一些实施方案中，延迟的长度取决于选定块的位置。又如，可控制来自感测放大器和SGD驱动器752的电压的稳态量值，以减轻块位置相关阻抗失配。
感测放大器、SGD驱动器752和SGS驱动器762的物理位置可根据具体实施而变化。参考图3，在一个实施方案中，感测放大器、SGD驱动器752和SGS驱动器762位于外围区域304、305的一个中。在一个实施方案中，感测放大器、SGD驱动器752和SGS驱动器762位于块下方的衬底301中(例如，阵列下的电路)。在一个实施方案中，外围区域(例如，304和/或305)和块下方的衬底301用于感测放大器、SGD驱动器752和SGS驱动器762。
图23是包含非易失性存储器单元的块(BLK)的平面2302的示意图。该示意图示出了提供电压的各种驱动器以及将电压递送到块的通路。该示意图与图22中的示意图类似，因为它描绘了z+1个块、n+1条位线、SGDg、SGSg、SGD驱动器752和SGS驱动器762。然而，感测放大器在图23中的不同位置示出。另外，源极线(SL)驱动器2306在图23中示出。SGD驱动器752、SGS驱动器762、SL驱动器2306和感测放大器被称为驱动器电路2304。在一个实施方案中，驱动器电路2304驻留在平面2202下方的衬底301中。这在本文中可称为“阵列下的电路”。驱动器电路2304中的一些或全部可相反地驻留在外围区域(例如，图3中的外围区域304、306)中。
在图23的实施方案中，存在将每个感测放大器连接到位线的线。与位线的连接点可在沿着位线的不同点处(相对于块位置)。例如，线2308将感测放大器SA0连接到位线BL0，并且线2310将感测放大器SAm连接到位线BLm。线2308的连接点在块BLK2和BLKi之间的某个位置处。线2310的连接点大约在框BLKz-1处。需注意，感测放大器可位于平面2302下方。因此，线2308、2310可表示各自具有沿z方向延伸的显著部分的通路(参见图3)。
在一个实施方案中，SL驱动器2306如图3C中的源极线驱动器362-368之一所示定位。图23描绘了掩埋源极线511，并且连接到源极线驱动器2306。在一个实施方案中，掩埋源极线511在整个平面2302下方延伸。掩埋源极线511为通路P2 908的一个实施方案(参见图9A、图9B)。掩埋源极线511为通路P2 908的一个实施方案(参见图9A、图9B、图13A、图13B)。在一些实施方案中，掩埋源极线511的阻抗不显著取决于选定块的位置。在一些实施方案中，掩埋源极线511的阻抗确实显著取决于选定块的位置。
图24是示出到选定块的通路的示意图。该示意图描绘了图23的平面2302和驱动器电路2304，其中添加了一些箭头以示出到BLK0的通路的部分。例如，感测放大器SA0和块BLK0之间的通路具有SA0和位线BL0之间的第一部分2308和第二部分2312。感测放大器SAm和块BLK0之间的通路具有SAm和位线BL0m之间的通路第一部分2310和第二部分2314。SGD驱动器752和块BLK0之间的通路具有沿SGDg的第一部分2416和沿SGDg的第二部分2418。SGS驱动器762和块BLK0之间的通路具有SGS驱动器762和SGSg之间的第一部分2420和沿SGSg的第二部分2422。
图25是示出到选定块的通路的示意图。该示意图描绘了图23的平面2302和驱动器电路2304，其中添加了一些箭头以示出到BLKz的通路的部分。例如，感测放大器SA0和块BLKz之间的通路具有SA0和位线BL0之间的第一部分2308和第二部分2512。感测放大器SAm和块BLKz之间的通路具有SAm和位线BL0m之间的通路第一部分2310和沿位线BLm的第二部分2510。SGD驱动器752和块BLKz之间的通路具有沿SGDg的第一部分2416和沿SGDg的第二部分2518。SGS驱动器762和块BLKz之间的通路具有SGS驱动器762和SGSg之间的通路第一部分2420和沿SGSg的第二部分2522。
图26是描绘可针对图23至图25中的存储器系统生成的信号的电压与时间的关系的曲线图。四条曲线(2604-2610)示出了由感测放大器SA0或SAm驱动的通路的选定块处的电压。曲线2602为参考曲线，其描绘了在提供由通路递送的电压的感测放大器处的电压与时间的关系。考虑块BLK0何时是选定块的示例以及块BLKz何时是选定块的示例。
曲线2604对应于从感测放大器SAm到块BLKz的通路。具体地讲，曲线2604描绘了通路的第二部分2510连接到块BLKz的电压(参见图25)。曲线2606对应于从感测放大器SA0到块BLK0的通路。具体地讲，曲线2606描绘了通路的第二部分2312连接到块BLK0的电压(参见图24)。曲线2608对应于从感测放大器SA0到块BLKz的通路。具体地讲，曲线2608描绘了通路的第二部分2512连接到块BLKz的电压(参见图25)。曲线2610对应于从感测放大器SAm到块BLK0的通路。具体地讲，曲线2610描绘了通路的第二部分2314连接到块BLKz的电压(参见图24)。
曲线2604、2610示出，对于位线BLm，当选择BLK0时比选择BLKz时的情况存在更大的延迟。通路的阻抗也可衰减参考电压。因此，曲线2610可具有比曲线2604低的稳态量值(对于选定块处的位线电压VBL)。曲线2606、2608示出，对于BL0，当选择BLKz时比选择BLK0时的情况存在更大的延迟。通路的阻抗也可衰减参考电压。因此，曲线2608可具有比曲线2606低的稳态量值。然而，曲线2606和2608之间的间距不如曲线2604和2610之间的间距大。根据感测放大器的位置，这些关系可不同于这些示例。
图26还描绘了代表图23至图25的SGD驱动器752的信号的电压与时间的关系。曲线2612为描绘SGD驱动器752处的电压与时间的关系的参考曲线。考虑块BLK0何时是选定块以及块BLKz何时是选定块的相同的两个示例。曲线2614对应于从SGD驱动器752到块BLK0的通路。具体地讲，曲线2614描绘了通路的第二部分2418连接到块BLK0的电压(参见图24)。曲线2616对应于从SGD驱动器752到块BLKz的通路。具体地讲，曲线2616描绘了通路的第二部分2518连接到块BLKz的电压(参见图25)。这些曲线2614、2616示出，对于SGDg，当选择BLKz时比选择BLK0时的情况存在更大的延迟。通路的阻抗也可衰减参考电压。因此，曲线2616可具有比曲线2614低的稳态量值(对于选定块处的VSGD)。对于来自SGS驱动器762的信号，选定块处的电压与时间关系曲线可类似于曲线2614、2616。
要强调的一个方面是对于来自SGD驱动器752的通路，BLKz比BLK0有更大的延迟。相比之下，对于来自感测放大器SAn的通路，BLK0比BLKz 有更大的延迟。因此，通路阻抗取决于块位置的方式对于来自不同驱动器的通路可能是完全不同的(这可能是由于驱动器的不同物理位置)。
在斜坡时间期间位线电压和SGS电压之间的关系可从图26的曲线导出。术语“Δv_BL_SG”将用于指在斜坡时间期间位线和SGD之间的电压差。在一个实施方案中，该电压为漏极侧选择晶体管的漏极-栅极电压。请记住，该电压可在选择晶体管处产生GIDL电压方面起作用。对于下列情况，Δv_BL_SG的值可能逐渐变小：BLKz_BLm、BLKz_BL1、BLKz_BL0、BLK0_BL0、BLK1_BL1、BLK0_BLm。如果例如感测放大器的位置不同于图23至图25中的示例，则该顺序可以不同。前述的结果是，选择晶体管中GIDL电压的生成可取决于选定块的位置。
图27是补偿阻抗失配的过程2700的一个实施方案的流程图。该过程可用于补偿到被选择用于存储器操作的块的两个或更多个通路的块位置相关阻抗失配。将参考图23至图26来讨论过程2700，但不限于此。出于举例说明的目的，一个通路可为从感测放大器SA0到选定块的通路，并且另一个通路可从SGD驱动器752到选定块。也可考虑其他通路。例如，可考虑从SGS驱动器762到选定块的通路，以及从SL驱动器2306到选定块的通路。
步骤2702包括在包括存储器单元的选定块中启动存储器操作。在一个实施方案中，存储器操作是擦除。在一个实施方案中，存储器操作是编程。在一个实施方案中，存储器操作是读取。不需要对块中的所有存储器单元执行存储器操作。例如，可在连接到选定块中的选定字线的存储器单元上执行存储器操作。
步骤2704包括确定第一信号和第二信号之间的关系以补偿阻抗失配。在一个实施方案中，该关系是一个信号相对于另一个信号的延迟。该延迟取决于选定块的位置。下文将要讨论的图28至图30提供了通过控制一个信号相对于另一个信号的延迟来补偿阻抗失配的实施方案的细节。
在一个实施方案中，该关系是第一信号的第一稳态量值相对于第二信号的第二稳态量值。下文将要讨论的图31提供了通过控制信号的稳态量值来补偿阻抗失配的实施方案的细节。
在一个实施方案中，该关系是第一信号的第一斜坡时间相对于第二信号的第二斜坡时间。
步骤2706包括将第一信号施加到连接到通向选定块的第一通路的第一驱动器。步骤2708包括将第二信号施加到连接到通向选定块的第二通路的第二驱动器。
在一个实施方案中，第一驱动器是感测放大器，第二驱动器是SGD驱动器752。在一个实施方案中，第一驱动器是SL驱动器762，第二驱动器是SGS驱动器762。在一个实施方案中，第一驱动器是感测放大器，第二驱动器是SL驱动器762。
在对其他块重复过程2700时，在一些实施方案中，补偿的量(例如，延迟)取决于选定块的位置。
图28是描绘可针对图23至图25中的存储器系统生成的若干信号的选定块处的电压与时间的曲线图。曲线覆盖了图26的示例中讨论的类似通路。然而，在图28中，稳态量值没有显著差异。这是为了关注相应块处信号开始时间的差异。
因此，四条曲线(2804-2810)在图23至图25中描绘了由感测放大器SA0或SAm驱动的通路的选定块处的电压。与图26的示例一样，在图28中考虑块BLK0何时是选定块的示例以及块BLKz何时是选定块的示例。曲线2804对应于从感测放大器SAm到块BLKz的通路。具体地讲，曲线2804描绘了通路的第二部分2510连接到块BLKz的电压(参见图25)。曲线2806对应于从感测放大器SA0到块BLK0的通路。具体地讲，曲线2806描绘了通路的第二部分2312连接到块BLK0的电压(参见图24)。曲线2808对应于从感测放大器SA0到块BLKz的通路。具体地讲，曲线2808描绘了通路的第二部分2512连接到块BLKz的电压(参见图25)。曲线2810对应于从感测放大器SAm到块BLK0的通路。具体地讲，曲线2810描绘了通路的第二部分2314连接到块BLKz的电压(参见图24)。
图28还描绘了图23至图25的SGD驱动器752的信号在选定块处的电压与时间的关系。考虑块BLK0何时是选定块以及块BLKz何时是选定块的相同的两个示例。曲线2814对应于从SGD驱动器752到块BLK0的通路。具体地讲，曲线2814描绘了通路的第二部分2418连接到块BLK0的电压(参见图24)。曲线2816对应于从SGD驱动器752到块BLKz的通路。具体地讲，曲线2816描绘了通路的第二部分2518连接到块BLKz的电压(参见图25)。
在一个实施方案中，感测放大器和/或SGD驱动器752处的信号被延迟，以控制位线电压(在选定块处)和漏极侧选择线(在选定块处)的相对定时。例如，控制与位线相关联的漏极侧选择晶体管处的两个电压的相对定时。这两个电压是漏极侧选择晶体管的一个端子处的位线电压和漏极侧选择晶体管的栅极端子处的选择线电压。在图28中，曲线2820表示位线电压(在选定块中的选择晶体管处)的目标曲线。在该示例中，曲线2820与曲线2810重叠。曲线2820表示漏极侧选择线电压(在选定块中的选择晶体管处)的目标曲线。
图28示出了参数“BL_ON_COMP”，其为延迟因子。对于这四种情况中的每一种，延迟的长度不同(对曲线2810没有延迟)。例如，与从感测放大器SAm到块BLKz的通路对应的曲线2804具有最长的延迟(由于该通路具有相对短的延迟)。因此，通过稍后在SAm处(当选定块为BLKz时)由BL_ON_COMP给定的延迟因子来启动信号，曲线2804可接近或等于目标曲线2820。类似的推理适用于曲线2806和2808。
图28示出了参数“SGD_ON_COMP”，其为延迟因子。两条曲线的延迟长度不同。例如，与从SGD驱动器752到块BLK0的通路对应的曲线2814具有较长的延迟(由于该通路具有相对短的延迟)。因此，通过稍后在SGD驱动器752处(当选定块为BLK0时)由SGD_ON_COMP给定的延迟因子来启动信号，曲线2814可接近或等于目标曲线2830。类似的推理适用于曲线2816。
图29描绘了控制来自感测放大器和SGD驱动器752的信号的定时的实施方案的更多细节。此类定时控制可用于过程2700。图29示出了用于使感测放大器开始递送位线电压的默认信号。参数BL_ON_COMP可用于将位线电压的开始延迟一定数量的时钟周期(参见CLK)。图29示出了用于使SGD驱动器752开始递送漏极侧选择线电压的默认信号。参数SGD_ON_COMP可用于将漏极侧选择线电压的开始延迟一定数量的时钟周期(参见CLK)。
图30是示出补偿参数的一个实施方案的表格。在该示例中，块被分成八个区。可能有更多或更少的区。区基于块的物理位置。每个区中可有相同数量的块，但这不是必需的。一列用于BL0，一列用于BLn，一列用于SGD。其他位线可能有更多的列。一些位线可使用相同的参数。因此，没有必要为每条位线设置一列。每个补偿参数可以是多个时钟周期(包括零)以延迟信号的开始(例如，参见图29)。对于一个信号，两个区可能具有相同的参数(例如，同一参数可用于一列中的两个条目)。
图28至图30中所示的原理可应用于信号的除延迟(或开始时间)之外的信号参数。在一个实施方案中，控制信号的稳态量值以控制两个信号的相对稳态量值。例如，再次参见图26，可在感测放大器处进行补偿(取决于选定块)，使得稳态位线电压全部相同。同样，可在SGD驱动器752处进行补偿(取决于选定块)，使得稳态SGD电压全部相同。图31是控制来自感测放大器的位线电压的稳态量值和来自SGD驱动器752的SGD电压的稳态量值的实施方案的表格。图31示出了块的八个区。可能有更多或更少的区。一列用于BL0，一列用于BLn，一列用于SGD。其他位线可能有更多的列。一些位线可使用相同的参数。因此，没有必要为每条位线设置一列。
可控制其他参数诸如斜坡速率以减轻两组通路之间的阻抗失配。图28至图31中所示的原理可应用于其他驱动器。在一个实施方案中，可以与SGD驱动器752的定时类似的方式来控制SGS驱动器762的定时。SGS驱动器762对于每个块可具有与SGD驱动器752相同的延迟因子，或者可使用不同的延迟因子。
需注意，为了减轻两组通路之间的阻抗失配，不需要针对每组通路存在减轻因子。例如，参考图28，在一个实施方案中，代替具有两个减轻因子(例如，BL_ON_COMP、SGD_ON_CMP)，使用两个因子中的仅一个。为了帮助说明，将讨论减轻位线和SGD上的不同稳态电压的示例(参见图26)。首先，将查看两个减轻因子的示例。一个减轻因子用于控制感测放大器处的稳态量值，使得选择晶体管处的VBL处于目标水平。另一个减轻因子用于控制SGD驱动器752处的稳态量值，使得选择晶体管的栅极处的VSGD处于目标水平。接下来，将讨论使用一个减轻因子的示例。可允许位线电压根据选定块的位置变化。换句话讲，在感测放大器处没有应用减轻因子。在一个实施方案中，控制SGD驱动器752处的电压使得漏极侧选择晶体管的两个端子之间的电压对于所有块都相同。因此，当确定SGD驱动器752的减轻因子时，不仅考虑了从SGD驱动器752到选定块的通路的阻抗，而且还考虑了从感测放大器到选定块的通路的阻抗。因此，可使用一个减轻因子来补偿两个通路之间的阻抗失配。
在一些实施方案中，减轻两个以上通路之间的阻抗失配。在一个实施方案中，目标是使漏极侧选择晶体管的两个端子之间的电压基本上与源极侧选择晶体管的两个端子之间的电压相同。例如，参考图9A，目标是使Vgidl_d基本上与Vgidl_s相同。参考图9B，目标是使Vg_bl基本上与Vg_sl相同。
参考图9A，在一个实施方案中，电压V_P1b(在晶体管680处)显著地取决于选定块的位置。换句话说，电压V_P1b显著地取决于感测放大器和晶体管680之间的阻抗。参考图9A，在一个实施方案中，电压V_P3b(在晶体管680处)显著地取决于选定块的位置。换句话说，电压V_P3b显著地取决于SGD驱动器752和晶体管680之间的阻抗。参考图9A，在一个实施方案中，电压V_P4b(在晶体管670处)显著地取决于选定块的位置。换句话说，电压V_P4b显著地取决于SGS驱动器762和晶体管670之间的阻抗。参考图9A，在一个实施方案中，电压V_P2b(在晶体管670处)在很大程度上不取决于选定块的位置。然而，电压V_P2b(在晶体管670处)可能很大程度上取决于选定块的位置。
在一个实施方案中，不是试图控制位线电压和/或源极线电压以实现选择晶体管的相应两个端子之间的电压的上述匹配，而是控制SGD驱动器752和SGS驱动器762处的电压。例如，参考图19，在一个实施方案中，P7电路1926包括SGD驱动器752，P8电路1928包括SGS驱动器762，P5电路1922包括感测放大器，并且P6电路1924包括SL驱动器2306。在一个实施方案中，各种通路P5 1906、P6 1908、P7 1910和P8 112由图23至图25中的各种通路实现。如所讨论的，此类通路的阻抗可取决于选定块的位置。
在一个实施方案中，通路P5 1906和P6 1908之间存在阻抗失配。此外，在一些实施方案中，阻抗失配取决于选定块的位置。如所讨论的，从感测放大器到选定块的通路的阻抗取决于选定块的位置。因此，无论从SL驱动器2306到选定块的通路阻抗是否取决于选定块的位置，通路P5 1906和P6 1908之间存在取决于选定块的位置的阻抗失配。如已经结合图19讨论的，本文公开了用于控制P7电路1926(其可包括SGD驱动器752)和P8电路1928(其可包括SGS驱动器762)处的信号以补偿通路P5 1906和P6 1908之间的块位置相关阻抗失配的技术。
虽然本文给出了用于减轻块位置相关阻抗失配的许多示例，但该位置不限于包括存储器单元的块。例如，本文所述的技术可用于减轻到存储器单元组的通路之间的位置相关阻抗失配(其中单元不必以块的形式组织)。在该示例中，通道的阻抗可取决于针对存储器操作选定相应存储器单元的位置。
第一实施方案包括一种装置，该装置包括：包括非易失性存储器单元的串、连接到该串的第一组通路以及连接到该串的第二组通路。第一组通路具有取决于相应串的位置的第一阻抗。第二组通路具有第二阻抗。任选地，第二阻抗取决于相应串的位置。该装置还包括一个或多个控制电路，所述一个或多个控制电路被配置为在非易失性存储器单元上的存储器操作期间补偿在第一组通路和第二组通路之间的位置相关阻抗失配。
在第二实施方案中，为了促进第一实施方案，所述一个或多个控制电路被配置为基于选定串的位置来控制施加到第一组通路的第一信号的开始时间和施加到第二组通路的第二信号的开始时间，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。在另一个实施方案中，所述一个或多个控制电路被配置为基于选定串相对于向通路提供电压的驱动器的位置来控制由第一驱动器提供并施加到第一组通路的第一信号的开始时间和由第二驱动器提供并施加到第二组通路的第二信号的开始时间，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。
在第三实施方案中，为了促进第一或第二实施方案，所述一个或多个控制电路被配置为基于选定串的位置来控制施加到第一组通路的第一信号的稳态量值和施加到第二组通路的第二信号的稳态量值，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。在另一个实施方案中，所述一个或多个控制电路被配置为基于选定串相对于向通路提供电压的驱动器的位置来控制由第一驱动器提供并施加到第一组通路的第一信号的稳态量值和由第二驱动器提供并施加到第二组通路的第二信号的稳态量值，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。
在第四实施方案中，为了促进第一至第三实施方案中的任一者，所述一个或多个控制电路被配置为基于选定串的位置来控制施加到第一组通路的第一信号的斜坡时间和施加到第二组通路的第二信号的斜坡时间，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。在另一个实施方案中，所述一个或多个控制电路被配置为基于选定串相对于向通路提供电压的驱动器的位置来控制由第一驱动器提供并施加到第一组通路的第一信号的斜坡时间和由第二驱动器提供并施加到第二组通路的第二信号的斜坡时间，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。
在第五实施方案中，为了促进第一至第四实施方案中的任一者，第一组通路沿连接到非易失性存储器单元的不同块中的非易失性存储器单元串的位线驻留。第一阻抗取决于不同块的位置。第二组通路沿连接到不同块中的串的全局漏极侧选择线驻留。第二阻抗取决于不同块的位置。
在第六实施方案中，为了促进第一至第四实施方案中的任一者，第一组通路沿连接到非易失性存储器单元的不同块中的串的全局源极侧选择线驻留。第一阻抗取决于不同块的位置。第二组通路沿连接到不同块中的串的源极线驻留。
在第七实施方案中，为了促进第一至第四实施方案中的任一者，第一组通路沿连接到非易失性存储器单元的不同块中的串的位线驻留。第二组通路沿连接到不同块中的串的源极线驻留。
在第八实施方案中，为了促进第一至第七实施方案中的任一者，该装置还包括：连接到串的第三组通路以及连接到串的第四组通路。所述一个或多个控制电路被配置为基于选定串的位置来控制施加到第三组通路的第一电压和施加到第四组通路的第二电压，以便补偿第一组通路和第二组通路之间的位置相关阻抗失配。
在第九实施方案中，为了促进第八实施方案，第一组通路连接到非易失性存储器单元的不同块中的串上的第一选择晶体管的第一端子，第二组通路连接到不同块中的串上的第二选择晶体管的第一端子，第三组通路连接到第一选择晶体管的第二端子，并且第四组通路连接到第二选择晶体管的第二端子。
一个实施方案包括一种方法，该方法包括确定第一信号和第二信号之间的关系以补偿到包括非易失性存储器单元的选定块的第一通路与到该选定块的第二通路之间的阻抗失配。该关系取决于选定块的位置。该方法还包括将第一信号施加到通过第一通路连接到选定块的第一驱动器，并将第二信号施加到通过第二通路连接到选定块的第二驱动器。
一个实施方案包括非易失性存储设备，该非易失性存储设备包括：多个块，所述多个块包括非易失性存储器单元串和选择晶体管；第一驱动器，该第一驱动器被配置为提供用于存储器操作的第一电压；第一组通路，该第一组通路被配置为将第一电压递送至不同块中的选择晶体管；第二驱动器，该第二驱动器被配置为提供用于存储器操作的第二电压；第二组通路，该第二组通路被配置为将第二电压递送至不同块中的选择晶体管；以及一个或多个控制电路，所述一个或多个控制电路被配置为补偿第一组通路和第二组通路之间的电阻-电容差，该电阻-电容差取决于第一驱动器与相应块之间的第一距离以及第二驱动器与相应块之间的第二距离。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当元件被提及连接或耦合到另一个元件时，该元件可直接连接到另一个元件，或者经由居间元件间接连接到另一个元件。当元件被提及直接连接到另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改形式和变型形式都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种装置，包括：
串，所述串包括非易失性存储器单元；
第一组通路，所述第一组通路连接到所述串，所述第一组通路具有取决于相应串的位置的第一阻抗；
第二组通路，所述第二组通路连接到所述串，所述第二组通路具有第二阻抗；和
一个或多个控制电路，所述一个或多个控制电路被配置为在所述非易失性存储器单元上的存储器操作期间补偿在所述第一组通路和所述第二组通路之间的位置相关阻抗失配。
2.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：
基于选定串的位置来控制施加到所述第一组通路的第一信号的开始时间和施加到所述第二组通路的第二信号的开始时间，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。
3.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：
基于选定串的位置来控制施加到所述第一组通路的第一信号的稳态量值和施加到所述第二组通路的第二信号的稳态量值，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。
4.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：
基于选定串的位置来控制施加到所述第一组通路的第一信号的斜坡时间和施加到所述第二组通路的第二信号的斜坡时间，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。
5.根据权利要求1所述的装置，其中：
所述第一组通路沿连接到所述非易失性存储器单元的不同块中的所述非易失性存储器单元的串的位线驻留，所述第一阻抗取决于所述不同块的位置；并且
所述第二组通路沿连接到所述不同块中的所述串的全局漏极侧选择线驻留，所述第二阻抗取决于所述不同块的位置。
6.根据权利要求1所述的装置，其中：
所述第一组通路沿连接到所述非易失性存储器单元的不同块中的串的全局源极侧选择线驻留，所述第一阻抗取决于所述不同块的位置；并且
所述第二组通路沿连接到所述不同块中的所述串的源极线驻留，所述第二阻抗取决于所述不同块的位置。
7.根据权利要求1所述的装置，其中：
所述第一组通路沿连接到所述非易失性存储器单元的不同块中的串的位线驻留；并且
所述第二组通路沿连接到所述不同块中的所述串的源极线驻留。
8.根据权利要求1所述的装置，还包括：
第三组通路，所述第三组通路连接到所述串；和
第四组通路，所述第四组通路连接到所述串，其中所述一个或多个控制电路被配置为基于选定串的位置来控制施加到所述第三组通路的第一电压和施加到所述第四组通路的第二电压，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。
9.根据权利要求8所述的装置，其中：
所述第一组通路连接到所述非易失性存储器单元的不同块中的串上的第一选择晶体管的第一端子；
所述第二组通路连接到所述不同块中的所述串上的第二选择晶体管的第一端子；
所述第三组通路连接到所述第一选择晶体管的第二端子；并且
所述第四组通路连接到所述第二选择晶体管的第二端子。
10.一种方法，包括：
确定第一信号和第二信号之间的关系以补偿到包括非易失性存储器单元的选定块的第一通路与到所述选定块的第二通路之间的阻抗失配，其中所述关系取决于所述选定块的位置；
将所述第一信号施加到通过所述第一通路连接到所述选定块的第一驱动器；以及
将所述第二信号施加到通过所述第二通路连接到所述选定块的第二驱动器。
11.根据权利要求10所述的方法，其中所述第一信号和所述第二信号之间的所述关系包括：
所述第二信号相对于所述第一信号的延迟，其中所述延迟取决于所述选定块的所述位置。
12.根据权利要求10所述的方法，其中所述第一信号和所述第二信号之间的所述关系包括：
所述第一信号的第一稳态量值相对于所述第二信号的第二稳态量值，其中所述第一稳态量值和所述第二稳态量值的所述关系取决于所述选定块的所述位置。
13.根据权利要求10所述的方法，其中：
所述第一通路沿连接到所述选定块中的第一选择晶体管的位线驻留；并且
所述第二通路包括连接到所述选定块中的第二选择晶体管的源极线。
14.根据权利要求13所述的方法，其中将所述第一信号施加到所述第一驱动器并且将所述第二信号施加到所述第二驱动器包括：
在所述第一选择晶体管中产生第一栅极诱导漏极泄漏(GIDL)电流；并且
在所述第二选择晶体管中产生第二栅极诱导漏极泄漏(GIDL)电流。
15.一种非易失性存储设备，包括：
多个块，所述多个块包括非易失性存储器单元串和选择晶体管；
第一驱动器，所述第一驱动器被配置为提供用于存储器操作的第一电压；
第一组通路，所述第一组通路被配置为将所述第一电压递送至不同块中的选择晶体管；
第二驱动器，所述第二驱动器被配置为提供用于所述存储器操作的第二电压；
第二组通路，所述第二组通路被配置为将所述第二电压递送至所述不同块中的选择晶体管；和
一个或多个控制电路，所述一个或多个控制电路被配置为补偿所述第一组通路和所述第二组通路之间的电阻-电容差，所述电阻-电容差取决于所述第一驱动器与所述相应块之间的第一距离以及所述第二驱动器与所述相应块之间的第二距离。
16.根据权利要求15所述的非易失性存储设备，其中所述一个或多个控制电路被进一步配置为：
基于所述第一距离和所述第二距离控制施加到所述第一组通路的第一信号和施加到所述第二组通路的第二信号之间的延迟，以便补偿所述电阻-电容差。
17.根据权利要求15所述的非易失性存储设备，其中所述一个或多个控制电路被配置为：
基于所述第一距离和所述第二距离控制施加到所述第一组通路的第一信号的稳态量值和施加到所述第二组通路的第二信号的稳态量值，以便补偿所述电阻-电容差。
18.根据权利要求15所述的非易失性存储设备，其中：
所述第一组通路沿连接到所述不同块中的一组所述选择晶体管的位线驻留；并且
所述第二组通路沿连接到所述组选择晶体管的全局漏极侧选择线驻留。
19.根据权利要求15所述的非易失性存储设备，其中：
所述第一组通路沿连接到所述不同块中的一组所述选择晶体管的源极线驻留；并且
所述第二组通路沿连接到所述组选择晶体管的全局源极侧选择线驻留。
20.根据权利要求15所述的非易失性存储设备，其中：
所述第一组通路沿连接到所述不同块中的第一组所述选择晶体管的位线驻留；并且
所述第二组通路沿连接到所述不同块中的第二组所述选择晶体管的源极线驻留。
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