KR20110128047A - 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법 - Google Patents

3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법 Download PDF

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Abstract

본 발명에 따른 3차원 적층 구조를 가지는 반도체 메모리 장치는, 제1데이터를 갖는 제1레이어와 제2데이터를 갖는 제2레이어의 적층 구조를 포함하는 제1반도체 영역과, 상기 제1반도체 영역을 액세스하기 위한 액세스 신호를 전달하는 제1라인 및 상기 제1반도체 영역으로부터 상기 제1 및/또는 제2데이터를 출력하기 위한 제2라인을 구비하며, 상기 제1레이어로의 상기 액세스 신호의 전달에서부터 상기 제1데이터의 출력까지의 제1타임 딜레이와 상기 제2레이어로의 상기 액세스 신호의 전달에서부터 상기 제2데이터의 출력까지의 제2타임 딜레이가 실질적으로 동일하도록, 상기 제1 및 제2 레이어에 대한 액세스 타이밍이 제어됨으로써, 레이어 간의 타이밍 딜레이에 따른 스큐를 보상할 수 있어 정상동작이 가능하도록 한다. 이에 따라, 정해진 규격 내에서 데이터의 입출력이 이루어지도록 만족함으로써 적층에 따른 고집적화의 장점을 극대화 할 수 있는 효과가 있다.

Description

3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법{Semiconsuctoe device having three dimensional stacked structure and method for deskewing thereof}
본 발명은 3차원 구조를 가지는 반도체 장치에 관한 것으로, 더욱 구체적으로는 구조적인 원인에 따른 레이어 간의 데이터 입출력 시간 차이를 최소화할 수 있는 3차원 구조를 가지는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체 장치 예컨대, 메모리 장치 등이 점점 고집적화 됨에 따라 통상적인 2차원 구조의 고집적화는 거의 한계에 다다르고 있다. 이러한 2차원 구조를 넘어서는 3차원 구조를 가지는 반도체 메모리 장치를 구현하여야 하는 과제가 남아 있고, 이를 구현하고자 하는 연구가 시도되고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 3차원 구조를 가지는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 데이터 스큐를 최소화할 수 있는 3차원 구조를 가지는 반도체 메모리 장치와 그 구동 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 3차원 구조의 반도체 장치에서 구조적 원인에 따라 레이어 간 데이터 입출력 시간 차이를 줄일 수 인는 데이터 디스큐잉 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 장치는, 제1데이터를 갖는 제1레이어와 제2데이터를 갖는 제2레이어의 적층 구조를 포함하는 제1반도체 영역과, 상기 제1반도체 영역을 액세스하기 위한 액세스 신호를 전달하는 제1라인 및 상기 제1반도체 영역으로부터 상기 제1 및/또는 제2데이터를 출력하기 위한 제2라인을 구비하며, 상기 제1레이어로의 상기 액세스 신호의 전달에서부터 상기 제1데이터의 출력까지의 제1타임 딜레이와 상기 제2레이어로의 상기 액세스 신호의 전달에서부터 상기 제2데이터의 출력까지의 제2타임 딜레이가 실질적으로 동일하도록, 상기 제1 및 제2 레이어에 대한 액세스 타이밍이 제어되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제1데이터를 갖는 제1레이어와 제2데이터를 갖는 제2레이어의 적층 구조를 포함하는 셀 영역과, 상기 셀 영역을 액세스하기 위한 액세스 신호를 전달하는 제1라인 및 상기 셀 영역의 데이터를 출력하기 위한 제2라인을 구비하며, 상기 제1레이어로의 상기 액세스 신호의 전달에서부터 상기 제1데이터의 출력까지의 제1타임 딜레이와 상기 제2레이어로의 상기 액세스 신호의 전달에서부터 상기 제2데이터의 출력까지의 제2타임 딜레이가 실질적으로 동일하도록, 상기 제1및 제2 레이어에 대한 액세스 타이밍이 제어되는 것을 특징으로 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 3차원 적층 구조의 반도체 장치에서 레이어 간의 타임 딜레이 차이에 따른 스큐를 보상할 수 있어 정상동작이 가능하도록 한다. 이에 따라, 정해진 규격 내에서 데이터의 입출력이 이루어지도록 만족함으로써 적층에 따른 고집적화의 장점을 극대화 할 수 있는 효과가 있다.
도 1은 반도체 장치 중 3차원 적층 구조의 반도체 메모리 장치의 셀 어레이 구조를 도시한 개략도이고,
도 2는 도 1을 PRAM으로 구현한 예를 도시한 개략도이고,
도 3은 본 발명의 일 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 블록도이고,
도 4는 도 3의 반도체 메모리 장치를 도시한 상세 회로도이고,
도 5는 도 4의 구조를 가지는 반도체 메모리 장치에서의 액티브 동작)을 설명하기 위한 동작 타이밍도이고,
도 6은 도 4의 구조를 통한 디스큐잉 동작을 설명하기 위한 개략도이고,
도 7a와 도 7b는 도 4에 도시된 3차원 반도체 메모리 장치에서 물리적인 스큐 보상이 이루어지는 것을 설명하기 위한 상세 회로도 및 타이밍도이고,
도 8은 본 발명의 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도이고,
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도 및 구조도이고,
도 10은 본 발명의 또 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도이고,
도 11a 내지 도 11e는 확장된 제1라인이 Y축의 양방향에 배치된 실시예를 도시한 회로도 및 구조도이고,
도 12a 및 도 12b는 제1라인 드라이버(WD0~WDn)를 Y축 방향으로 레이어의 양측에 교번적으로 배치한 일예를 도시한 회로도이고,
도 13은 상하로 인접하는 레이어 간 제2라인을 공유하는 예를 도시한 개략도이고,
도 14는 상하로 인접한 두 레이어 간의 관계를 개략적으로 도시한 단면도이고,
도 15는 레이어 간의 액세스 타이밍을 그루핑하여 스큐를 제어하는 예를 설명하기 위한 블록도이고,
도 16은 실리콘 관통 비아를 통해 적층된 3차원 반도체 장치의 적용 예를 개략적으로 도시한 측면 사시도이고,
도 17은 3차원 반도체 메모리 장치의 스큐 보상에 대한 테스트 및 교정 과정을 도식화한 플로우차트이고,
도 18은 메모리 콘트롤러와 연결된 본 발명의 응용예를 도시한 블록도이고,
도 19는 3차원 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용예를 도시한 블록도이고,
도 20은 3차원 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용예를 도시한 블록도이고,
도 21과 도 22는 본 발명의 3차원 적층 반도체 메모리 장치가 비휘발성일 경우 이를 적용한 메모리 카드의 응용예를 각각 도시한 블록도이며,
도 23 내지 도 25는 3차원 적층 구조의 반도체 장치가 다양한 형태로 집적된 응용예를 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 장치 CA0~CAn : 복수의 레이어
WL : 제1라인 BL : 제2라인
11 : 제1반도체 영역 12 : 제2 반도체 영역
12_1 : X-드라이버 12_2 : 데이터 입출력부
12_3 : Y-드라이버 12_4 : 주변 회로
12_5 : 커맨드 버퍼 12_6 : 어드레스 버퍼
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
메모리 장치는 DRAM(Dynamic Randon Access Memory)과 SRAM(Static Random Access Memory) 등의 휘발성(Volatile) 메모리와 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 이상적으로는 리프레쉬(Refresh)가 필요 없는 비휘발성(Non-volatile) 메모리 등을 포함한다. 최근에는 비휘발성 메모리에도 리프레쉬 동작을 적용하는 경향이 있다.
도 1은 반도체 장치 중 3차원 적층 구조의 반도체 메모리 장치의 셀 어레이 구조를 도시한 개략도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 셀 영역을 포함하고, 상기 셀 영역은 3차원 구조로 적층된 복수의 셀 레이어(CA0~CAn)를 구비하여 구성된다.
구체적으로, 복수의 셀 레이어(CA0~CAn) 중 어느 하나의 셀 레이어(예컨대, CA0)는 Y축 방향을 길이방향으로 배치되는 워드라인들(WL), Y축 방향과 직교하는 X축 방향을 길이방향으로 배치되는 비트라인들(BL)과 워드라인들(WL) 및 비트라인들(WL)의 교차점(Cross point)에 각각 배치되는 메모리 셀들(cell)을 구비한다.
복수의 셀 레이어(CA0~CAn) 중 어느 하나의 셀 레이어(예컨대, CA0)는 2차원 구조로써 일반적인 반도체 메모리 장치의 메모리 셀 어레이 구조를 포함한다. 여기서, 일반적인 반도체 메모리 장치는 전술한 휘발성 및 비휘발성 메모리를 모두 포함한다.
아울러, 복수의 셀 레이어(CA0~CAn)는 Y축 방향 및 X축 방향과 각각 직교하는 Z축 방향으로 일정 간격으로 적층되어 있다.
한편, 도 1에서는 복수의 셀 레이어(CA0~CAn)각 일정 간격으로 배치되거나또는 중간에 절연 물질을 통해 격리된 예를 포함하도록 도시되었으나, 이에 국한되는 것은 아니다. 즉, 적어도 하나의 레이어(CA0~CAn)가 서로 인접하도록 적층되어, 서로 인접한 레이어 간 워드라인 또는 비트라인 중 적어도 하나를 공유할 수 있다.
또한, 셀 레이어(CA0~CAn)를 구성하는 메모리 셀들(cell) 각각은 전술한 각 메모리 장치의 단위 셀 구조를 갖는다.
예컨대, DRAM일 경우 하나의 셀 트랜지스터와 하나의 캐패시터 또는 캐패시터가 없는(Capacitorless) 하나의 트랜지스터로 구성될 것이며, RRAM일 경우에는 하나의 가변 저항소자, PRAM일 경우에는 하나의 가변저항 소자(R)와 다이오드 소자(D)로 구성될 수 있다.
도 2는 도 1을 PRAM으로 구현한 예를 도시한 개략도이다.
일반적으로, 워드라인(WL)의 개수와 비트라인(BL)의 개수가 동일하지 않을 수 있으나, 이해의 편의를 위하여 워드라인(WL)의 개수와 비트라인(BL)의 개수가 동일한 것으로 도면 상에 도시하였다.
또한, 도 2에는 레이어들의 개수가 각 레이어의 워드라인(WL) 또는 비트라인(BL)의 개수와 동일한 것으로 도시되었으나, 실제 상기 레이어들의 개수는 워드라인(WL) 또는 비트라인(BL)의 개수와 다를 수 있다. 그리고, 도 2에 도시된 각종 첨자 및 숫자들은 본 발명의 실시예를 설명하기 위하여 편의상 하나의 예를 든 것에 불과하며, 본 발명의 실시예는 이에 국한되지 않고 다양하게 변형이 가능하다.
도 2를 참조하면, 제1 레이어(CA0)는 복수 개(예컨대, n+1 개)의 비트라인들(BL00~BL0n)이 X축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수개(예컨대, n+1 개)의 워드라인들(WL00~WL0n)이 Y축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있다.
아울러, 각 워드라인들(WL00~WL0n)과 각 비트라인들(BL00~BL0n)의 교차점에는 메모리 셀(13)이 각각 배치된다.
제2 레이어(CA1)는 복수 개(예컨대, n+1 개)의 비트라인들(BL10~BL1n)이 X축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수 개(예컨대, n+1 개)의 워드라인들(WL10~WL1n)이 Y축 방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있다.
아울러, 각 비트라인들(BL10~BL1n)과 각 워드라인들(WL10~WL1n)의 교차점에 메모리 셀이 각각 배치된다.
전술한 바와 같이, 제2 레이어(CA1)는 제1 레이어(CA0)와 동일 구조를 가진다. 아울러, 구분을 위하여 워드라인(WL)과 비트라인(BL)의 번호만 달리하고 있는 제3 내지 제n+1 레이어들(CA2~CAn) 또한 제1 레이어(CA0) 및 제2 레이어(CA1)와 동일 구조를 갖는다.
전술한 제1 내지 제n+1 레이어들(CA0~CAn) 내부의 PRAM 메모리 셀들을 구성하는 다이오드는 비정질실리콘(Amorphous silicon), SiGe, 폴리 실리콘(Poly-crystalline silicon) 중에서 선택된 물질을 포함할 수 있다.
예컨대, 제1 레이어(CA0) 내의 다이오드는 폴리 실리콘을 포함할 수 있고, 나머지 레이어들(CA1~CAn)의 다이오드는 비정질실리콘 또는 SiGe를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 3차원 적층 구조를 갖는 반도체 장치를 도시한 블록도이다.
한편, 본 발명의 스큐 제거 개념은 반도체 메모리 장치의 동작에 국한되는 것은 아니며, 적층 구조에 따른 물리적인 원인으로 인해 각 레이어 간 데이터 입출력 타이밍에서 스큐가 발생하는 3차원 반도체 장치에 적용이 가능하다. 여기서는, 발명의 설명을 편리하게 하기 위해 메모리 장치를 예로 하여 설명한다.
도 3을 참조하면, 3차원 구조의 반도체 장치(10)는 적층 구조의 복수의 레이어들(CA0~CAn)을 구비한다. 일예로서, 도 3의 반도체 장치(10)는, 제1 내지 제n+1 레이어(CA0~CAn)가 적층된 제1반도체 영역(11)과 외부와의 인터페이스를 위한 인터페이스 회로를 포함하는 제2 반도체 영역(12)을 구비할 수 있다.
상기 제2 반도체 영역(12)은 상기 제1반도체 영역(11)과 서로 다른 레이어에 배치될 수 있다. 그러나, 상기 제2 반도체 영역(12)은 제1반도체 영역(11)의 레이어들(CA0~CAn) 중 어느 하나의 레이어에 배치되어도 무방하다.
또한, 상기 반도체 장치(10)는, 제1반도체 영역(11)을 액세스 하기 위한 제1라인(WL)과 제1반도체 영역(11)으로 정보를 입출력 하기 위하여 정보를 전달하는 제2라인(BL)을 구비한다.
도 3에서는, 각 레이어마다 하나의 제1라인(WL)과 하나의 제2라인(BL)만이 도시되었으나, 상기 도 3의 반도체 장치(10)에는 앞서 도 2에 도시된 바와 같은 제1라인들 및 제2라인들이 배치될 수 있다.
여기서, 제1 내지 제n+1 레이어(CA0~CAn)는 동일 칩 또는 패키지 내의 콘트롤 로직이나 인터페이스 등을 통해 외부에 정보를 제공하거나 받아들인다. 한편, 반도체 메모리의 경우 전술한 정보의 입출력은 데이터의 리드(Read)와 라이트(Write) 동작을 통해 이루어질 것이다.
정보의 입출력이 이루어질 경우, 제1 내지 제n+1 레이어(CA0~CAn) 간 제1라인(WL) 및/또는 제2라인(BL)의 물리적인 길이 차이가 필연적으로 발생하게 된다.
일예로서, 레이어(CA0~CAn)들 각각에 대해 정보를 액세스하기 위한 액세스 신호가 제2 반도체 영역(12)의 구동부(일예로서, X-드라이버)로부터 제공되는 경우, 상기 액세스 신호를 레이어(CA0~CAn)들 각각으로 전달함에 있어서 각 전달 경로의 물리적인 길이 차이가 발생한다.
또한, 레이어(CA0~CAn)들 각각의 정보를 제2 반도체 영역(12)의 버퍼(일예로서, 입출력 버퍼, Din/Dout)로 전달하는 경우, 제2라인(BL)을 통한 상기 버퍼(Din/Dout)로의 정보 전달 경로에 물리적인 길이 차이가 발생한다.
이와 같은 물리적인 길이 차이에 의하여, 복수의 레이어(CA0~CAn)에 대해 액세스를 수행하더라도 각 레이어별로 실제 데이터의 입출력에 서로 다른 타임 딜레이(time delay)가 발생한다. 이와 같은 레이어간 데이터 입출력의 타임 딜레이 차이는 스큐라고도 칭할 수 있다.
한편, 레이어(CA0~CAn) 내부에 스위칭 소자나 딜레이 소자가 형성될 경우에는, 이를 이용하여 전술한 스큐 문제를 극복할 수 있을 것이다. 이러한, 스위칭 소자나 딜레이 소자의 예로서는 트랜지스터 등이 포함될 수 있다.
그러나, 모노리식(Monolithic) 구조의 크로스 포인트 3차원 메모리 예컨대, 3차원 RRAM 또는 PRAM 등의 구조에서, 각 레이어(CA0~CAn)는 셀을 이루는 저항성 소자와 다이어드 등으로 구성되며, 트랜지스터와 스위치 등의 소자는 형성되지 않는다.
일반적인 DRAM, SRAM 및 플래시 메모리 등의 셀영역이 적층된 구조에서도 이는 동일하게 적용될 수 있다. 예컨대, 레이어 간 스큐를 줄이기 위해 셀 구성 요소 이외의 저항성 딜레이를 레이어(CA0~CAn) 별로 달리 구성하는 것이 포함될 것이다.
그러나, 전술한 구조에서 레이어(CA0~CAn) 내부에 스위칭 소자나 딜레이 소자 등 단위 소자의 추가없이 스큐를 보상할 수 있는 방안이 강구되어야 한다.
이를 위해, 액세스를 위한 제1라인(WL) 및/또는 입출력을 위한 제2라인(BL)의 구조적 거리에 따른 스큐의 양 즉, 레이어간 물리적 배치에 따라 발생하는 스큐의 양을 상쇄할 수 있도록, 제1라인(WL)을 통한 액세스 신호 및/또는 제2라인(BL)을 통한 정보 전달 경로의 물리적인 거리를 조절할 수 있다.
여기서, 제1라인(WL)은 통상적인 워드라인(Wordline) 또는 계층적인 구조를 이루는 방식에서는 메인 워드라인(Main Wordline)을 포함하며, 이러한 워드라인을 콘트롤하기 위한 신호라인 또는 제어라인을 포함할 수 있다.
제2라인(BL)은 통상적인 비트라인(Bitline) 또는 입출력(I/O)라인(글로벌 I/O 또는 로컬 I/O)을 포함할 수 있다.
한편, 도 3에서는 적층된 레이어(CA0~CAn)의 하부에 제2 반도체 영역(12) 예컨대, 인터페이스 영역이 배치된 예를 도시한다.
제2 반도체 영역(12)은 외부로부터 어드레스를 입력받아 버퍼링하기 위한 어드레스 버퍼(12_6)와, 외부로부터 커맨드(Command)를 입력받아 버퍼링 및 디코딩하는 커맨드 버퍼(12_5)와, 제2라인(BL)을 통해 제1반도체 영역(10)에 데이터를 입력 또는 출력하기 위한 데이터 입출력부(12_2)와, 제1라인(WL)을 제어하기 위한 X-드라이버(12_1)와, 제2라인(BL)의 입출력을 제어하기 위한 Y-드라이버(12_3) 및 필요한 전원전압을 생성하기 위한 전압 생성부와 전반적인 동작을 제어하기 위한 로직을 포함하는 주변회로(12_4)를 구비할 수 있다.
제2 반도체 영역(12)은, 예시된 바와 같이 레이어 최 하단부에 배치될 수도 있고 레이어 간의 사이, 최상단에 배치될 수 있다. 또는, 도 3에는 제2 반도체 영역(12)이 반도체 장치(10)에 구비되는 것으로 도시되었으나, 상기 제2 반도체 영역(12)은 반도체 장치(10)와 별개로 칩 또는 패키지로 구현이 가능하다.
여기서, 제1라인(WL)이 레이어(CA0~CAn) 간 수직적으로 동일 위치에 배치된 경우 서로 공유하거나 별도로 분리될 수 있으며, 제2라인(BL)도 레이어(CA0~CAn) 간 수직적으로 동일 위치에 배치된 경우 서로 공유하거나 별도로 분리될 수 있다. 일예로서, 제1라인(WL)이 제2 반도체 영역(12)의 X-드라이버로부터 제1반도체 영역(11)의 각각의 레이어로 액세스 신호를 전달하는 경로인 것으로 정의될 때, 상기 레이어(CA0~CAn)들은 제1라인(WL)을 공유(자세하게는, 제1라인(WL)의 일부를 공유)할 수 있다. 이는 후속의 실시예들을 통해 자세하게 살펴볼 것이다.
전술한 물리적인 거리를 조절하는 방식은, 달리 표현하면 제1라인(WL) 및/또는 제2라인(BL)을 액세스함에 있어서 제2 반도체 영역(12)과 반대 방향의(물리적 거리가 먼) 레이어로부터 순차적으로 액세스가 되도록 하는 것을 포함할 수 있으며, 이는 물리적으로 액세스가 도달하는 방향과 반대의 방향으로 실질적인 액세스가 이루어짐을 의미한다.
한편, 전술한 물리적인 스큐 보상 방식 이외에 제2 반도체 영역(12) 또는 외부에서 스큐를 보상할 수도 있다. 이는 CDR(Clock Data Recovery) 또는 핀당 스큐 (Per-pin skew) 보상 또는 이들의 혼합 방식을 통해 가능하다. 이는 당사의 미국 등록 특허 7,542,362 및 미국 공개 특허 2008/0130811에 개시된 방식을 통해 가능할 것이다.
도 4는 도 3의 반도체 장치를 도시한 상세 회로도이다. 반도체 장치로서, 도 4는 메모리 셀을 포함하는 반도체 메모리 장치를 나타낸다.
도 4를 참조하여 제1라인들(WL00~WLnn)의 연결구조를 살펴보면, 각 레이어들(CA0~CAn, 여기서는 셀 레이어를 의미함)에서 하나씩 선택된 제1라인들(예컨대, WL00,WL10....WLn0)끼리는 서로 공통 연결되는 구성을 가진다.
예컨대, 동일 위치에 배치되는 제1라인들(예컨대, WL00,WL10....WLn0)끼리는 서로 공통 연결된다. 동일 위치에 배치되는 제1라인들(예컨대, WL00,WL10....WLn0)이란, 각 레이어(CA0~CAn) 별로 동일 X-어드레스를 사용하는 제1라인들(예컨대, WL00,WL10....WLn0)을 의미할 수 있다.
이에 따라, 하나의 X-어드레스로 각 레이어(CA0~CAn) 별로 하나씩 복수개의 제1라인들(WL00~WLnn)을 동시에 액세스할(여컨대, 인에이블 시킬) 수 있다. 이로 인해, 특정 메모리 셀을 선택하기 위해 인가되는 X-어드레스는 통상적인 셀 어레이 구조와 같이 하나의 레이어(예컨대, CA0) 내의 제1라인들(WL00~WL0n)의 개수만큼의 종류를 가지게 된다.
그리고, 각 레이어(CA0~CAn) 별로 공통 연결되는 제1라인들(예컨대, WL00,WL10....WLn0)은 하나의 제1라인 드라이버(예컨대, WD0)에 의해 제어된다. 즉, 하나의 제1라인 인에이블 신호(예컨대, WE0)에 응답하여 제1라인 드라이버가 액세스 신호를 발생하며, 상기 액세스 신호에 의하여 공통 연결된 제1라인들(예컨대, WL00,WL10....WLn0)을 동시에 인에이블시킬 수 있다.
도 4에 예시된 바와 같이 각 레이어(CA0~CAn)가 메모리 셀을 구비하는 경우, 제1라인들(WL00~WLnn)은 워드라인들이며, 상기 액세스 신호는 상기 워드라인을 액세스 가능하도록 하는 전압레벨 신호에 해당한다.
각 레이어(CA0~CAn)의 제1라인들이 공통으로 연결되는 구조를 갖는다는 것은, 상기 각 레이어(CA0~CAn)의 제1라인들로 액세스 신호를 제공함에 있어서 서로 공통의 신호 전달 경로를 갖는 것으로 이해될 수 있다.
일예로서, 제1라인 드라이버(예컨대, WD0)로부터 제공되는 액세스 신호는 일정 방향(예컨대 Z 방향)으로먼저 전달된 후, 상기 일정 방향으로 전달된 액세스 신호를 다른 방향(예컨대 Z 방향)으로 각 레이어(CA0~CAn)로 제공함에 의하여 액세스 동작이 이루어질 수 있다. 이 경우, Z 방향(및 Z 방향)으로의 액세스 신호의 전달 경로는 각 레이어(CA0~CAn)에 공유될 수 있다. 제1라인은 상기 액세스 신호의 공통 전달 경로에 배치되거나 각각의 레이어에 분리되어 배치되는 레이어 내의 전달 경로를 포함할 수 있다.
한편, 상기 제1라인을 각각의 레이어에 분리, 배치되는 전달 경로로 정의하는 경우에는, 상기 액세스 신호를 공통으로 전달하는 경로(Z 및 Z 방향의 경로)로서 제3라인이 반도체 메모리 장치(10) 내에 더 포함될 수 있다.
다음으로 제2라인들(BL00~BLnn)의 연결구조를 살펴본다.
각 레이어들(CA0~CAn)에 각각 배치되는 모든 제2라인들(BL00~BLnn)은 서로 독립적으로 동작한다. 예컨대, 특정 메모리 셀을 선택하기 위해 Y-어드레스가 인가되는 경우에, 이들 Y-어드레스는 제2라인들(BL00~BLnn)의 개수만큼 구비된다.
제2라인들(BL00~BLnn) 각각은 선택 트랜지스터들(N00~Nnn)을 통하여 글로벌 제2라인들(GBL0~GBLn)에 연결된다. 글로벌 제2라인들(GBL0~GBLn)은 하나의 레이어(예컨대, CA0)내의 제2라인들(예컨대, BL00~BL0n)의 개수만큼 구비될 수 있다. 제2라인들(BL00~BLnn) 중 각 레이어(CA0~CAn) 별로 같은 위치에 배치되는 제2라인들(예컨대, BL00,BL10~BLn0)은 각각의 선택 트랜지스터(예컨대, N00~Nn0)를 통하여 글로벌 제2라인들(GBL0~GBLn) 중 어느 하나(예컨대, GBL0)와 공통 연결된다.
각 레이어(CA0~CAn) 별로 동일 위치에 배치되는 제2라인들(예컨대, BL00,BL10~BLn0)은, 각 레이어(CA0~CAn) 별로 동일 Y-어드레스를 사용하는 제2라인들(예컨대, BL00,BL10~BLn0)을 의미할 수 있다. 이 경우에 하나의 Y-어드레스에 의해 인에이블 되는 각 레이어(CA0~CAn)의 제2라인의 개수는 하나이다.
도 5는 도 4의 구조를 가지는 반도체 메모리 장치에서의 액티브 동작(리드 또는 라이트 동작시)을 설명하기 위한 동작 타이밍도로서, 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 도 4 및 도 5를 참조하여 설명한다.
도 5에서는 도 4에 도시된 제1 레이어(CA0)의 1번째 제2라인(BL00)과 1번째 제1라인(WL00)의 교차점에 배치되는 메모리 셀(11)의 데이터를 리드하거나, 해당 메모리 셀(11)에 데이터를 라이트(Write) 하는 경우를 예로써 나타낸다.
도 5를 참조하면, 스탠바이 상태(Stand-by)에서는 모든 제2라인들(BL00~BLnn)은 플로팅(Floating) 상태를 유지하고, 모든 제1라인들(WL00~WLnn)은 전원전압(VCC, VDD)또는 전원전압(VCC, VDD) 보다 일정 레벨 높은 전압(VPP)이 인가된 상태를 유지한다.
메모리 셀(11)에 데이터를 리드하기 위한 리드 동작이 개시되는 경우에, 메모리 셀(11)을 선택하기 위하여 메모리 셀(11)과 연결된 제1라인(WL00) 및 제2라인(BL00)이 인에이블된다.
즉, 제1 레이어(CA0)의 1번째 제1라인(WL00)의 선택을 위한 제1라인 인에이블 신호(WE0)가 전원전압(VCC) 또는 그 이상의 레벨(VPP)로 1번째 제1라인 드라이버(WD0)에 인가된다. 1번째 제1라인 드라이버(WD0)는 레이어(CA0~CAn) 각각을 액세스하기 위한 액세스 신호를 발생한다.
이때, 통상적인 경우 물리적인 위치가 1번째 제1라인 드라이버(WD0)와 가장 가까운 제1 레이어(CA0)의 1번째 제1라인(WL00)에 먼저 액세스 신호가 전달되고, 이후 위 방향(Z축 방향)의 레이어들로 순차적으로 전달될 것이나, 여기서는 이러한 물리적인 거리로 인한 레이어 간 데이터의 입출력의 딜레이 차이에 의해 발생하는 스큐를 상쇄하도록 한다.
이를 위해, 제1반도체 영역(11)과 인터페이스 영역인 제2 반도체 영역(여기서는 최 하단의 레이어에 위치하는 것으로 가정함)의 물리적 거리가 가장 먼 레이어 즉, 최 상층의 레이어(CAn)에서부터 액세스 신호가 전달되도록 하며, 이에 따라 최 상층의 레이어(CAn)의 제1라인(WLn0)이 먼저 인에이블되도록 한다.
일예로서, 동일 X-어드레스를 갖는 레이어(CA0~CAn) 각각의 제1라인(WL00-WLn0)이 서로 공통의 경로를 통해 액세스 신호를 수신하는 경우, 상기 액세스 신호의 공통의 전달 경로로서 제3라인(W0~Wn)이 배치될 수 있으며, 상기 제3라인은 제1 레이어(CA0)로부터 제n+1 레이어(CAn)를 향하는 방향(양의 Z축 방향)으로 액세스 신호를 전달하는 라인과, 제n+1 레이어(CAn)로부터 제1 레이어(CA0)를 향하는 방향(음의 Z축 방향)으로 액세스 신호를 전달하는 라인을 포함할 수 있다. 음의 Z축 방향으로 액세스 신호를 전달하는 라인을 통해 상기 액세스 신호를 상기 레이어(CA0~CAn)들에 대해 순차적으로 제공한다.
한편, 제1라인(WL00-WLn0)이 상기 제3라인(W0~Wn)을 포함하는 것으로 정의되는 경우, 상기 제3라인(W0~Wn)은 확장된 제1라인으로 정의될 수 있다. 또한 양의 Z축 방향으로 액세스 신호를 전달하는 확장된 제1라인은 직접 레이어(CA0~CAn)들과 연결되지 않으므로, 양의 Z축 방향으로의 확장된 제1라인은 더미 라인(Dummy line)이라 할 수 있다.
제1라인 드라이버(WD0~WDn)는 인버터로 구성될 수 있으며, 제1라인 인에이블 신호(WE0~WEn)가 인가됨에 따라 제1 레이어(CA0)의 1번째 제1라인(WL00)을 포함하여 제1 레이어(CA0)의 1번째 제1라인(WL00)과 공통 연결된 제1라인들(WL10 내지 WLno) 모두가 접지레벨(0V)로 인에이블 된다. 여기서 제1라인 인에이블 신호(WE0~WEn)는 X-어드레스가 인가됨에 따라 발생된다.
또한, 제1 레이어(CAO)의 1번째 제2라인(BL00)의 선택을 위해 1번째 글로벌 제2라인(GBL0)이 선택되고, Y-선택신호(CS00)가 전원전압 레벨(VCC) 또는 그 이상의 레벨(VPP)레벨로 인에이블 된다. Y-선택신호(CS00)는 제1 레이어(CAO)의 1번째 제2라인(BL00)과 연결된 선택 트랜지스터(N00)를 턴온시켜 제1 레이어(CAO)의 1번째 제2라인(BL00)과 1번째 글로벌 제2라인(GBL0)을 전기적으로 연결시킨다. 이에 따라 1번째 글로벌 제2라인(GBL0)를 통하여 인가되는 리드 전압(Vread)이 제1 레이어(CAO)의 1번째 제2라인(BL00)에 전달되게 된다. 이 때, 나머지 Y-선택신호들(CS(1~n)0, CS(0~n)(1~n))은 접지레벨의 디세이블 상태(Disable state)를 유지한다.
제1 레이어(CAO)의 1번째 제2라인(BL00)을 제외한 나머지 제2라인들(BL0(1~n), BL(1~n)(0~n))은 플로팅 상태를 유지한다. 제1 레이어(CAO)의 1번째 제2라인(BL00) 또는 제1 레이어(CA0)의 모든 제1라인들(BL0(0~n))은 리드 동작이 시작되는 경우에 즉, 리드 전압(Vread)이 인가되기 전에 제1 레이어(CAO)의 1번째 제2라인(BL00) 또는 제1 레이어(CA0)의 모든 제2라인들(BL0(0~n))에 접지전압(0V)으로 디스 차아지 동작을 수행할 수 있다. 이는 제2라인이 플로팅 상태로 있으면 그 상태를 정확히 정의할 수 없기 때문에 제2라인을 디스 차아지 함으로써 제2라인의 플로팅 전압이 리드 동작에 영향을 미치지 않도록 하기 위함이다.
또한, 제2라인들(BL00~BLnn)을 스탠바이시 또는 비선택시에 플로팅 상태로 유지하는 이유는 제2라인들(BL00~BLnn)을 통한 리키지 전류를 방지 또는 최소화하기 위함이다.
이후, 제1 레이어(CAO)의 메모리 셀(11)로부터 야기된 1번째 제2라인(BL00)의 레벨 상태를 센싱하여 데이터를 리드한다.
라이트 동작 시에는 제1 레이어(CAO)의 1번째 제2라인(BL00)에 라이트 전압(Vwrite)을 인가하는 것을 제외하고는 전술한 리드 동작 시와 동일한 동작이 수행되므로 자세한 설명은 생략한다. 다만, 라이트 동작의 경우에는 제2라인에 대한 디스차아지 동작은 수행되지 않을 수 있다.
도 6은 도 4의 구조를 통한 디스큐잉 동작을 설명하기 위한 개략도로서, 8개의 레이어가 적층된 예를 나타낸다.
도 6의 (a)를 참조하면, 스큐와 디스큐의 순차적인 반비례로 인해 레이어 간 스큐가 상쇄됨을 확인할 수 있다.
제2 반도체 영역 예컨대, 인터페이스 영역(도시하지 않음)이 제1 레이어(CA0)의 하부에 위치할 경우, 가장 상단에 위치한 제8 레이어(CA7)는 데이터의 입출력 관점에서 데이터를 전달하기 위한 제2라인(BL70~7n)의 물리적 길이가 가장 길다. 이에 따라, 상기 제8 레이어(CA7)의 데이터가 인터페이스 영역으로 전달되기 까지의 타임 딜레이(time delay)가 다른 레이어들에 비하여 크다. 도 6 (a)에서 우측의 빗금으로 표현된 구간은 데이터 액세스부터 데이터 입출력까지의 딜레이를 나타낸다.
일반적인 경우, 인터페이스 영역과 가까운 레이어일수록 타임 딜레이가 작으므로, 결국 제8 레이어(CA7)으로부터 제1 레이어(CA0)까지 물리적 거리와 비례하는 양 만큼 타임 딜레이 차이가 발생하며, 이는 스큐로 표현된다.
이 때, 전술한 스큐를 보상할 수 있도록, 제8 레이어(CA7)에서부터 즉, 타임 딜레이가 많은 레이어로부터 순차적으로 액세스 동작이 수행되도록 한다. 요컨데, 타임 딜레이가 많은 레이어일수록, 액세스 신호의 구동 시점에서 해당 레이어의 액세스 시점까지의 구간이 작도록 함으로써, 스큐가 보상되어 스큐가 대부분 상쇄될 수 있다. 왼쪽의 백색으로 표현된 구간은 액세스 신호가 구동되어 각각의 레이어들(CA0 내지 CA7)로 액세스 신호가 전달되기 까지의 구간을 나타낸다.
액세스 신호의 구동(또는, 액세스 신호의 제1 반도체 영역으로의 전달)에서부터 각각의 레이어로부터의 데이터가 출력되기까지(또는, 인퍼페이스 영역에 구비되는 출력 드라이버(미도시)로 데이터가 제공되기까지)의 타임 딜레이 관점에서 볼 때, 상기 스큐를 보상한다는 것은 각각의 레이어들에 대한 액세스 신호의 구동에서부터 데이터의 출력까지의 타임 딜레이가 실질적으로 동일하다는 것을 의미한다. 즉, 상기 액세스 신호의 구동에서부터 데이터의 출력까지의 타임 딜레이는, 액세스 신호의 구동에서 액세스 신호가 레이어로 전달되기까지의 딜레이와, 액세스된 데이터를 인터페이스 영역으로 전달하기까지의 딜레의의 합으로 정의될 수 있다. 상기 레이어간 타임 딜레이가 서로 실질적으로 동일하도록 제어함으로써, 다수의 레이어들(CA0 내지 CA7)로부터의 데이터가 실질적으로 동시에 인터페이스 영역으로 전달되도록 한다.
도 6의 (b)는 제1라인(WL00~WL7n)을 메모리 장치의 워드라인(Wordline)으로 하고 제2라인(BL00~BL7n)을 비트라인(Bitline)으로 하여 디스큐잉을 설명하기 위한 일예를 나타낸다.
워드라인 드라이버(WD0~WD7)로부터 물리적 거리가 멀어 스큐가 발생할 경우, 워드라인 액세스가 물리적 거리가 가장 멀어 데이터 입출력의 타임 딜레이가 가장 큰 제8 레이어(CA7)로부터 워드라인 인에이블을 위한 액세스가 이루어지록 한다. 이는 확장된 워드라인(메인 워드라인 또는 제어라인이라 칭할 수 있음)을 이용하여 설계가 가능하다.
도 7a와 도 7b는 도 4에 도시된 3차원 반도체 메모리 장치에서 물리적인 스큐 보상이 이루어지는 것을 설명하기 위한 상세 회로도 및 타이밍도이다.
도 7a는 도 4에 도시된 구조와 동일하므로 그 구체적인 구성과 동작 설명은 생략한다.
도 7a를 이용하여 n+1번째 제1라인 드라이버(WDn)에 의해 제어되는 메모리 셀들의 액세스 타이밍과 데이터 리드 타이밍을 비교한다. 설명의 편의상, 3개의 메모리 셀(C0,C1,Cn)만의 각 액세스 타이밍과 데이터 리드 타이밍을 비교한다. 메모리 셀(C0,C1,Cn)은 각각에 대응하는 제1라인(WL0n, WL1n, WLnn)에 의해 액세스되며, 상기 제1라인(WL0n, WL1n, WLnn)은 서로 확장된 제1라인(Wn)을 공유한다.
도 7b는 도 7a에서 데이터 리드 시의 데이터 리드 타이밍을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b를 참조하면, 외부 클럭(CK)의 라이징(Rising) 에지에 동기되어 리드 커맨드(RD)가 입력되면, 해당 X-어드레스(로우 어드레스) 디코딩(도시하지 않음) 동작을 통해 n+1번째 제1라인 인에이블 신호(WEn)가 n+1번째 제1라인 드라이버(WDn)에 입력된다.
n+1번째 제1라인 드라이버(WDn)는 확장된 n+1번째 제1라인(Wn)에 액세스 신호로서 '로우 인에이블' 신호를 인가한다. 이 때, 확장된 n+1번째 제1라인(Wn)의 물리적인 연결 관계에 의해 제n+1 레이어(CAn)의 n+1번째 워드라인(WLnn)이 인에이블된다. 액세스 신호의 구동시점으로부터 n+1번째 워드라인(WLnn)의 활성화까지의 딜레이는 'tA1'이다.
이후, 제2 레이어(CA1)의 n+1번째 제1라인(WL1n)이 인에이블되며, 이 때 액세스를 위한 딜레이는 'tA2'이다. 이어서, 제1 레이어(CA0)의 n+1번째 제1라인(WL0n)이 인에이블되며, 이 때 액세스를 위한 딜레이는 'tA3'이다.
여기서, 'tA1'과 'tA2' 및 'tA3'의 관계는 도 7b에 도시된 바와 같이 'tA3'가 가장 큰 것을 확인할 수 있다.
한편, 데이터 리드가 이루어질 해당 셀들(C1,C2,Cn)로부터 데이터를 출력하기 위한 제2라인들(BL0n,BL1n,BLnn)은 레이어 별로 분리되어 있으며, 각각의 셀들(C1,C2,Cn)로부터의 데이터 입출력의 타임 딜레이(tB1 내지 tB3)는 전술한 tA1'과 'tA2' 및 'tA3'의 관계와 반비례하는 크기를 갖는다. 즉, 'tB1'이 가장 크고 'tB3'가 가장 작다.
따라서, 디-스큐 관점으로서의 액세스 시의 각 레이어(CA0~CAn) 간 딜레이 타임과 스큐 관점으로서의 데이터 입출력 시의 각 레이어 간 딜레이 타임이 서로 상쇄되도록 조절함으로써 스큐에 의한 영향을 감소시킨다.
도 7b에 도시된 바와 같이, 'ta'는 제2라인들을 통해 전달된(입출력된) 데이터들을 실제 센싱하는 시각을 나타내며, 이를 통해 레이어간 스큐가 거의 없으므로 복수의 레이어들로부터의 데이터를 동시에 센싱할 수 있음을 나타낸다. 상기 센싱동작에 의한 데이터는 출력 데이터로서 외부로 제공될 수 있다. 각 레이어(CA0~CAn) 별로 리드 커맨드 발생 후부터 데이터 출력 시간까지 실질적인 스큐가 거의 없이 출력됨을 알 수 있다.
도 8은 본 발명의 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도이다.
도 8을 참조하면, 각 레이어들(CA0~CAn)에서 하나씩 선택된 제2라인들(예컨대, BL00,BL10....BLn0)끼리는 서로 공통 연결되는 구성을 가진다.
예컨대, 동일 위치에 배치되는 제2라인들(예컨대, BL00,BL10....BLn0) 끼리는 서로 공통 연결된다. 여기서, 동일한 위치에 배치되는 제2라인들(예컨대, BL00,BL10....BLn0)이란, 각 레이어(CA0~CAn) 별로 동일한 Y-어드레스를 사용하는 제2라인들(예컨대, BL00,BL10....BLn0)을 의미할 수 있다.
이에 따라, 하나의 Y-어드레스로 각 레이어(CA0~CAn) 별로 하나씩 선택된 복수 개의 제2라인들을 동시에 인에이블 시킬 수 있으며, 특정 레이어를 선택하기 위해 인가되는 Y-어드레스는 통상적인 레이어 구조와 동일한 하나의 레이어(예컨대, CA0) 내의 제2라인들(BL00~BL0n)의 개수만큼의 종류를 가지게 된다.
또한, 각 레이어(CA0~CAn)별로 공통 연결되는 제2라인들(예컨대, BL00,BL10....BLn0)은 하나의 선택 트랜지스터(예컨대, N0)에 의해 제어된다. 이로 인해, 하나의 Y-선택신호(예컨대, CS0)에 의해 이와 공통 연결된 제2라인들(예컨대, BL00,BL10....BLn0)을 동시에 인에이블시키게 된다.
아울러, 제2라인들(BL00~BLnn) 각각은 Y-선택 트랜지스터들(N0~Nn)을 통하여 글로벌 제2라인들(GBL0~GBLn)에 연결된다. 글로벌 제2라인들(GBL0~GBLn)은 하나의 레이어(예컨대, CA0) 내의 제2라인들(예컨대, BL00~BL0n)의 개수만큼 구비될 수 있다.
제2라인들(BL00~BLnn) 중 각 레이어(CA0~CAn)별로 같은 위치에 배치되는 제2라인들(예컨대, BL00,BL10~BLn0)은 하나의 선택 트랜지스터(예컨대, N0)를 통하여 글로벌 제2라인들(GBL0~GBLn) 중 어느 하나의 글로벌 제2라인(예컨대, GBL0)과 공통 연결된다.
제1라인(WL00~WLnn)과 확장된 제1라인(W0~Wn) 등의 구조는 도 4및 도 7a의 구조와 사실상 동일하므로 그 구체적인 설명은 생략한다.
여기서, 동일 X-어드레스를 갖는 레이어 간의 제1라인(예컨대, WL0n~WLnn)은 확장된 제1라인(Wn)을 통해 제어되며, 확장된 제1라인(Wn)을 이용하여 레이어들(CA0~CAn) 간의 입출력 라인(제2라인)의 물리적 구조를 통한 데이터 입출력의 타임 딜레이를 역으로 보상할 수 있다.
전술한 구성에서, 제1라인(WL00~WLnn)이 동일 X-어드레스를 갖는 레이어 간 공통 연결되고, 제2라인(BL00~BLnn) 또한 동일한 동일 Y-어드레스를 갖는 레이어 간 공통 연결되므로, 도면에 도시되지는 않았지만 데이터 입출력 시 선택 트랜지스터(N0~Nn) 만으로는 제2라인(BL00~BLnn)이 공통 연결된 레이어 간 메모리 셀(13) 별 제어가 불가능하므로 추가적인 스위칭 제어가 필요하다. 이는 메모리 장치(10)의 내부 또는 외부에 배치되는 인터페이스 영역 또는 별도의 칩을 통한 제어가 가능하다.
또는, 도 8에서 제2라인(BL00~BLnn)과 선택 트랜지스터(N0~Nn) 사이에 해당 기능을 수행할 기능 블록이 추가될 수 있다. 일예로서, 레이어 각각의 제2라인에 소정의 제어신호에 응답하여 스위칭되는 스위치 블록을 부가하거나, 또는 레이어들의 데이터 입출력을 위하여 공통적으로 사용되는 제2라인(일예로서, 확장된 제2라인) 상에 스위치 블록을 부가하는 방식이 이용될 수 있다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도 및 구조도이다.
각 레이어들(CA0~CAn)의 배치와 제2라인들(BL00~BLnn)의 배치는 도 8의 구성과 동일하므로 이에 대한 구체적인 설명은 생략한다. 다만, 제1라인(WL00~WLnn)과 확장된 제1라인(W00~Wnn)의 구성이 다르므로 이에 대해서는 이하에서 살펴본다.
도 9a에 도시된 바와 같이, 레이어(CA0~CAn)에 각각 배치되는 모든 제1라인(WL00~WLnn)은 각각 독립적으로 동작한다. 아울러, 이와 연결된 확장된 제1라인(W00~Wnn) 또한 각 레이어(CA0~CAn) 별로 독립적으로 동작한다.
이러한 구조적 특징으로 인해, 특정 메모리 셀을 선택하기 위해 X-어드레스가 인가되는 경우에 이들 X-어드레스는 제1라인들(WL00~WLnn)의 개수만큼 구비되며, 확장된 제1라인(W00~Wnn) 또한 제1라인들(WL00~WLnn)의 개수만큼 구비된다.
제1라인들(WL00~WLnn)은 제1라인 드라이버들(WD00~WDnn) 및 확장된 제1라인(W00~Wnn)을 통하여 각각 인에이블 된다. 제1라인 드라이버들(WD00~WDnn) 또한 모든 제1라인들(WL00~WLnn)의 개수만큼 구비될 수 있다.
또한, 도 9a에는 제1라인(WL00~WLnn)을 구동하기 위한 드라이버들(WD00~WDnn)이 각 레이어들(CA0~CAn)들과 동일 평면상에 배치되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 상기 제1라인 드라이버들(WD00~WDnn)은 실제 메모리 장치(10)의 내부 또는 외부에 구비되는 인터페이스 영역에 배치될 수 있다. 아울러, 상기 제1라인 드라이버들(WD00~WDnn)은 메모리 장치(10)의 외부의 별도의 칩에 배치될 수 있다.
도 9a의 메모리 장치(10)의 각 레이어들로의 액세스 신호 신호의 전달과, 각 레이어들로부터의 데이터의 타임 딜레이 관계를 도 9a 및 도 9b를 참조하여 설명하면 다음과 같다.
먼저, 레이어들(CA0~CAn)들 각각의 제1라인(WL00~WLnn)을 구동하기 위한 드라이버들(WD00~WDnn)이 배치된다. 또한, 레이어들(CA0~CAn)들 각각에 대응하여 드라이버들이 서로 분리되어 배치될 수 있다. 일예로서, 제1 레이어(CA0)의 제1라인(WL00~WL0n)을 구동하기 위한 제1라인 드라이버들(WD00~WD0n), 제2 레이어(CA1)의 제1라인(WL10~WL1n)을 구동하기 위한 제1라인 드라이버들(WD10~WD1n), 및 제n+1 레이어(CAn)의 제1라인(WLn0~WLnn)을 구동하기 위한 제1라인 드라이버들(WDn0~WDnn)이 배치될 수 있다.
또한, 상기 제1라인 드라이버들(WD00~WDnn)은 상기 레이어들(CA0~CAn)들과 서로 다른 레이어(일예로서, 인터페이스 영역이 배치되는 레어이)에 배치될 수 있으며, 또한, 인터페이스 영역이 배치되는 레이어는 상기 레이어들(CA0~CAn)의 하부에 위치할 수 있다. 제1 레이어(CA0)용 제1라인 드라이버들(WD00~WD0n)은, 확장된 제1라인(W00~W0n)을 통하여 제1 레이어(CA0)에 연결되고, 제2 레이어(CA1)용 제1라인 드라이버들(WD10~WD1n)은, 확장된 제1라인(W10~W1n)을 통하여 제2 레이어(CA1)에 연결된다.
레이어들(CA0~CAn)들로부터의 데이터의 출력 타이밍이 서로 실질적으로 동일해지도록, 출력 타이밍이 늦은 레이어(일예로서, 제n+1 레이어(CAn))로부터 출력 타이밍이 빠른 레이어(일예로서, 제1 레이어(CA0)) 방향으로 액세스 신호가 전달되도록 한다. 이를 위하여, 제n+1 레이어(CAn)의 제1라인(WLn0~WLnn)을 구동하기 위한 제1라인 드라이버들(WDn0~WDnn)이 먼저 구동되어 액세스 신호를 제n+1 레이어(CAn)로 전달한다. 또한, 소정의 시간 간격에 따라 다른 레이어들(예컨데, 제n 레이어, 제n-1 레이어, 제n-2 레이어,제2 레이어, 제1 레이어)로 순차적으로 액세스 신호가 전달된다.
상기와 같은 레이어들(CA0~CAn)들 각각에 대한 액세스 신호의 전달 시점을 제어함에 의하여 데이터의 출력 타이밍과 관련된 스큐가 보상되도록 한다. 예컨데, 레이어들(CA0~CAn)들로부터의 데이터는 인터페이스 영역에 배치될 수 있는 출력 드라이버로 제공되며, 레이어들(CA0~CAn)들과 인터페이스 영역 사이의 물리적 거리의 차이에 따른 데이터 전달의 딜레이가 발생한다. 제n+1 레이어(CAn)로부터의 딜레이를 Dn이라 하고 제2 레이어(CA1)로부터의 딜레이를 D1이라 할 때, 상기 Dn은 D1 보다 큰 값을 갖는다. 이와 같은 딜레이 차이를 상쇄시키기 위하여, 제n+1 레이어(CAn)로의 액세스 신호의 전달 시점과 제2 레이어(CA1)로의 액세스 신호의 전달 시점 사이의 시간적 간격이 대략 (Dn-D1) 값을 갖도록 한다. 확장된 제1라인(W10~W1n)을 통한 상기 액세스 신호의 전달에서도 딜레이가 발생할 수 있으므로, 상기 제n+1 레이어(CAn)용 제1라인 드라이버들(WDn0~WDnn)의 구동 시점과, 제2 레이어(CA1)용 제1라인 드라이버들(WD10~WD1n)의 구동 시점을 조절함으로써, 상기 제n+1 레이어(CAn) 및 제2 레이어(CA1)로의 액세스 신호의 전달 시점을 조절할 수 있다. 상기와 같은 액세스 신호의 전달 시점의 조절방법은 다른 레이어들에 대해서도 공통하게 적용된다.
한편, 상기 데이터 전달의 딜레이를 정의함에 있어서, 각 레이어로부터 액세스된 데이터가 인터페이스 영역의 출력 드라이버로 제공되는 시점을 기준으로 설명하였으나, 본 발명이 반드시 이에 국한되는 것은 아니다. 상기 인터페이스 영역에는, 출력 드라이버로 데이터를 제공하기 이전에 상기 액세스된 데이터를 일시 저장하는 래치(미도시)가 더 구비될 수 있으며, 각 레이어로부터 액세스된 데이터가 상기 래치로 제공되는 시점을 기준으로 하여 상기 딜레이를 정의하여도 무방하다.
도 10은 본 발명의 또 다른 실시예에 따른 3차원 적층 구조를 갖는 반도체 메모리 장치를 도시한 상세 회로도이다.
각 레이어들의 배치와 제2라인(BL00~BLnn)의 배치는 도 7a의 구성과 동일하고, 제1라인(WL00~WLnn)과 확장된 제1라인(W00~Wnn)의 구성은 도 9와 동일하다.
즉, 각 레이어(CA0~CAn)에 각각 배치되는 모든 제1라인(WL00~WLnn)은 각각 독립적으로 동작하고, 제2라인(BL00~BLnn)도 또한 독립적으로 동작한다.
전술한 도 7a 내지 도 10은 각각 제1라인(WL00~WLnn)과 제2라인(BL00~BLnn)이 레이어(CA0~CAn)간 서로 공유하거나 또는 분리되는 차이점이 있으나, 레이어 별로 발생하는 데이터 입출력의 타임 딜레이를 액세스 타이밍을 통해 제어하여 레이어간 스큐를 상쇄하는 동일한 개념을 포함하고 있다.
아울러, 전술한 실시예들에서는 확장된 제1라인(W0~Wn, W00~Wnn)이 하나의 방향 예컨대, Y축 방향으로만 배치되는 예를 설명하였으나, 어느 방향으로도 배치가 가능하다.
전술한 확장된 제1라인(W0~Wn, W00~Wnn)은 또한 동시에 여러 방향으로 배치가 가능하며, 이하에서 후술한다.
도 11a 내지 도 11e는 확장된 제1라인이 Y축의 양방향에 배치된 실시예를 도시한 회로도 및 구조도이다.
도 11a 및 도 11b을 참조하면, 제1라인 드라이버들(WD0~WDn)이 양의 Y축 및 음의 Y축 방향으로 레이어의 양 측에 각각 배치된다.
구체적으로, 음의 Y축 방향에 배치된 제1라인 드라이버(WD0~WDn)는 반대 방향 즉, 양의 Y축 방향에서 일부의 레이어들(일예로서, 짝수 번째의 레이어들, CA1, CA3, CA5,...)과 연결되며, 양의 Y축 방향에 배치된 제1라인 드라이버(WD0~WDn)는 음의 Y축 방향에서 다른 일부의 레이어들(일예로서, 홀수 번째의 레이어들, CA0, CA2, CA4,...)과 연결된다.
또한, 음의 Y축 방향의 제1라인 드라이버(WD0~WDn)는 동일 방향(음의 Y축 방향)에서 홀수번째의 레이어(CA0, CA2, CA4,...)와 연결될 수 있으며, 양의 Y축 방향의 제1라인 드라이버(WD0~WDn)는 동일 방향(양의 Y축 방향)에서 짝수번째의 레이어(CA1, CA3, CA5,...)와 연결될 수 있다.
도 11b는 도 11a에 도시된 제1라인의 연결구조를 음의 Y축 방향 및 양의 Y축 방향의 제1 드라이버(WD0)를 이용하여 간략하게 나타낸다. 즉, 어느 하나의 방향에 배치된 제1라인 드라이버(WD0~WDn)가 복수의 레이어들(CA0 내지 CAn)로 액세스 신호를 제공함에 있어서, 소정의 간격으로 일부의 레이어들에 양의 Z의 방향으로 액세스 신호를 제공하며, 이후 상기 소정의 간격으로 나머지 일부의 레이어들에 음의 Z의 방향으로 액세스 신호를 제공한다.
한편, 도 11a에서는 상기 레이어의 전체 개수가 홀수 개인 경우, 최상부의 레이어(CAn)가 홀수 번째 레이어에 해당하며, 이에 따라 양의 Y축 방향에 배치된 제1라인 드라이버(WD0~WDn)와 최상부의 레이어(CAn)가 음의 Y축 방향에서 연결된다. 만약, 상기 레이어의 전체 개수가 짝수 개인 경우에는 도 11a에 도시된 연결관계가 변경될 수 있다.
상기와 같은 연결구조를 위하여, 레이어(CA0~CAn)의 면과 수직하게 배치되는 확장된 제1라인이 레이어(CA0~CAn)의 양측에 각각 배치되며, 또한 양측의 확장된 제1라인을 서로 전기적으로 연결하기 위한 라인이 레이어(CA0~CAn)의 상부에 배치될 수 있다.
음의 Y축 방향의 제1라인 드라이버(WD0~WDn)에서 발생된 액세스 신호는, 확장된 제1라인을 통하여 레이어(CA0~CAn)를 가로질러 전달되며, 양의 Y축 방향으로 전달된 액세스 신호가 짝수번째의 레이어(CA1, CA3, CA5,...)로 전달된다. 반면에, 양의 Y축 방향의 제1라인 드라이버(WD0~WDn)에서 발생된 액세스 신호는, 확장된 제1라인을 통하여 레이어(CA0~CAn)를 가로질러 전달되며, 음의 Y축 방향으로 전달된 액세스 신호가 홀수번째의 레이어(CA0, CA2, CA4,...)로 전달된다.
즉, 짝수번째의 레이어(CA1, CA3, CA5,)의 데이터를 입출력하기 위하여 음의 Y축 방향의 제1라인 드라이버(WD0~WDn)들을 구동시키며, 홀수번째의 레이어(CA0, CA2, CA4,...)의 데이터를 입출력하기 위하여 양의 Y축 방향의 제1라인 드라이버(WD0~WDn)들을 구동시킨다.
음의 Y축 방향의 제1라인 드라이버(WD0~WDn)들을 구동시키는 경우, 모든 레이어들(CA0~CAn)에 교번적으로 액세스 신호가 전달될 것이나, 짝수번째의 레이어(CA1, CA3, CA5,...)에 대응하는 제2라인만을 선택함으로써 상술한 바와 같은 타임 딜레이에 의한 영향을 감소시킨다.
또한, 어느 하나의 제1라인 드라이버(예컨대 양의 Y축 방향의 드라이버 WD0)이 동작하는 경우, 반대의 어느 하나의 제1라인 드라이버(예컨대 음의 Y축 방향의 드라이버 WD0)는 하이-임피던스(Hi-Z) 상태를 유지한다.
전술한 구조를 갖는 3차원 반도체 메모리 장치의 동작은 도 7a 내지 도 10에서 설명한 구조와 실질적으로 동일 또는 유사하다. 다만, 제1라인 드라이버(WD0~WDn)를 레이어를 중심으로 하여 양쪽에 각각 배치하고, 양측에 배치된 제1라인 드라이버(WD0~WDn)의 액세스 신호를 전달하기 위한 확장된 제1라인의 물리적 배치를 이용함에 의하여 데이터 입출력의 타임 딜레이가 보상되도록 한다.
전술한 도 11a에서는 제1라인 드라이버(WD0~WDn)의 물리적 배치와 반대 방향으로 액세스 제어가 이루어진 반면, 물리적 배치와 동일한 방향으로의 제어가 가능하며, 이하에서 후술한다.
도 11c는 도 11a의 변형된 실시예를 도시한 회로도이다.
도 11c를 참조하면, 음의 Y축 방향의 제1라인 드라이버(WD0~WDn)는 자신의 위치와 동일한 방향 즉, 음의 Y축 방향에서 짝수번째의 레이어(CA1, CA3, CA5,...CAn-1)에 연결되도록 더미 라인 구조가 배치된다.
유사하게, 양의 Y축 방향의 제1라인 드라이버(WD0~WDn)는 자신의 위치와 동일한 방향 즉, 양의 Y축 방향에서 홀수번째의 레이어(CA0, CA2, CA4,...CAn)에 연결되도록 더미 라인 구조가 배치된다. 짝수번째의 레이어(CA1, CA3, CA5,... CAn-1)의 데이터를 입출력하기 위하여 음의 Y축 방향의 제1라인 드라이버(WD0~WDn)들을 구동시키며, 또는 홀수번째의 레이어(CA0, CA2, CA4,... CAn)의 데이터를 입출력하기 위하여 양의 Y축 방향의 제1라인 드라이버(WD0~WDn)들을 구동시킨다.
도 11d는 도 11c에 도시된 제1라인의 연결구조를 음의 Y축 방향 및 양의 Y축 방향의 제1 드라이버(WD0)를 이용하여 간략하게 나타낸다.
도 11e는 도 11a의 또 다른 변형된 실시예를 도시한 구조도이다. 도 11e에서는, 음의 Y축 방향 및 양의 Y축 방향에 각각 배치되는 어느 하나의 제1라인 드라이버(예컨대, WD0)가 도시되며, 상기 제1라인 드라이버(WD0)의 액세스 신호가 레이어(CA0 내지 CAn)로 제공되는 예가 도시된다. 도시되지는 않았으나, 상기 제1라인 드라이버(WD0)로부터의 액세스 신호는, 레이어(CA0 내지 CAn) 각각의 어느 하나의 제1라인(예컨대 WL00 내지 WLn0)으로 제공된다.
도 11e는 도 11c와 액세스 신호의 전달 경로가 동일하나, 상기 액세스 신호를 전달하기 위한 라인의 배치를 달리한 예를 나타낸다. 음의 Y축 방향의 제1라인 드라이버(WD0)는, 동일한 방향이 아닌 다른 방향(양의 Y축 방향)에서 일부의 레이어(예컨대, CA1, CA3, CA5,...)와 연결된다. 반면에, 양의 Y축 방향의 제1라인 드라이버(WD0) 또한, 이와 반대 방향(음의 Y축 방향)에서 일부의 레이어(예컨대, CA0, CA2, CA4,...)와 연결된다.
이에 따라, 짝수번째 레이어(예컨대, CA1, CA3, CA5,...)의 데이터를 입출력하는 경우, 음의 Y축 방향의 제1라인 드라이버(WD0)를 구동시킨다. 이 경우. 상기 짝수번째 레이어(예컨대, CA1, CA3, CA5,...)에 대해 역순으로 액세스 신호가 제공되므로, 앞서 언급하였던 바와 같이 데이터 입출력의 타임 딜레이에 따른 스큐를 감소할 수 있다. 반면에, 홀수번째 레이어(예컨대, CA0, CA2, CA4,...)의 데이터를 입출력하는 경우에는, 양의 Y축 방향의 제1라인 드라이버(WD0)를 구동시킬 수 있다. 이 경우에도 마찬가지로 홀수번째 레이어(예컨대, CA0, CA2, CA4,...)에 대해 역순으로 액세스 신호가 제공된다.
앞서 도 11a 내지 도 11e의 경우, 어느 하나의 방향에 배치된 제1라인 드라이버가 소정 간격의 레이어들(일예로서, 홀수의 레이어들)을 제어하는 것으로 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일예로서, 제1 레이어(CA0)로부터 제n-m 레이어(CAn-m-1)까지는 어느 한쪽(예컨대, 양의 Y축 방향)에 배치된 제1라인 드라이버(WD0~WDn)에 의해 제어되고, 제n-m+1 레이어(CAn-m)로부터 제n+1 레이어(CAn)까지는 다른 쪽(예컨대, 음의 Y축 방향)에 배치된 제1라인 드라이버(WD0~WDn)에 의해 제어될 수 있다.
도 12a 및 도 12b는 제1라인 드라이버(WD0~WDn)를 Y축 방향으로 레이어의 양측에 교번적으로 배치한 일예를 나타낸다. 일예로서, 짝수 번째 제1라인 드라이버(WD1, WD3, WD5,...)를 음의 Y축 방향에 배치하고, 홀수 번째 제1라인 드라이버(WD0, WD2, WD4,...)를 양의 Y축 방향에 배치한다.
짝수 번째 제1라인 드라이버(WD1, WD3, WD5,...)는 레이어들(CA0 내지 CAn)과 양의 Y축 방향에서 연결되며, 또한 홀수 번째 제1라인 드라이버(WD0, WD2, WD4,...)는 상기 레이어들(CA0 내지 CAn)과 음의 Y축 방향에서 연결된다.
각각의 레이어(CA0 내지 CAn)의 짝수 번째 제1라인(예컨대, CA0의 WL01, WL03, WL05,...)은 음의 Y축 방향의 제1라인 드라이버(WD1, WD3, WD5,...)에 연결되며, 각각의 레이어(CA0 내지 CAn)의 홀수 번째 제1라인(예컨대, CA0의 WL00, WL02,...)은 양의 Y축 방향의 제1라인 드라이버(WD0, WD2, WD4,...)에 의해 연결된다. 음의 Y축 방향의 제1라인 드라이버, 예컨대 WD1로부터의 액세스 신호는 확장된 제1라인(W1)을 통해 각각의 레이어(CA0 내지 CAn)의 제1라인(예컨대, WL01 내지 WLn1)으로 제공된다. 특히, WD1로부터의 액세스 신호는 상부의 레이어(CAn)로부터 하부의 레이어(CA0) 방향으로 순차적으로 제공된다.
이와 유사하게, 양의 Y축 방향의 제1라인 드라이버, 예컨대 WD0로부터의 액세스 신호는 확장된 제1라인(W0)을 통해 상부의 레이어(CAn)로부터 하부의 레이어(CA0) 방향으로 순차적으로 제공된다.
도 12b도 상기 도 12a와 유사한 구조를 가진다. 다만, 도 12b의 경우 음의 Y축 방향의 제1라인 드라이버(WD1, WD3, WD5,...)가 이와 동일한 방향(예컨대 음의 Y축 방향)에서 레이어들(CA0 내지 CAn)에 각각 연결되며, 또한 짝수 번째 제1라인(예컨대, CA0의 WL01, WL03,...)에 액세스 신호를 제공한다.
또한, 양의 Y축 방향의 제1라인 드라이버(WD0, WD2, WD4,...)가 이와 동일한 방향(예컨대 양의 Y축 방향)에서 레이어들(CA0 내지 CAn)에 각각 연결되며, 또한 홀수 번째 제1라인(예컨대, CA0의 WL00, WL02,...)에 액세스 신호를 제공한다.
전술한 도 12a 및 도 12b의 실시예에서는 제1라인 드라이버의 홀수와 짝수로 구분하여 예를 들어 설명하였으나, 다른 방식으로 그룹을 나누어 제1라인 드라이버(WD0~WDn)를 배치하는 것도 가능하다.
아울러, 전술한 예에서는 제1라인 드라이버(WD0~WDn)가 각 레이어(CA0~CAn)의 양과 음의 Y축 방향에서 연결되는 것으로 설명하였으나, 이에 국한되지 않고 레이아웃에 따라 다양한 방향에서 배치와 연결이 가능할 것이다.
도 11a 내지 도 12b의 예에서는 상하로 인접한 레이어(예컨대, CA0와 CA1)가 서로 제2라인(BL00~BLnn)을 공유하는 지에 대해서는 살펴보지 않았다. 그러나, 상하로 인접한 레이어(예컨대, CA0와 CA1)가 서로 제2라인(BL00~BLnn)을 서로 공유하는 경우에는 서로 간의 누설 경로로 작용할 가능성이 있으므로 변형된 구조가 필요할 수 있다.
도 13은 상하로 인접하는 레이어 간 제2라인을 공유하는 예를 도시한 개략도이다.
도 13을 참조하면, 8개의 레이어(CA0~CA7)가 적층되며, 각 레이어(CA0~CA7)는 데이터의 입출력을 위한 제2라인(BL0~BL7)이 배치되고, 제2라인(BL0~BL7)은 상하로 인접한 레이어간(예컨대, CA0와 CA1, CA2와 CA3, CA4과 CA5, CA6과 CA7) 공유된다.
각 레이어(CA0~CA7)가 메모리 셀 적층 구조인 것을 예로 할 경우, 도면에 도시되지는 않았지만 각 레이어(CA0~CA7)는 셀 액세스를 위한 제1라인과 데이터 저장을 위한 셀을 더 포함할 수 있다.
여기서, CA0와 CA1, CA2와 CA3, CA4과 CA5, CA6과 CA7는 각각 상하로 서로 인접하여 제2라인(BL0~BL3)을 공유하므로 데이터의 입출력 시 누설 경로로 작용하거나 상호 영향을 줄 수 있다. 이 경우에는 제1라인 드라이버(WD1a~WD1b)를 두 쌍으로 분리하여 제어한다. 예컨데, 상기 제1라인 드라이버(WD1a~WD1b)를 음의 Y축 방향 및 양의 Y축 방향에 각각 배치할 수 있다.
제1 레이어(CA0)와 제2 레이어(CA1) 또는 제5 레이어(CA4)와 제6 레이어(CA5) 즉, 이를 일반화할 경우 제4n+1 레이어(CA4n)(n은 0을 포함하는 자연수)와 제4n+2 레이어(CA4n+1)에 해당하는 셀에 데이터를 입력 또는 출력할 경우에는 양의 Y축 방향에 위치한 제1라인 드라이버(WD1a,WD1b) 통해 제1라인(도시하지 않음)을 액세스하고 해당 제2라인(BL0,BL2)를 통해 데이터를 입출력한다.
제3 레이어(CA2)와 제4 레이어(CA3) 또는 제7 레이어(CA6)와 제8 레이어(CA7) 즉, 이를 일반화할 경우 제4n+3 레이어(CA4n+2)(n은 0을 포함하는 자연수)와 제4(n+1) 레이어(CA4n+3)에 해당하는 셀에 데이터를 입력 또는 출력할 경우에는 음의 Y축 방향에 위치한 제1라인 드라이버(WD1a,WD1b) 통해 제1라인(도시하지 않음)을 액세스하고 해당 제2라인(BL1,BL3)를 통해 데이터를 입출력한다.
도 13에서는 상하로 인접하는 두 레이어 간에 제2라인을 공유하는 것을 예시하였으나, 더 많은 레이어 간에 제2라인을 공유할 수도 있으며, 이 경우에는 더 많은 쌍의 제1라인 드라이버가 배치될 수 있다.
도 14는 상하로 인접한 두 레이어 간의 관계를 개략적으로 도시한 단면도이다.
도 14의 (a)를 참조하면, 상하로 인접하는 두 레이어(CA0,CA1) 간 제2라인(BL00~BL13)이 서로 분리되어 있다. 3차원 적층 구조의 메모리를 그 예로 하였는 바, 복수의 메모리 셀(C00~C13)과, 셀(C00~C13)에 대한 액세스를 제어하기 위한 제1라인(WL00,WL10)과, 데이터 입출력을 위한 제2라인(BL00~BL13)이 배치된다.
도 14의 (b)를 참조하면, 상하로 인접하는 두 레이어(CA0,CA1) 간 제2라인(BL00~BL03)이 서로 공유되어 있다. 아울러, 복수의 메모리 셀(C00~C13)과, 셀(C00~C13)에 대한 액세스를 제어하기 위한 제1라인(WL00,WL10)과, 데이터 입출력을 위한 제2라인(BL00~BL03)이 배치된다.
한편, 레이어가 복수의 층으로 적층되면 그에 따른 제1및 제2라인과 제1라인 드라이버 또한 추가될 수 있으며, 이는 레이아웃 등의 한계에 직면할 수 있다. 이에 대한 해결 방안으로 액세스 타이밍이 비슷한 레이어들을 그루핑(Grouping)하여 제어하는 것도 가능할 것이다.
도 15는 레이어 간의 액세스 타이밍을 그루핑하여 스큐를 제어하는 예를 설명하기 위한 블록도이다.
도 15를 참조하면, 반도체 장치(10)는 제1반도체 영역(G0 내지 G3)을 포함하며, 제1반도체 영역(G0 내지 G3)은 적층구조의 16개의 레이어(CA0~CA15)를 포함한다. 또한, 제1 레이어(CA0)의 하부에 인터페이스를 위한 제2 반도체 영역(12)이 배치된다.
제2 반도체 영역(12)의 구성은 도 3의 구성과 동일하고 연관된 도면 부호도 동일하므로 이에 대한 구체적인 설명은 생략한다.
상하로 인접하여 그 데이터 입출력의 타임 딜레이가 비슷한 4개의 레이어들(CA0~CA3, CA4~CA7, CA8~CA11, CA12~CA15)을 각각 하나의 그룹으로 하여 총 4개의 그룹이 지정된다. 이러한 그루핑은 해당 여건에 따라 각 그룹 별로 레이어의 개수를 동일하거나 다르게 할 수 있다.
제2 반도체 영역(12)과 물리적인 거리로 인해 타임 딜레이가 가장 큰 제1 그룹(G0)은 최상부의 4개의 레이어(CA12~CA15)로 이루어진다. 제1 그룹(G0)의 하부에는 제2 그룹(G1)이 배치되며, 제2 그룹(G1)의 타임 딜레이는 제1 그룹(G1) 보다 작다.
제2그룹(G1)의 하부에는 제3그룹(G2)이 배치되며, 제3그룹(G2)의 타임 딜레이는 제2그룹(G1) 보다 작다. 제3그룹(G2)의 하부에는 제4그룹(G3)이 배치되며, 제4그룹(G3)의 타임 딜레이는 전체 그룹(G0~G3)중 가장 작다.
동일한 위치(동일한 X 및 Y 어드레스)의 제1라인(WL0~WL15)은 각 그룹(G0~G3) 별로 공유되는 제1라인 드라이버(WD00~WD30)를 통해 제어된다. 이 때, 제1라인 드라이버(WD00~WD30)는 확장된 제1라인(W00~W30)을 통해 각 그룹(G0~G3) 별로 공통 연결된다.
그룹 별 액세스 타이밍 제어를 할 경우, 전술한 바와 같이 확장된 제1라인(W00~W30)을 이용할 수도 있고, 또는 확장된 제1라인(W00~W30) 없이도 구현이 가능하다. 이는 그룹별 액세스 타이밍 제어가 가능함에 따른 것이다.
또한, 그룹(G0~G3) 별 타이밍 제어뿐만 아니라, 각 그룹 내에서도 데이터 입출력의 타임 딜레이에 미세한 차이가 발생할 수 있으므로, 확장된 제1라인(W00~W30) 각각에 대해 추가로 미세 제어하는 것도 가능하다.
이러한 그룹(G0~G3) 별 타이밍 제어는 전술한 실시예들 예컨대, 제1라인 및/또는 제2라인의 공유 또는 분리 구조뿐만 아니라, 적어도 한 쌍 이상의 제1라인 드라이버(WD0~WD3)를 레이어의 양측에 배치하는 실시예에도 적용이 가능하다.
또한, 그룹(G0~G3) 별 타이밍 제어를 하지 않고, 제어 유닛에서 레이아웃을 조절하여 스큐를 보상할 수 있다. 예컨대, 가장 큰 딜레이 타임을 갖는 레이어와 연결되는 레이아웃의 길이를 가장 짧게하고, 그 반대의 경우에는 길게 함으로써 가능하다.
도 16은 실리콘 관통 비아를 통해 적층된 3차원 반도체 장치의 적용 예를 개략적으로 도시한 측면 사시도이다.
여기서는 DRAM 메모리 셀 어레이를 그 예로 하였으나, DRAM 이외의 SRAM, RRAM, PRAM 또는 MRAM 등 휘발성 또는 비휘발성 메모리의 적층 구조와 이들이 혼합된 구조까지도 적용이 가능하다.
반도체 장치(10)의 메모리 영역은 예컨대, 4개의 적층된 레이어(CA0~CA3)로 이루어지며, 각 레이어(CA0~CA3)는 실리콘 관통 비아(14, Through Silicon Via; 이하 TSV라 함) 통해 연결된다. 여기서, 각 레이어(CA0~CA3)는 각각이 하나의 웨이퍼 형태일 수도 있고, 모든 레이어(CA0~CA3)가 동일 웨이퍼 상에서 적층될 구조일 수도 있다.
각 레이어(CA0~CA3)는 TSV(14)를 통해 데이터 라인과 제어라인, 전원 라인을 공유하거나 외부의 제어 유닛 또는 인터페이스 유닛과 연결된다.
각 레이어(CA0~CA3)는 셀(13) 액세스를 위한 제1라인(WL0~WL3 예컨대, 워드라인)과, 메모리 셀(13)에 대한 데이터의 입력 또는 출력을 위한 제2라인(BL0~BL3 예컨대, 비트라인)과, 제1라인(WL0~WL3)과 제2라인(BL0~BL3)이 만나는 지점에 위치하는 메모리 셀(13)을 구비하여 구성된다.
외부 또는 적층 구조 내에 위치한 제어 유닛에는 제1라인 드라이버(WD)가 배치된다. 제1라인 드라이버(WD)는 제1라인 인에이블 신호(WE)를 통해 각 레이어(CA0~CA3)의 해당하는 제1라인(WL0~WL3)을 인에이블(Enable) 또는 디세블(Disable)시킨다. 이 때, 확장된 제1라인(W)을 통해 제1라인(WL0~WL3)에 대한 액세스 타이밍이 가장 늦은(또는 데이터의 입출력 타임 딜레이이 가장 긴) 레이어(CA3)에 위치하는 제1라인(WL3)부터 순차적으로 인에이블되도록 제어함으로써, 물리적 위치 등으로 인해 발생하는 레이어 간 데이터 입출력의 타임 딜레이의 차이에 의한 스큐를 보상할 수 있다.
한편, 도 16에 도시된 TSV 구조에서도 전술한 실시예들에서 살펴본 하나의 제1라인 드라이버(WD) 쌍을 이용한 제어와 레이어 간 그루핑을 통한 제어 또한 가능하다.
전술한 바와 같이, 3차원 적층 메모리 장치의 경우 물리적인 원인에 의한 스큐를 물리적인 배치 또는 소프트웨어적인 방법을 통해 보상할 수 있음을 여러 실시예를 통해 살펴보았다. 한편, 이러한 스큐 보상이 이루어졌는지에 대해서 검증 또는 테스트가 필요할 것인 바, 이하에서는 스큐 보상을 위한 테스트 및 교정(Calibration) 과정을 살펴 본다.
도 17은 3차원 반도체 메모리 장치의 스큐 보상에 대한 테스트 및 교정 과정을 도식화한 플로우차트이다.
여기서는 메모리 장치의 리드(Read) 또는 라이트(Write) 동작을 그 예로 하여 설명할 것인 바, 메모리가 아닌 3차원 적층 구조의 모든 반도체 장치에서도 이러한 테스트 과정이 적용 가능하다.
외부 예컨대, 메모리 콘트롤러로부터 3차원 적층 구조의 메모리 장치에 리드 또는 라이트 명령(CMD)이 입력된다(S171). 소정의 디코딩 등의 과정 후 리드 또는 라이트가 행해질 해당 셀의 어드레스에 해당하는 워드라인 인에이블 신호가 활성화된다(S172).
여기서는 리드 동작을 예로 하여 설명한다.
이어서, 비트라인 선택 신호(CS)를 통해 비트라인 선택 트랜지스터를 선택적으로 온오프 제어함으로써(S173) 해당 셀의 데이터를 출력한다(S174).
이 때, 전술한 실시예들에서 보여진 바와 같이 콘트롤러 또는 인터페이스 칩으로부터 거리가 먼 레이어의 워드라인(WLn)부터 순차적으로 활성화시킨다. 모든 레이어에 대한 데이터 출력이 완료되면(S174), 각 레이어들에서 출력되는 데이터들의 타임 딜레이를 비교한다(S176). 타임 딜레이 비교동작은, 제1라인을 구동하는 시점 이후로부터 각 레이어의 제2라인을 통한 데이터의 전달이 완료되는 시점의 딜레이 양을 비교함에 의해 수행될 수 있다. 각 레이어의 타임 딜레이 차이가 작을수록 스큐(skew)가 감소함을 나타낸다.
이 때, 모드 레이어에 대해 테스트를 진행하지 않고 대표되는 특정 레이어에 대해서만 실행할 수도 있다.
아울러, 타임 딜레이 비교 시에도 동시에 여러 레이어들로부터 데이터를 출력하여 비교하거나, 순차적으로 타임 딜레이를 계산한 후 비교할 수 있다.
레이어 간의 타임 딜레이 비교 결과(S177) 스큐가 없거나 인정할 수 있는 범위 내인 경우에는 테스트 과정이 완료된다.
스큐가 인정할 수 있는 범위를 초과한 경우에는 디스큐잉 과정(S178)을 추가로 실시한 후 전술한 과정을 반복한다.
디스큐잉 과정(S178)은 인터페이스 칩 등에서 각 레이어 별로 전기 퓨즈 등을 이용하여 별도의 딜레이 또는 연장된 레이아웃을 통한 보정을 통해 이루어지거나, CDR이나 Per-Pin 스큐 보상 등을 통해 이루어 질 수 있다.
이 때, 전술한 레이어 별로 데이터를 출력하는 전 과정을 다시 실시하거나, 또는 타임 딜레이 만을 비교하는 과정 중 하나를 선택할 수 있다(S179).
전술한 실시예에서는 외부에서의 리드 또는 라이트 명령을 통해 디스큐잉 테스트 과정이 이루어지는 것을 설명하였는 바, 외부의 명령에 의한 과정도 시스템 초기화 동작에서 이루어지는 일련의 과정에서 진행될 수도 있고, 외부의 주기적인 명령이나 파워다운(Power down) 이후 웨이크업(Wake-up) 과정에서 이루어 질 수도 있다.
아울러, 3차원 메모리 장치가 별도의 칩 형태 또는 인터페이스 칩과 결합된 구조에서 인터페이스 칩에 구비된 카운터 등을 이용하여 주기적으로 디스큐잉 테스트 및 보정을 실시할 수 있으며, 상시 타임 딜레이 검출(Detect)을 통해 적응적으로 테스트 및 보정할 수도 있다.
도 18은 메모리 콘트롤러와 연결된 본 발명의 응용예를 도시한 블록도로서, 다양한 형태의 메모리 버스 프로토콜이 개시된다.
도 18의 (a)를 참조하면, 메모리 콘트롤러와 메모리 예컨대, DRAM 사이의 버스 프로토콜이 개시되어 있는 바, 메모리 콘트롤러로부터 /CS, CKE, /RAS, /CAS, /WE 등의 제어 신호(C/S, Control signal)와 어드레스 신호(ADDR)가 메모리에 제공된다. 데이터(DQ)는 양방향으로 전송된다.
도 18의 (b)를 참조하면, 메모리 콘트롤러로부터 패킷화된 제어 및 어드레스 신호(C/A Packet; Packetized control signals and address signals)가 메모리에 제공되고, 데이터(DQ)는 양방향으로 전송된다.
도 18의 (c)를 참조하면, 메모리 콘트롤러로부터 패킷화된 제어 신호와 어드레스 신호 및 라이트 데이터(C/A/WD Packet; Packetized control signals and address signals and write signals)가 메모리에 제공되고, 데이터 출력(Q)은 메모리에서 메모리 콘트롤러로 단방향으로 전송된다.
도 18의 (d)를 참조하면, 메모리 콘트롤러로부터 제어 신호(C/S; Control signals)가 메모리 예컨대, 플래쉬 SRMA(Flash SRAM)에 제공되고, 명령과 어드레스 및 데이터(C/A/DQ)는 양방향으로 전송된다.
도 19는 3차원 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용예를 도시한 블록도이다.
도 19를 참조하면, 전자 시스템은 입력 장치(191)와 출력 장치(192)와 메모리 장치(194) 및 프로세서 장치(193)를 구비하여 구성된다.
메모리 장치(194)는 인터페이스 칩 및/또는 메모리 콘트롤러와 3차원 적층 구조의 메모리(195)를 포함한다. 인터페이스 및/또는 메모리 콘트롤러는 메모리(195)와 3차원 적층 구조를 이룰 수 있다.
프로세서 장치(193)는 각각 해당하는 인터페이스를 통해 입력 장치(191), 출력 장치(192) 및 메모리 장치(194)에 연결되어 전체적인 동작을 제어한다.
도 20은 3차원 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용예를 도시한 블록도이다.
도 20을 참조하면, 회로 모듈(Circuit module) 형태인 마이크로 컴퓨터는 내부 버스(200, Internal bus)와 연결되고, 중앙 처리 장치(209, Central Processing Unit; 이하 CPU라 함)와, CPU(209)의 작업 영역(Work area)으로 사용되는 3차원 적층 구조의 메모리 예컨대, RAM(208, Random Access Memory)과, 버스 콘트롤러(207, Bus controller)와, 오실레이터(202, Oscillator)와, 주파수 분배기(203, Frequency divider)와, 플래쉬 메모리(204, Flash memory)와, 전원 회로(205, Power circuit)와, 입출력 포트(206, Input/Output port) 및 타이머 카운터(Timer counter) 등을 포함하는 다른 주변 회로들(201, Peripheral circuits)을 구비하여 구성된다.
CPU(209)는 명령 제어부(Command control part; 도시하지 않음)와 실행부(Execution part; 도시하지 않음)를 포함하며, 명령 제어부를 통해 패치된 명령(Fetched command)을 디코딩하고 디코딩 결과에 따라 실행부를 통해 프로세싱 동작을 수행한다.
플래쉬 메모리(204)는 동작 프로그램(Operation program) 또는 CPU(209)의 데이터를 저장하는 것에만 국한되지 않고, 다양한 종류의 데이터를 저장한다. 전원 회로(205)는 플래시 메모리(204)의 이레이즈(Erase) 및 라이트(Write) 동작을 위해 필요한 고전압을 생성한다.
주파수 분배기(203)는 오실레이터(202)로부터 제공되는 소스 주파수를 복수의 주파수로 분배하여 레퍼런스 클럭 신호들(Reference clock signals) 및 다른 내부 클럭 신호들(Internal clock sugnals)을 제공한다.
내부 버스(200)는 어드레스 버스(Address bus)와 데이터 버스(Data bus) 및 제어 버스(Control bus)를 포함한다.
버스 콘트롤러(207)는 CPU(209)로부터의 액세스 리퀘스트(Access request)에 응답하여 정해진 사이클 수만큼 버스 액세스를 제어한다. 여기서, 액세스 사이클 수는 대기 상태(Wait state)와 액세스된 어드레스에 해당하는 버스 폭과 관련이 있다.
마이크로 컴퓨터가 시스템 상부에 마운트된 경우, CPU(209)는 플래쉬 메모리(204)에 대한 이레이즈와 라이트 동작을 제어한다. 장치의 테스트 또는 제조 단계에서는 외부 기록 장치로서, 입출력 포트(206)을 경유하여 플래쉬 메모리(204)에 대한 이레이즈와 라이트 동작을 직접 제어할 수 있다.
도 21과 도 22는 본 발명의 3차원 적층 반도체 메모리 장치가 비휘발성일 경우 이를 적용한 메모리 카드의 응용예를 각각 도시한 블록도이다.
도 21 및 도 22를 참조하면, 메모리 카드는 외부와의 인터페이싱을 위한 인터페이스부(210,220; Interface part)와, 버퍼 메모리(Buffer memory)를 포함하며 메모리 카드의 동작을 제어하는 콘트롤러(211,221; Controller)와, 3차원 적층 구조를 갖는 적어도 하나 이상의 비휘발성 메모리(212,222)를 구비하여 구성된다.
비휘발성 메모리(212,222)는 전술한 예에서 살펴본 바와 같이 적층된 레이어 간의 스큐가 보상된 구조를 포함한다.
콘트롤러(211,221)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해 인터페이스부(210,220)와 연결되며, 또한 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해 비휘발성 메모리(212,222)와 연결된다.
도 22에 도시된 예에서는 메모리 카드가 콘트롤러(221)에, 구체적으로는 콘트롤러(221)의 버퍼 메모리(223) 내에 외부로부터 입력되는 로직 어드레스(Logical address) 또는 비휘발성 메모리(222)의 물리적 어드레스(Physical address)에 해당하는 어드레스 변환 테이블(224, Address translation table)을 구비한다.
예컨대, 라이트 동작을 수행할 때, 새로운 데이터는 어드레스 변환 테이블(224)을 업데이트하기 위해 임의의 물리적 어드레스(Arbitrary PHYSICAL ADDRESS)에 씌여진다.
이러한 어드레스 변환 테이블(224)을 갖는 메모리 카드는, 라이트 동작을 수행할 수 있는 메모리 어레이를 제공하기 위한 물리적 어드레스를 선택할 수 있다.
도 23 내지 도 25는 3차원 적층 구조의 반도체 장치가 다양한 형태로 집적된 응용예를 도시한 단면도이다.
도 23을 참조하면, 3차원 적층 구조의 반도체 장치는 마스터 칩(231)과 복수의 레이어(CA0~CAn)로 이루어진 메모리 셀(230)을 구비하여 구성된다.
여기서, 메모리 셀(230)은 일종의 슬레이브로서 동작이 가능하며, 각각의 레이어(CA0~CAn)가 하나의 슬레이브를 이루는 구조를 포함할 수 있다.
마스터 칩(231)은 전술한 실시예들을 통해 살펴본 메모리 셀(230)이 각 레이어(CA0~CAn) 간 발생하는 타임 딜레이 차이를 보상하기 위한 액세스 라인의 구조 및 드라이버를 포함할 수 있다.
마스터 칩(231)은, 메모리 셀(230)과 마주보는 면(이하 제1표면이라 함)에 외부와 인터페이스 하기 위한 입출력 회로를 갖는다. 또한, 마스터 칩(231)은 외부와 인터페이스 하기 위한 입출력 회로와 메모리 셀(230)의 각 레이어(CA0~CAn)와 동일한 구조를 더 포함할 수 있다.
각 레이어(CA0~CAn)는 마스터 칩(231)의 제1표면 상부에 적층되어 있고, 각각 메모리 코어를 갖는다.
또한, 메모리 셀(230)은 예컨대, 제1관통 전극(233)을 통해 마스터 칩(231)에 전기적으로 연결된다.
메모리 셀(230)은 제1관통 전극(233)을 통해 데이터와 제어 신호들을 송수신하며, 마스터 칩(231)에 전기적으로 연결된 기판(232)을 포함할 수 있다.
메모리 셀(230)은 제1관통 전극(233), 제1내부 전극(234), 제2관통 전극(235) 및 외부 단자(236)을 더 포함할 수 있다.
제1내부 전극(234)은 마스터 칩(231)의 제1표면에 배치된다. 제2관통 전극(235)은 마스터 칩(231)의 제1표면과 마스터 칩(231)의 제2표면(상기 제1표면의 반대편)을 서로 전기적으로 연결한다. 제2관통 전극(235)은 외부 단자(236)와 전기적으로 연결되기 위해 확장되며, 이 확장된 부분은 마스터 칩(231)의 제2표면에 배치된다.
마스터 칩(231)은 외부 단자(236)와 제2내부 전극(237)을 통해 기판(232)과 전기적으로 연결된다. 여기서, 제1 및 제2관통 전극(233,235)은 TSV를 사용하여 구현될 수 있다. 아울러, 이러한 관통 전극 이외에 마이크로 범프(Micro bump)나 와이어링을 통해서도 구현이 가능할 것이다.
도 24에서 도 23과 동일한 구성에 대해서는 그 구체적인 설명은 생략한다. 도 24에서는 도 23에서와 달리 마스터 칩(231)은 관통 전극을 갖지 않고 제1내부 전극(234)으로부터 확장된 제2내부 전극(240)이 기판(232)에 배치된 제3내부 전극(241)과 본딩 와이어(231, Bonding Wire)를 통해 전기적으로 연결된다.
또한, 기판(232)의 서로 반대의 면이 제2관통 전극(242)을 통해 전기적으로 연결된다.
여기서, 메모리 셀(230)은 제1내부 전극(234)과 제2내부 전극(240) 및 본딩 와이어(231)을 더 포함할 수 있다.
도 25를 참조하면, 도 23의 구조에서 제1관통 전극(233)이 마스터 칩(231)까지 관통하도록 확장된 구조를 갖는다.
아울러, 마스터 칩(231)의 입출력 회로 및/또는 메모리 코어는 전술한 도 24와 달리 기판(232)을 마주보고 있다.
전술한 도 25에 도시된 3차원 적층 구조의 반도체 장치는 마스터 칩(231)과 메모리 셀(230)을 전기적으로 연결하는 제1관통 전극(250)이 기판(232)을 마주 보는 마스터 칩(231)의 제1표면까지 관통되므로, 도 23에 도시된 구조와 달리 제2관통 전극(235)이 필요하지 않고, 제1관통 전극(250) 및 제1내부 전극(251)과 제2내부 전극(252)과 외부 단자(253) 및 제3내부 전극(254)을 통해 기판(232)과 전기적으로 연결될 수 있다. 따라서, 도 25에 도시된 구조를 갖는 3차원 적층 구조의 반도체 장치는 TSV 공정 단계를 줄일 수 있어 제조 비용을 감소시킬 수 있을 것이다.
상술한 바와 같이, 3차원 적층 구조를 갖는 반도체 장치에서 구조에 기인한레이어 간의 데이터 액세스 및 입출력 패스 차이와 이로 인한 타이밍 딜레이 차이를 별도의 인터커낵션(Interconnection) 증가 없이 상쇄시킬 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (11)

  1. 제1데이터를 갖는 제1레이어와 제2데이터를 갖는 제2레이어의 적층 구조를 포함하는 제1반도체 영역;
    상기 제1반도체 영역을 액세스하기 위한 액세스 신호를 전달하는 제1라인; 및
    상기 제1반도체 영역으로부터 상기 제1 및/또는 제2데이터를 출력하기 위한 제2라인을 구비하며,
    상기 제1레이어로의 상기 액세스 신호의 전달에서부터 상기 제1데이터의 출력까지의 제1타임 딜레이와 상기 제2레이어로의 상기 액세스 신호의 전달에서부터 상기 제2데이터의 출력까지의 제2타임 딜레이가 실질적으로 동일하도록, 상기 제1 및 제2 레이어에 대한 액세스 타이밍이 제어되는 3차원 적층 구조를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2레이어로부터 각각 상기 제2라인을 통한 상기 제1 및 제2데이터의 출력 타이밍 차이를 상쇄하기 위해, 상기 제1라인에 의해 액세스되는 상기 제1 및 제2레이어의 액세스 타이밍을 보상하는 3차원 적층 구조의 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2레이어 각각에 대응하여 배치되는 상기 제2라인의 물리적 위치 차이로 인한 상기 제1 및 제2데이터 간의 출력 타이밍 차이를 상쇄하기 위해, 상기 출력 타이밍이 늦은 레이어에 대해 상기 제1라인을 통한 액세스가 먼저 수행되는 3차원 적층 구조의 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2레이어와 적층되며, 상기 제1반도체 영역을 제어하고 외부와의 인터페이싱을 위한 제2 반도체 영역을 더 포함하는 3차원 적층 구조의 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 반도체 영역과의 상기 제2라인을 통한 데이터 출력 타이밍이 늦은 제1 레이어에 대해, 상기 제1라인을 통한 액세스가 먼저 수행되도록 제어되는 3차원 적층 구조의 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 반도체 영역으로부터 상기 제1 레이어를 향하는 방향인 제1 방향으로 상기 액세스 신호가 전달되며, 상기 제1라인을 통한 액세스는 상기 제1 레이어로부터 상기 제1 방향과 역인 제2 방향을 따라 이루어지는 3차원 적층 구조의 반도체 장치.
  7. 제6항에 있어서,
    상기 액세스 신호를 수신하여 이를 상기 제1 및 제2레이어 각각의 제1라인으로 전달하기 위한 제3라인을 더 구비하고,
    상기 제3라인은,
    상기 액세스 신호를 상기 제1 방향으로 전달하기 위한 제1 전달라인; 및
    상기 제1 방향으로 전달된 상기 제어신호를 상기 제2 방향을 따라 상기 제1및 제2레이어의 제1라인으로 순차적으로 제공하는 제2 전달라인을 포함하는 3차원 적층 구조의 반도체 장치.
  8. 제1데이터를 갖는 제1레이어와 제2데이터를 갖는 제2레이어의 적층 구조를 포함하는 셀 영역;
    상기 셀 영역을 액세스하기 위한 액세스 신호를 전달하는 제1라인; 및
    상기 셀 영역의 데이터를 출력하기 위한 제2라인을 구비하며,
    상기 제1레이어로의 상기 액세스 신호의 전달에서부터 상기 제1데이터의 출력까지의 제1타임 딜레이와 상기 제2레이어로의 상기 액세스 신호의 전달에서부터 상기 제2데이터의 출력까지의 제2타임 딜레이가 실질적으로 동일하도록, 상기 제1및 제2 레이어에 대한 액세스 타이밍이 제어되는 3차원 적층 구조를 갖는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2레이어로부터 각각 상기 제2라인을 통한 상기 제1 및 제2데이터의 출력 타이밍 차이를 상쇄하기 위해, 상기 제1라인에 의해 액세스되는 상기 제1 및 제2레이어의 액세스 타이밍을 보상하는 3차원 적층 구조의 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2레이어 각각에 대응하여 배치되는 상기 제2라인의 물리적 위치 차이로 인한 상기 제1 및 제2데이터 간의 출력 타이밍 차이를 상쇄하기 위해, 상기 출력 타이밍이 늦은 레이어에 대해 상기 제1라인을 통한 액세스가 먼저 수행되는 3차원 적층 구조의 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 제1 및 제2레이어와 적층되며, 상기 셀 영역을 제어하고 외부와의 인터페이싱을 위한 인터페이스 영역을 더 포함하는 3차원 적층 구조의 반도체 메모리 장치.
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