JP2016517125A - 不揮発性ランダムアクセスメモリ - Google Patents

不揮発性ランダムアクセスメモリ Download PDF

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Abstract

実施形態によれば、不揮発性ランダムアクセスメモリは、複数のバンクを備え、各バンクが複数のロウを備えるメモリセルアレイと、前記複数のロウに対応して設けられる複数の第１のワード線と、第１のロウアドレス信号をラッチするアドレスラッチ回路と、前記複数の第１のワード線のうちの１つを活性化するロウデコーダと、第１のコマンドがロードされたときにバンクアドレス信号に基づいて前記複数のバンクのうちの１つを活性化する第１の動作、および前記第１のロウアドレス信号を前記アドレスラッチ回路にラッチする第２の動作を実行し、かつ、前記第１のコマンドの後に第２のコマンドがロードされたときに第２のロウアドレス信号および前記アドレスラッチ回路にラッチされた前記第１のロウアドレス信号に基づいて前記複数の第１のワード線のうちの１つを活性化する第３の動作を実行するよう構成された制御回路と、を具備する。

Description

関連出願の相互参照
本国際出願は、その全体が参照により本明細書に組み込まれる、２０１３年３月２１日に出願された米国仮出願第６１／８０３，９９７号、及び２０１３年９月６日に出願された米国特許出願第１４／０２０，５３４号の優先権の利益を主張する。
実施形態は、不揮発性ランダムアクセスメモリに関する。
磁気ランダムアクセスメモリなどの不揮発性ランダムアクセスメモリは、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリの置き換えとして研究／開発が進められている。
この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様により不揮発性ランダムアクセスメモリを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。また、不揮発性ランダムアクセスメモリによれば、例えば、メモリセルアレイを構成するバンクの数を増やし、それらのうち活性化するバンクを最小限に抑えることにより、低消費電力かつノーマリーオフコンピューティングを実現することも可能である。
しかし、メモリセルアレイを構成するバンクの数が増えると、それらを選択するためのアドレスのビット数が多くなる。上述のように、汎用のＤＲＡＭ及びＳＲＡＭと同じ仕様を実現するためには、アドレスのビット数が増えても、ピン数の増加や、動作速度の低下が無いようなシステムを構築する必要がある。
不揮発性ランダムアクセスメモリを示す図。 インターフェイスの仕様を示す図。 メモリコア及び周辺回路を示す図。 メモリセルアレイを示す図。 第１の実施例を示すタイミングチャート。 第２の実施例を示すタイミングチャート。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 第３の実施例を示すタイミングチャート。 第４の実施例を示すタイミングチャート。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 コマンド及びアドレスのローディングの例を示す図。 階層ビット線構造を示す図。 階層ビット線構造を示す図。 メイン／サブワード線の活性化のタイミングを示す図。 メイン／サブワード線の活性化のタイミングを示す図。
実施形態によれば、不揮発性ランダムアクセスメモリは、複数のバンクを備え、各バンクが複数のロウを備えるメモリセルアレイと、前記複数のロウに対応して設けられる複数の第１のワード線と、第１のロウアドレス信号をラッチするアドレスラッチ回路と、前記複数の第１のワード線のうちの１つを活性化するロウデコーダと、第１のコマンドがロードされたときにバンクアドレス信号に基づいて前記複数のバンクのうちの１つを活性化する第１の動作、および前記第１のロウアドレス信号を前記アドレスラッチ回路にラッチする第２の動作を実行し、かつ、前記第１のコマンドの後に第２のコマンドがロードされたときに第２のロウアドレス信号および前記アドレスラッチ回路にラッチされた前記第１のロウアドレス信号に基づいて前記複数の第１のワード線のうちの１つを活性化する第３の動作を実行するよう構成された制御回路と、を具備する。
［不揮発性ランダムアクセスメモリ］
図１は、不揮発性ランダムアクセスメモリを示している。
不揮発性ランダムアクセスメモリ１０は、メモリコア１１、周辺回路１２及びインターフェイス１３を有する。
メモリコア１１は、データの記憶を行う複数の磁気抵抗効果素子（メモリセル）を備える。周辺回路１２は、メモリコア１１に対するデータのリード／ライトを実行する。
インターフェイス１３は、リード／ライトのための制御信号ＣＮＴ、リード／ライトの動作タイミングを制御するクロック信号ＣＫ、並びに、リード／ライトのための内部動作を決定し、かつ、メモリコア１１内のアドレスを指定するコマンド＆アドレス信号ＣＡ［ｎ：０］を入力する。
また、インターフェイス１３は、リードデータＤＯＵＴ［ｍ：０］を出力し、ライトデータＤＩＮ［ｍ：０］を入力する。
ここで、ＣＡ［ｎ：０］は、（ｎ＋１）ビットのコマンド＆アドレス信号ＣＡ［ｎ］，ＣＡ［ｎ−１］，…ＣＡ［０］を意味し、ＤＯＵＴ［ｍ：０］は、（ｍ＋１）ビットのリードデータＤＯＵＴ［ｍ］，ＤＯＵＴ［ｍ−１］，…ＤＯＵＴ［０］を意味し、ＤＩＮ［ｍ：０］は、（ｍ＋１）ビットのライトデータＤＩＮ［ｍ］，ＤＩＮ［ｍ−１］，…ＤＩＮ［０］を意味する。
但し、ｎ及びｍは、共に、自然数である。
図２は、インターフェイスの仕様を示している。
不揮発性ランダムアクセスメモリ１０のインターフェイス１３においては、例えば、リードデータＤＯＵＴ［ｍ：０］の出力とライトデータＤＩＮ［ｍ：０］の入力を並行して行うため、データ経路を２系統化する。これにより、スループットの向上を図る。
但し、データ経路を１系統化し、入力経路と出力経路を同じにしても構わない。
また、本実施形態において、制御信号ＣＮＴ及びコマンド＆アドレス信号ＣＡ［ｎ：０］について、制御信号ＣＮＴはクロックイネーブル信号ＣＫＥおよびチップセレクト信号ｂＣＳのみを含み、リード及びライト等のコマンドのデコードはＣＡ［ｎ：０］を用いたコード化されたコマンドに基づいて実行される。
尚、ＣＫは、上述したデータ入力／出力およびコマンド入力を同時に実行するクロック信号である。
図３は、メモリコア及び周辺回路を示している。
メモリコア１１は、メモリセルアレイ２１、ロウデコーダ２２及びカラムデコーダ２３を備える。メモリセルアレイ２１は、ｋ個（ｋは、２以上の自然数）のバンクＢ０，Ｂ１，…Ｂｋを備える。これらバンクＢ０，Ｂ１，…Ｂｋは、独立に活性化することができるため、例えば、リード／ライト時に、必要なバンクのみを活性化することで、低消費電力化を図ることができる。
ロウデコーダ２２は、例えば、ｋ個のバンクＢ０，Ｂ１，…Ｂｋのうちの１つを選択するｘビットのバンクアドレス信号ＢＡ［ｘ：０］、及び、選択されたバンク内の１つのロウを選択するためのｙビットのロウアドレス信号ＡＲ［ｙ：０］をデコードする。ここで、ロウアドレス信号ＡＲ［ｙ：０］は、例えば、上位ビット、中位ビット及び下位ビットを備えていてもよい。
カラムデコーダ２３は、例えば、メモリセルアレイ２１内の１つのカラムを選択するためのｚビットのカラムアドレス信号ＡＣ［ｚ：０］をデコードする。
周辺回路１２は、コマンド＆アドレスラッチ回路２４、データラッチ回路２５、制御回路２６、アドレスラッチ回路２７、及び、クロックジェネレータ２８を備える。
コマンド＆アドレスラッチ回路２４は、ホスト１４からのコマンド＆アドレス信号ＣＡ［ｎ：０］を受け取る。即ち、リード／ライトのための内部動作を決定するコマンド信号ＣＭＤ、及び、メモリコア１１内のアドレスを指定するアドレス信号ＡＤＤは、コマンド＆アドレスラッチ回路２４内に一時的に保持される。
そして、コマンド信号ＣＭＤは、制御回路２５に転送される。制御回路２５は、ホスト１４からの制御信号ＣＮＴ及びコマンド信号ＣＭＤに基づいて、内部動作を制御する。
アドレス信号ＡＤＤのうち、バンクアドレス信号ＢＡ［ｘ：０］は、ロウデコーダ２２に転送される。また、アドレス信号ＡＤＤのうち、ロウアドレス信号ＡＲ［ｙ：０］は、アドレスラッチ回路２６に転送され、カラムアドレス信号ＡＣ［ｚ：０］は、カラムデコーダ２３に転送される。
ここで、本例では、後述するように、選択されたバンク内のワード線（ロウ）を活性化するアクティブコマンドが入力されたときに、ロウアドレス信号ＡＲ［ｙ：０］の一部がアドレスラッチ回路２６に入力されると共に、ロウアドレス信号ＡＲ［ｙ：０］の他の一部は、アクティブコマンド前の所定のコマンドが入力されたときに、予め、アドレスラッチ回路２６に入力される。
このように、アクティブコマンドが入力される前に、予め、ロウアドレス信号ＡＲ［ｙ：０］の一部を入力しておくことにより、例えば、メモリセルアレイ２１内のワード線（ロウ）を選択するためのロウアドレス信号ＡＲ［ｙ：０］のビット数が増えたとしても、ピン数の増加や、動作速度の低下無しに、即ち、仕様の変更無しに、不揮発性ランダムアクセスメモリを、システム内に組み込むことができる。
尚、所定のコマンドとは、例えば、選択されたバンクをプリチャージするバンクプリチャージコマンドである。バンクプリチャージコマンドが入力されたときに、バンクアドレス信号ＢＡ［ｘ：０］がロウデコーダ２２に入力され、かつ、ロウデコーダ２２により、選択されたバンクのプリチャージが開始される。
ここで、アクティブコマンドとは、選択されたバンク内の複数のワード線のうちの１つ（選択されたワード線）を活性化させるアクティブ動作を行うコマンドのことである。また、バンクプリチャージコマンドとは、複数のバンクのうちの１つ（選択されたバンク）をリード／ライトのための初期状態（プリチャージ状態）に設定するバンクプリチャージ動作を行うコマンドのことである。
データラッチ回路２７は、リードデータＤＯＵＴ［ｍ：０］又はライトデータＤＩＮ［ｍ：０］を一時的に保持する。リードデータＤＯＵＴ［ｍ：０］は、選択されたバンク内のメモリセルから、カラムデコーダ２３を介して読み出される。また、ライトデータＤＩＮ［ｍ：０］は、カラムデコーダ２３を介して、選択されたバンク内のメモリセルに書き込まれる。
クロックジェネレータ２８は、ホスト１４からのクロック信号ＣＫに基づいて、内部クロック信号ＣＬＫを生成する。内部クロック信号ＣＬＫは、コマンド＆アドレスラッチ回路２４、制御回路２５、アドレスラッチ回路２６、及び、データラッチ回路２７に入力され、それらの動作タイミングを制御する。
図４は、メモリセルアレイの例を示している。
本例では、メモリセルアレイ内の１つのバンクＢｋ内の構成について説明する。また、ここでは、不揮発性ランダムアクセスメモリの例として、磁気ランダムアクセスメモリを採用する。
複数のメモリセルＭＣは、ロウ方向及びカラム方向に沿ってアレイ状に配置される。複数のワード線ＷＬ０〜ＷＬｉ−１は、複数のロウに対応して設けられ、バンクＢｋ内においてロウ方向に延びる。複数のビット線ＢＬ０〜ＢＬｊ−１は、バンクＢｋ内においてカラム方向に延びる。但し、ｉは、２以上の自然数であり、ｊは、２以上の偶数である。
１つのメモリセルＭＣは、直列接続される１つの磁気抵抗効果素子ＭＴＪと１つの選択トランジスタ（ＦＥＴ：Field Effect Transistor）Ｔｒとを備える。１つのメモリセルＭＣは、１つの制御ノードと、２つの電流ノードとを有する。
制御ノードは、１本のワード線ＷＬｉ−１に接続される。２つの電流ノードのうちの一方は、偶数番目のビット線ＢＬｊ−２に接続され、他方は、奇数番目のビット線ＢＬｊ−１に接続される。
磁気抵抗効果素子ＭＴＪは、例えば、磁化方向が不変な第１の強磁性層（磁化ピンド層）と、磁化方向が可変な第２の強磁性層（磁化フリー層）と、第１及び第２の強磁性層間の絶縁層（トンネルバリア層）を備える。
磁気抵抗効果素子ＭＴＪは、例えば、スピン注入電流により第２の強磁性層の磁化方向を変化させることが可能なスピントランスファトルク型である。即ち、磁気抵抗効果素子ＭＴＪの第２の強磁性層の磁化方向は、偶数番目のビット線ＢＬｊ−２と奇数番目のビット線ＢＬｊ−１との間に流れるスピン注入電流（双方向電流）により決定される。
尚、磁気抵抗効果素子ＭＴＪの残留磁化の磁化方向は、膜面（第１又は第２の強磁性層と絶縁層との界面）に対して垂直方向を向く垂直磁化型であってもよいし、膜面に対して平行方向を向く面内磁化型であってもよい。
［実施例］
図１乃至図３の不揮発性ランダムアクセスメモリを用いた実施例を説明する。
即ち、前提条件として、メモリセルアレイは、複数のバンクを備え、各バンクは、複数のロウを備える。また、複数のワード線は、複数のロウに対応して設けられる。
・ 第１及び第２の実施例
図５は、第１の実施例に係わるタイミングチャートを示している。
内部クロック信号ＣＬＫは、例えば、図３のクロックジェネレータ２８により生成される。内部クロック信号ＣＬＫの第１のクロックサイクル（１クロックサイクル）Ｃ１において、バンクプリチャージコマンド（第１のコマンド）ＰＣＧが入力される（ローディング）。
図３の制御回路２５は、バンクプリチャージコマンドＰＣＧが入力されたときに、バンクアドレス信号に基づいて複数のバンクのうちの１つを活性化するバンクプリチャージ動作（第１の動作）を行うと共に、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂを図３のアドレスラッチ回路２６内にラッチするプリアクティブ動作（第２の動作）を行う。
即ち、第１の実施例では、バンクプリチャージコマンドＰＣＧが入力されたときに、バンクプリチャージ動作とは異なるプリアクティブ動作として、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂを予めロードする点（領域Ｘ）に特徴を有する。
バンクプリチャージ動作は、不揮発性ランダムアクセスメモリの内部動作として、例えば、２クロックサイクルかけて実行される。プリアクティブ動作は、不揮発性ランダムアクセスメモリのバンクプリチャージ動作の内部動作とは分離した内部動作として、例えば、１クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第２のクロックサイクル（１クロックサイクル）Ｃ２において、アクティブコマンド（第２のコマンド）Ａｃｔが入力される（ローディング）。
図３の制御回路２５は、アクティブコマンドＡｃｔが入力されたときに、第２のロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄをロードし、かつ、第２のロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄ及び図３のアドレスラッチ回路２６内にラッチされた第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂに基づいて、図３のロウデコーダ２２によりメモリセルアレイ２１内の複数のワード線のうちの１つを活性化するアクティブ動作（第３の動作）を行う。
尚、図３のアドレスラッチ回路２６は、アクティブコマンドＡｃｔが入力されるまで、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂをラッチし続ける。
アクティブ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、４クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第３のクロックサイクル（１クロックサイクル）Ｃ３において、リード／ライトコマンドＲ／Ｗが入力される（ローディング）。
図３の制御回路２５は、リード／ライトコマンドＲ／Ｗが入力されたときに、カラムアドレス信号Ｃ＿Ａ，Ｃ＿Ｂを入力する動作を行う。
このように、第１の実施例においては、アクティブコマンドＡｃｔに基づいたロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄの入力とは別に、バンクプリチャージコマンドＰＣＧに基づいたロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂの入力される前に、予め、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂの入力が可能である。
したがって、例えば、図３のメモリセルアレイ２１内の複数のワード線（複数のロウ）を選択するためのフルロウアドレス信号のビット数が増えたとしても、アクティブコマンドＡｃｔに基づくアドレス信号の入力の追加に依存するピン数の増加や、動作速度の低下無しに、即ち、仕様の変更無しに、不揮発性ランダムアクセスメモリを、システム内に組み込むことができる。
図６は、第２の実施例に係わるタイミングチャートを示している。
第２の実施例は、第１の実施例と比べると、内部クロック信号ＣＬＫの１クロックサイクルのハイエッジ（↑）及びロウエッジ（↓）に基づいて、コマンド及びアドレス信号をロードする点に特徴を有する。
内部クロック信号ＣＬＫは、例えば、図３のクロックジェネレータ２８により生成される。内部クロック信号ＣＬＫの第１のクロックサイクル（１クロックサイクル）Ｃ１のハイエッジ（時刻ｔ１）において、バンクプリチャージコマンド（第１のコマンド）ＰＣＧが入力される（ローディング）。
また、第１のクロックサイクル（１クロックサイクル）Ｃ１のハイエッジ（時刻ｔ１）において、第１のロウアドレス信号の一部Ｒ＿Ａが入力され（ローディング）、第１のクロックサイクル（１クロックサイクル）Ｃ１のロウエッジ（時刻ｔ２）において、第１のロウアドレス信号の他の一部Ｒ＿Ｂが入力される（ローディング）。
図３の制御回路２５は、バンクプリチャージコマンドＰＣＧが入力されたときに、バンクアドレス信号に基づいて複数のバンクのうちの１つを活性化するバンクプリチャージ動作（第１の動作）を行うと共に、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂを図３のアドレスラッチ回路２６内にラッチするプリアクティブ動作（第２の動作）を行う。
即ち、第２の実施例においても、バンクプリチャージコマンドＰＣＧが入力されたときに、バンクプリチャージ動作とは異なるプリアクティブ動作として、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂを予めロードする点（領域Ｘ）に特徴を有する。
バンクプリチャージ動作は、不揮発性ランダムアクセスメモリの内部動作として、例えば、２クロックサイクルかけて実行される。プリアクティブ動作は、不揮発性ランダムアクセスメモリのバンクプリチャージ動作の内部動作とは分離した内部動作として、例えば、１クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第２のクロックサイクル（１クロックサイクル）Ｃ２のハイエッジ（時刻ｔ３）において、アクティブコマンド（第２のコマンド）Ａｃｔが入力される（ローディング）。
また、第２のクロックサイクル（１クロックサイクル）Ｃ２のハイエッジ（時刻ｔ３）において、第２のロウアドレス信号の一部Ｒ＿Ｃが入力され（ローディング）、第２のクロックサイクル（１クロックサイクル）Ｃ２のロウエッジ（時刻ｔ４）において、第２のロウアドレス信号の他の一部Ｒ＿Ｄが入力される（ローディング）。
図３の制御回路２５は、アクティブコマンドＡｃｔが入力されたときに、第２のロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄ及び図３のアドレスラッチ回路２６内にラッチされた第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂに基づいて、図３のロウデコーダ２２によりメモリセルアレイ２１内の複数のワード線のうちの１つを活性化するアクティブ動作（第３の動作）を行う。
尚、図３のアドレスラッチ回路２６は、アクティブコマンドＡｃｔが入力されるまで、第１のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂをラッチし続ける。
アクティブ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、４クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第３のクロックサイクル（１クロックサイクル）Ｃ３のハイエッジ（時刻ｔ５）において、リード／ライトコマンドＲ／Ｗが入力される（ローディング）。
また、第３のクロックサイクル（１クロックサイクル）Ｃ３のハイエッジ（時刻ｔ５）において、カラムアドレス信号の一部Ｃ＿Ａが入力され（ローディング）、第３のクロックサイクル（１クロックサイクル）Ｃ３のロウエッジ（時刻ｔ６）において、カラムアドレス信号の他の一部Ｃ＿Ｂが入力される（ローディング）。
図３の制御回路２５は、リード／ライトコマンドＲ／Ｗが入力されたときに、カラムアドレス信号Ｃ＿Ａ，Ｃ＿Ｂに基づいて、図３のカラムデコーダ２３によりメモリセルアレイ２１内の複数のビット線対（複数のカラム）のうちの１つを選択し、リード／ライト動作を行う。
このように、アクティブコマンドに基づいたロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄの入力とは別に、バンクプリチャージコマンドＰＣＧに基づいたロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂの入力される前に、予め、ロウアドレス信号の入力が可能である。
したがって、例えば、図３のメモリセルアレイ２１内の複数のワード線（複数のロウ）を選択するためのフルロウアドレス信号のビット数が増えたとしても、アクティブコマンドＡｃｔに基づくアドレス信号の入力の追加に依存するピン数の増加や、動作速度の低下無しに、即ち、仕様の変更無しに、不揮発性ランダムアクセスメモリを、システム内に組み込むことができる。
図７乃至図１２は、第１及び第２の実施例におけるコマンド及びアドレスのローディングの例を示している。
これらの図において、ＣＬＫは、クロック端子（ピン）から入力されるクロック信号ＣＫに基づいて生成される内部クロック信号を示している。また、ＣＡ０〜ＣＡ９は、コマンド＆アドレス端子（ピン）から入力されるコマンド＆アドレス信号を示している。
本例では、コマンド＆アドレス端子ＣＡ０〜ＣＡ９は、１０本であるが、これは、以下の説明を分かり易くするためであり、その数は、これに限定されることはない。
また、以下の説明において、メモリセルアレイ内のバンク数は、８個、これらバンクを選択するためのバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、３ビットと仮定する。但し、これも、以下の説明を分かり易くするためであり、その数は、これに限定されることはない。
さらに、本例においては、フルロウアドレス信号は、Ｒ０〜Ｒ１７の１８ビットと仮定し、バンクプリチャージコマンドＰＣＧが入力されたときに入力される第１のロウアドレス信号（フルロウアドレス信号の一部）は、上位ビットＲ１４〜Ｒ１７と仮定する。
但し、これについても、一例であり、本実施例にとっては、バンクプリチャージコマンドＰＣＧが入力されたときに、フルロウアドレス信号の一部が予め入力されていることが重要なことである。
図７及び図８は、２種類のバンクアドレスの割り当てが可能であり、プリチャージ動作の対象としてのバンクの割り当てとプリアクティブ動作の対象としてのバンクの割り当てとがバンクプリチャージコマンドによって別に可能である例である。
図７の「Case 1a」では、バンクプリチャージコマンド（Ｈ，Ｈ，Ｌ，Ｈ）は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ０〜ＣＡ３から不揮発性ランダムアクセスメモリ内にロードされる。
また、オールバンクプリチャージ動作を行うか否かを決定するフラグＡＢは、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ４から不揮発性ランダムアクセスメモリ内にロードされる。ここで、オールバンクプリチャージ動作とは、メモリセルアレイ内の全てのバンクを強制的にリード／ライトのための初期状態に設定する動作のことである。
さらに、プリチャージ動作の対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
この後、第１のロウアドレス信号（フルロウアドレス信号の上位ビットＲ１４〜Ｒ１７）は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ３〜ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされる（プリアクティブ動作）。
また、プリアクティブ動作の対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
尚、同図において、×は、内部クロック信号ＣＬＫのハイエッジ（↑）又はロウエッジ（↓）において、コマンド又はアドレス信号のロードに使用していないことを意味する。
図８の「Case 1b」は、図７の「Case 1a」の変形例である。
図８の例が図７の例と異なる点は、第１のロウアドレス信号（フルロウアドレス信号の上位ビットＲ１４〜Ｒ１７）を、内部クロック信号ＣＬＫのハイエッジ（↑）及びロウエッジ（↓）に基づいて不揮発性ランダムアクセスメモリ内にロードしている点にある。
即ち、本例では、フルロウアドレス信号の上位ビットＲ１４，Ｒ１５は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ５，ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされ、フルロウアドレス信号の上位ビットＲ１６，Ｒ１７は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ５，ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされる（プリアクティブ動作）。
それ以外の点は、図７の例と同じであるため、ここでの説明を省略する。
図９及び図１０は、バンクプリチャージ動作で活性化されるバンクが、アクティブ動作（プリアクティブ動作を含む）の対象となるバンクと同じ例である。
図９の「Case 2a」が図７の「Case 1a」と異なる点は、バンクプリチャージ動作とアクティブ動作が同じバンクを対象とするため、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２が内部クロック信号ＣＬＫのハイエッジ（↑）のみに基づいて不揮発性ランダムアクセスメモリ内にロードされる点にある。
即ち、本例では、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされ、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて入力されることはない。
それ以外の点は、図７の例と同じであるため、ここでの説明を省略する。
図１０の「Case 2b」が図８の「Case 1b」と異なる点は、バンクプリチャージ動作とアクティブ動作が同じバンクを対象とするため、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２が内部クロック信号ＣＬＫのハイエッジ（↑）のみに基づいて不揮発性ランダムアクセスメモリ内にロードされる点にある。
即ち、本例では、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされ、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて入力されることはない。
それ以外の点は、図８の例と同じであるため、ここでの説明を省略する。
図１１及び図１２は、図７乃至図１０の各々のケースにおいて、バンクプリチャージ動作＆プリアクティブ動作、バンクプリチャージ動作のみ、及び、プリアクティブ動作のみのうちの１つを選択可能な例を示している。
ここでは、図７の「Case 1a」をベースにする例と、図８の「Case 1b」をベースにする例について説明する。
図１１は、図７の「Case 1a」をベースにする例である。
本例では、「Case 3a-1」、「Case 3a-2」及び「Case 3a-3」を選択可能とする。
例えば、「Case 3a-1」は、「Case 1a」をベースとし、バンクプリチャージコマンド（Ｈ，Ｈ，Ｌ，Ｈ）とは別に、プリアクティブコマンド（Ｌ，Ｈ）を、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ０，ＣＡ１から不揮発性ランダムアクセスメモリ内にロードする。
「Case 3a-2」は、「Case 3a-1」におけるバンクプリチャージ動作のみを行う。この場合、内部クロック信号ＣＬＫのハイエッジ（↑）のみに基づいて、コマンド及びアドレス信号をロードし、内部クロック信号ＣＬＫのロウエッジ（↓）では、コマンド及びアドレス信号をロードしない。
「Case 3a-3」は、「Case 3a-1」におけるプリアクティブ動作のみを行う。この場合、内部クロック信号ＣＬＫのロウエッジ（↓）のみに基づいて、コマンド及びアドレス信号をロードし、内部クロック信号ＣＬＫのハイエッジ（↑）では、コマンド及びアドレス信号をロードしない。
図１２は、図８の「Case 1b」をベースにする例である。
本例では、「Case 3b-1」、「Case 3b-2」及び「Case 3b-3」を選択可能とする。
例えば、「Case 3b-1」は、「Case 1b」をベースとし、バンクプリチャージコマンド（Ｈ，Ｈ，Ｌ，Ｈ）とは別に、プリアクティブコマンド（Ｌ，Ｈ）を、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ０，ＣＡ１から不揮発性ランダムアクセスメモリ内にロードする。
「Case 3b-2」は、「Case 3b-1」におけるバンクプリチャージ動作のみを行う。この場合、内部クロック信号ＣＬＫのハイエッジ（↑）のみに基づいて、コマンド及びアドレス信号をロードし、内部クロック信号ＣＬＫのロウエッジ（↓）では、コマンド及びアドレス信号をロードしない。
「Case 3b-3」は、「Case 3b-1」におけるプリアクティブ動作のみを行う。この場合、内部クロック信号ＣＬＫのロウエッジ（↓）のみに基づいて、コマンド及びアドレス信号をロードし、内部クロック信号ＣＬＫのハイエッジ（↑）では、コマンド及びアドレス信号をロードしない。
・ 第３及び第４の実施例
図１３は、第３の実施例に係わるタイミングチャートを示している。
内部クロック信号ＣＬＫは、例えば、図３のクロックジェネレータ２８により生成される。内部クロック信号ＣＬＫの第１のクロックサイクル（１クロックサイクル）Ｃ１において、リード／ライト with オートプリチャージ-コマンド（第１のコマンド）Ｒ／Ｗ＆ＡＰが入力される（ローディング）。
図３の制御回路２５は、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに、バンクアドレス信号に基づいて複数のバンクのうちの１つを活性化するバンクプリチャージ動作（第１の動作）を行うと共に、第１のロウアドレス信号Ｒ＿Ａを図３のアドレスラッチ回路２６内にラッチするプリアクティブ動作（第２の動作）を行う。
即ち、第３の実施例では、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに、バンクプリチャージ動作とは異なるプリアクティブ動作として、第１のロウアドレス信号Ｒ＿Ａを予めロードする点（領域Ｘ）に特徴を有する。
また、図３の制御回路２５は、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに、カラムアドレス信号Ｃ＿Ａ，Ｃ＿Ｂを入力する動作を行う。
バンクプリチャージ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、２クロックサイクルかけて実行される。プリアクティブ動作は、不揮発性ランダムアクセスメモリのバンクプリチャージ動作の内部動作とは分離した内部動作として、例えば、１クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第２のクロックサイクル（１クロックサイクル）Ｃ２において、アクティブコマンド（第２のコマンド）Ａｃｔが入力される（ローディング）。
図３の制御回路２５は、アクティブコマンドＡｃｔが入力されたときに、第２のロウアドレス信号Ｒ＿Ｂ，Ｒ＿Ｃをロードし、かつ、第２のロウアドレス信号Ｒ＿Ｂ，Ｒ＿Ｃ及び図３のアドレスラッチ回路２６内にラッチされた第１のロウアドレス信号Ｒ＿Ａに基づいて、図３のロウデコーダ２２によりメモリセルアレイ２１内の複数のワード線のうちの１つを活性化するアクティブ動作（第３の動作）を行う。
尚、図３のアドレスラッチ回路２６は、アクティブコマンドＡｃｔが入力されるまで、第１のロウアドレス信号Ｒ＿Ａをラッチし続ける。
アクティブ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、４クロックサイクルかけて実行される。
このように、第３実施形態では、アクティブコマンドに基づいたロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄの入力とは別に、バンクプリチャージコマンドＰＣＧに基づいたロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂの入力される前に、予め、ロウアドレス信号の入力が可能である。
したがって、例えば、図３のメモリセルアレイ２１内の複数のワード線（複数のロウ）を選択するためのフルロウアドレス信号のビット数が増えたとしても、アクティブコマンドＡｃｔに基づくアドレス信号の入力の追加に依存するピン数の増加や、動作速度の低下無しに、即ち、仕様の変更無しに、不揮発性ランダムアクセスメモリを、システム内に組み込むことができる。
図１４は、第４の実施例に係わるタイミングチャートを示している。
第４の実施例は、第３の実施例と比べると、内部クロック信号ＣＬＫの１クロックサイクルのハイエッジ（↑）及びロウエッジ（↓）に基づいて、コマンド及びアドレス信号をロードする点に特徴を有する。
内部クロック信号ＣＬＫは、例えば、図３のクロックジェネレータ２８により生成される。内部クロック信号ＣＬＫの第１のクロックサイクル（１クロックサイクル）Ｃ１のハイエッジ（時刻ｔ１）において、リード／ライト with オートプリチャージ-コマンド（第１のコマンド）Ｒ／Ｗ＆ＡＰが入力される（ローディング）。
また、第１のクロックサイクル（１クロックサイクル）Ｃ１のハイエッジ（時刻ｔ１）において、カラムアドレス信号の一部Ｃ＿Ａが入力され（ローディング）、第１のクロックサイクル（１クロックサイクル）Ｃ１のロウエッジ（時刻ｔ２）において、カラムアドレス信号の他の一部Ｃ＿Ｂが入力される（ローディング）。
さらに、第１のクロックサイクル（１クロックサイクル）Ｃ１のロウエッジ（時刻ｔ２）において、第１のロウアドレス信号Ｒ＿Ａが入力される（ローディング）。
図３の制御回路２５は、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに、バンクアドレス信号に基づいて複数のバンクのうちの１つを活性化するバンクプリチャージ動作（第１の動作）を行うと共に、第１のロウアドレス信号Ｒ＿Ａを図３のアドレスラッチ回路２６内にラッチするプリアクティブ動作（第２の動作）を行う。
即ち、第２の実施例においても、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに、バンクプリチャージ動作とは異なるプリアクティブ動作として、第１のロウアドレス信号Ｒ＿Ａを予めロードする点（領域Ｘ）に特徴を有する。
バンクプリチャージ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、２クロックサイクルかけて実行される。プリアクティブ動作は、不揮発性ランダムアクセスメモリのバンクプリチャージ動作の内部動作とは分離した内部動作として、例えば、１クロックサイクルかけて実行される。
また、内部クロック信号ＣＬＫの第２のクロックサイクル（１クロックサイクル）Ｃ２のハイエッジ（時刻ｔ３）において、アクティブコマンド（第２のコマンド）Ａｃｔが入力される（ローディング）。
また、第２のクロックサイクル（１クロックサイクル）Ｃ２のハイエッジ（時刻ｔ３）において、第２のロウアドレス信号の一部Ｒ＿Ｂが入力され（ローディング）、第２のクロックサイクル（１クロックサイクル）Ｃ２のロウエッジ（時刻ｔ４）において、第２のロウアドレス信号の他の一部Ｒ＿Ｃが入力される（ローディング）。
図３の制御回路２５は、アクティブコマンドＡｃｔが入力されたときに、第２のロウアドレス信号Ｒ＿Ｂ，Ｒ＿Ｃ及び図３のアドレスラッチ回路２６内にラッチされた第１のロウアドレス信号Ｒ＿Ａに基づいて、図３のロウデコーダ２２によりメモリセルアレイ２１内の複数のワード線のうちの１つを活性化するアクティブ動作（第３の動作）を行う。
尚、図３のアドレスラッチ回路２６は、アクティブコマンドＡｃｔが入力されるまで、第１のロウアドレス信号Ｒ＿Ａをラッチし続ける。
アクティブ動作は、不揮発性ランダムアクセスメモリの内部動作（Internal operation）として、例えば、４クロックサイクルかけて実行される。
このように、第４実施形態では、アクティブコマンドに基づいたロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄの入力とは別に、バンクプリチャージコマンドＰＣＧに基づいたロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂの入力される前に、予め、ロウアドレス信号の入力が可能である。
したがって、例えば、図３のメモリセルアレイ２１内の複数のワード線（複数のロウ）を選択するためのフルロウアドレス信号のビット数が増えたとしても、アクティブコマンドＡｃｔに基づくアドレス信号の入力の追加に依存するピン数の増加や、動作速度の低下無しに、即ち、仕様の変更無しに、不揮発性ランダムアクセスメモリを、システム内に組み込むことができる。
図１５乃至図１７は、第３及び第４の実施例におけるコマンド及びアドレスのローディングの例を示している。
これらの図において、ＣＬＫは、クロック端子（ピン）から入力されるクロック信号ＣＫに基づいて生成される内部クロック信号を示している。また、ＣＡ０〜ＣＡ９は、コマンド＆アドレス端子（ピン）から入力されるコマンド＆アドレス信号を示している。
本例では、コマンド＆アドレス端子ＣＡ０〜ＣＡ９は、１０本であるが、これは、以下の説明を分かり易くするためであり、その数は、これに限定されることはない。
また、以下の説明において、メモリセルアレイ内のバンク数は、８個、これらバンクを選択するためのバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、３ビットと仮定する。但し、これも、以下の説明を分かり易くするためであり、その数は、これに限定されることはない。
さらに、本例においては、フルロウアドレス信号は、Ｒ０〜Ｒ１７の１８ビットと仮定し、リード／ライト with オートプリチャージ-コマンドＲ／Ｗ＆ＡＰが入力されたときに入力される第１のロウアドレス信号（フルロウアドレス信号の一部）は、上位ビットＲ１４〜Ｒ１７と仮定する。
但し、これについても、一例であり、本実施例にとっては、バンクプリチャージコマンドＰＣＧが入力されたときに、フルロウアドレス信号の一部が予め入力されていることが重要なことである。
図１５の「Case 4」は、リード／ライト with オートプリチャージ動作（バンクプリチャージ動作）で活性化されるバンクが、アクティブ動作（プリアクティブ動作を含む）の対象となるバンクと同じ例である。
同図に示すように、リード／ライト with オートプリチャージ-コマンドは、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ０〜ＣＡ２（Ｈ，Ｌ，Ｈ／Ｌ）から不揮発性ランダムアクセスメモリ内にロードされると共に、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ０（Ｈ（ＡＰ））から不揮発性ランダムアクセスメモリ内にロードされる。
また、カラムアドレス信号Ｃ１，Ｃ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ５，ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされ、カラムアドレス信号Ｃ３〜Ｃ７は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ１〜ＣＡ５から不揮発性ランダムアクセスメモリ内にロードされる。
本例では、フルカラムアドレス信号は、Ｃ１〜Ｃ７の７ビットである。
さらに、リード／ライト with オートプリチャージ動作の対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
また、第１のロウアドレス信号（フルロウアドレス信号の上位ビットＲ１４〜Ｒ１７）は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ６〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる（プリアクティブ動作）。
尚、同図において、×は、内部クロック信号ＣＬＫのハイエッジ（↑）又はロウエッジ（↓）において、コマンド又はアドレス信号のロードに使用していないことを意味する。
図１６及び図１７は、リード／ライト with オートプリチャージ動作（バンクプリチャージ動作）で活性化されるバンクが、アクティブ動作（プリアクティブ動作を含む）の対象となるバンクと異なる例である。
図１６の「Case 5a」では、リード／ライト with オートプリチャージ-コマンドは、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ０〜ＣＡ２（Ｈ，Ｌ，Ｈ／Ｌ）から不揮発性ランダムアクセスメモリ内にロードされると共に、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ０（Ｈ（ＡＰ））から不揮発性ランダムアクセスメモリ内にロードされる。
また、カラムアドレス信号Ｃ１，Ｃ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ５，ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされ、カラムアドレス信号Ｃ３，Ｃ４は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ１，ＣＡ２から不揮発性ランダムアクセスメモリ内にロードされる。
本例では、フルカラムアドレス信号は、Ｃ１〜Ｃ４の４ビットである。
さらに、リード／ライトの対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
また、オートプリチャージ動作及びプリアクティブ動作の対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
さらに、第１のロウアドレス信号（フルロウアドレス信号の上位ビットＲ１４〜Ｒ１７）は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ３〜ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされる（プリアクティブ動作）。
尚、同図において、×は、内部クロック信号ＣＬＫのハイエッジ（↑）又はロウエッジ（↓）において、コマンド又はアドレス信号のロードに使用していないことを意味する。
図１７の「Case 5b」では、リード／ライト with オートプリチャージ-コマンドは、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ０〜ＣＡ２（Ｈ，Ｌ，Ｈ／Ｌ）から不揮発性ランダムアクセスメモリ内にロードされると共に、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ０（Ｈ（ＡＰ））から不揮発性ランダムアクセスメモリ内にロードされる。
また、カラムアドレス信号Ｃ１〜Ｃ４は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ３〜ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされる。
本例では、フルカラムアドレス信号は、Ｃ１〜Ｃ４の４ビットである。
さらに、リード／ライトの対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのハイエッジ（↑）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
また、オートプリチャージ動作及びプリアクティブ動作の対象となるバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ７〜ＣＡ９から不揮発性ランダムアクセスメモリ内にロードされる。
さらに、第１のロウアドレス信号（フルロウアドレス信号の上位ビットＲ１４〜Ｒ１７）は、内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて、コマンド＆アドレス端子ＣＡ３〜ＣＡ６から不揮発性ランダムアクセスメモリ内にロードされる（プリアクティブ動作）。
尚、同図において、×は、内部クロック信号ＣＬＫのハイエッジ（↑）又はロウエッジ（↓）において、コマンド又はアドレス信号のロードに使用していないことを意味する。
「Case 5b」の特性は、全てのリード／ライトに対するアドレス信号が内部クロック信号ＣＬＫのハイエッジ（↑）に基づいてインプットされることである。結果として、コマンドは、「Case 5a」と異なる内部クロック信号ＣＬＫのロウエッジ（↓）に基づいて実行され得る。
［応用例］
第１及び第４の実施例は、階層ワード線方式のメモリセルアレイに組み合わせることにより、非常に有効となる。
なぜなら、階層ワード線方式では、メモリセルアレイの１本のワード線（１つのロウ）を選択するに当たって、まずは、上位アドレスにより、複数本のサブワード線に共通の１本のメインワード線を選択し、次に、中位又は下位アドレスにより、選択されたメインワード線に含まれる複数本のサブワード線のうちの１つを選択する、というステップを備えるからである。
即ち、第１及び第２の実施例を階層ワード線方式のメモリセルアレイに組み合わせることにより、不揮発性ランダムアクセスメモリの高速動作を図ることができる。
図１８は、階層ワード線方式のメモリセルアレイを示している。
本例では、メモリセルアレイは、複数のバンクＢ０〜Ｂ３を有する。複数のバンクＢ０〜Ｂ３は、それぞれ、メインロウデコーダ３０−０〜３０−３、サブロウデコーダ３１−０〜３１−３、サブアレイ３２Ａ，３２Ｂ、及び、センスアンプＳ／Ａを有する。
但し、複数のバンクＢ０〜Ｂ３の数は、４つに限られず、２つ以上であればよい。また、１つのバンクＢｒ（ｒは、０〜３のうちの１つ）内のサブアレイ３２Ａ，３２Ｂの数も、２つに限られず、３つ以上であってもよい。
メインワード線ＭＷＬ０〜ＭＷＬ３は、メインロウデコーダ３０−０〜３０−３からロウ方向に延びる。複数のサブワード線ＳＷＬｒ０〜ＳＷＬｒｔ（ｔは、自然数）は、サブロウデコーダ３１−０〜３１−３からロウ方向に延びる。
ここで、１本のメインワード線ＭＷＬｒは、複数のサブワード線ＳＷＬｒ０〜ＳＷＬｒｔに共通である。例えば、１本のメインワード線ＭＷＬ０は、複数のサブワード線ＳＷＬ０１〜ＳＷＬ０ｔに共通である。
センスアンプＳ／Ａは、サブアレイ３２Ａ，３２Ｂのカラム方向の両端にそれぞれ配置される。１つのビット線対ＢＬ０，ＢＬ１は、サブアレイ３２Ａ，３２Ｂからカラム方向に延びる。
図１９は、図１８のメインロウデコーダ及びサブロウデコーダを示している。
複数のバンク内のメイン／サブロウデコーダの構成は、同じであるため、ここでは、図１８のメインロウデコーダ３０−０及びサブロウデコーダ３１−０について説明する。また、以下の説明を分かり易くするため、１本のメインワード線ＭＷＬ０に共通の複数本のサブワード線ＳＷＬ０１〜ＳＷＬ０３の数は、４本と仮定する。
メインロウデコーダ３０−０は、ロウアドレス信号の上位ビットに基づいて、メインワード線ＭＷＬ０の活性化を制御する。
例えば、上述の第１乃至第４の実施例に対応させると、メインロウデコーダ３０−０としてのＮＡＮＤ回路３３には、バンクプリチャージコマンドＰＣＧ又はリード／ライト with オートプリチャージコマンドＲ／Ｗ＆ＡＰが入力されたときに予めロードされる第１のロウアドレス信号（例えば、Ｒ１４〜Ｒ１７）φ１が入力される。
本例では、第１のロウアドレス信号φ１の全ビットが“Ｈ”のとき、メインワード線ＭＷＬ０が活性化される。即ち、メインワード線ＭＷＬ０は、“Ｌ”になる。
ここで、メインワード線ＭＷＬ０を活性化させるタイミングは、後述するように、バンクプリチャージコマンドＰＣＧ又はリード／ライト with オートプリチャージコマンドＲ／Ｗ＆ＡＰがロードされたときであってもよいし、それらの後にアクティブコマンドＡｃｔがロードされたときであってもよい。
メインワード線ＭＷＬが“Ｌ”（活性化）のとき、ドライバユニット３４内のＰチャネル型ＦＥＴ（Field Effect Transistor）３５ａは、オン状態であり、Ｎチャネル型ＦＥＴ３５ｂは、オフ状態である。即ち、この時、サブロウデコーダ３１−０も、活性化される。
サブロウデコーダ３１−０は、ロウアドレス信号の中位ビット又は下位ビットに基づいて、サブアレイ３２Ａ，３２Ｂ内のサブワード線ＳＷＬ００〜ＳＷＬ０３の活性化を制御する。
例えば、上述の第１乃至第４の実施例に対応させると、サブロウデコーダ３１−０としてのＡＮＤ回路３６には、アクティブコマンドＡｃｔが入力されたときにロードされる第２のロウアドレス信号（例えば、Ｒ０〜Ｒ１３）φ２０〜φ２７が入力される。
本例では、第２のロウアドレス信号φ２０の全ビットが“Ｈ”のとき、サブアレイ３２Ａ内のサブワード線ＳＷＬ００が活性化される。
即ち、この時、第２のロウアドレス信号φ２０が入力されるＡＮＤ回路３６の出力は、“Ｈ”であり、第２のロウアドレス信号φ２０に対応するドライバユニット３４内のＮチャネル型ＦＥＴ３７は、オフ状態である。
従って、第２のロウアドレス信号φ２０が入力されるＡＮＤ回路３６の出力“Ｈ”は、サブアレイ３２Ａ内のサブワード線ＳＷＬ００に転送される。
この時、残りの第２のロウアドレス信号φ２１〜φ２７の全ビットのうちの少なくとも１つは、“Ｌ”である。即ち、これらロウアドレス信号が入力されるＡＮＤ回路３６の出力は、“Ｌ”であるため、サブアレイ３２Ａ内の残りのサブワード線ＳＷＬ０１〜ＳＷＬ０３及びサブアレイ３２Ｂ内の全てのサブワード線ＳＷＬ００〜ＳＷＬ０３が非活性化される。
ここで、サブワード線ＳＷＬ００を活性化させるタイミングは、例えば、アクティブコマンドＡｃｔがロードされたときである。
尚、本例では、メインワード線ＭＷＬ０とサブワード線ＳＷＬ００を活性化させるタイミングを異ならせたが、両者のタイミングは、同じであってもよい。
また、メインワード線ＭＷＬ０とサブワード線ＳＷＬ００を活性化させるタイミングが同じであるとき、そのタイミングは、バンクプリチャージコマンドＰＣＧ又はリード／ライト with オートプリチャージコマンドＲ／Ｗ＆ＡＰがロードされたときであってもよいし、それらの後にアクティブコマンドＡｃｔがロードされたときであってもよい。
図２０及び図２１は、図１８及び図１９の階層ワード線方式におけるメイン／サブワード線を活性化させるタイミングを示している。
図２０は、上述の第１及び第２の実施例に対応する。
図２０に示すように、ｔ１〜ｔ４は、図６のｔ１〜ｔ４に対応し、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃ，Ｒ＿Ｄは、図６のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃ，Ｒ＿Ｄに対応する。
例Ａでは、時刻ｔ１で、Ｒ＿Ａをラッチし、時刻ｔ２で、Ｒ＿Ｂをラッチし、時刻ｔ３で、Ｒ＿Ｃをラッチする。そして、時刻ｔ４で、Ｒ＿Ｄをラッチすると共に、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃ，Ｒ＿Ｄに基づいて、図１８及び図１９のメインワード線ＭＷＬ０及びサブワード線ＳＷＬ００を活性化する動作を行う。
例Ｂでは、時刻ｔ１で、Ｒ＿Ａをラッチし、時刻ｔ２で、Ｒ＿Ｂをラッチすると共に、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂに基づいて、図１８及び図１９のメインワード線ＭＷＬ０を活性化する動作を行う。また、時刻ｔ３で、Ｒ＿Ｃをラッチし、時刻ｔ４で、Ｒ＿Ｄをラッチすると共に、ロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄに基づいて、図１８及び図１９のサブワード線ＳＷＬ００を活性化する動作を行う。
尚、メインワード線ＭＷＬ０の活性化は、Ｒ＿Ａ、及び、Ｒ＿Ｂの一部に基づいて行い、サブワード線ＳＷＬ００の活性化は、Ｒ＿Ｂの一部、Ｒ＿Ｃ、及び、Ｒ＿Ｄに基づいて行ってもよい。
例Ｃでは、時刻ｔ１で、Ｒ＿Ａをラッチし、時刻ｔ２で、Ｒ＿Ｂをラッチすると共に、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂに基づいて、図１８及び図１９のメインワード線ＭＷＬ０及びサブワード線ＳＷＬ００を活性化する動作を行う。また、時刻ｔ３で、Ｒ＿Ｃをラッチし、時刻ｔ４で、Ｒ＿Ｄをラッチする。ロウアドレス信号Ｒ＿Ｃ，Ｒ＿Ｄは、メインワード線ＭＷＬ０及びサブワード線ＳＷＬ００の選択以外、例えば、センスアンプＳ／Ａに接続するメモリセルを決定するために使用される。
例Ａ，Ｂ，Ｃは、例である。そして、メインワード線ＭＷＬ０およびサブワード線ＳＷＬ００は、例Ａ，Ｂ，Ｃで記載されたタイミング以外のタイミングで活性化し得る。
図２１は、上述の第３及び第４の実施例に対応する。
ｔ１〜ｔ４は、図１４のｔ２〜ｔ４に対応し、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃは、図１４のロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃに対応する。
例Ａでは、時刻ｔ２で、Ｒ＿Ａをラッチし、時刻ｔ３で、Ｒ＿Ｂをラッチし、時刻ｔ４で、Ｒ＿Ｃをラッチする。また、時刻ｔ４で、ロウアドレス信号Ｒ＿Ａ，Ｒ＿Ｂ，Ｒ＿Ｃに基づいて、図１８及び図１９のメインワード線ＭＷＬ０及びサブワード線ＳＷＬ００を活性化する動作を行う。
例Ｂでは、時刻ｔ２で、Ｒ＿Ａをラッチすると共に、ロウアドレス信号Ｒ＿Ａに基づいて、図１８及び図１９のメインワード線ＭＷＬ０を活性化する動作を行う。また、時刻ｔ３で、Ｒ＿Ｂをラッチし、時刻ｔ４で、Ｒ＿Ｃをラッチする。また、時刻ｔ４で、ロウアドレス信号Ｒ＿Ｂ，Ｒ＿Ｃに基づいて、図１８及び図１９のサブワード線ＳＷＬ００を活性化する動作を行う。
例Ｃでは、時刻ｔ１で、Ｒ＿Ａをラッチすると共に、ロウアドレス信号Ｒ＿Ａに基づいて、図１８及び図１９のメインワード線ＭＷＬ０及びサブワード線ＳＷＬ００を活性化する動作を行う。また、時刻ｔ３で、Ｒ＿Ｂをラッチし、時刻ｔ４で、Ｒ＿Ｃをラッチする。ロウアドレス信号Ｒ＿Ｂ，Ｒ＿Ｃは、メインワード線ＭＷＬ０及びサブワード線ＳＷＬ００の選択以外、例えば、センスアンプＳ／Ａに接続するメモリセルを決定するために使用される。
例Ａ，Ｂ，Ｃは、例である。そして、メインワード線ＭＷＬ０およびサブワード線ＳＷＬ００は、例Ａ，Ｂ，Ｃで記載されたタイミング以外のタイミングで活性化し得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (35)

  1. 複数のバンクを備え、各バンクが複数のロウを備えるメモリセルアレイと、
    前記複数のロウに対応して設けられる複数の第１のワード線と、
    第１のロウアドレス信号をラッチするアドレスラッチ回路と、
    前記複数の第１のワード線のうちの１つを活性化するロウデコーダと、
    第１のコマンドがロードされたときにバンクアドレス信号に基づいて前記複数のバンクのうちの１つを活性化する第１の動作、および前記第１のロウアドレス信号を前記アドレスラッチ回路にラッチする第２の動作を実行し、かつ、前記第１のコマンドの後に第２のコマンドがロードされたときに第２のロウアドレス信号および前記アドレスラッチ回路にラッチされた前記第１のロウアドレス信号に基づいて前記複数の第１のワード線のうちの１つを活性化する第３の動作を実行するよう構成された制御回路と、
    を具備する不揮発性ランダムアクセスメモリ。
  2. 前記第１のコマンドはバンクプリチャージコマンドであり、前記第１の動作は前記バンクプリチャージコマンドにより実行されるバンクプリチャージ動作である請求項１の不揮発性ランダムアクセスメモリ。
  3. 前記制御回路は、前記第２のコマンド後にリード／ライトコマンドが入力されたときに、カラムアドレス信号を入力する動作を行う請求項２の不揮発性ランダムアクセスメモリ。
  4. 前記第１のコマンドはリード／ライト with オートプリチャージ-コマンドであり、前記第１の動作は前記リード／ライト with オートプリチャージ-コマンドにより実行されるバンクプリチャージ動作である請求項１の不揮発性ランダムアクセスメモリ。
  5. 前記制御回路は、前記第１のコマンドが入力されたときに、カラムアドレス信号を入力する動作を行う請求項４の不揮発性ランダムアクセスメモリ。
  6. 前記複数のロウを共通に選択する第２のワード線をさらに具備し、
    前記ロウデコーダは、
    前記第１のロウアドレス信号に基づいて、前記第２のワード線を活性化し、
    前記第２のロウアドレス信号に基づいて、前記複数の第１のワード線のうちの１つを活性化する
    請求項１の不揮発性ランダムアクセスメモリ。
  7. 前記複数の第１のワード線のうちの１つ及び前記第２のワード線は、前記第２のコマンドが入力されたときに活性化される請求項６の不揮発性ランダムアクセスメモリ。
  8. 前記第２のワード線は前記第１のコマンドが入力されたときに活性化され、前記複数の第１のワード線のうちの１つは前記第２のコマンドが入力されたときに活性化される請求項６の不揮発性ランダムアクセスメモリ。
  9. 前記複数のロウを共通に選択する第２のワード線をさらに具備し、
    前記ロウデコーダは、前記第１及び第２のロウアドレス信号に基づいて、前記第２のワード線を活性化する
    請求項１の不揮発性ランダムアクセスメモリ。
  10. 前記アドレスラッチ回路は、前記第２のコマンドが入力されるまで、前記第１のロウアドレス信号をラッチし続ける請求項１の不揮発性ランダムアクセスメモリ。
  11. 前記第２のコマンドはアクティブコマンドであり、前記第３の動作は前記アクティブコマンドにより実行されるアクティブ動作であり、前記第２の動作は前記アクティブ動作の準備を行うプリアクティブ動作である請求項１の不揮発性ランダムアクセスメモリ。
  12. 前記第１の動作で活性化されるバンクは、前記第３の動作の対象となるバンクと同じである請求項１の不揮発性ランダムアクセスメモリ。
  13. 前記第１の動作で活性化されるバンクは、前記第３の動作の対象となるバンクと異なる請求項１の不揮発性ランダムアクセスメモリ。
  14. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記第１のコマンド及び前記バンクアドレス信号は、前記内部クロック信号の１クロックサイクルのハイエッジに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  15. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記第１のコマンドは、前記内部クロック信号の１クロックサイクルのハイエッジに基づいて入力され、
    前記第２の動作は、第３のコマンドにより前記第３の動作の準備を行う動作であることが決定され、
    前記第３のコマンドは、前記１クロックサイクルのロウエッジに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  16. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記バンクアドレス信号は、前記内部クロック信号の１クロックサイクルのハイエッジに基づいて入力され、
    前記第１のロウアドレス信号の対象となるバンクを指定するバンクアドレス信号は、前記１クロックサイクルのロウエッジに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  17. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記第１のロウアドレス信号は、前記内部クロック信号の１クロックサイクルのハイエッジ及びロウエッジのうちの少なくとも１つに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  18. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記第２のコマンド及び前記第２のロウアドレス信号は、前記内部クロック信号の１クロックサイクルのハイエッジに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  19. 内部クロック信号を生成するクロックジェネレータをさらに具備し、
    前記第２のロウアドレス信号は、前記内部クロック信号の１クロックサイクルのハイエッジ及びロウエッジのうちの少なくとも１つに基づいて入力される
    請求項１の不揮発性ランダムアクセスメモリ。
  20. 複数のバンクを備え、各バンクが複数のロウを備えるメモリセルアレイと、
    前記複数のロウに対応して設けられる複数の第１のワード線と、
    第１のロウアドレス信号をラッチするアドレスラッチ回路と、
    前記複数の第１のワード線のうちの１つを活性化するロウデコーダと、
    内部クロック信号を生成するクロックジェネレータと、
    前記内部クロック信号の１クロックサイクルのハイエッジに基づいて第１のコマンドを入力し、かつ、前記１クロックサイクルのロウエッジに基づいて第２のコマンドを入力する制御回路と、
    を具備する不揮発性ランダムアクセスメモリ。
  21. 前記制御回路は、
    前記第１のコマンドが入力されたときに、バンクアドレス信号に基づいて前記複数のバンクのうちの１つを活性化する第１の動作を行い、
    前記第２のコマンドが入力されたときに、前記第１のロウアドレス信号を前記アドレスラッチ回路内にラッチする第２の動作を行い、かつ、
    前記第２のコマンド後に第３のコマンドが入力されたときに、第２のロウアドレス信号及び前記アドレスラッチ回路内にラッチされた前記第１のロウアドレス信号に基づいて、前記ロウデコーダにより前記複数の第１のワード線のうちの１つを活性化する第３の動作を行う
    請求項２０の不揮発性ランダムアクセスメモリ。
  22. 前記複数のロウを共通に選択する第２のワード線をさらに具備し、
    前記ロウデコーダは、
    前記第１のロウアドレス信号に基づいて、前記第２のワード線を活性化し、and
    前記第２のロウアドレス信号に基づいて、前記複数の第１のワード線のうちの１つを活性化する
    請求項２１の不揮発性ランダムアクセスメモリ。
  23. 前記複数の第１のワード線のうちの１つ及び前記第２のワード線は、前記第３のコマンドが入力されたときに活性化される請求項２２の不揮発性ランダムアクセスメモリ。
  24. 前記第２のワード線は前記第２のコマンドが入力されたときに活性化され、前記複数の第１のワード線のうちの１つは前記第３のコマンドが入力されたときに活性化される請求項２２の不揮発性ランダムアクセスメモリ。
  25. 前記複数のロウを共通に選択する第２のワード線をさらに具備し、
    前記ロウデコーダは、前記第１及び第２のロウアドレス信号に基づいて、前記第２のワード線を活性化する
    請求項２１の不揮発性ランダムアクセスメモリ。
  26. 前記アドレスラッチ回路は、前記第３のコマンドが入力されるまで、前記第１のロウアドレス信号をラッチし続ける請求項２１の不揮発性ランダムアクセスメモリ。
  27. 前記第１のコマンドは、バンクプリチャージコマンドであり、前記第１の動作は、前記バンクプリチャージコマンドにより実行されるバンクプリチャージ動作であり、
    前記第２のコマンドは、プリアクティブコマンドであり、前記第２の動作は、前記プリアクティブコマンドにより実行されるプリアクティブ動作であり、
    前記第３のコマンドは、アクティブコマンドであり、前記第３の動作は、前記アクティブコマンドにより実行されるアクティブ動作である
    請求項２１の不揮発性ランダムアクセスメモリ。
  28. 前記制御回路は、前記第３のコマンド後にリード／ライトコマンドが入力されたときに、カラムアドレス信号を入力する動作を行う請求項２７の不揮発性ランダムアクセスメモリ。
  29. 前記第１のコマンドは、リード／ライト with オートプリチャージ-コマンドであり、前記第１の動作は、前記リード／ライト with オートプリチャージ-コマンドにより実行されるバンクプリチャージ動作であり、
    前記第２のコマンドは、プリアクティブコマンドであり、前記第２の動作は、前記プリアクティブコマンドにより実行されるプリアクティブ動作であり、
    前記第３のコマンドは、アクティブコマンドであり、前記第３の動作は、前記アクティブコマンドにより実行されるアクティブ動作である
    請求項２１の不揮発性ランダムアクセスメモリ。
  30. 前記制御回路は、前記第１のコマンドが入力されたときに、カラムアドレス信号を入力する動作を行う請求項２９の不揮発性ランダムアクセスメモリ。
  31. 前記第１の動作で活性化されるバンクは、前記第３の動作の対象となるバンクと同じである請求項２１の不揮発性ランダムアクセスメモリ。
  32. 前記第１の動作で活性化されるバンクは、前記第３の動作の対象となるバンクと異なる請求項２１の不揮発性ランダムアクセスメモリ。
  33. 前記バンクアドレス信号は、前記１クロックサイクルの前記ハイエッジに基づいて入力される請求項２１の不揮発性ランダムアクセスメモリ。
  34. 前記バンクアドレス信号は、前記１クロックサイクルの前記ハイエッジに基づいて入力され、
    前記第１のロウアドレス信号の対象となるバンクを指定するバンクアドレス信号は、前記１クロックサイクルの前記ロウエッジに基づいて入力される
    請求項２１の不揮発性ランダムアクセスメモリ。
  35. 前記第１のロウアドレス信号は、前記１クロックサイクルの前記ハイエッジ及び前記ロウエッジのうちの少なくとも１つに基づいて入力される請求項２１の不揮発性ランダムアクセスメモリ。
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