JP2019046051A - メモリ装置およびデータ処理装置 - Google Patents

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Abstract

【課題】アドレス情報を効率良く処理する。【解決手段】一つの実施形態によれば、バスに共通に接続された１または複数の半導体装置を備えるメモリ装置が提供される。１または複数の半導体装置のそれぞれは、データを記憶するメモリ部と、入出力制御部とを有する。入出力制御部は、データ処理装置からバスを介してアドレス情報を取得し、取得したアドレス情報に応じてメモリ部にアクセスする。データ処理装置は、アドレス情報を複数のサイクルに分割してバスに送信する。入出力制御部は、データ処理装置から取得した設定情報に応じて、アドレス情報を取得するサイクル数を切り換える。【選択図】図３

Description

本実施形態は、メモリ装置およびデータ処理装置に関する。
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のデータ処理装置は、不揮発メモリ装置にアクセスする場合、コマンドを送信し、その後、アドレス情報を所定サイクル数分送信する。近年、不揮発メモリ装置の容量の増加に伴い、アドレス情報は大きくなっている。
また、複数の半導体チップを含む不揮発メモリ装置（Ｍｕｌｔｉ−Ｄｉｅ）が知られている。複数の半導体チップを含む不揮発メモリ装置にアクセスする場合、ＣＰＵは、チップを選択するための情報（チップアドレス）を含むアドレス情報を送信する。例えば、チップアドレスは、３ビットの情報であり、８個のチップを識別することが可能である。それぞれの半導体チップは、アドレス情報に含まれるチップアドレスが、自身の識別値と一致する場合に、データの書き込みまたは読み出し等を行う。一方、それぞれの半導体チップは、アドレス情報に含まれるチップアドレスが、自身の識別値と一致しない場合、データの書き込みおよび読み出し等を行わない。
ところで、不揮発メモリ装置は、１つの半導体チップのみを含む構成とすることもできる。この場合、半導体チップは、アドレス情報を受け取った場合、チップアドレスを参照せずに、毎回、データの書き込みまたは読み出し等を行う。
しかし、ＣＰＵは、不揮発メモリ装置が、１つの半導体チップのみを含む構成であるか、複数の半導体チップを含む構成であるかに関わらず、チップアドレスを含むアドレス情報を送信する。このため、１つの半導体チップのみを含む構成の不揮発メモリ装置を用いたシステムにおいて、ＣＰＵは、チップアドレスが使用されないにも関わらず、チップアドレスを含むアドレス情報を送信しなければならなかった。また、半導体チップも、使用しないチップアドレスのために余分な取得処理を実行しなければならない場合もあった。
一つの実施形態は、アドレス情報を効率良く処理することができるメモリ装置およびデータ処理装置を提供することを目的とする。
一つの実施形態によれば、バスに共通に接続された１または複数の半導体装置を備えるメモリ装置が提供される。１または複数の半導体装置のそれぞれは、データを記憶するメモリ部と、入出力制御部とを有する。入出力制御部は、データ処理装置からバスを介してアドレス情報を取得し、取得したアドレス情報に応じてメモリ部にアクセスする。データ処理装置は、アドレス情報を複数のサイクルに分割してバスに送信する。入出力制御部は、データ処理装置から取得した設定情報に応じて、アドレス情報を取得するサイクル数を切り換える。
図１は、情報処理装置の構成を示すブロック図である。 図２は、メモリ装置の構成を示すブロック図である。 図３は、半導体装置の構成を示すブロック図である。 図４は、データ処理装置におけるアドレス情報を送信する機能を示すブロック図である。 図５は、第１実施形態におけるアドレス情報の一例を示す図である。 図６は、入出力制御部による第６サイクルを処理するか否かの判断処理を示すフローチャートである。 図７は、Ｆｕｓｅ情報の設定例を示す図である。 図８は、半導体装置に割り当てられた識別値の一例を示す図である。 図９は、チップ選択のための処理を示すフローチャートである。 図１０は、半導体装置におけるメモリ制御部およびモードレジスタを示す図である。 図１１は、第２実施形態におけるアドレス情報の一例を示す図である。
以下に添付図面を参照して、実施形態にかかるメモリ装置３０およびデータ処理装置２０を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、情報処理装置１０の構成を示すブロック図である。
情報処理装置１０は、データ処理装置２０と、メモリ装置３０とを備える。データ処理装置２０は、ＣＰＵ等のプロセッシング回路である。データ処理装置２０は、メモリ装置３０にアクセスすることが可能であれば、ＣＰＵに限らず、他の装置であってもよい。
メモリ装置３０は、データを記憶する記憶装置であり、データ処理装置２０によりアクセスされる。メモリ装置３０は、パッケージ内に、同一種類の１または複数の半導体チップを内蔵する。
データ処理装置２０とメモリ装置３０との間は、バス（Ｉ／Ｏ［７：０］）を介して接続される。データ処理装置２０は、メモリ装置３０に、バスを介してコマンドおよびアドレス情報を送信する。また、データ処理装置２０およびメモリ装置３０は、バスを介して、データを送受信する。なお、本例においては、バスは、８ビット幅である。しかし、バスは、８ビット幅に限らず、他のビット幅であってもよい。
データ処理装置２０は、コマンドを送信した後に、そのコマンドによりアクセスする領域を指定するアドレス情報を、バスに送信する。この場合、データ処理装置２０は、アドレス情報を複数のサイクルに時分割してバスに送信する。
また、データ処理装置２０は、メモリ装置３０に対して、対応する専用線を介して、各種の制御信号を送信する。例えば、データ処理装置２０は、チップイネーブル信号（ＣＥｎ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥｎ）、リードイネーブル信号（ＲＥｎ）およびライトプロテクト信号（ＷＰｎ）を、メモリ装置３０に対して送信する。データ処理装置２０は、これら以外の制御信号をメモリ装置３０に送信してもよい。
また、情報処理装置１０は、データ処理装置２０とメモリ装置３０との間にコントロールロジック回路を備えてもよい。この場合、データ処理装置２０は、コントロールロジック回路を介して、制御信号の一部をメモリ装置３０に送信する。
図２は、メモリ装置３０の構成を示すブロック図である。
メモリ装置３０は、１または複数の半導体装置３２を有する。図２では、メモリ装置３０は、８個の半導体装置３２を有する。しかし、メモリ装置３０が有する半導体装置３２の個数は、８個に限られない。
１または複数の半導体装置３２は、同一の種類の半導体チップである。１または複数の半導体装置３２は、１つのデバイスとして取り扱えるように、パッケージングされている。メモリ装置３０が複数の半導体装置３２を有する場合、複数の半導体装置３２は、積層されてパッケージングされてもよいし、横に並べてパッケージングされていてもよい。
１または複数の半導体装置３２は、コマンドおよびデータを伝送するバス（Ｉ／Ｏ［７：０］）に共通に接続される。従って、データ処理装置２０から送信されたコマンドおよびデータは、１または複数の半導体装置３２の全てが受け取ることができる。また、データ処理装置２０は、１または複数の半導体装置３２の全てからデータを受け取ることができる。また、１または複数の半導体装置３２のそれぞれは、データ処理装置２０から送信された各種の制御信号を共通に受け取る。
また、１または複数の半導体装置３２のそれぞれは、互いに異なる識別値が割り当てられている。１または複数の半導体装置３２のそれぞれは、自身に割り当てられた識別値を表す信号を受け取る。例えば、メモリ装置３０が８個の半導体装置３２を有する場合、１または複数の半導体装置３２のそれぞれは、３ビットの識別値を受け取る。
図３は、半導体装置３２の構成を示すブロック図である。
１または複数の半導体装置３２のそれぞれは、図３に示すような機能の回路を有する。１または複数の半導体装置３２のそれぞれは、メモリ部４２と、制御信号取得部４４と、モードレジスタ４６と、入出力制御部４８と、コマンドレジスタ５０と、メモリ制御部５２と、アドレスレジスタ５４とを有する。
メモリ部４２は、データを記憶する。本例においては、メモリ部４２は、不揮発性である。なお、メモリ部４２は、不揮発性に限らず、揮発性であってもよい。
メモリ部４２は、メモリセルアレイ６０と、データレジスタ６２と、カラムデコーダ６４と、ロウデコーダ６６と、センス増幅器６８とを含む。
メモリセルアレイ６０は、マトリクス状に配列された複数のメモリセルを含む。複数のメモリセルのそれぞれは、複数本のビットラインの何れかおよび複数本のワードラインの何れかに接続される。メモリセルアレイ６０は、１本のビットラインおよび１本のワードラインが選択されることにより、１つのメモリセルが選択される。
メモリセルは、例えば、抵抗変化素子を含む。抵抗変化素子は、対応するビットラインおよび対応するワードラインの間に接続される。抵抗変化素子は、所定電圧が印加されることにより、高抵抗状態と低抵抗状態との間を遷移する。メモリセルは、このような抵抗変化素子の抵抗状態が切り替えられることにより、２値のデータを記憶する。なお、メモリセルは、抵抗変化素子に代えてデータを記憶可能な他の種類の素子を含んでもよい。
データレジスタ６２は、書き込み時には、データ処理装置２０から取得したデータを一時的に格納する。また、データレジスタ６２は、読み出し時には、メモリセルアレイ６０から読み出したデータを一時的に格納する。
カラムデコーダ６４は、データ処理装置２０から取得したアドレス情報に基づき、アクセス対象のメモリセルに接続されたビットラインを選択する。ロウデコーダ６６は、データ処理装置２０から取得したアドレス情報に基づき、アクセス対象のメモリセルに接続されたワードラインを選択する。カラムデコーダ６４およびロウデコーダ６６は、書き込み時において、選択したビットラインおよびワードラインに接続されたメモリセルに対して、データレジスタ６２に格納されたデータを書き込む。
また、センス増幅器６８は、読み出し時において、カラムデコーダ６４およびロウデコーダ６６により選択されたビットラインおよびワードラインに接続されたメモリセルからデータを読み出す。そして、センス増幅器６８は、読み出し時において、メモリセルから読み出したデータをデータレジスタ６２に書き込む。
制御信号取得部４４は、データ処理装置２０から送信された各種の制御信号を取得する。例えば、制御信号取得部４４は、チップイネーブル信号（ＣＥｎ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥｎ）、リードイネーブル信号（ＲＥｎ）およびライトプロテクト信号（ＷＰｎ）を取得する。制御信号取得部４４は、これら以外の制御信号をデータ処理装置２０から取得してもよい。制御信号取得部４４は、取得した制御信号を入出力制御部４８およびメモリ制御部５２に与える。
また、制御信号取得部４４は、設定値入力端子を介して、自身に割り当てられた設定値を取得する。そして、制御信号取得部４４は、取得した識別値を入出力制御部４８およびメモリ制御部５２に与える。
例えば、半導体装置３２は、製造時において、設定値入力端子が、設定値に応じて、電源ラインまたはグランドラインに接続される。これにより、制御信号取得部４４は、自身に割り当てられた設定値を取得することができる。
本例においては、半導体装置３２は、ＣＡＤＤ０端子と、ＣＡＤＤ１端子と、ＣＡＤＤ２端子とを有する。そして、図３の例では、ＣＡＤＤ０端子がグランドラインに接続され、ＣＡＤＤ１端子が電源ラインに接続され、ＣＡＤＤ２端子が電源ラインに接続される。これにより、図３の半導体装置３２には、“０１１”（ＣＡＤＤ０＝０、ＣＡＤＤ１＝１、ＣＡＤＤ２＝１）の識別値が割り当てられる。なお、他の半導体装置３２は、他の識別値が割り当てられる。
モードレジスタ４６は、各種の設定値を記憶する。モードレジスタ４６に記憶された各種の設定値は、データ処理装置２０により書き換えが可能である。また、モードレジスタ４６に記憶された設定情報は、工場出荷時において、予め定められた値に初期設定されていてもよい。
入出力制御部４８は、バス（Ｉ／Ｏ［７：０］）を介してデータ処理装置２０と接続される。入出力制御部４８は、制御信号取得部４４により取得された各種の制御信号により特定されるタイミングで、データ処理装置２０からバスを介してコマンド、データおよびアドレス情報を取得する。そして、入出力制御部４８は、取得したコマンド、データおよびアドレス情報に応じてメモリ部４２にアクセスする。この場合、入出力制御部４８は、モードレジスタ４６に記憶された各種の設定値に従って動作する。
例えば、入出力制御部４８は、データ処理装置２０から取得したコマンドをコマンドレジスタ５０に書き込む。また、入出力制御部４８は、データ処理装置２０から取得したアドレス情報をアドレスレジスタ５４に書き込む。また、書き込み時において、入出力制御部４８は、データ処理装置２０から取得したデータをメモリ部４２内のデータレジスタ６２に書き込む。また、読み出し時において、入出力制御部４８は、メモリ部４２内のデータレジスタ６２からデータを読み出して、バスを介してデータ処理装置２０に送信する。
アドレスレジスタ５４は、入出力制御部４８により取得されたアドレス情報を格納する。アドレスレジスタ５４に格納されたアドレス情報は、メモリ部４２内のカラムデコーダ６４およびロウデコーダ６６に読み出される。
コマンドレジスタ５０は、入出力制御部４８により取得されたコマンドを格納する。コマンドレジスタ５０に格納されたコマンドは、メモリ制御部５２により読み出される。
メモリ制御部５２は、コマンドレジスタ５０に格納されたコマンドに従って、半導体装置３２の全体の動作制御をする。また、メモリ制御部５２は、モードレジスタ４６への設定値の書き込みを指示するコマンド（モードレジスタライトコマンド）を受け取った場合、受け取ったコマンドにより指示された設定値を、モードレジスタ４６の指定されたアドレスに書き込む。これにより、メモリ制御部５２は、データ処理装置２０からの指示に応じて、入出力制御部４８の動作モード等を切り換えることができる。
図４は、データ処理装置２０におけるアドレス情報を送信する機能を示すブロック図である。データ処理装置２０は、アドレス情報を送信するための機能として、アドレス情報生成部７２と、アドレス送信部７４とを有する。
アドレス情報生成部７２は、メモリ装置３０に対してデータの書き込みまたはデータの読み出しを行う場合、メモリアドレスおよびチップアドレスを含むアドレス情報を生成する。メモリアドレスは、メモリ部４２におけるアクセス対象の領域を指定する情報である。１または複数の半導体装置３２のそれぞれが有するメモリ部４２は、共通のアドレス空間を有する。これにより、データ処理装置２０は、１または複数の半導体装置３２のそれぞれが有するメモリ部４２に対して、共通にアクセスすることができる。
チップアドレスは、１または複数の半導体装置３２のうちのアクセス対象となる１つの半導体装置３２を指定する情報である。これにより、データ処理装置２０は、メモリ装置３０が複数の半導体装置３２を含む構成である場合に、指定した何れか１つの半導体装置３２にのみアクセスすることができる。
ここで、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２のみを含む場合（シングルチップ）、メモリアドレスおよびチップアドレスを含むアドレス情報を送信するか、メモリアドレスを含むがチップアドレスを含まないアドレス情報を送信するかを切り換えることができる。アドレス情報生成部７２は、設定されたモードに応じて、メモリアドレスおよびチップアドレスを含むアドレス情報、または、メモリアドレスを含むがチップアドレスを含まないアドレス情報を生成する。
アドレス送信部７４は、アドレス情報生成部７２により生成されたアドレス情報を複数のサイクルに分割してバスに送信する。例えば、アドレス送信部７４は、コマンドを送信した後に、そのコマンドによりアクセスする領域を指定するアドレス情報を送信する。
アドレス送信部７４は、メモリアドレスおよびチップアドレスを含むアドレス情報を送信する場合、アドレス情報を、第１サイクル数のサイクルに分割して送信する。一方、アドレス送信部７４は、メモリアドレスを含むがチップアドレスを含まないアドレス情報を送信する場合、アドレス情報を、第１サイクル数より少ない第２サイクル数のサイクルに分割して送信する。これにより、アドレス送信部７４は、チップアドレスを含まないアドレス情報を送信する場合、チップアドレスを含むアドレス情報を送信する場合と比較して、少ないサイクル数でアドレス情報を送信することができる。
さらに、アドレス送信部７４は、アドレス情報を含む何れかのサイクルにおいて、設定情報を送信する。設定情報は、第１サイクル数のアドレス情報を送信したか、第２サイクル数のアドレス情報を送信したかを示す。データ処理装置２０は、第１サイクル数のアドレス情報（例えば、チップアドレスを含むアドレス情報）を送信する場合、第１値（例えば１）とされた設定情報を送信する。また、データ処理装置２０は、第２サイクル数のアドレス情報（例えば、チップアドレスを含まないアドレス情報）を送信する場合、第２値（例えば０）とされた設定情報を送信する。
そして、１または複数の半導体装置３２のそれぞれが有する入出力制御部４８は、データ処理装置２０から取得した設定情報に応じて、アドレス情報を取得するサイクル数を切り換える。具体的には、入出力制御部４８は、設定情報が第１値（例えば１）を示す場合、第１サイクル数のアドレス情報を取得する。入出力制御部４８は、設定情報が第１値（例えば１）を示す場合、例えば、メモリアドレスおよびチップアドレスを含むアドレス情報を取得する。
また、入出力制御部４８は、設定情報が第２値（例えば０）を示す場合、第２サイクル数のアドレス情報を取得する。入出力制御部４８は、設定情報が第２値（例えば０）を示す場合、例えば、メモリアドレスを含むがチップアドレスを含まないアドレス情報を取得する。
また、データ処理装置２０は、メモリ装置３０が２以上の所定個の半導体装置３２を含む場合、メモリアドレスおよび第１ビット幅のチップアドレスを含むアドレス情報を送信するか、メモリアドレスおよび第１ビット幅より短い第２ビット幅のチップアドレスを含むアドレス情報を送信するかを切り換えることができる。例えば、メモリ装置３０が２個の半導体装置３２を含む場合、メモリアドレスおよび３ビットのチップアドレスを含むアドレス情報を送信するか、メモリアドレスおよび１ビットのチップアドレスを含むアドレス情報を送信するかを切り換えることができる。
そして、アドレス送信部７４は、メモリアドレスおよび第１ビット幅のチップアドレスを含むアドレス情報を送信する場合、アドレス情報を、第１サイクル数のサイクルに分割して送信する。一方、アドレス送信部７４は、メモリアドレスおよび第２ビット幅のチップアドレスを含むアドレス情報を送信する場合、アドレス情報を、第１サイクル数より少ない第２サイクル数のサイクルに分割して送信する。これにより、アドレス送信部７４は、少ないビット幅のチップアドレスを含むアドレス情報を送信する場合、長いビット幅のチップアドレスを含むアドレス情報を送信する場合と比較して、少ないサイクル数でアドレス情報を送信することができる。
さらに、データ処理装置２０は、第１サイクル数のアドレス情報（例えば、第１ビット幅のチップアドレスを含むアドレス情報）を送信する場合、第１値（例えば１）とされた設定情報を送信する。また、データ処理装置２０は、第２サイクル数のアドレス情報（例えば、第２ビット幅のチップアドレスを含むアドレス情報）を送信する場合、第２値（例えば０）とされた設定情報を送信する。
そして、入出力制御部４８は、設定情報が第１値（例えば１）を示す場合、例えば、メモリアドレスおよび第１ビット幅のチップアドレスを含むアドレス情報を取得する。また、入出力制御部４８は、設定情報が第２値（例えば０）を示す場合、例えば、メモリアドレスおよび第２ビット幅のチップアドレスを含むアドレス情報を取得する。
図５は、第１実施形態におけるアドレス情報の一例を示す図である。データ処理装置２０は、一例として、アドレス情報として、１２ビット分のカラムアドレス（ＣＡ０〜ＣＡ１１）と、２５ビット分のページアドレス（ＰＡ０〜ＰＡ２４）とを送信する。
本例では、メモリ部４２は、複数のページに分割される。また、複数のページのそれぞれは、複数のカラムに分割される。
１２ビット分のカラムアドレス（ＣＡ０〜ＣＡ１１）は、メモリ部４２におけるアクセス対象のカラムを指定する情報である。また、２５ビットのうちの下位２２ビット分のページアドレス（ＰＡ０〜ＰＡ２１）は、メモリ部４２におけるアクセス対象のページを指定する情報である。従って、本例において、１２ビット分のカラムアドレス（ＣＡ０〜ＣＡ１１）および下位２２ビット分のページアドレス（ＰＡ０〜ＰＡ２１）は、メモリ部４２におけるアクセス対象の領域を指定するメモリアドレスに対応する。
また、２５ビットのうちの上位３ビット分のページアドレス（ＰＡ２２〜ＰＡ２４）は、メモリ装置３０に内蔵されている複数の半導体装置３２のうちのアクセス対象の１つの半導体装置３２を指定する情報である。従って、本例において、上位３ビット分のページアドレス（ＰＡ２２〜ＰＡ２４）は、チップアドレスに対応する。
ここで、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合、６個のサイクルにアドレス情報を分割して送信する。
この場合、具体的には、データ処理装置２０は、第１サイクルに、第１から第８ビットまでのカラムアドレス（ＣＡ０〜ＣＡ７）を送信する。データ処理装置２０は、第２サイクルに、第９から第１２ビットまでのカラムアドレス（ＣＡ８〜ＣＡ１１）を送信する。データ処理装置２０は、第３サイクルに、第１から第７ビットまでのページアドレス（ＰＡ０〜ＰＡ６）を送信する。データ処理装置２０は、第４サイクルに、第８から第１５ビットまでのページアドレス（ＰＡ７〜ＰＡ１４）を送信する。データ処理装置２０は、第５サイクルに、第１６から第２３ビットまでのページアドレス（ＰＡ１５〜ＰＡ２２）を送信する。データ処理装置２０は、第６サイクルに、第２４から第２５ビットまでのページアドレス（ＰＡ２３〜ＰＡ２４）を送信する。
また、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含まないアドレス情報を送信する場合、５個のサイクルにアドレス情報を分割して送信する。この場合、具体的には、データ処理装置２０は、第１サイクルから第４サイクルまでに、チップアドレスを含むアドレス情報を送信する場合と同一の情報を送信する。データ処理装置２０は、第５サイクルに、第１６から第２２ビットまでのページアドレス（ＰＡ１５〜ＰＡ２１）を送信する。
また、データ処理装置２０は、メモリ装置３０が２以上の所定個（本例では２個）の半導体装置３２を含む場合であって、第１ビット幅（本例では３ビット幅）のチップアドレスを含むアドレス情報を送信する場合、６個のサイクルにアドレス情報を分割して送信する。この場合、具体的には、データ処理装置２０は、第１サイクルから第６サイクルまでに、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合と、同一の情報を送信する。
また、データ処理装置２０は、メモリ装置３０が２以上の所定個（本例では２個）の半導体装置３２を含む場合であって、第２ビット幅（本例では１ビット幅）のチップアドレスを含むアドレス情報を送信する場合、５個のサイクルにアドレス情報を分割して送信する。この場合、具体的には、データ処理装置２０は、第１サイクルから第４サイクルまでに、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合と、同一の情報を送信する。そして、データ処理装置２０は、第５サイクルに、第１６から第２３ビットまでのページアドレス（ＰＡ１５〜ＰＡ２２）を送信する。
さらに、データ処理装置２０は、アドレス情報を送信するサイクルの中に、設定情報（ＭＣ）を含めて送信する。例えば、メモリ装置３０が１つの半導体装置３２のみを含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合、データ処理装置２０は、ＭＣ＝第１値（例えば１）とした設定情報を送信する。また、例えば、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含まないアドレス情報を送信する場合、データ処理装置２０は、ＭＣ＝第２値（例えば０）とした設定情報を送信する。
また、例えば、メモリ装置３０が所定個（本例では２個）の半導体装置３２を含む場合であって、第１ビット幅（本例では３ビット幅）のチップアドレスを含むアドレス情報を送信する場合、データ処理装置２０は、ＭＣ＝第１値（例えば１）とした設定情報を送信する。また、例えば、メモリ装置３０が所定個（本例では２個）の半導体装置３２を含む場合であって、第２ビット幅（本例では１ビット幅）のチップアドレスを含むアドレス情報を送信する場合、データ処理装置２０は、ＭＣ＝第２値（例えば０）とした設定情報を送信する。
なお、データ処理装置２０は、設定情報を、チップアドレスが含まれるサイクルより前のサイクルに送信する。本例においては、データ処理装置２０は、第３サイクルに、設定情報（ＭＣ）を送信する。これにより、半導体装置３２は、チップアドレス（ＰＡ２２〜ＰＡ２４）を取得する前に、チップアドレス（ＰＡ２２〜ＰＡ２４）に対する処理が必要か否かを判断することができる。
また、データ処理装置２０は、チップアドレスの少なくとも一部を複数のサイクルの最後のサイクルに送信し、最後のサイクルにはページアドレス以外の情報を送信しない。これにより、データ処理装置２０は、最後のサイクル以外のサイクルにおいて送信する情報の配置（フォーマット）を、チップアドレスを含まないアドレス情報を送信する場合と、チップアドレスを含むアドレス情報を送信する場合とで同一にすることができる。半導体装置３２は、チップアドレスを含まないアドレス情報を受信した場合と、チップアドレスを含むアドレス情報を受信した場合とで、同一の配置（フォーマット）のデータ部分に対して同一の処理を実行することができる。
図６は、入出力制御部４８による第６サイクルを処理するか否かの判断処理を示すフローチャートである。メモリ装置３０における入出力制御部４８は、データ処理装置２０からアドレス情報を受信した場合、第６サイクルの処理をする前に、図６に示す処理を実行する。
まず、Ｓ１１において、入出力制御部４８は、設定情報（ＭＣ）を取得する。続いて、Ｓ１２において、入出力制御部４８は、設定情報が第１値であるか否か（ＭＣ＝１であるか否か）を判断する。設定情報が第１値（ＭＣ＝１）である場合（Ｓ１２のＹｅｓ）、Ｓ１３において、入出力制御部４８は、第６サイクルのデータの取得処理を実行する。そして、入出力制御部４８は、第６サイクルのデータの取得処理を実行した後、アドレス情報の取得処理を終了する。
一方、設定情報が第１値ではない（ＭＣ≠１）場合（Ｓ１２のＮｏ）、Ｓ１４において、入出力制御部４８は、第６サイクルのデータの取得処理をスキップし、アドレス情報の取得処理を終了する。入出力制御部４８は、第１サイクルから第５サイクルまでのデータの取得処理を実行した後、取得処理を終了する。
以上の処理を実行することにより、入出力制御部４８は、データ処理装置２０から取得した設定情報に応じて、アドレス情報を取得するサイクル数を切り換えることができる。具体的には、入出力制御部４８は、設定情報が第１値（ＭＣ＝１）を示す場合、第１サイクル数（第１サイクルから第６サイクルまでの６サイクル）のアドレス情報を取得することができる。例えば、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）、入出力制御部４８は、設定情報が第１値（ＭＣ＝１）を示していれば、メモリアドレスおよびチップアドレスを含むアドレス情報を取得することができる。また、例えば、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合、入出力制御部４８は、設定情報が第１値（ＭＣ＝１）を示していれば、メモリアドレスおよび第１ビット幅（例えば３ビット）のチップアドレスを含むアドレス情報を取得することができる。
また、入出力制御部４８は、設定情報が第２値（ＭＣ＝０）を示す場合、第２サイクル数（第１サイクルから第５サイクルまでの５サイクル）のアドレス情報を取得することができる。例えば、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）、入出力制御部４８は、設定情報が第２値（ＭＣ＝０）を示していれば、メモリアドレスを含むがチップアドレスを含まないアドレス情報を取得することができる。また、例えば、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合、入出力制御部４８は、設定情報が第２値（ＭＣ＝０）を示していれば、メモリアドレスおよび第２ビット幅（例えば１ビット）のチップアドレスを含むアドレス情報を取得することができる。
図７は、Ｆｕｓｅ情報の設定例を示す図である。メモリ装置３０は、Ｆｕｓｅ情報を記憶している。Ｆｕｓｅ情報は、内蔵する半導体装置３２の個数（チップ数）を示す。
例えば、Ｆｕｓｅ情報は、工場出荷時において、それぞれの半導体装置３２に書き込まれる。例えば、Ｆｕｓｅ情報は、２ビットの情報である。本例においては、Ｆｕｓｅ情報は、メモリ装置３０に内蔵される個数（チップ数）が１個（１チップ）であるか、２個（２チップ）であるか、４個（４チップ）であるか、または、８個（８チップ）であるかを示す。
図８は、半導体装置３２に割り当てられた識別値の一例を示す図である。メモリ装置３０に内蔵される１または複数の半導体装置３２には、それぞれ固有の識別値が割り当てられる。メモリ装置３０に内蔵される８個の半導体装置３２には、識別値として、０、１、２、３、４、５、６および７が割り当てられる。
また、半導体装置３２には、所定の設定値入力端子が電源ラインまたはグランドラインに接続されることにより、割り当てられた識別値が与えられる。例えば、半導体装置３２には、ＣＡＤＤ０端子、ＣＡＤＤ１端子およびＣＡＤＤ２端子が電源ラインまたはグランドラインに接続されることにより、識別値が与えられる。
複数の半導体装置３２のそれぞれに備えられる入出力制御部４８は、アドレス情報を受け取った場合、アドレス情報に含まれるチップアドレスを取得する。メモリ装置３０が複数の半導体装置３２を備える場合、入出力制御部４８は、アドレス情報に含まれるチップアドレスと、割り当てられた識別値とを比較する。そして、メモリ装置３０が複数の半導体装置３２を備える場合、入出力制御部４８は、チップアドレスと識別値とが一致することを条件として、メモリ部４２におけるアドレス情報に含まれるメモリアドレスに示された領域にアクセスする。
なお、メモリ装置３０が１つの半導体装置３２を備える場合、入出力制御部４８は、アドレス情報に含まれるチップアドレスと識別値とを比較せずに、メモリ部４２におけるアドレス情報に含まれるメモリアドレスに示された領域にアクセスする。
図９は、チップ選択のための処理を示すフローチャートである。入出力制御部４８は、データ処理装置２０からアドレス情報を受信した場合、例えば図９に示すような処理を実行する。
アドレス情報を受信した場合、まず、Ｓ２１において、入出力制御部４８は、Ｆｕｓｅ情報を参照する。続いて、入出力制御部４８は、Ｆｕｓｅ情報に基づき、メモリ装置３０に内蔵されている半導体装置３２の個数を検出する。
メモリ装置３０に１個の半導体装置３２が内蔵されている場合、入出力制御部４８は、処理をＳ２２に進める。Ｓ２２において、入出力制御部４８は、アクセス対象として自身が選択されたと判断し、メモリ部４２におけるメモリアドレスに対応する位置にアクセスする。これにより、メモリ装置３０が１つの半導体装置３２を備える場合、入出力制御部４８は、アドレス情報に含まれるチップアドレスと識別値とを比較せずに、メモリ部４２におけるアドレス情報に含まれるメモリアドレスに示された領域にアクセスすることができる。そして、入出力制御部４８は、Ｓ２２の処理を終了すると本フローを終了する。
メモリ装置３０に２個以上の半導体装置３２が内蔵されている場合、入出力制御部４８は、処理をＳ２３に進める。Ｓ２３において、入出力制御部４８は、チップアドレスと、識別値とが一致するか否かを比較する。
例えば、メモリ装置３０に２個の半導体装置３２が内蔵されている場合、Ｓ２３において、入出力制御部４８は、チップアドレスの１ビット目（例えば、ＰＡ２２）と、識別値の１ビット目（例えば、ＣＡＤＤ０）とを比較する。また、メモリ装置３０に４個の半導体装置３２が内蔵されている場合、Ｓ２３において、入出力制御部４８は、チップアドレスの１ビット目および２ビット目（例えば、ＰＡ２２およびＰＡ２３）と、識別値の１ビット目および２ビット目（例えば、ＣＡＤＤ０およびＣＡＤＤ１）とを比較する。また、メモリ装置３０に８個の半導体装置３２が内蔵されている場合、Ｓ２３において、入出力制御部４８は、チップアドレスの１ビット目から３ビット目まで（例えば、ＰＡ２２からＰＡ２４）と、識別値の１ビット目から３ビット目まで（例えば、ＣＡＤＤ０からＣＡＤＤ２）とを比較する。
チップアドレスと識別値とが一致した場合（Ｓ２３のＹｅｓ）、Ｓ２４において、入出力制御部４８は、アクセス対象として自身が選択されたと判断し、メモリ部４２におけるメモリアドレスに対応する位置にアクセスする。これにより、メモリ装置３０が複数の半導体装置３２を備える場合、入出力制御部４８は、チップアドレスと識別値とが一致することを条件として、メモリ部４２におけるアドレス情報に含まれるメモリアドレスに示された領域にアクセスすることができる。そして、入出力制御部４８は、Ｓ２４の処理を終了すると本フローを終了する。
チップアドレスと識別値とが一致しなかった場合（Ｓ２３のＮｏ）、入出力制御部４８は、アクセス対象として自身が選択されなかったと判断し、何ら処理をせずに本フローを終了する。
以上のように、第１実施形態に係るデータ処理装置２０は、メモリアドレスおよびチップアドレスを含むアドレス情報を第１サイクル数（例えば６サイクル）のサイクルに分割して送信し、メモリアドレスを含むがチップアドレスを含まないアドレス情報を第２サイクル数（例えば５サイクル）のサイクルに分割して送信する。さらに、データ処理装置２０は、チップアドレスを含むアドレス情報を送信したか、チップアドレスを含まないアドレス情報を送信したかを示す設定情報を、アドレス情報を送信するサイクルに含めて送信する。
そして、第１実施形態に係るメモリ装置３０に備えられる１または複数の半導体装置３２のそれぞれは、データ処理装置２０から取得した設定情報に応じて、アドレス情報を取得するサイクル数を切り換える。これにより、第１実施形態に係るメモリ装置３０は、チップアドレスを含まないアドレス情報を受け取った場合、チップアドレスを取得するための処理を実行しなくてよい。従って、第１実施形態に係るメモリ装置３０は、アドレス情報の取得のための無駄な処理を無くして、アドレス情報を効率良く処理することができる。
（第２実施形態）
つぎに、第２実施形態に係る情報処理装置１０について説明をする。第２実施形態に係る情報処理装置１０は、第１実施形態に係る情報処理装置１０と略同一の構成および機能を有する。第２実施形態の説明では、第１実施形態で説明したユニットと、略同一の機能および構成のユニットには同一の符号を付けて、相違点を除き詳細な説明を省略する。
図１０は、半導体装置３２におけるメモリ制御部５２およびモードレジスタ４６を示す図である。第２実施形態において、データ処理装置２０は、アドレス情報を含む何れかのサイクルに設定情報を送信することに代えて、アドレス情報の送信に先だって、半導体装置３２におけるモードレジスタ４６に設定情報を記憶させる。具体的には、データ処理装置２０は、モードレジスタライトコマンドをメモリ装置３０に与えて、設定情報をモードレジスタ４６の所定のアドレスに記憶させる。
例えば、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、メモリアドレスおよびチップアドレスを含むアドレス情報を送信する場合には、第１値（ここでは、例えば１）を示す設定情報をモードレジスタ４６に記憶させる。また、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、メモリアドレスを含むがチップアドレスを含まないアドレス情報を送信する場合には、第２値（ここでは、例えば０）を示す設定情報をモードレジスタ４６に記憶させる。
また、例えば、データ処理装置２０は、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合であって、メモリアドレスおよび第１ビット幅（例えば３ビット幅）のチップアドレスを含むアドレス情報を送信する場合には、第１値（ここでは、例えば１）を示す設定情報をモードレジスタ４６に記憶させる。また、データ処理装置２０は、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合であって、メモリアドレスおよび第２ビット幅（例えば１ビット幅）のチップアドレスを含むアドレス情報を送信する場合には、第２値（ここでは、例えば０）を示す設定情報をモードレジスタ４６に記憶させる。
１または複数の半導体装置３２のそれぞれが有するメモリ制御部５２は、モードレジスタライトコマンドおよび設定情報を受け取ると、モードレジスタ４６の所定のアドレスに受け取った設定情報を書き込む。そして、モードレジスタ４６は、第１値（ここでは例えば１）を表す設定情報が書き込まれた場合、“１”を示す選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ＝１）を入出力制御部４８へと出力する。また、モードレジスタ４６は、第２値（ここでは例えば０）を表す設定情報が書き込まれた場合、“０”を示す選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ＝０）を入出力制御部４８へと出力する。
図１０は、第２実施形態におけるアドレス情報の一例を示す図である。第２実施形態において、データ処理装置２０は、設定情報を含まないアドレス情報をメモリ装置３０に送信する。
例えば、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）、データ処理装置２０は、チップアドレスを含むアドレス情報を６個のサイクルに分割して、設定情報を含めずに送信する。具体的には、データ処理装置２０は、第１サイクルに、第１から第８ビットまでのカラムアドレス（ＣＡ０〜ＣＡ７）を送信する。データ処理装置２０は、第２サイクルに、第９から第１２ビットまでのカラムアドレス（ＣＡ８〜ＣＡ１１）を送信する。データ処理装置２０は、第３サイクルに、第１から第８ビットまでのページアドレス（ＰＡ０〜ＰＡ７）を送信する。データ処理装置２０は、第４サイクルに、第９から第１６ビットまでのページアドレス（ＰＡ８〜ＰＡ１５）を送信する。データ処理装置２０は、第５サイクルに、第１７から第２４ビットまでのページアドレス（ＰＡ１６〜ＰＡ２３）を送信する。データ処理装置２０は、第６サイクルに、第２５から第２６ビットまでのページアドレス（ＰＡ２４〜ＰＡ２５）を送信する。
また、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）、データ処理装置２０は、チップアドレスを含まないアドレス情報を、５個のサイクルにアドレス情報を分割して、設定情報を含めずに送信する。この場合、具体的には、データ処理装置２０は、第１サイクルから第４サイクルまでに、チップアドレスを含むアドレス情報を送信する場合と同一の情報を送信する。データ処理装置２０は、第５サイクルに、第１７から第２３ビットまでのページアドレス（ＰＡ１６〜ＰＡ２２）を送信する。
また、例えば、メモリ装置３０が２個の半導体装置３２を含む場合、データ処理装置２０は、第１ビット幅（例えば３ビット）のチップアドレスを含むアドレス情報を６個のサイクルに分割して、設定情報を含めずに送信する。具体的には、データ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合と同様に送信する。
また、例えば、メモリ装置３０が２個の半導体装置３２を含む場合、データ処理装置２０は、第２ビット幅（例えば１ビット）のチップアドレスを含むアドレス情報を５個のサイクルに分割して、設定情報を含めずに送信する。具体的には、データ処理装置２０は、第１サイクルから第４サイクルまでに、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含むアドレス情報を送信する場合と、同一の情報を送信する。そして、データ処理装置２０は、第５サイクルに、第１７から第２４ビットまでのページアドレス（ＰＡ１６〜ＰＡ２３）を送信する。
そして、第２実施形態において、入出力制御部４８は、選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ）が“１”示す場合に、第６サイクルのデータの取得処理を実行する。すなわち、選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ）が“１”を示す場合に、入出力制御部４８は、第６サイクルのデータの取得処理を実行した後、アドレス情報の取得処理を終了する。
一方、入出力制御部４８は、選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ）が“０”を示す場合に、第６サイクルのデータの取得処理を実行しない。すなわち、選択信号（ＥＮ＿６ＴＨ＿ＣＹＣＬＥ）が“０”を示す場合に、入出力制御部４８は、第５サイクルのデータの取得処理を実行した後、アドレス情報の取得処理を終了する。
以上のように、第２実施形態に係るデータ処理装置２０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）、チップアドレスを含むアドレス情報を送信したか、チップアドレスを含まないアドレス情報を送信したかを示す設定情報を、メモリ装置３０に備えられる１または複数の半導体装置３２のモードレジスタ４６に記憶させる。また、第２実施形態に係るデータ処理装置２０は、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合、第１ビット幅のチップアドレスを含むアドレス情報を送信したか、第２ビット幅のチップアドレスを含むアドレス情報を送信したかを示す設定情報を、メモリ装置３０に備えられる複数の半導体装置３２のモードレジスタ４６に記憶させる。
そして、第２実施形態に係るメモリ装置３０に備えられる１または複数の半導体装置３２のそれぞれは、モードレジスタ４６に記憶された設定情報に応じて、アドレス情報を取得するサイクル数を切り換える。これにより、第２実施形態に係るメモリ装置３０は、メモリ装置３０が１つの半導体装置３２を含む場合（シングルチップ）であって、チップアドレスを含まないアドレス情報を受け取った場合、チップアドレスを取得するための処理を実行しなくてよい。また、第２実施形態に係るメモリ装置３０は、メモリ装置３０が２以上の所定個（例えば２個）の半導体装置３２を含む場合であって、第２ビット幅のチップアドレスを含むアドレス情報を受け取った場合、不必要なビットを取得するための処理を実行しなくてよい。従って、第２実施形態に係るメモリ装置３０は、アドレス情報の取得のための無駄な処理を無くして、アドレス情報を効率良く処理することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 情報処理装置、２０ データ処理装置、３０ メモリ装置、３２ 半導体装置、４２ メモリ部、４４ 制御信号取得部、４６ モードレジスタ、４８ 入出力制御部、５０ コマンドレジスタ、５２ メモリ制御部、５４ アドレスレジスタ、６０ メモリセルアレイ、６２ データレジスタ、６４ カラムデコーダ、６６ ロウデコーダ、６８ センス増幅器、７２ アドレス情報生成部、７４ アドレス送信部、８２ ＮＡＮＤ回路、８４ 反転回路。

Claims (14)

  1. バスに共通に接続された１または複数の半導体装置を備えるメモリ装置であって、
    前記１または複数の半導体装置のそれぞれは、
    データを記憶するメモリ部と、
    データ処理装置から前記バスを介してアドレス情報を取得し、取得した前記アドレス情報に応じて前記メモリ部にアクセスする入出力制御部と、
    を有し、
    前記データ処理装置は、前記アドレス情報を複数のサイクルに分割して前記バスに送信し、
    前記入出力制御部は、前記データ処理装置から取得した設定情報に応じて、前記アドレス情報を取得するサイクル数を切り換える
    メモリ装置。
  2. 前記入出力制御部は、
    前記設定情報が第１値を示す場合、第１サイクル数の前記アドレス情報を取得し、
    前記設定情報が第２値を示す場合、前記第１サイクル数より少ない、第２サイクル数の前記アドレス情報を取得する
    請求項１に記載のメモリ装置。
  3. 前記１または複数の半導体装置のそれぞれが有する前記メモリ部は、共通のアドレス空間を有し、
    前記アドレス情報は、前記メモリ部におけるアクセス対象の領域を指定するメモリアドレスと、前記１または複数の半導体装置のうちのアクセス対象となる１つの半導体装置を指定するチップアドレスとを含み、
    前記設定情報が第１値を示す場合、前記メモリアドレスおよび前記チップアドレスを含む前記アドレス情報を取得し、
    前記設定情報が第２値を示す場合、前記メモリアドレスを含み、前記チップアドレスを含まない前記アドレス情報を取得する
    請求項２に記載のメモリ装置。
  4. 前記１または複数の半導体装置のそれぞれが有する前記メモリ部は、共通のアドレス空間を有し、
    前記アドレス情報は、前記メモリ部におけるアクセス対象の領域を指定するメモリアドレスと、前記１または複数の半導体装置のうちのアクセス対象となる１つの半導体装置を指定するチップアドレスとを含み、
    前記設定情報が第１値を示す場合、前記メモリアドレス、および、第１ビット幅の前記チップアドレスを含む前記アドレス情報を取得し、
    前記設定情報が第２値を示す場合、前記メモリアドレス、および、前記第１ビット幅より短い第２ビット幅の前記チップアドレスを含む前記アドレス情報を取得する
    請求項２に記載のメモリ装置。
  5. 前記１または複数の半導体装置のそれぞれには、互いに異なる識別値が割り当てられており、
    複数の半導体装置を備える場合、前記入出力制御部は、前記アドレス情報に含まれる前記チップアドレスと、割り当てられた前記識別値とを比較し、前記チップアドレスと前記識別値とが一致することを条件として、前記メモリ部における前記アドレス情報に含まれる前記メモリアドレスに示された領域にアクセスする
    請求項３または４に記載のメモリ装置。
  6. 前記チップアドレスの少なくとも一部は、前記アドレス情報が含まれる複数のサイクルのうち最後のサイクルに含まれる
    請求項４に記載のメモリ装置。
  7. 前記設定情報は、前記アドレス情報を含むサイクルに含まれ、
    前記入出力制御部は、前記アドレス情報に含まれる前記設定情報に応じて、前記アドレス情報を取得するサイクル数を切り換える
    請求項３から６の何れか１項に記載のメモリ装置。
  8. 前記設定情報は、前記チップアドレスが含まれるサイクルより前のサイクルに含まれる
    請求項７に記載のメモリ装置。
  9. 前記１または複数の半導体装置のそれぞれは、
    前記設定情報を記憶するモードレジスタと、
    前記データ処理装置から取得したコマンドに応じて前記モードレジスタに記憶された前記設定情報を書き換えるメモリ制御部と、
    をさらに有し、
    前記入出力制御部は、前記モードレジスタに記憶された前記設定情報に応じて、前記アドレス情報を取得するサイクル数を切り換える
    請求項１から６の何れか１項に記載のメモリ装置。
  10. 前記モードレジスタに記憶された前記設定情報は、工場出荷時において、予め定められた値に初期設定されている
    請求項９に記載のメモリ装置。
  11. バスに共通に接続された１または複数の半導体装置を備えるメモリ装置に対して、データの書き込みおよびデータの読み出しを行うデータ処理装置であって、
    設定されたモードに応じて、前記１または複数の半導体装置のうちのアクセス対象となる１つの半導体装置を指定するチップアドレスを含むアドレス情報、または、前記チップアドレスを含まないアドレス情報を生成するアドレス情報生成部と、
    前記アドレス情報を複数のサイクルに分割して前記バスを介して前記メモリ装置に送信するアドレス送信部と、
    を備え、
    前記アドレス送信部は、前記チップアドレスを含むアドレス情報を第１サイクル数のサイクルに分割して送信し、前記チップアドレスを含まないアドレス情報を前記第１サイクル数より少ない第２サイクル数のサイクルに分割して送信する
    データ処理装置。
  12. 前記アドレス送信部は、前記チップアドレスを含むアドレス情報を送信したか、前記チップアドレスを含まないアドレス情報を送信したかを示す設定情報を、前記アドレス情報を送信するサイクルに含めて送信する
    請求項１１に記載のデータ処理装置。
  13. バスに共通に接続された２以上の半導体装置を備えるメモリ装置に対して、データの書き込みおよびデータの読み出しを行うデータ処理装置であって、
    設定されたモードに応じて、前記２以上の半導体装置のうちのアクセス対象となる１つの半導体装置を指定するチップアドレスを含むアドレス情報を生成するアドレス情報生成部と、
    前記アドレス情報を複数のサイクルに分割して前記バスを介して前記メモリ装置に送信するアドレス送信部と、
    を備え、
    前記アドレス情報生成部は、第１ビット幅の前記チップアドレスを含む前記アドレス情報、または、前記第１ビット幅より短い第２ビット幅の前記チップアドレスを含む前記アドレス情報を生成し、
    前記アドレス送信部は、前記第１ビット幅の前記チップアドレスを含むアドレス情報を第１サイクル数のサイクルに分割して送信し、前記第２ビット幅の前記チップアドレスを含むアドレス情報を前記第１サイクル数より少ない第２サイクル数のサイクルに分割して送信する
    データ処理装置。
  14. 前記アドレス送信部は、前記第１ビット幅の前記チップアドレスを含むアドレス情報を送信したか、前記第２ビット幅の前記チップアドレスを含む前記チップアドレスを含むアドレス情報を送信したかを示す設定情報を、前記アドレス情報を送信するサイクルに含めて送信する
    請求項１３に記載のデータ処理装置。
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