KR20170086345A - 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템 - Google Patents

메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템 Download PDF

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Abstract

본 기술은 채널에 포함된 다수의 입출력 라인들에 연결되고, 상태 체크 커맨드(status check command)에 응답하여 레디/비지 신호들을 상기 입출력 라인들에 출력하는 다수의 메모리 칩들; 및 상기 채널을 통해 상기 상태 체크 커맨드를 상기 메모리 칩들에 전송하고, 상기 입출력 라인들을 통해 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 동작 상태를 동시에 판단하는 메모리 컨트롤러를 포함하는 메모리 시스템을 포함한다.

Description

메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템{Memory system having memory chip and memory controller}
본 발명은 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 채널을 통해 서로 연결된 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 디지털 기기들을 호스트(host)라 하면, 메모리 컨트롤러는 호스트와 메모리 장치 사이에서 커맨드 및 데이터를 포함한 다양한 정보를 전송할 수 있다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 데이터 증가로 인해, 메모리 장치에는 다수의 메모리 칩들이 포함된다. 다수의 메모리 칩들은 채널(channel)을 통해 메모리 컨트롤러와 통신한다. 예를 들면, 하나의 채널에 다수의 메모리 칩들이 연결될 수 있고, 메모리 시스템에는 다수의 채널들이 포함될 수 있다.
본 발명의 실시예는 채널의 크기를 감소시키고 메모리 컨트롤러의 동작 속도를 개선할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 상태 체크 커맨드(status check command)에 응답하여 레디/비지 신호를 출력하는 메모리 칩; 및 상기 메모리 칩에 연결된 입출력 라인을 통해 상기 메모리 칩에 상기 상태 체크 커맨드를 전송하고, 상기 입출력 라인을 통해 수신된 상기 레디/비지 신호에 따라 상기 메모리 칩의 동작 상태를 판단하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 채널에 포함된 다수의 입출력 라인들에 연결되고, 상태 체크 커맨드(status check command)에 응답하여 레디/비지 신호들을 상기 입출력 라인들에 출력하는 다수의 메모리 칩들; 및 상기 채널을 통해 상기 상태 체크 커맨드를 상기 메모리 칩들에 전송하고, 상기 입출력 라인들을 통해 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 동작 상태를 동시에 판단하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 그룹들로 구분되고, 다수의 입출력 라인들에 공통으로 연결되며, 상기 그룹별로 상기 입출력 라인들에 레디/비지 신호들을 각각 출력하는 다수의 메모리 칩들; 및 상기 그룹 단위로 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 동작 상태를 동시에 판단하는 메모리 컨트롤러를 포함한다.
본 기술은 메모리 컨트롤러와 메모리 칩들 사이에 연결된 채널의 크기를 감소시킬 수 있으며, 메모리 칩들의 상태(status)를 파악하는 상태 체크(status check) 동작 시간을 단축할 수 있다. 이로 인해, 메모리 시스템의 크기를 감소시키면서 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 컨트롤러와 메모리 칩들의 연결관계를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 채널 및 메모리 칩들의 연결관계를 설명하기 위한 도면이다.
도 4는 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 5는 메모리 칩을 구체적으로 설명하기 위한 도면이다.
도 6은 도 5의 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 메모리 칩 그룹들(1110, 1120, ..., 11k0)을 포함할 수 있다. 메모리 칩 그룹들(1110, 1120, ..., 11k0)은 채널들(CH1, CH2, ..., CHk; k는 양의 정수)을 통해 메모리 컨트롤러(1200)와 통신할 수 있다. 메모리 칩 그룹들(1110, 1120, ..., 11k0) 각각은 다수의 메모리 칩들을 포함한다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 커맨드가 수신되면, 수신된 커맨드에 따라 채널들(CH1, CH2, ..., CHk)을 통해 메모리 칩 그룹들(1110, 1120 및 11k0)에 포함된 메모리 칩들을 제어할 수 있다.
메모리 컨트롤러(1200)가 메모리 칩들을 제어하기 이전에, 메모리 컨트롤러(1200)는 어떤 메모리 칩들이 사용 가능한지를 파악하기 위한 상태 체크 동작을 수행한다. 예를 들면, 메모리 컨트롤러(1200)는 메모리 칩들로부터 출력된 레디/비지 신호에 따라 사용 가능한 메모리 칩들을 구분할 수 있다. 메모리 칩들의 상태가 파악되면, 메모리 컨트롤러(1200)는 동작 중이 아닌 메모리 칩들 중 어느 하나의 메모리 칩을 선택하고, 선택된 메모리 칩이 동작을 수행할 수 있도록 선택된 메모리 칩을 제어할 수 있다. 메모리 칩들의 상태를 파악하기 위한 상태 체크 동작 시, 메모리 컨트롤러(1200)는 선택된 채널에 연결된 하나의 메모리 칩의 상태를 판단하거나, 선택된 채널에 연결된 다수의 메모리 칩들의 상태를 동시에 판단할 수 있다.
도 2는 메모리 컨트롤러와 메모리 칩들의 연결관계를 설명하기 위한 도면이다.
도 2를 참조하면, 도 1에 도시된 메모리 칩 그룹들(1110, 1120, ..., 11k0) 중 제1 메모리 칩 그룹(1110)과 메모리 컨트롤러(1200) 간의 연결 관계가 도시되어 있다. 나머지 메모리 칩 그룹들(도 1의 1120~11k0)도 도 2에 도시된 제1 메모리 칩 그룹(1110)와 같이 채널들을 통해 메모리 컨트롤러(1200)에 연결될 수 있다.
제1 메모리 칩 그룹(1110)은 제1 채널(CH1)에 공통으로 연결된 다수의 메모리 칩들(NV11~NV18)을 포함할 수 있다. 도 2에서는 8개의 메모리 칩들(NV11~NV18)이 도시되어 있으나, 이는 설명의 편의를 위한 것이므로, 메모리 시스템에 따라 더 많은 수의 저장 장치들이 포함될 수 있다. 메모리 칩들(NV11~NV18)은 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있으나, 휴대용 전자기기들에서는 전원 공급이 차단되어도 데이터가 유지될 수 있는 비휘발성 메모리 장치가 주로 사용되고 있다. 예를 들면, 메모리 칩들(NV11~NV18)은 낸드 플래시 메모리 장치들(NAND flash memory devices)을 포함할 수 있다.
메모리 컨트롤러(1200)와 제1 메모리 칩 그룹(1110)에 포함된 메모리 칩들이 제1 채널(CH1)을 통해 다양한 정보들을 전송하기 위하여, 제1 채널(CH1)에는 다수의 라인들이 포함된다. 제1 채널(CH1)을 보다 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 채널 및 메모리 칩들의 연결관계를 설명하기 위한 도면으로써, 제1 채널(CH1)에 연결된 메모리 칩들(NV1~NVi; i는 양의 정수)이 예를 들어 도시되어 있다.
도 3을 참조하면, 제1 채널(CH1)은 커맨드 래치 인에이블 신호(Command Latch Enable signal; CLE)가 인가되는 라인과, 어드레스 래치 인에이블 신호(Address Latch Enable signal; ALE)가 인가되는 라인과, 다수의 입출력 라인들(IO1~IOi)을 포함할 수 있다.
도 3에는 도시되지 않았으나, 상술한 라인들 외에도 칩 인에이블 신호(Chip Enable signal), 라이트 인에이블 신호(Write Enable signal), 리드 인에이블 신호(Read Enable signal), 라이트 프로텍트 신호(Write Protect signal)가 각각 인가되는 라인들이 더 포함될 수 있다. 예를 들면, 칩 인에이블 신호는 선택된 메모리 칩이 레디(ready) 상태인 경우, 선택된 메모리 칩을 대기 모드로 진입시키는 데 사용될 수 있다. 또한, 칩 인에이블 신호는 메모리 칩들(NV1~NVi)에 각각 연결된 칩 인에이블 라인들 중 선택된 칩 인에이블 라인 또는 선택된 칩 인에이블 라인들을 통해 선택된 메모리 칩에 또는 선택된 메모리 칩들에 인가될 수 있다. 예를 들면, 메모리 칩의 상태를 체크하기 위한 상태 체크 동작시, 선택된 메모리 칩이 하나인 경우에는 선택된 메모리 칩에만 칩 인에이블 신호가 활성화되고 나머지 비선택된 메모리 칩들에는 칩 인에이블 신호가 비활성화될 수 있다. 또는, 메모리 칩의 상태를 체크하기 위한 상태 체크 동작이 모든 메모리 칩들에 대하여 수행되는 경우에는, 모든 메모리 칩들의 칩 인에이블 신호들이 모두 활성화되거나 모두 비활성화될 수 있다. 커맨드 래치 인에이블 신호(CLE)는 커맨드(command)를 선택된 메모리 칩(NV1~NVi 중 어느 하나)에 로딩할 때 사용될 수 있다. 어드레스 래치 인에이블 신호(ALE)는 어드레스를 선택된 메모리 칩(NV1~NVi 중 어느 하나)에 로딩하거나, 그룹화된 메모리 칩들을 선택하기 위한 그룹 아이디(group ID)를 메모리 칩들(NV1~NVi)에 전송할 때 사용될 수 있다. 리드 인에이블 신호는 선택된 메모리 칩으로부터 데이터를 출력할 때 사용될 수 있다. 라이트 프로텍트 신호는 돌발적인 프로그램 동작 또는 소거 동작이 수행될 때, 메모리 칩을 보호하는데 사용될 수 있다.
커맨드(command), 어드레스(address) 및 데이터(data)는 입출력 라인들(IO1~IOi)을 통하여 메모리 컨트롤러(1200)로부터 선택된 메모리 칩에 전송될 수 있다. 예를 들면, 메모리 칩들(NV1~NVi)에 공통으로 연결된 입출력 라인들(IO1~IOi)을 통해 커맨드, 어드레스 또는 데이터가 메모리 칩들(NV1~NVi) 중 어느 하나, 또는 선택된 메모리 칩들, 또는 모든 메모리 칩들(NV1~NVi)에 입력될 수 있다.
메모리 칩들(NV1~NVi)의 상태 정보가 포함된 포함한 레디/비지(ready/busy) 신호는 레디/비지 전용 라인이 아닌, 입출력 라인들(IO1~IOi)을 통해 메모리 칩들(NV1~NVi)로부터 메모리 컨트롤러(1200)로 전송될 수 있다. 상태 체크 동작을 위하여, 입출력 라인들(IO1~IOi)은 상태 체크 동작을 위하여 메모리 칩들(NV1~NVi)에 각각 대응되도록 설정될 수 있다. 예를 들면, 제1 메모리 칩(NV1)의 레디/비지 신호는 제1 입출력 라인(IO1)을 통해서 메모리 컨트롤러(1200)에 전송되도록 설정될 수 있고, 제2 메모리 칩(NV2)의 레디/비지 신호는 제2 입출력 라인(IO2)을 통해서 메모리 컨트롤러(1200)에 전송되도록 설정될 수 있다. 이러한 방식으로, 제i 메모리 칩(NVi)의 레디/비지 신호는 제i 입출력 라인(IO)을 통해서 메모리 컨트롤러(1200)에 전송되도록 설정될 수 있다.
이를 위해, 메모리 컨트롤러(1200)는 제1 내지 제i 입출력 라인들(IO1~IOi)에 각각 대응되는 메모리 칩들(NV1~NVi)의 정보를 저장하고, 상태 체크 동작시, 제1 내지 제i 입출력 라인들(IO1~IOi)을 통해 전송된 레디/비지 신호들에 따라 제1 내지 제i 메모리 칩들(NV1~NVi)의 상태를 판단할 수 있다. 이를 위한 메모리 컨트롤러(1200)의 구성을 구체적으로 설명하면 다음과 같다.
도 4는 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 시스템(100)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장할 수 있으며, 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 버퍼 메모리(1210)는 상태 체크 동작에 필요한 제1 내지 제i 입출력 라인들(IO1~IOi)과 제1 내지 제i 메모리 칩들(NV1~NVi)의 매칭 정보를 저장할 수 있다.
CPU(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드 및 어드레스를 생성할 수 있다. 예를 들면, CPU(1220)는 상태 체크 동작을 위한 상태 체크 커맨드(status check command)를 생성할 수 있고, 메모리 칩들이 그룹화된 경우에는 메모리 칩 그룹(memory chip group)을 선택하기 위한 그룹 아이디(group ID)를 생성할 수 있다. 또한, CPU(1220)는 제1 내지 제i 입출력 라인들(IO1~IOi)을 통해 수신된 레디/비지 신호들에 따라 제1 내지 제i 메모리 칩들(NV1~NVi)의 상태를 판단할 수 있고, 판단 결과에 따라 선택된 메모리 칩들의 동작 순서를 결정하거나, 선택된 메모리 칩의 동작을 제어하기 위한 커맨드를 생성할 수 있다.
SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다.
호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다.
ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다.
메모리 인터페이스(1260)는 채널(CH)을 통해 메모리 장치(1100)에 연결되고, 메모리 장치(1100)와 인터페이싱 할 수 있다.
다음으로, 메모리 장치(1100)에 포함되는 메모리 칩의 구성을 설명하도록 한다.
도 5는 메모리 칩을 구체적으로 설명하기 위한 도면으로써, 메모리 장치(1100)에 포함된 메모리 장치들은 서로 유사하게 구성되므로, 이들 중 제1 메모리 칩(NV1)을 예를 들어 설명하도록 한다.
도 5를 참조하면, 제1 메모리 칩(NV1)은 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하도록 구성된 제어회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 형성될 수 있다. 2차원 구조는 메모리 셀들이 반도체 기판 상에 수평 방향으로 배열된 구조를 의미하며, 3차원 구조는 메모리 셀들이 반도체 기판 상에 수직 방향으로 배열된 구조를 의미한다.
주변회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들을 생성할 수 있다. 프로그램 동작을 예로 들면, 전압 생성 회로(121)는 프로그램 동작 신호(OPSIG)가 수신되면, 프로그램 동작에 필요한 프로그램 전압, 패스 전압 등의 다양한 레벨을 갖는 동작 전압들을 생성할 수 있다. 동작 전압들은 글로벌 라인들(global lines; GL)을 통해 로우 디코더(122)로 전송된다.
로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 메모리 블록들 중 하나 또는 다수의 메모리 블록들을 선택할 수 있고, 글로벌 라인들(GL)을 통해 전달받은 동작 전압들을 선택된 메모리 블록 또는 메모리 블록들에 연결된 로컬 라인들(LL1~LLK)에 전달할 수 있다.
페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 입출력 회로(125) 사이에서 데이터(DATA)를 전달할 수 있다.
입출력 회로(125)는 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD), 그룹 아이디(GID) 및 데이터(DATA)를 수신받고, 커맨드(CMD), 어드레스(ADD) 및 그룹 아이디(GID)를 제어 회로(130)에 전달하고, 데이터(DATA)를 컬럼 디코더(124)에 전달할 수 있다. 또한, 입출력 회로(125)는 제어 회로(130)로부터 수신받은 레디/비지 신호(R/B#), 그룹 선택 정보(SEL_G) 및 입출력 라인 정보(SEL_IO)에 응답하여 제1 내지 제i 입출력 라인들(IO1~IOi) 중 설정된 입출력 라인을 통해 레디/비지 신호(R/B#)를 출력할 수 있다. 예를 들면, 상태 체크 동작시 제1 메모리 칩(NV1)이 제1 입출력 라인(IO1)에 대응되도록 설정되어 있으면, 제1 메모리 칩(NV1)은 레디/비지 신호(R/B#)를 제1 입출력 라인(IO1)을 통해 출력한다.
제어 회로(130)는 커맨드 래치 인에이블 신호(CLE)에 응답하여 커맨드(CMD)를 수신받고, 어드레스 래치 인에이블 신호(ALE)에 응답하여 어드레스(ADD) 또는 그룹 아이디(GID)를 수신받을 수 있다. 제어 회로(130)는 수신된 커맨드(CMD) 및 어드레스(ADD)에 응답하여 다양한 동작을 수행할 수 있다.
노말 동작시, 제어 회로(130)는 프로그램, 리드 또는 소거 동작에 대응되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어하기 위한 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
상태 체크 동작시, 제어 회로(130)는 입출력 회로(125)로부터 수신받은 커맨드(CMD)에 응답하여 레디/비지 신호(R/B#) 및 입출력 라인 선택 정보(SEL_IO)를 출력하거나, 커맨드(CMD) 및 그룹 아이디(GID)에 응답하여 레디/비지 신호(R/B#), 그룹 선택 정보(SEL_G) 및 입출력 라인 선택 정보(SEL_IO)를 출력할 수 있다.
채널에 연결된 메모리 칩들의 개수가 기준 개수보다 적은 메모리 시스템에서는, 제어 회로(130)는 커맨드(CMD)에 응답하여 레디/비지 신호(R/B#) 및 입출력 라인 선택 정보(SEL_IO)를 출력할 수 있다. 또는, 채널에 연결된 메모리 칩들의 개수가 기준 개수보다 같거나 많은 메모리 시스템에서는, 제어 회로(130)는 커맨드(CMD) 및 그룹 아이디(GID)에 응답하여 레디/비지 신호(R/B#), 그룹 선택 정보(SEL_G) 및 입출력 라인 선택 정보(SEL_IO)를 출력할 수 있다. 기준 개수는 메모리 시스템에 따라 다르게 설정될 수 있다. 그룹 아이디(GID)는 채널에 연결된 메모리 칩들이 다수의 그룹들로 구분된 경우, 선택된 그룹에 포함된 메모리 칩들의 상태 체크 동작을 수행하기 위한 그룹 선택 정보를 포함한다.
또한, 제어 회로(130)는 제1 메모리 칩(NV1)의 상태 정보를 저장하고, 상태 체크 동작시, 상태 정보를 레디/비지 신호(R/B#)로써 출력할 수 있다. 상태 정보는 제1 메모리 칩(NV1)의 동작에 따라 지속적으로 업데이트될 수 있다. 예를 들면, 상태 정보는 제1 메모리 칩(NV1)의 동작 상태에 따라 '1' 또는 '0' 데이터로 저장될 수 있다. 만약, 제1 메모리 칩(NV1)이 새로운 동작을 수행할 준비가 되어 있으면, 상태 정보는 레디(ready) 상태를 나타내는 '1' 데이터로 저장될 수 있다. 만약, 제1 메모리 칩(NV1)이 특정 동작을 수행하는 중이면, 상태 정보는 비지(busy) 상태를 나타내는 '0' 데이터로 저장될 수 있다.
도 6은 도 5의 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 6을 참조하면, 제어 회로(130)는 상태 정보를 저장하는 상태 정보 저장부(31)와 입출력 라인 정보 저장부(33)를 포함할 수 있다. 또한, 메모리 칩들이 다수의 그룹으로 구분된 경우, 제어 회로(130)는 그룹 정보 저장부(32)를 더 포함할 수 있다.
상태 정보 저장부(31)는 메모리 칩의 동작 상태를 나타내는 상태 정보를 저장한다. 상태 정보는 도 5에서 상술한 바와 같이 '0' 또는 '1' 데이터로 저장될 수 있으며, 메모리 칩의 동작 상태에 따라 지속적으로 업데이트될 수 있다. 상태 정보 저장부(31)는 상태 체크 동작을 위한 커맨드(CMD)에 응답하여, 저장된 상태 정보를 레디/비지 신호(R/B#)로써 출력할 수 있다.
그룹 정보 저장부(32)는 그룹 정보를 저장하고, 그룹 아이디(GID)에 응답하여 그룹 정보를 그룹 선택 정보(SEL_G)로써 출력할 수 있다. 예를 들면, 제1 메모리 칩(NV1)이 제1 그룹에 포함되어 있으면, 그룹 정보는 그룹 정보 저장부(32)에 '0' 데이터로 저장되고, 제1 메모리 칩(NV1)이 제2 그룹에 포함되어 있으면, 그룹 정보는 그룹 정보 저장부(32)에 '1' 데이터로 저장될 수 있다. 상태 체크 동작시, 그룹 정보 저장부(32)는 그룹 아이디(GID)와 그룹 정보가 서로 일치하지를 판단하고, 판단 결과에 따라 그룹 선택 정보(SEL_G)를 출력할 수 있다.
입출력 라인 정보 저장부(33)는 메모리 칩에 대응되는 입출력 라인의 정보를 저장한다. 예를 들면, 상태 체크 동작시, 제1 메모리 칩(NV1)이 제1 입출력 라인(IO1)에 대응되도록 설정된 경우, 제1 메모리 칩(NV1)의 입출력 라인 정보 저장부(33)는 제1 입출력 라인에 대한 핫라인 정보를 포함하고, 저장된 핫라인 정보를 입출력 라인 선택 정보(SEL_IO)로써 출력할 수 있다.
입출력 회로(125)는 레디/비지 신호(R/B#) 및 입출력 라인 선택 정보(SEL_IO)에 응답하여 레디/비지 신호(R/B#)를 출력할 수 있다. 또는, 메모리 칩들이 다수의 그룹들로 구분된 경우에는, 레디/비지 신호(R/B#), 그룹 선택 정보(SEL_G) 및 입출력 라인 선택 정보(SEL_IO)에 응답하여 레디/비지 신호(R/B#)를 출력할 수 있다. 예를 들면, 입출력 회로(125)는 입출력 라인 선택 정보(SEL_IO)에 응답하여 선택된 입출력 라인을 통해 레디/비지 신호(R/B#)를 출력할 수 있다. 또한, 그룹 선택 정보(SEL_G)를 사용하는 경우, 입출력 회로(125)는 그룹 선택 정보(SEL_G)에 응답하여 선택된 입출력 라인을 통해 레디/비지 신호(R/B#)를 출력할지를 결정한다. 예를 들면, 상태 체크 동작의 대상이 제1 메모리 칩(NV1)이 포함된 그룹이 아닌 경우, 입출력 회로(125)는 그룹 선택 정보(SEL_G)에 응답하여 수신받은 레디/비지 신호(R/B#)를 선택된 입출력 라인으로 출력하지 않고, 상태 체크 동작의 대상이 제1 메모리 칩(NV1)이 포함된 그룹인 경우에는, 입출력 회로(125)는 그룹 선택 정보(SEL_G)에 응답하여 수신받은 레디/비지 신호(R/B#)를 선택된 입출력 라인으로 출력한다.
상태 체크 동작이 입출력 라인들을 통해 어떻게 수행되는지를 구체적으로 설명하면 다음과 같다.
도 7은 본 발명의 일 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 설명의 편의를 위하여 제1 내지 제8 입출력 라인들(IO<1:8>)과 제1 내지 제8 메모리 칩들(NV1~NV8)을 예를 들어 설명하도록 한다. 입출력 라인들과 메모리 칩들의 개수는 메모리 시스템에 따라 다를 수 있다.
제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD)가 제1 내지 제8 메모리 칩들(NV1~NV8)에 공통으로 입력된다. 본 실시예에서는 하나의 채널에 연결된 모든 메모리 칩들의 상태 체크 동작을 동시에 수행하므로, 제1 내지 제8 메모리 칩들(NV1~NV8)에 칩 인에이블 신호들을 전송하지 않거나, 제1 내지 제8 메모리 칩들(NV1~NV8) 모두에게 칩 인에이블 신호들을 전송할 수 있다. 상태 체크 동작의 시간을 단축하기 위해서는, 제1 내지 제8 메모리 칩들(NV1~NV8)에 칩 인에이블 신호들을 전송하지 않는 것이 바람직하다. 제1 내지 제8 메모리 칩들(NV1~NV8)은 상태 체크 커맨드(SR_CMD)에 응답하여 제1 내지 제8 입출력 라인들(IO<1:8>)에 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)을 동시에 출력할 수 있다. 구체적으로 설명하면, 제1 메모리 칩(NV1)은 제1 레디/비지 신호(R/B#<1>)를 제1 입출력 라인(IO<1>)으로 출력하도록 설정될 수 있고, 제2 메모리 칩(NV2)은 제2 레디/비지 신호(R/B#<2>)를 제2 입출력 라인(IO<2>)으로 출력하도록 설정될 수 있다. 이와 같은 방식으로, 제1 내지 제8 메모리 칩들(NV1~NV8)은 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)을 동시에 출력할 수 있다.
메모리 컨트롤러(도 3의 1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 수신된 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)에 따라 제1 내지 제8 메모리 칩들(NV1~NV8)의 동작 상태를 판단할 수 있다. 메모리 컨트롤러(1200)는 제1 내지 제8 메모리 칩들(NV1~NV8)의 동작 상태를 판단한 후, 동작 가능한 상태의 메모리 칩들에게 후속 동작을 위한 커맨드들을 전송할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 동작 가능한 상태의 메모리 칩의 칩 인에이블 신호를 활성화하여 해당 메모리 칩을 선택하고, 선택된 메모리 칩에 후속 동작을 위한 커맨드를 전송할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면으로써, 메모리 칩들의 개수가 입출력 라인들의 개수보다 많은 경우의 체크 동작에 관한 것이다.
도 8을 참조하면, 제1 내지 제8 입출력 라인들(IO<1:8>)에 제1 내지 제16 메모리 칩들(NV1~NV16)이 연결된 경우, 제1 내지 제16 메모리 칩들(NV1~NV16)을 그룹 단위로 동작시킬 수 있다. 본 실시예에서는 제1 내지 제8 입출력 라인들(IO<1:8>)에 연결된 메모리 칩들의 상태 체크 동작을 그룹 단위로 동시에 수행되므로, 칩 인에이블 신호들이 모두 비활성화되거나 모두 활성화될 수 있다. 상태 체크 동작의 시간을 단축하기 위해서는, 칩 인에이블 신호들을 모두 비활성화 하는 것이 바람직하다. 예를 들면, 제1 내지 제8 메모리 칩들(NV1~NV8)이 제1 그룹에 포함될 수 있고, 제9 내지 제16 메모리 칩들(NV9~NV16)이 제2 그룹에 포함될 수 있다. 제1 그룹과 제2 그룹은 그룹 아이디(GID)를 사용하여 서로 구분될 수있기 때문에 칩 인에이블 신호들이 비활성화되더라도 그룹을 선택할 수 있다. 제1 그룹에는 제1 그룹 아이디(GID<1>)가 부여될 수 있고, 제2 그룹에는 제2 그룹 아이디(GID<2>)가 부여될 수 있다. 예를 들면, 메모리 컨트롤러(도 3의 1200)가 제1 그룹 아이디(GIF<1>)를 출력하면, 제1 그룹에 포함된 제1 내지 제8 메모리 칩들(NV1~NV8)이 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)을 출력할 수 있다. 이때, 제2 그룹에 포함된 제9 내지 제16 메모리 칩들(NV9~NV16)은 제9 내지 제16 레디/비지 신호들(R/B#<1:8>)을 출력하지 않는다. 보다 구체적으로 설명하면 다음과 같다.
상태 체크 동작시, 메모리 컨트롤러(도 3의 1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD)를 제1 내지 제16 메모리 칩들(NV1~NV16)에 공통으로 송신하고, 이어서 그룹 아이디(GID)를 송신한다. 제1 그룹이 선택된 후에 제2 그룹이 선택되는 경우를 예를 들면, 메모리 컨트롤러(1200)는 상태 체크 커맨드(SR_CMD)를 제1 내지 제8 입출력 라인들(IO<1:8>)에 출력한다. 제1 내지 제16 메모리 칩들(NV1~NV16)은 상태 체크 커맨드(SR_CMD)를 공통으로 수신하고 상태 체크 동작을 수행하기 위한 준비를 한다.
이어서, 메모리 컨트롤러(1200)는 제1 그룹을 선택하기 위한 제1 그룹 아이디(GID<1>)를 제1 내지 제8 입출력 라인들(IO<1:8>)로 출력한다. 제1 그룹 아이디(GID<1>)에 의해 제1 그룹에 포함된 제1 내지 제8 메모리 칩들(NV1~NV8)이 선택되고, 제2 그룹에 포함된 제9 내지 제16 메모리 칩들(NV9~NV16)은 비선택된다.
선택된 제1 내지 제8 메모리 칩들(NV1~NV8)은 제1 내지 제8 입출력 라인들(IO<1:8>) 중 각각 할당된 입출력 라인을 통해 레디/비지 신호를 출력한다. 예를 들면, 제1 메모리 칩(NV1)은 제1 입출력 라인(IO<1>)을 통해 제1 레디/비지 신호(R/B#<1>)를 출력하고, 제2 메모리 칩(NV2)은 제2 입출력 라인(IO>2>)을 통해 제2 레디/비지 신호(R/B#<2>)를 출력한다. 이와 같은 방식으로 제3 내지 제8 메모리 칩들(NV3~NV8)도 각각 지정된 제3 내지 제8 입출력 라인들(IO<3:8>)을 통해 제3 내지 제8 레디/비지 신호들(R/B#<3:8>)을 출력한다.
메모리 컨트롤러(1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 수신된 제1 그룹의 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)을 수신한 후, 제2 그룹의 상태 체크 동작을 위하여 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD) 및 제2 그룹 아이디(GID<2>)를 순차적으로 출력한다. 제2 그룹 아이디(GID<2>)에 의해 제2 그룹에 포함된 제9 내지 제16 메모리 칩들(NV9~NV16)이 선택되고, 제1 그룹에 포함된 제1 내지 제8 메모리 칩들(NV1~NV8)은 비선택된다. 선택된 제9 내지 제16 메모리 칩들(NV9~NV16)은 제1 내지 제8 입출력 라인들(IO<1:8>) 중 각각 할당된 입출력 라인을 통해 레디/비지 신호를 출력한다. 예를 들면, 제9 메모리 칩(NV9)은 제1 입출력 라인(IO<1>)을 통해 제9 레디/비지 신호(R/B#<9>)를 출력하고, 제10 메모리 칩(NV10)은 제2 입출력 라인(IO>2>)을 통해 제10 레디/비지 신호(R/B#<10>)를 출력한다. 이와 같은 방식으로 제11 내지 제16 메모리 칩들(NV11~NV16)도 각각 지정된 제3 내지 제8 입출력 라인들(IO<3:8>)을 통해 제11 내지 제16 레디/비지 신호들(R/B#<11:16>)을 출력한다.
상술한 바와 같이, 메모리 칩들의 개수가 입출력 라인들의 개수보다 많더라도, 메모리 칩들을 그룹화하고, 선택된 그룹 별로 메모리 칩들의 상태 체크 동작을 동시에 수행할 수 있다. 따라서, 메모리 칩들의 개수가 많더라도 상태 체크 동작 시간을 단축할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면으로써, 입출력 라인들을 통해 각 메모리 칩들의 상태 정보와 동작 결과를 전송하는 동작에 관한 것이다.
도 9를 참조하면, 제1 내지 제8 메모리 칩들(NV1~NV8)은 상태 체크 동작시 제1 내지 제8 레디/비지 신호들(R/B#<1:8>)과 함께 각 메모리 칩의 동작 결과에 대한 패스/페일 신호들(Pass/Fail<1:8>)을 동시에 출력할 수 있다. 본 실시예에서는 제1 내지 제8 입출력 라인들(IO<1:8>)에 연결된 메모리 칩들의 상태 체크 동작이 그룹 단위로 동시에 수행되므로, 칩 인에이블 신호들이 모두 비활성화되거나 모두 활성화될 수 있다. 상태 체크 동작의 시간을 단축하기 위해서는, 칩 인에이블 신호들을 모두 비활성화 하는 것이 바람직하다. 패스/페일 신호들(Pass/Fail<1:8>)은 제1 내지 제8 메모리 칩들(NV1~NV8)에서 수행된 프로그램, 리드 또는 소거 동작 결과에 대한 패스/페일 신호들일 수 있다. 제1 내지 제8 입출력 라인들(IO<1:8>)에 제1 내지 제8 메모리 칩들(NV1~NV)이 연결된 경우, 메모리 칩이 레디/비지 신호와 패스/페일 신호를 동시에 출력하기 위해서는 메모리 칩 하나당 적어도 두 개의 입출력 라인들이 할당되어야 한다. 예를 들면, 제1 및 제2 입출력 라인들(IO<1:2>)은 제1 메모리 칩(NV1)에 할당될 수 있고, 제3 및 제4 입출력 라인들(IO<3:4>)은 제2 메모리 칩(NV2)에 할당될 수 있고, 제5 및 제6 입출력 라인들(IO<5:6>)은 제3 메모리 칩(NV3)에 할당될 수 있고, 제7 및 제8 입출력 라인들(IO<7:8>)은 제4 메모리 칩(NV4)에 할당될 수 있다. 이러한 경우, 나머지 제5 내지 제8 메모리 칩들(NV5~NV8)에 할당되는 입출력 라인들의 개수가 모자라므로, 메모리 칩들을 그룹화하고, 선택된 그룹 단위로 동작이 수행될 수 있다. 보다 구체적으로 설명하면 다음과 같다.
제1 내지 제4 메모리 칩들(NV1~NV4)은 제1 그룹에 포함될 수 있고, 제5 내지 제8 메모리 칩들(NV5~NV8)은 제2 그룹에 포함될 수 있다. 제1 그룹과 제2 그룹은 그룹 아이디(GID)를 사용하여 서로 구분될 수 있다. 제1 그룹에는 제1 그룹 아이디(GID<1>)가 부여될 수 있고, 제2 그룹에는 제2 그룹 아이디(GID<2>)가 부여될 수 있다. 예를 들면, 메모리 컨트롤러(도 3의 1200)가 제1 그룹 아이디(GID<1>)를 출력하면, 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)이 선택되고, 제2 그룹에 포함된 제5 내지 제8 메모리 칩들(NV5~NV8)은 비선택될 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD)를 제1 내지 제8 메모리 칩들(NV1~NV8)에 공통으로 송신하고, 이어서 그룹 아이디(GID)를 송신한다. 제1 그룹이 선택된 후에 제2 그룹이 선택되는 경우를 예를 들면, 메모리 컨트롤러(1200)는 상태 체크 커맨드(SR_CMD)를 제1 내지 제8 입출력 라인들(IO<1:8>)에 출력한다. 제1 내지 제8 메모리 칩들(NV1~NV8)은 상태 체크 커맨드(SR_CMD)를 공통으로 수신하고 상태 체크 동작을 수행하기 위한 준비를 한다.
이어서, 메모리 컨트롤러(1200)는 제1 그룹을 선택하기 위한 제1 그룹 아이디(GID<1>)를 제1 내지 제8 입출력 라인들(IO<1:8>)로 출력한다. 제1 그룹 아이디(GID<1>)에 의해 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)이 선택되고, 제2 그룹에 포함된 제5 내지 제8 메모리 칩들(NV5~NV8)은 비선택된다.
선택된 제1 내지 제4 메모리 칩들(NV1~NV4)은 제1 내지 제8 입출력 라인들(IO<1:8>) 중 각각 할당된 입출력 라인을 통해 레디/비지 신호와 패스/페일 신호를 출력한다. 예를 들면, 제1 메모리 칩(NV1)은 제1 입출력 라인(IO<1>)을 통해 제1 패스/페일 신호(Pass/Fail<1>)를 출력하고 제2 입출력 라인(IO<2>)을 통해 제1 레디/비지 신호(R/B#<1>)를 출력할 수 있다. 제2 메모리 칩(NV2)은 제3 입출력 라인(IO<3>)을 통해 제2 패스/페일 신호(Pass/Fail<2>)를 출력하고 제4 입출력 라인(IO<4>)을 통해 제2 레디/비지 신호(R/B#<2>)를 출력할 수 있다. 제3 메모리 칩(NV3)은 제5 입출력 라인(IO<5>)을 통해 제3 패스/페일 신호(Pass/Fail<3>)를 출력하고 제6 입출력 라인(IO<6>)을 통해 제3 레디/비지 신호(R/B#<3>)를 출력할 수 있다. 제4 메모리 칩(NV4)은 제7 입출력 라인(IO<7>)을 통해 제4 패스/페일 신호(Pass/Fail<4>)를 출력하고 제8 입출력 라인(IO<8>)을 통해 제5 레디/비지 신호(R/B#<5>)를 출력할 수 있다.
메모리 컨트롤러(1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 수신된 제1 그룹의 제1 내지 제4 패스/페일 신호들(Pass/Fail<1:4>) 및 제1 내지 제4 레디/비지 신호들(R/B#<1:4>)을 수신하고, 각 메모리 칩들의 동작 상태와, 수행 중인 동작의 패스/페일 결과에 대한 정보를 저장한 후, 제2 그룹의 상태 체크 동작을 위하여 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD) 및 제2 그룹 아이디(GID<2>)를 순차적으로 출력한다. 제2 그룹 아이디(GID<2>)에 의해 제2 그룹에 포함된 제5 내지 제8 메모리 칩들(NV5~NV8)이 선택되고, 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)은 비선택된다. 선택된 제5 내지 제8 메모리 칩들(NV5~NV8)은 제1 내지 제8 입출력 라인들(IO<1:8>) 중 각각 할당된 입출력 라인들을 통해 패스/페일 신호들과 레디/비지 신호들을 출력한다. 예를 들면, 제5 메모리 칩(NV5)은 제1 입출력 라인(IO<1>)을 통해 제5 패스/페일 신호(Pass/Fail<5>)를 출력하고 제2 입출력 라인(IO<2>)을 통해 제5 레디/비지 신호(R/B#<5>)를 출력할 수 있다. 제6 메모리 칩(NV6)은 제3 입출력 라인(IO<3>)을 통해 제6 패스/페일 신호(Pass/Fail<6>)를 출력하고 제4 입출력 라인(IO<4>)을 통해 제6 레디/비지 신호(R/B#<6>)를 출력할 수 있다. 제7 메모리 칩(NV7)은 제5 입출력 라인(IO<5>)을 통해 제7 패스/페일 신호(Pass/Fail<7>)를 출력하고 제6 입출력 라인(IO<6>)을 통해 제7 레디/비지 신호(R/B#<7>)를 출력할 수 있다. 제8 메모리 칩(NV8)은 제7 입출력 라인(IO<7>)을 통해 제8 패스/페일 신호(Pass/Fail<8>)를 출력하고 제8 입출력 라인(IO<8>)을 통해 제8 레디/비지 신호(R/B#<8>)를 출력할 수 있다.
이와 같이, 메모리 컨트롤러(1200)는 각 메모리 칩들의 동작 상태 및 패스/페일 정보를 저장하고, 모든 메모리 칩들의 상태 체크 동작이 종료되면, 저장된 정보에 따라서 동작 가능한 메모리 칩들을 선택할 수 있다. 이어서, 메모리 컨트롤러(1200)는 동작 가능한 메모리 칩들의 후속 동작을 위하여, 커맨드 큐(queue)에 따라 후속 동작의 커맨드들을 선택된 메모리 칩들에 순차적으로 전송할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 동작 가능한 메모리 칩들 중에서 현재 동작이 패스된 메모리 칩들에는 새로운 동작을 위한 커맨드들을 전송할 수 있고, 현재 동작이 페일된 메모리 칩들에는 현재 동작이 패스될 때까지 현재 동작을 반복하기 위한 커맨드들을 전송할 수 있다.
상술한 바와 같이, 메모리 칩들로부터 동시에 출력되는 신호들의 개수가 입출력 라인들의 개수보다 많은 경우, 메모리 칩들을 그룹화하고, 선택된 그룹 별로 메모리 칩들의 상태 체크 동작을 동시에 수행할 수 있다. 따라서, 메모리 칩들로부터 동시에 출력되는 신호들의 개수가 많더라도 상태 체크 동작 시간을 단축할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 칩들의 상태 체크 동작을 설명하기 위한 도면이다. 도 9의 실시예에서는 상태 체크 커맨드에 응답하여 레디/비지 신호들과 패스/페일 신호들이 동시에 출력되었으나, 도 10의 실시예에서는 패스/페일 신호들이 선택적으로 출력될 수 있다.
도 10을 참조하면, 제1 내지 제8 입출력 라인들(IO<1:8>)에 연결된 메모리 칩들의 상태 체크 동작이 그룹 단위로 동시에 수행될 수 있으므로, 칩 인에이블 신호들이 모두 비활성화되거나 모두 활성화될 수 있다. 상태 체크 동작의 시간을 단축하기 위해서는, 칩 인에이블 신호들을 모두 비활성화 하는 것이 바람직하다. 본 실시예에서도 도 9에서 상술한 바와 같이, 메모리 칩 하나당 적어도 두 개의 입출력 라인들이 할당될 수 있고, 메모리 칩들은 그룹 단위로 동작할 수 있다.
선택된 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)의 상태 체크 동작을 위하여, 메모리 컨트롤러(1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 상태 체크 커맨드(SR_CMD)를 제1 내지 제8 메모리 칩들(NV1~NV8)에 공통으로 송신하고, 이어서 그룹 아이디(GID)를 송신한다. 이하, 제1 그룹이 선택된 후에 제2 그룹이 선택되는 경우를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 상태 체크 커맨드(SR_CMD)를 제1 내지 제8 입출력 라인들(IO<1:8>)에 출력한다. 제1 내지 제8 메모리 칩들(NV1~NV8)은 상태 체크 커맨드(SR_CMD)를 공통으로 수신하고 상태 체크 동작을 수행하기 위한 준비를 한다. 이어서, 메모리 컨트롤러(1200)는 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)을 선택하기 위한 제1 그룹 아이디(GID<1>)를 제1 내지 제8 입출력 라인들(IO<1:8>)로 출력한다. 제1 그룹 아이디(GID<1>)에 의해 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)이 선택되고, 제2 그룹에 포함된 제5 내지 제8 메모리 칩들(NV5~NV8)은 비선택된다.
선택된 제1 내지 제4 메모리 칩들(NV1~NV4)은 제1 내지 제8 입출력 라인들(IO<1:8>) 중 각각 할당된 입출력 라인들(IO<2>, IO<4>, IO<6> 및 IO<8>)을 통해 레디/비지 신호들(R/B#<1>, R/B#<2>, R/B#<3> 및 R/B#<4>)을 출력한다. 상술한 도 9의 실시예에서는 선택된 상태 체크 커맨드에 응답하여 메모리 칩들이 레디/비지 신호들과 패스/페일 신호들을 동시에 출력하도록 설정되지만, 도 10의 실시예에서는 메모리 칩들이 상태 체크 커맨드에 응답하여 레디/비지 신호들만 출력하고, 패스/페일 체크 커맨드에 응답하여 패스/페일 신호들을 출력하도록 설정될 수 있다. 이는 메모리 칩들에 포함된 제어 회로(도 5의 130)의 코딩(coding)을 변경하여 설정될 수 있다.
메모리 컨트롤러(도 3의 1200)는 제1 내지 제8 입출력 라인들(IO<1:8>)을 통해 레디/비지 신호들(R/B#<1>, R/B#<2>, R/B#<3> 및 R/B#<4>)을 수신하고, 레디(ready) 상태인 메모리 칩들이 있는지를 판단한다. 여기서 레디 상태인 메모리 칩들은 이전에 수행된 상태 체크 동작에서도 레디 상태인 메모리 칩들이 포함될 수 있고, 비지(busy) 상태에서 레디 상태로 바뀐 메모리 칩들이 포함될 수도 있다. 선택된 메모리 칩들이 모두 비지 상태인 경우, 메모리 컨트롤러(1200)는 패스/페일 체크 동작을 생략하고 상태 체크 동작을 종료할 수 있다. 선택된 메모리 칩들 중 레디 상태인 메모리 칩들이 적어도 하나 이상 있으면, 메모리 컨트롤러(1200)는 패스/페일 체크 동작이 수행되도록 패스/페일 체크 커맨드(PF_CMD)를 입출력 라인들(IO<1:8>)을 통해 출력한다. 패스/페일 체크 커맨드(PF_CMD)에 응답하여 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4) 중 레디 상태인 메모리 칩들은 패스/페일 신호들을 출력한다. 이때, 비지 상태인 메모리 칩들은 프로그램, 리드 또는 소거 동작 등의 특정 동작이 수행 중이므로, 페일 신호들을 출력할 수 있다.
메모리 컨트롤러(1200)는 제1 그룹에 포함된 제1 내지 제4 메모리 칩들(NV1~NV4)의 패스/페일 정보를 저장한 후, 제1 그룹 아이디(GID<1>)에서 제2 그룹 아이디(GID<2>)로 그룹 아이디만 변경하여 제2 그룹에 포함된 제5 내지 제8 메모리 칩들(NV5~NV8)의 상태 체크 동작 및 패스/페일 체크 동작을 순차적으로 수행할 수 있다.
메모리 컨트롤러(1200)는 제1 내지 제8 메모리 칩들(NV1~NV8)의 패스/페일 정보에 따라, 후속 동작을 위하여 메모리 칩들을 제어할 수 있다.
상술한 바와 같이, 메모리 칩들의 상태를 판단하기 위한 레디/비지 신호(R/B#)가 로드되는 전용 라인이 제거되는 대신, 입출력 라인들이 사용됨으로써, 메모리 시스템의 채널 면적을 감소시킬 수 있고, 다수의 메모리 칩들의 상태를 동시에 판단할 수 있으므로, 메모리 시스템의 폴링(polling) 동작시간을 단축할 수 있다. 또한, 도 7 내지 도 10에서 상술한 실시예들은 단독으로 사용되거나 혼합되어 사용될 수도 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1210: 버퍼 메모리
1220: CPU 1230: SRAM
1240: 호스트 인터페이스 1250: ECC
1260: 메모리 인터페이스 2000: 호스트
CLE: 커맨드 래치 인에이블 신호 ALE: 어드레스 래치 인에이블 신호
SR_CMD: 상태 체크 커맨드 GID: 그룹 아이디
R/B#: 레디/비지 신호

Claims (27)

  1. 상태 체크 커맨드(status check command)에 응답하여 레디/비지 신호를 출력하는 메모리 칩; 및
    상기 메모리 칩에 연결된 입출력 라인들을 통해 상기 메모리 칩에 상기 상태 체크 커맨드를 전송하고, 상기 입출력 라인들을 통해 수신된 상기 레디/비지 신호에 따라 상기 메모리 칩의 동작 상태를 판단하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 칩은,
    상기 메모리 칩의 상태 정보를 저장하고, 상기 상태 체크 커맨드에 응답하여 상기 상태 정보를 상기 레디/비지 신호로써 출력하는 상태 정보 저장부; 및
    상기 레디/비지 신호를 상기 입출력 라인들을 통해 상기 메모리 컨트롤러에 전송하는 입출력 회로를 포함하는 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 입출력 라인들을 통해 상기 상태 체크 커맨드를 포함한 다양한 커맨드들, 어드레스 및 데이터를 상기 메모리 칩으로 전송하는 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 칩은,
    상기 입출력 라인들을 통해 데이터를 상기 메모리 컨트롤러로 전송하는 메모리 시스템.
  5. 제1항에 있어서, 상기 메모리 칩은,
    상기 상태 체크 커맨드에 응답하여, 상기 입출력 라인들을 통해 패스/페일 신호를 상기 레디/비지 신호와 동시에 출력하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는 상기 레디/비지 신호와 상기 패스/페일 신호에 따라 상기 메모리 칩의 상태를 판단하는 메모리 시스템.
  7. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 레디/비지 신호에 응답하여, 상기 메모리 칩의 동작 결과를 판단하기 위한 패스/페일 체크 커맨드를 상기 입출력 라인들을 통해 상기 메모리 칩에 송신하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 칩은 상기 패스/페일 체크 커맨드에 응답하여, 상기 동작 결과에 따른 패스/페일 신호를 상기 입출력 라인들을 통해 상기 메모리 컨트롤러에 송신하는 메모리 시스템.
  9. 채널에 포함된 다수의 입출력 라인들에 연결되고, 상태 체크 커맨드(status check command)에 응답하여 레디/비지 신호들을 상기 입출력 라인들에 출력하는 다수의 메모리 칩들; 및
    상기 채널을 통해 상기 상태 체크 커맨드를 상기 메모리 칩들에 전송하고, 상기 입출력 라인들을 통해 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 동작 상태를 동시에 판단하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 칩들은 상기 입출력 라인들에 공통으로 연결된 메모리 시스템.
  11. 제9항에 있어서, 상기 메모리 칩들은,
    상기 메모리 칩들의 상태 정보들을 각각 저장하고, 상기 상태 체크 커맨드에 응답하여 상기 상태 정보들을 상기 레디/비지 신호들로써 출력하는 상태 정보 저장부들;
    상기 메모리 칩들에 할당된 입출력 라인 정보들을 저장하고, 상기 상태 정보 저장부들로부터 상기 레디/비지 신호들이 출력될 때 상기 입출력 라인 정보들을 출력하는 입출력 라인 정보 저장부들; 및
    상기 입출력 라인 정보들에 따라 상기 레디/비지 신호들을 상기 메모리 칩들에 할당된 상기 입출력 라인들을 통해 출력하는 입출력 회로들을 포함하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 입출력 회로들은 상기 입출력 라인 정보들에 따라, 서로 다른 상기 메모리 칩들에 저장된 상기 레디/비지 신호들을 서로 다른 상기 입출력 라인들로 각각 출력하는 메모리 시스템.
  13. 제9항에 있어서, 상기 채널은,
    커맨드 래치 인에이블 신호가 로드(load)되며, 상기 메모리 칩들이 공통으로 연결된 커맨드 래치 라인; 및
    어드레스 래치 인에이블 신호가 로드되며, 상기 메모리 칩들이 공통으로 연결된 어드레스 래치 라인을 더 포함하는 메모리 시스템.
  14. 제13항에 있어서, 상기 메모리 컨트롤러는,
    상기 커맨드 래치 인에이블 신호가 활성화된 상태에서 상기 상태 체크 커맨드를 상기 메모리 칩들에 동시에 전송하고,
    상기 메모리 칩들로부터 출력된 상기 레디/비지 신호들을 동시에 수신하는 메모리 시스템.
  15. 다수의 그룹들로 구분되고, 다수의 입출력 라인들에 공통으로 연결되며, 상기 그룹별로 상기 입출력 라인들에 레디/비지 신호들을 선택적으로 출력하는 다수의 메모리 칩들; 및
    상기 그룹 단위로 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 동작 상태를 동시에 판단하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 칩들 중, 서로 동일한 그룹에 포함된 메모리 칩들은 상기 입출력 라인들 중 서로 다른 입출력 라인에 각각 할당된 메모리 시스템.
  17. 제15항에 있어서,
    상기 메모리 칩들 중, 서로 다른 상기 그룹들에 포함된 메모리 칩들은 서로 동일한 상기 입출력 라인들에 공통으로 연결된 메모리 시스템.
  18. 제15항에 있어서, 상기 메모리 칩들은,
    상기 메모리 칩들의 상태 정보들을 각각 저장하고, 상태 체크 커맨드에 응답하여 상기 상태 정보들을 상기 레디/비지 신호들로써 출력하는 상태 정보 저장부들;
    상기 메모리 칩들이 포함된 그룹 정보들을 저장하고, 그룹 아이디와 상기 그룹 정보들을 서로 비교하여 그룹 선택 정보들을 출력하는 그룹 정보 저장부들;
    상기 메모리 칩들에 대응되는 입출력 라인 정보들을 저장하고, 상기 상태 정보 저장부들로부터 상기 레디/비지 신호들이 출력될 때 상기 입출력 라인 정보들을 출력하는 입출력 라인 정보 저장부들; 및
    상기 그룹 선택 정보들, 상기 입출력 라인 정보들 및 상기 그룹 선택 정보들에 따라 상기 레디/비지 신호들을 상기 메모리 칩들에 대응되는 상기 입출력 라인들을 통해 출력하는 입출력 회로들을 포함하는 메모리 시스템.
  19. 제18항에 있어서, 상기 입출력 회로들은,
    상기 그룹 선택 정보가 선택된 그룹 정보이면, 상기 레디/비지 신호들을 상기 입출력 라인들을 통해 출력하고,
    상기 그룹 선택 정보가 비선택된 그룹 정보이면, 상기 레디/비지 신호들을 출력하지 않는 메모리 시스템.
  20. 제15항에 있어서, 상기 메모리 컨트롤러는,
    상기 입출력 라인들을 통해 상기 그룹들 중 선택된 그룹에 대한 정보를 포함하는 그룹 아이디를 출력하고,
    상기 선택된 그룹에 포함된 메모리 칩들로부터 수신된 상기 레디/비지 신호들에 따라 상기 메모리 칩들의 상기 동작 상태를 판단하는 메모리 시스템.
  21. 제20항에 있어서, 상기 메모리 컨트롤러는,
    상기 그룹 단위로 상기 레디/비지 신호들을 모두 수신한 후,
    상기 수신된 레디/비지 신호들에 따라 상기 메모리 칩들의 상기 동작 상태를 동시에 판단하는 메모리 시스템.
  22. 제15항에 있어서,
    상기 메모리 칩들은 상기 레디/비지 신호들을 출력할 때, 상기 입출력 라인들을 통해 패스/페일 신호들을 동시에 출력하는 메모리 시스템.
  23. 제22항에 있어서,
    상기 패스/페일 신호들은 상기 그룹 단위로 출력되는 메모리 시스템.
  24. 제23항에 있어서,
    상기 패스/페일 신호들은 상기 메모리 칩들에서 수행된 프로그램, 리드 또는 소거 동작 결과에 대한 신호들인 메모리 시스템.
  25. 제15항에 있어서, 상기 메모리 컨트롤러는,
    상기 레디/비지 신호에 응답하여, 상기 메모리 칩의 동작 결과를 판단하기 위한 패스/페일 체크 커맨드를 상기 입출력 라인들을 통해 상기 메모리 칩들에 송신하는 메모리 시스템.
  26. 제25항에 있어서,
    상기 메모리 칩들은 상기 패스/페일 체크 커맨드에 응답하여, 상기 동작 결과에 따른 패스/페일 신호들을 상기 입출력 라인들을 통해 상기 메모리 컨트롤러에 송신하는 메모리 시스템.
  27. 제25항에 있어서,
    상기 메모리 칩들 중, 비지(busy) 상태인 메모리 칩들은 페일 신호들을 출력하고, 레디(ready) 상태인 메모리 칩들은 패스 또는 페일 신호들을 출력하는 메모리 시스템.
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