TWI494944B - 記憶體模組偵測方法、記憶體控制電路單元及儲存裝置 - Google Patents

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Description

記憶體模組偵測方法、記憶體控制電路單元及儲存裝置
本發明是有關於一種偵測可複寫式非揮發性記憶體模組的方法以及使用此方法的記憶體控制電路單元以及記憶體儲存裝置。
由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，因此，近年可複寫式非揮發性記憶體產業成為電子產業中相當熱門的一環。例如，以快閃記憶體作為儲存媒體的固態硬碟已廣泛應用作為電腦主機的硬碟，以提升電腦的存取效能。當使用者進行休眠模式(sleep mode)時，主機系統會如同關機一般中斷記憶體儲存裝置與緩衝記憶體的供電。此外，當使用者欲從休眠模式回復到正常運作時，記憶體儲存裝置需要重新初始化。例如，一般來說，記憶體儲存裝置的記憶體控制電路單元會逐一地透過致能記憶體儲存裝置內的每一可複寫式非揮發性記憶 體模組並根據回應於記憶體介面之就緒/忙碌接腳上的訊號來偵測運作於記憶體儲存裝置內之每一可複寫式非揮發性記憶體是否已順利連接至記憶體控制電路單元之記憶體介面。然而，在可複寫式非揮發性記憶體未順利連接至記憶體控制電路單元之記憶體介面的例子中，記憶體控制電路單元需在就緒/忙碌接腳於一段預設時間內(即，逾時)未回應就緒狀態(例如，’0’)時才能確認可複寫式非揮發性記憶體未順利連接至記憶體控制電路單元之記憶體介面，而發出錯誤訊息。
本發明提供一種偵測可複寫式非揮發性記憶體模組的方法、記憶體控制電路單元及記憶體儲存裝置，其能夠快速地判定記憶體儲存裝置中的可複寫式非揮發性記憶體是否已連接至記憶體控制電路單元。
據此，本發明一範例實施例提出一種偵測可複寫式非揮發性記憶體模組的方法，用於由記憶體控制電路單元透過記憶體介面偵測可複寫式非揮發性記憶體模組。本偵測可複寫式非揮發性記憶體模組的方法包括：(a)將記憶體介面的控制匯流排的寫入保護接腳的輸出電壓設定為第一邏輯電位，透過控制匯流排下達讀取狀態指令，且透過記憶體介面的資料匯流排接收第一狀態訊息，其中控制匯流排與資料匯流排為彼此獨立的匯流排。本偵測可複寫式非揮發性記憶體模組的方法更包括：(c)判斷第一狀態訊 息的對應位元資料是否為符合對應第一邏輯電位的狀態；以及(d)倘若第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態時，識別上述可複寫式非揮發性記憶體模組已連接至記憶體介面。
在本發明之一範例實施例中，上述偵測可複寫式非揮發性記憶體模組的方法更包括：(b)將控制匯流排的寫入保護接腳的輸出電壓設定為第二邏輯電位，透過控制匯流排下達讀取狀態指令，且透過資料匯流排接收第二狀態訊息；以及(c)判斷第二狀態訊息的對應位元資料是否為符合對應第二邏輯電位的狀態，其中僅當第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態且第二狀態訊息的對應位元資料為符合對應第二邏輯電位的狀態時，可複寫式非揮發性記憶體模組才會被識別已連接至記憶體介面。
在本發明之一範例實施例中，上述偵測可複寫式非揮發性記憶體模組的方法更包括在執行上述步驟(a)之前，透過控制匯流排下達重置指令。
在本發明之一範例實施例中，上述偵測可複寫式非揮發性記憶體模組的方法更包括在透過控制匯流排下達上述重置指令之前，透過控制匯流排的晶片致能接腳發送晶片致能訊號。
在本發明之一範例實施例中，上述步驟(a)、上述步驟(b)與上述步驟(c)是在上述記憶體控制電路單元每次上電時被執行。
在本發明之一範例實施例中，上述記憶體介面的控制匯 流排不配置有就緒/忙碌接腳。
本發明一範例實施例提出一種記憶體控制電路單元，其包括記憶體介面與記憶體管理電路。記憶體介面包括控制匯流排與資料匯流排，其中控制匯流排包括寫入保護接腳並且控制匯流排與資料匯流排為彼此獨立的匯流排。記憶體管理電路耦接至記憶體介面，用以將寫入保護接腳的輸出電壓設定為第一邏輯電位，透過控制匯流排下達讀取狀態指令，且透過資料匯流排接收第一狀態訊息。再者，記憶體管理電路更用以判斷第一狀態訊息的對應位元資料是否為符合對應第一邏輯電位的狀態，並且判斷第二狀態訊息的對應位元資料是否為符合對應第二邏輯電位的狀態。倘若第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態時，記憶體管理電路識別可複寫式非揮發性記憶體模組已連接至記憶體介面。
在本發明之一範例實施例中，記憶體管理電路更用以將控制匯流排的寫入保護接腳的輸出電壓設定為第二邏輯電位，透過控制匯流排下達讀取狀態指令，且透過資料匯流排接收第二狀態訊息。記憶體管理電路更用以判斷第二狀態訊息的對應位元資料是否為符合對應第二邏輯電位的狀態，其中僅當第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態且第二狀態訊息的對應位元資料為符合對應第二邏輯電位的狀態，記憶體管理電路才會識別可複寫式非揮發性記憶體模組已連接至記憶體介面。
在本發明之一範例實施例中，上述記憶體管理電路更用 以透過控制匯流排下達重置指令。
在本發明之一範例實施例中，上述記憶體管理電路更用以在透過控制匯流排下達重置指令之前，透過控制匯流排的晶片致能接腳發送晶片致能訊號。
在本發明之一範例實施例中，上述記憶體介面的控制匯流排更包括指令閂鎖致能接腳、位址閂鎖致能接腳與晶片致能接腳。
在本發明之一範例實施例中，上述記憶體介面的控制匯流排未配置有就緒/忙碌接腳。
本發明一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且包括記憶體介面。記憶體控制電路單元用以將寫入保護接腳的輸出電壓設定為第一邏輯電位，透過控制匯流排下達讀取狀態指令，且透過資料匯流排接收第一狀態訊息，其中控制匯流排與資料匯流排為彼此獨立的匯流排。再者，記憶體控制電路單元更用以判斷第一狀態訊息的對應位元資料是否為符合對應第一邏輯電位的狀態。倘若第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態時，記憶體控制電路單元識別可複寫式非揮發性記憶體模組已連接至記憶體介面。
在本發明之一範例實施例中，上述記憶體控制電路單元更用以將控制匯流排的寫入保護接腳的輸出電壓設定為第二邏輯電位，透過控制匯流排下達讀取狀態指令，且透過資料匯流排接收第二狀態訊息。此外，記憶體控制電路單元更用以判斷第二狀態訊息的對應位元資料是否為符合對應第二邏輯電位的狀態，其中僅當第一狀態訊息的對應位元資料為符合對應第一邏輯電位的狀態且第二狀態訊息的對應位元資料為符合對應第二邏輯電位的狀態，記憶體控制電路單元才會識別可複寫式非揮發性記憶體模組已連接至記憶體介面。
在本發明之一範例實施例中，上述記憶體控制電路單元更用以透過控制匯流排下達重置指令。
在本發明之一範例實施例中，上述記憶體控制電路單元更用以在透過控制匯流排下達重置指令之前，透過控制匯流排的晶片致能接腳發送晶片致能訊號。
本發明一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且包括具有控制匯流排與資料匯流排的記憶體介面。控制匯流排包括寫入保護接腳、指令閂鎖致能接腳、位址閂鎖致能接腳與晶片致能接腳，並且寫入保護接腳、指令閂鎖致能接腳、位址閂鎖致能接腳與晶片 致能接腳分別地耦接至可複寫式非揮發性記憶體模組，其中記憶體介面的控制匯流排未配置有就緒/忙碌接腳。
基於上述，上述範例實施例的偵測可複寫式非揮發性記憶體模組的方法、記憶體控制電路單元及記憶體儲存裝置能夠縮短偵測可複寫式非揮發性記憶體模組是否正常地被連接所需的時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧緩衝記憶體
210‧‧‧電源管理電路
212‧‧‧錯誤檢查與校正電路
410(0)~410(N)‧‧‧實體抹除單元
602‧‧‧控制匯流排
604‧‧‧資料匯流排604
612‧‧‧晶片致能(chip enable，CE)接腳
614‧‧‧指令閂鎖致能(command latch enable，CLE)接腳
616‧‧‧位址閂鎖致能(address latch enable，ALE)
618‧‧‧寫入保護(write protect，WP)接腳
620‧‧‧就緒/忙碌(Ready/Busy)接腳
S701、S703、S705、S707、S709、S711、S713、S715、S717‧‧‧偵測可複寫式非揮發性記憶體模組之方法的步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據本發明範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖6是根據本發明一範例實施例所繪示之用於以連接記憶體控制電路單元與可複寫式非揮發性記憶體模組的記憶體介面的詳 細方塊圖。
圖7是根據一範例實施例所繪示的偵測可複寫式非揮發性記憶體模組的方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資 料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parellel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接介面單元可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發 明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模 組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性 記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA 標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準、UHS-II介面標準、SD標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體208、電源管理電路210與錯誤檢查與校正電路212。
緩衝記憶體208是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路210是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路212是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路212會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對 應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路212會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6是根據本發明一範例實施例所繪示之用於以連接記憶體控制電路單元與可複寫式非揮發性記憶體模組的記憶體介面的詳細方塊圖。
請參照圖6，記憶體介面206包括控制匯流排602與資料匯流排604。並且，控制匯流排602包括晶片致能(chip enable，CE)接腳612、指令閂鎖致能(command latch enable，CLE)接腳614、位址閂鎖致能(address latch enable，ALE)616、寫入保護(write protect，WP)接腳618與就緒/忙碌(Ready/Busy)接腳620。
記憶體控制電路單元104(或記憶體管理電路202)經由控制匯流排602下達控制指令給可複寫式非揮發性記憶體模組106並且透過控制匯流排602獲取可複寫式非揮發性記憶體模組106的狀態。此外，記憶體控制電路單元104(或記憶體管理電路202)經由資料匯流排604傳送資料給可複寫式非揮發性記憶體模組106或者從可複寫式非揮發性記憶體模組106中接收資料。基此，透過控制匯流排602與資料匯流排604，記憶體控制電路單元104(或記憶體管理電路202)能夠對可複寫式非揮發性記憶體模組106進行重置(reset)運作、寫入(write)運作、讀取(read)運作、抹除 (erase)運作等。
在本範例實施例中，當記憶體儲存裝置100上電時，記憶體控制電路單元104(或記憶體管理電路202)會透過晶片致能接腳612發送晶片致能訊號給可複寫式非揮發性記憶體模組106並且透過指令閂鎖致能接腳614發送重置指令給可複寫式非揮發性記憶體模組106。特別是，在重置可複寫式非揮發性記憶體模組106之後，記憶體控制電路單元104(或記憶體管理電路202)會將寫入保護接腳618的輸出電壓設定為第一邏輯電位。例如，在本範例實施例中，第一邏輯電位為一邏輯高電位。
然後，記憶體控制電路單元104(或記憶體管理電路202)會透過指令閂鎖致能接腳614發送讀取狀態指令(read status command)並且透過資料匯流排604接收回應此讀取狀態指令的第一狀態訊息。並且，記憶體控制電路單元104(或記憶體管理電路202)會判斷第一狀態訊息中對應寫入保護接腳618的位元資料(例如，第一狀態訊息中的第8個位元資料(即，’bit 7’)是否為對應寫入保護接腳618的輸出電壓被設定為第一邏輯電位時的狀態。例如，在第一邏輯電位為邏輯高電位的例子中，對應寫入保護接腳618的輸出電壓被設定為第一邏輯電位時的狀態為’0’。若第一狀態訊息中對應寫入保護接腳618的位元資料非為對應寫入保護接腳的輸出電壓被設定為第一邏輯電位時的狀態時，記憶體控制電路單元104(或記憶體管理電路202)會判定可複寫式非揮發性記憶體模組106未連接至記憶體介面206。
若第一狀態訊息中對應寫入保護接腳618的位元資料為對應寫入保護接腳的輸出電壓被設定為第一邏輯電位時的狀態時，記憶體控制電路單元104(或記憶體管理電路202)會再將寫入保護接腳618的輸出電壓設定為第二邏輯電位。例如，在本範例實施例中，第二邏輯電位為一邏輯低電位。
然後，記憶體控制電路單元104(或記憶體管理電路202)會透過指令閂鎖致能接腳614發送讀取狀態指令並且透過資料匯流排604接收回應此讀取狀態指令的第二狀態訊息。並且，記憶體控制電路單元104(或記憶體管理電路202)會判斷第二狀態訊息中對應寫入保護接腳618的位元資料(例如，第二狀態訊息中的第8個位元資料(即，’bit 7’)是否為對應寫入保護接腳618的輸出電壓被設定為第二邏輯電位時的狀態。例如，在第二邏輯電位為邏輯高電位的例子中，對應寫入保護接腳618的輸出電壓被設定為第二邏輯電位時的狀態為’1’。若第二狀態訊息中對應寫入保護接腳618的位元資料非為對應寫入保護接腳618的輸出電壓被設定為第二邏輯電位時的狀態時，記憶體控制電路單元104(或記憶體管理電路202)會判定可複寫式非揮發性記憶體模組106未連接至記憶體介面206。
若第一狀態訊息中對應寫入保護接腳618的位元資料為對應寫入保護接腳618的輸出電壓被設定為第一邏輯電位時的狀態且第二狀態訊息中對應寫入保護接腳618的位元資料為對應寫入保護接腳618的輸出電壓被設定為第二邏輯電位時的狀態時， 記憶體控制電路單元104(或記憶體管理電路202)會判定可複寫式非揮發性記憶體模組106已連接至記憶體介面206。
在本範例實施例中，在透過回應寫入保護接腳618之邏輯電位的狀態而判定可複寫式非揮發性記憶體模組106未連接至記憶體介面206之後，記憶體控制電路單元104(或記憶體管理電路202)就可發出錯誤訊息給主機系統100，而無需持續等待來自於就緒/忙碌接腳620的訊號。
必須了解的是，儘管在本範例實施例中，是以偵測一個可複寫式非揮發性記憶體模組106來做說明，但本發明不限於此。例如，在具有多個可複寫式非揮發性記憶體模組的記憶體儲存裝置中，其記憶體控制電路單元(或記憶體管理電路)可同步地對連接至此些可複寫式非揮發性記憶體模組的多組控制匯流排與資料匯流排執行上述偵測與判定的運作。特別是，在此具有多個可複寫式非揮發性記憶體模組之記憶體儲存裝置例子中，透過各個控制匯流排的寫入保護接腳可更快速地確認每個可複寫式非揮發性記憶體模組是否已順利地被連接至記憶體控制電路單元。
此外，值得一提的是，儘管在本範例實施例中，就緒/忙碌接腳620仍會正常的運作，並且記憶體控制電路單元104(或記憶體管理電路202)可透過就緒/忙碌接腳620中的訊號獲知可複寫式非揮發性記憶體模組106是否處於閒置或忙碌。然而，在本發明另一範例實施例中，控制匯流排602亦可不配置有就緒/忙碌接腳620。具體來說，在記憶體儲存裝置100上電時，記憶體控制電 路單元104(或記憶體管理電路202)會透過回應寫入保護接腳618之邏輯電位的狀態而判定可複寫式非揮發性記憶體模組106是否連接至記憶體介面206。然後，在可複寫式非揮發性記憶體模組106運轉過程中，記憶體控制電路單元104(或記憶體管理電路202)會透過指令閂鎖致能接腳614發送讀取狀態指令，透過資料匯流排604接收回應讀取狀態指令的狀態訊息並且根據狀態訊息中的位元資料來判斷可複寫式非揮發性記憶體模組106是處於閒置或忙碌。因此，就緒/忙碌接腳620亦可不需配置與連接於記憶體控制電路單元104與可複寫式非揮發性記憶體模組106之間。
圖7是根據一範例實施例所繪示的偵測可複寫式非揮發性記憶體模組的方法的流程圖。
請參照圖7，當記憶體儲存裝置100上電時，在步驟S701中，記憶體控制電路單元104(或記憶體管理電路202)會透過晶片致能接腳612發送晶片致能訊號並且透過控制匯流排602(例如，指令閂鎖致能接腳614)發送重置指令。
之後，在步驟S703中，記憶體控制電路單元104(或記憶體管理電路202)會將記憶體介面206的控制匯流排602的寫入保護接腳618的輸出電壓設定為第一邏輯電位。
然後，在步驟S705中，記憶體控制電路單元104(或記憶體管理電路202)會透過控制匯流排602下達讀取狀態指令，且透過資料匯流排604接收回應此讀取狀態的第一狀態訊息。並且，在步驟S707中，記憶體控制電路單元104(或記憶體管理電路202) 會判斷第一狀態訊息的對應位元資料是否為符合第一邏輯電位的狀態。具體來說，如上所述，回應讀取狀態指令的狀態訊息中的第8個位元資料(即，bit 7)是對應寫入保護接腳618的狀態，並且記憶體控制電路單元104(或記憶體管理電路202)會此位元資料的值來判定是否與回應設定至寫入保護接腳618之第一邏輯電位的狀態相符。
倘若第一狀態訊息的對應位元資料非為符合第一邏輯電位的狀態時，在步驟S709中，記憶體控制電路單元104(或記憶體管理電路202)會判定可複寫式非揮發性記憶體模組106未連接至記憶體控制電路單元104並輸出錯誤訊息。
倘若第一狀態訊息的對應位元資料為符合第一邏輯電位的狀態時，在步驟S711中，記憶體控制電路單元104(或記憶體管理電路202)會將記憶體介面206的控制匯流排602的寫入保護接腳618的輸出電壓設定為第二邏輯電位。
然後，在步驟S713中，記憶體控制電路單元104(或記憶體管理電路202)會透過控制匯流排602下達讀取狀態指令，且透過資料匯流排604接收回應此讀取狀態的第二狀態訊息。並且，在步驟S715中，記憶體控制電路單元104(或記憶體管理電路202)會判斷第二狀態訊息的對應位元資料是否為符合第二邏輯電位的狀態。
倘若第二狀態訊息的對應位元資料非為符合第二邏輯電位的狀態時，則步驟S709會被執行。反之，在步驟S717中，記 憶體控制電路單元104(或記憶體管理電路202)會判定可複寫式非揮發性記憶體模組106已連接至記憶體控制電路單元104。例如，在步驟S717之後，記憶體控制電路單元104(或記憶體管理電路202)會根據可複寫式非揮發性記憶體模組106的狀態執行初始化運作。
必須了解的是，儘管在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會在同時判定第一狀態訊息的對應位元資料為符合第一邏輯電位的狀態且第二狀態訊息的對應位元資料是否為符合第二邏輯電位的狀態下，才識別可複寫式非揮發性記憶體模組106已連接至記憶體控制電路單元104。然而，本發明不限於此，在本發明另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)亦可在第一狀態訊息的對應位元資料為符合第一邏輯電位的狀態下，就判定可複寫式非揮發性記憶體模組106已連接至記憶體控制電路單元104。即，上述步驟S713與S715可以省略。
綜上所述，本發明範例實施例的偵測可複寫式非揮發性記憶體模組的方法、記憶體控制電路單元及記憶體儲存裝置是透過設定寫入保護接腳的輸出電壓並且根據讀取狀態來確認可複寫式非揮發性記憶體模組是否正常地被連接，由此能夠縮短偵測可複寫式非揮發性記憶體模組所需的時間。
S701、S703、S705、S707、S709、S711、S713、S715、S717‧‧‧偵測可複寫式非揮發性記憶體模組之方法的步驟

Claims (19)

  1. 一種偵測可複寫式非揮發性記憶體模組的方法，用於由一記憶體控制電路單元透過一記憶體介面偵測一可複寫式非揮發性記憶體模組，該偵測可複寫式非揮發性記憶體模組的方法包括：(a)由該記憶體控制電路單元將該記憶體介面的一控制匯流排的一寫入保護接腳的輸出電壓設定為一第一邏輯電位，由該記憶體控制電路單元透過該控制匯流排下達一讀取狀態指令，且由該記憶體控制電路單元透過該記憶體介面的一資料匯流排接收一第一狀態訊息，其中該控制匯流排與該資料匯流排為彼此獨立的匯流排；(b)由該記憶體控制電路單元判斷該第一狀態訊息的一對應位元資料是否為符合對應該第一邏輯電位的狀態；以及(c)倘若該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態時，由該記憶體控制電路單元識別該可複寫式非揮發性記憶體模組已連接至該記憶體介面。
  2. 如申請專利範圍第1項所述的偵測可複寫式非揮發性記憶體模組的方法，更包括：由該記憶體控制電路單元將該控制匯流排的該寫入保護接腳的輸出電壓設定為一第二邏輯電位，透過該控制匯流排下達該讀取狀態指令，且透過該資料匯流排接收一第二狀態訊息；以及由該記憶體控制電路單元判斷該第二狀態訊息的該對應位元資料是否為符合對應該第二邏輯電位的狀態， 其中僅當該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態且該第二狀態訊息的該對應位元資料為符合對應該第二邏輯電位的狀態時，該可複寫式非揮發性記憶體模組才會被識別已連接至該記憶體介面。
  3. 如申請專利範圍第1項所述的偵測可複寫式非揮發性記憶體模組的方法，更包括：在執行上述步驟(a)之前，由該記憶體控制電路單元透過該控制匯流排下達一重置指令。
  4. 如申請專利範圍第3項所述的偵測可複寫式非揮發性記憶體模組的方法，更包括：在透過該控制匯流排下達該重置指令之前，由該記憶體控制電路單元透過該控制匯流排的一晶片致能接腳發送一晶片致能訊號。
  5. 如申請專利範圍第1項所述的偵測可複寫式非揮發性記憶體模組的方法，其中上述步驟(a)、上述步驟(b)與上述步驟(c)是在該記憶體控制電路單元每次上電時被執行。
  6. 如申請專利範圍第1項所述的偵測可複寫式非揮發性記憶體模組的方法，其中該記憶體介面的該控制匯流排不配置有一就緒/忙碌接腳。
  7. 一種記憶體控制電路單元，包括：一記憶體介面，包括一控制匯流排與一資料匯流排，其中該控制匯流排包括一寫入保護接腳並且該控制匯流排與該資料匯流 排為彼此獨立的匯流排；以及一記憶體管理電路，耦接至該記憶體介面，用以將該寫入保護接腳的輸出電壓設定為一第一邏輯電位，透過該控制匯流排下達一讀取狀態指令，且透過該資料匯流排接收一第一狀態訊息，其中該記憶體管理電路更用以判斷該第一狀態訊息的一對應位元資料是否為符合對應該第一邏輯電位的狀態，其中倘若該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態時，該記憶體管理電路識別一可複寫式非揮發性記憶體模組已連接至該記憶體介面。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該控制匯流排的該寫入保護接腳的輸出電壓設定為一第二邏輯電位，透過該控制匯流排下達該讀取狀態指令，且透過該資料匯流排接收一第二狀態訊息，其中該記憶體管理電路更用以判斷該第二狀態訊息的該對應位元資料是否為符合對應該第二邏輯電位的狀態，其中僅當該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態且該第二狀態訊息的該對應位元資料為符合對應該第二邏輯電位的狀態，該記憶體管理電路才會識別該可複寫式非揮發性記憶體模組已連接至該記憶體介面。
  9. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該記憶體管理電路更用以透過該控制匯流排下達一重置指令。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其 中該記憶體管理電路更用以在透過該控制匯流排下達該重置指令之前，透過該控制匯流排的一晶片致能接腳發送一晶片致能訊號。
  11. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該記憶體介面的該控制匯流排更包括一指令閂鎖致能接腳、一位址閂鎖致能接腳與一晶片致能接腳。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體介面的該控制匯流排未配置有一就緒/忙碌接腳。
  13. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，並且包括一記憶體介面，其中該記憶體控制電路單元用以將該記憶體介面的一控制匯流排的一寫入保護接腳的輸出電壓設定為一第一邏輯電位，透過該控制匯流排下達一讀取狀態指令，且透過該記憶體介面的一資料匯流排接收一第一狀態訊息，其中該控制匯流排與該資料匯流排為彼此獨立的匯流排，其中該記憶體控制電路單元更用以判斷該第一狀態訊息的一對應位元資料是否為符合對應該第一邏輯電位的狀態，其中倘若該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態時，該記憶體控制電路單元識別該可複寫式非 揮發性記憶體模組已連接至該記憶體介面。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該控制匯流排的該寫入保護接腳的輸出電壓設定為一第二邏輯電位，透過該控制匯流排下達該讀取狀態指令，且透過該資料匯流排接收一第二狀態訊息，其中該記憶體控制電路單元更用以判斷該第二狀態訊息的該對應位元資料是否為符合對應該第二邏輯電位的狀態，其中僅當該第一狀態訊息的該對應位元資料為符合對應該第一邏輯電位的狀態且該第二狀態訊息的該對應位元資料為符合對應該第二邏輯電位的狀態，該記憶體控制電路單元才會識別該可複寫式非揮發性記憶體模組已連接至該記憶體介面。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以透過該控制匯流排下達一重置指令。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在透過該控制匯流排下達該重置指令之前，透過該控制匯流排的一晶片致能接腳發送一晶片致能訊號。
  17. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體介面的該控制匯流排更包括一指令閂鎖致能接腳、一位址閂鎖致能接腳與一晶片致能接腳。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體介面的該控制匯流排未配置有一就緒/忙碌接腳。
  19. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，並且包括具有一控制匯流排與一資料匯流排的一記憶體介面，其中該控制匯流排包括一寫入保護接腳、一指令閂鎖致能接腳、一位址閂鎖致能接腳與一晶片致能接腳，並且該寫入保護接腳、該指令閂鎖致能接腳、該位址閂鎖致能接腳與該晶片致能接腳分別地耦接至該可複寫式非揮發性記憶體模組，其中該記憶體介面的該控制匯流排未配置有一就緒/忙碌接腳。
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