TWI467578B - 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元 - Google Patents

錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元 Download PDF

Info

Publication number
TWI467578B
TWI467578B TW103100843A TW103100843A TWI467578B TW I467578 B TWI467578 B TW I467578B TW 103100843 A TW103100843 A TW 103100843A TW 103100843 A TW103100843 A TW 103100843A TW I467578 B TWI467578 B TW I467578B
Authority
TW
Taiwan
Prior art keywords
channel
memory
count value
event
completion event
Prior art date
Application number
TW103100843A
Other languages
English (en)
Other versions
TW201528269A (zh
Inventor
Horng Sheng Yan
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to TW103100843A priority Critical patent/TWI467578B/zh
Priority to US14/248,346 priority patent/US9229798B2/en
Application granted granted Critical
Publication of TWI467578B publication Critical patent/TWI467578B/zh
Publication of TW201528269A publication Critical patent/TW201528269A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0736—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in functional embedded systems, i.e. in a data processing system designed as a combination of hardware and software dedicated to performing a certain function
    • G06F11/0742—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in functional embedded systems, i.e. in a data processing system designed as a combination of hardware and software dedicated to performing a certain function in a data processing system embedded in a mobile device, e.g. mobile phones, handheld devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元
本發明是有關於一種錯誤處理方法，且特別是有關於一種可複寫式非揮發性記憶體模組的錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元。
數位相機、行動電話與Mp3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組是由一個記憶體控制電路單元來控制。在一些實作下，多個通道會耦接在記憶體控制電路單元與可複寫式非揮發性記憶體模組之間，藉此增加存取的效能。當一個通道上發生了失敗事件時，此通道的運作會被暫停，直到該失敗事件對應的錯誤處理被執行以後。然而，若 以管線的方式來執行指令，則通道上可能會發生多個失敗事件，因此必須在檢查所有的失敗事件以後，才能夠恢復通道的運作，導致存取效能的降低。因此，如何在上述情況下提升存取的效能，為此領域技術人員所關心的議題。
本發明提供一種錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元，可以提升存取的效能。
本發明一範例實施例提出一種錯誤處理方法，用於一記憶體控制電路單元，其中多個通道耦接在記憶體控制電路單元與一可複寫式非揮發性記憶體模組之間。此錯誤處理方法包括：取得對應第一通道的完成事件；判斷完成事件是否為失敗事件；若完成事件為失敗事件，停止第一通道的運作，並且對第一通道所對應的計數值執行第一更新運算；若完成事件不是失敗事件，維持第一通道所對應的計數值不變；以及處理完成事件。其中處理完成事件的步驟包括：若完成事件為失敗事件，對第一通道所對應的計數值執行第二更新運算；若計數值符合一臨界條件時，恢復第一通道的運作。
在一範例實施例中，上述取得完成事件的步驟更包括：將完成事件加入一完成事件佇列當中。其中第一更新運算是用以增加第一通道所對應的計數值，第二更新運算是用以減少第一通道所對應的計數值，並且計數值是用以表示在完成事件佇列當 中，對應第一通道的失敗事件的總數。
在一範例實施例中，上述的錯誤處理方法更包括：若第一通道所對應的計數值等於臨界值，判斷計數值符合臨界條件。
在一範例實施例中，上述處理完成事件的步驟更包括：從完成事件佇列中取得完成事件；以及，若此完成事件不是失敗事件，維持第一通道所對應的計數值不變。
在一範例實施例中，上述的第二更新運算是在第一通道處於一穩態以後所執行。
在一範例實施例中，上述的錯誤處理方法更包括：對每一個通道配置相對應的執行中事件佇列，其中每一個執行中事件佇列是用以儲存對應的通道所需執行的指令，並且該指令是以管線的方式被執行；對每一個通道配置相對應的計數單元，其中第一通道所對應的計數單元用以更新第一通道所對應的計數值；以及對上述的多個通道分配一個完成事件佇列，用以儲存這些通道的完成事件。
在一範例實施例中，上述停止第一通道的運作的步驟包括：停止透過第一通道對可複寫式非揮發性記憶體模組下達指令。
本發明一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元是用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組，多個通道耦接在 記憶體控制電路單元與可複寫式非揮發性記憶體模組之間。記憶體控制電路單元用以取得對應第一通道的完成事件，並且判斷此完成事件是否為一失敗事件。若完成事件為失敗事件，記憶體控制電路單元用以停止第一通道的一運作，並且對第一通道所對應的計數值執行第一更新運算。若完成事件不是失敗事件，記憶體控制電路單元用以維持第一通道所對應的計數值不變。記憶體控制電路單元用以處理完成事件，包括：若完成事件為失敗事件，記憶體控制電路單元用以對第一通道所對應的計數值執行第二更新運算；並且若計數值符合一臨界條件，記憶體控制電路單元用以恢復第一通道的運作。
在一範例實施例中，上述的記憶體控制電路單元更用以將完成事件加入一完成事件佇列當中。第一更新運算是用以增加第一通道所對應的計數值，第二更新運算是用以減少第一通道所對應的計數值，並且計數值是用以表示完成事件佇列當中，對應第一通道的失敗事件的總數。
在一範例實施例中，若第一通道所對應的計數值等於一臨界值，記憶體控制電路單元判斷計數值符合臨界條件。
在一範例實施例中，上述的記憶體控制電路單元更用以從完成事件佇列中取得完成事件。若完成事件不是失敗事件，記憶體控制電路單元維持第一通道所對應的計數值不變。
在一範例實施例中，上述的每一個通道具有相對應的執行中事件佇列與計數單元。每一個執行中事件佇列是用以儲存對 應的通道所需執行的指令，並且該指令是以管線的方式被執行。其中，第一通道所對應的計數單元是用以更新第一通道所對應的計數值。記憶體控制電路單元更用以對上述的多個通道配置一個完成事件佇列，用以儲存這些通道的完成事件。
在一範例實施例中，上述的記憶體控制電路單元更用以停止透過第一通道對可複寫式非揮發性記憶體模組下達指令。
本發明一範例實施例提出一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組。記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至可複寫式非揮發性記憶體模組，其中多個通道耦接在記憶體控制電路單元與可複寫式非揮發性記憶體模組之間。記憶體管理電路，耦接至主機介面與記憶體介面。記憶體介面用以取得對應第一通道的一完成事件，並且判斷完成事件是否為失敗事件。若完成事件為一失敗事件，記憶體介面用以停止第一通道的運作，並且記憶體管理電路對第一通道所對應的計數值執行第一更新運算。若完成事件不是失敗事件，記憶體管理電路用以維持第一通道所對應的計數值不變。記憶體管理電路用以處理完成事件，包括：若完成事件為失敗事件，記憶體管理電路用以對第一通道所對應的計數值執行第二更新運算；若計數值符合一臨界條件，記憶體管理電路用以恢復第一通道的運作。
在一範例實施例中，上述的記憶體介面更用以將完成事 件加入一完成事件佇列當中。其中第一更新運算是用以增加第一通道所對應的計數值，第二更新運算是用以減少第一通道所對應的計數值，並且計數值是用以表示完成事件佇列當中，對應第一通道的失敗事件的總數。
在一範例實施例中，若第一通道所對應的計數值等於臨界值，記憶體管理電路用以判斷計數值符合臨界條件。
在一範例實施例中，上述的記憶體管理電路更用以從完成事件佇列中取得完成事件。若完成事件不是失敗事件，記憶體管理電路維持第一通道所對應的計數值不變。
在一範例實施例中，上述的每一個通道具有相對應的執行中事件佇列與計數單元。每一個執行中事件佇列是用以儲存對應的通道所需執行的指令，並且該指令是以管線的方式被執行。其中，第一通道所對應的計數單元是用以更新第一通道所對應的計數值。記憶體管理電路更用以對上述的多個通道配置一個完成事件佇列，用以儲存這些通道的完成事件。
在一範例實施例中，上述的記憶體介面更用以停止透過第一通道對可複寫式非揮發性記憶體模組下達指令。
基於上述，本發明範例實施例提出的錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元，可以及時的恢復通道的運作，藉此增加可複寫式非揮發性記憶體的存取效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
304(0)~304(R)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
510‧‧‧完成事件佇列
511~516‧‧‧完成事件
S601~S610‧‧‧步驟
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖4是根據一範例實施例繪示下達指令給可複寫式非揮發性記憶體模組的範例示意圖。
圖5是根據一範例實施例繪示完成事件佇列的示意圖。
圖6A與圖6B是根據一範例實施例繪示錯誤處理方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放 器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元304(0)~304(R)。例如，實體抹除單元304(0)~304(R)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更具體來說，每一個實體抹除單元包括多條字元線與多條位元線，每一條字元線與每一位元線交叉處配置有一個記憶 胞。每一個記憶胞可儲存一或多個位元。在同一個實體抹除單元中，所有的記憶胞會一起被抹除。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。另一方面，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖3，記憶體控制電路單元104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、 唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入單元用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接 收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體252、電源管理電路254與錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來 說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)，並且記憶體管理電路202會將上述的資料與錯誤更正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時也會讀取對應的錯誤更正碼，並且錯誤檢查與校正電路256會依據此錯誤更正碼對所讀取的資料執行錯誤檢查與校正程序。
圖4是根據一範例實施例繪示下達指令給可複寫式非揮發性記憶體模組的範例示意圖。
請參照圖4，記憶體儲存裝置100中設置了多個通道，這些通道是耦接在記憶體控制電路單元104與可複寫式非揮發性記憶體模組106之間。記憶體控制電路單元104會透過這些通道來存取可複寫式非揮發性記憶體模組106中不同的實體抹除單元，並且這些通道可以獨立地運作。例如，記憶體控制電路單元104透過某一個通道執行寫入操作時，可以同時透過另一個通道執行讀取操作。然而，不同的通道上可以同時執行相同或是不相同的操作，本發明並不在此限。在本範例實施例中，每一個通道會具有一個執行中事件佇列(processing event queue)，而此執行中事件佇列可以用軟體或是硬體的形式來實作，本發明並不在此限。例如，若以軟體的形式來實作執行中事件佇列，則記憶體管理電路202會在緩衝記憶體252中配置執行中事件佇列的空間。每一個執 行中事件佇列是用以儲存對應的通道所需執行的指令。具體來說，記憶體管理電路202要透過某一個通道下達一個指令時，會把此指令加入至對應的執行中事件佇列當中。接下來，記憶體介面206會以管線(pipeline)的方式來取得執行中事件佇列的指令並執行(execute)之。舉例來說，一個讀取指令被執行時，記憶體介面206會先從可複寫式非揮發性記憶體模組106讀取資料(第一階段)，然後這些資料會由錯誤檢查與校正電路256來解碼(第二階段)。因此，某一個讀取指令的第一階段與另一個讀取指令的第二階段可以同時被執行。
當對應到某一個通道(以下稱第一通道)的一個指令被執行完畢時，記憶體介面206會取得對應此第一通道的一個完成事件，此完成事件可用以表示對應的指令是否成功地被執行。記憶體介面206會判斷此完成事件是否為失敗事件。例如，失敗事件可能表示讀取失敗、寫入失敗或抹除失敗，本發明並不限制完成事件與失敗事件的內容。若上述的完成事件為失敗事件，記憶體介面206會停止第一通道的運作，並且對第一通道所對應的一計數值執行第一更新運算。若此完成事件不是失敗事件，記憶體介面206會維持第一通道所對應的計數值不變。在一範例實施例中，第一更新運算是用以增加計數值，而此計數值是用以表示第一通道所對應的失敗事件有幾個尚未被處理完。記憶體管理電路202會處理上述的完成事件。若所處理的完成事件不是失敗事件，則表示該完成事件所對應的指令已經成功地被執行，藉此記憶體管 理電路202可以執行後續的操作。若所處理的完成事件是失敗事件，則表示該完成事件所對應的指令並沒有成功地被成行，此時記憶體管理電路202會執行對應的錯誤處理(error handling)。然而，每當記憶體管理電路202處理第一通道所對應的一個失敗事件時，記憶體管理電路202都會對第一通道所對應的計數值執行一第二更新運算。在一範例實施例中，第二更新運算是用以減少計數值，並且記憶體管理電路202會在計數值符合一臨界條件時恢復第一通道的運作。例如，在恢復第一通道的運作以後，記憶體介面206便可以透過第一通道對可複寫式非揮發性記憶體模組106下達指令。換言之，透過第一通道所對應的計數值，記憶體管理電路202可以知道第一通道是否還有尚未處理的失敗事件，藉此可以及時地恢復第一通道的運作，進而增加效能。
在上述的範例實施例中，第一更新運算是用以增加計數值，而第二更新運算是用以減少計數值。然而，在另一範例實施例中，第一更新運算也可以是用以減少計數值，而第二更新運算可以是增加計數值，本發明並不在此限。在以下的範例實施例中，是以佇列的資料結構來管理完成事件。然而，在另一範例實施例中，也可以用任意的資料結構來管理完成事件，本發明並不在此限。
圖5是根據一範例實施例繪示完成事件佇列的示意圖。
請參照圖5，在圖5的範例實施例中，每一個通道都有一個計數單元，用以更新該通道所對應的計數值。此計數單元可以 用硬體或是軟體的方式來實作，本發明並不在此限。例如，計數單元可以被實作為記憶體介面206中的電路；或者，記憶體管理電路202可在緩衝記憶體252中配置計數單元(可以是一段程式碼或是一個變數)的空間。
此外，所有通道的執行中事件佇列都會對應到同一個完成事件佇列510，用以儲存這些通道所產生的完成事件。此完成事件佇列510也可以用硬體或是軟體的方式來實作。例如，記憶體管理電路202可在緩衝記憶體252中配置完成事件佇列510的空間。具體來說，在記憶體介面206取得一個完成事件時，會將此完成事件加入至完成事件佇列510當中。並且，若所加入的完成事件是失敗事件，記憶體介面206會停止對應的通道的操作，並且對應的計數單元會增加該通道的計數值(例如，加上1，即上述的第一更新運算)。例如，完成事件511~516上的號碼表示該完成事件是對應至哪一個通道，並且完成事件511與516為失敗事件。記憶體介面206是先將完成事件511加入至完成事件佇列510，接著依序加入完成事件512~516。由於完成事件511是失敗事件，因此在把完成事件511加入至完成事件佇列510時，記憶體介面206便會停止第一通道的運作(例如，停止透過第一通道對可複寫式非揮發性記憶體模組106下達指令)，並且第一通道的計數單元會對應地增加第一通道所對應的計數值。在把完成事件512加入至完成事件佇列510時，由於完成事件512不是失敗事件，因此第二通道會持續運作，並且第二通道的計數單元會維持第二通道所對 應的計數值不變。對於完成事件513~516可類推，在此不再贅述。因此，在完成事件511~516被加入以後，第一通道所對應的計數值為2，第二通道與第三通道所對應的計數值為0。換言之，每一個計數值表示在完成事件佇列510中，對應通道的失敗事件的總數。
記憶體管理電路202會從完成事件佇列510中取得完成事件，並且作對應的處理。具體來說，記憶體管理電路202先取得完成事件511，並且判斷完成事件511是否為失敗事件。由於完成事件511是失敗事件，因此記憶體管理電路202會減少第一通道所對應的計數值(例如，減少1，即上述的第二更新運算)，並且執行一錯誤處理。在一範例實施例中，記憶體管理電路202會在第一通道處於一個穩態以後才減少第一通道所對應的計數值。此穩態表示第一通道目前並沒有執行任何的指令，因此記憶體介面206無法更改第一通道所對應的計數值。在減少第一通道所對應的計數值以後，記憶體管理電路202還會判斷第一通道所對應的計數值是否符合臨界條件。例如，記憶體管理電路202會判斷計數值是否等於一臨界值(例如為0)，若是則判斷符合臨界條件。在圖5的範例實施例中，處理完成事件511以後第一通道所對應的計數值為1(不符合臨界條件)，表示完成事件佇列510中還有第一通道的失敗事件尚未被處理，因此記憶體管理電路202會持續停止第一通道的運作。
接下來記憶體管理電路202會取得完成事件512~515。由 於完成事件512~515不是失敗事件，因此記憶體管理電路202會維持第二通道與第三通道所對應的計數值不變。接著，記憶體管理電路202會取得完成事件516，並將第一通道所對應的計數值減去1。由於處理完成事件516以後第一通道所對應的計數值為0(符合臨界條件)，表示完成事件佇列510中已經沒有第一通道的失敗事件，因此記憶體管理電路202會恢復第一通道的運作。
圖6A與圖6B是根據一範例實施例繪示錯誤處理方法的流程圖。
請參照圖6A，在步驟S601中，取得對應第一通道的完成事件。在步驟S602中，判斷完成事件是否為失敗事件。若上述的完成事件不是失敗事件，在步驟S603中，維持第一通道所對應的計數值不變。若上述的完成事件是失敗事件，在步驟S604中，停止第一通道的運作，並且對第一通道所對應的計數值執行第一更新運算。
請參照圖6B，在步驟S605中，從完成事件佇列中取得完成事件。在步驟S606中，判斷完成事件是否為失敗事件。若所取得的完成事件不是失敗事件，在步驟S607中，維持對應的計數值不變。若所取得的完成事件是失敗事件，在步驟S608中，對所對應的計數值執行第二更新運算。在步驟S609中，判斷計數值是否符合臨界條件。若計數值符合臨界條件，在步驟S610中，恢復通道的運作。
然而，圖6A與圖6B中各步驟已詳細說明如上，在此便 不再贅述。值得注意的是，圖6A與圖6B中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖6A與圖6B的方法可以同時實施，可以搭配以上實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，本發明範例實施例所提出的錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元，可以藉由計數值來計算尚未處理的失敗事件有幾個，藉此可以及時的恢復通道的運作，進而增進可複寫式非揮發性記憶體模組的存取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
202‧‧‧記憶體管理電路
510‧‧‧完成事件佇列
511~516‧‧‧完成事件

Claims (21)

  1. 一種錯誤處理方法，用於一記憶體控制電路單元，其中多個通道耦接在該記憶體控制電路單元與一可複寫式非揮發性記憶體模組之間，該錯誤處理方法包括：取得對應該些通道中的一第一通道的一完成事件；判斷該完成事件是否為一失敗事件；若該完成事件為該失敗事件，停止該第一通道的一運作，並且對該第一通道所對應的一計數值執行一第一更新運算；若該完成事件不是該失敗事件，維持該第一通道所對應的該計數值不變；以及處理該完成事件，其中處理該完成事件的步驟包括：若該完成事件為該失敗事件，對該第一通道所對應的該計數值執行一第二更新運算；並且若該計數值符合一臨界條件時，恢復該第一通道的該運作。
  2. 如申請專利範圍第1項所述的錯誤處理方法，其中取得該完成事件的步驟更包括：將該完成事件加入一完成事件佇列當中，其中該第一更新運算是用以增加該第一通道所對應的該計數值，該第二更新運算是用以減少該第一通道所對應的該計數值，並且該計數值是用以表示該完成事件佇列當中，對應該第一通道的該失敗事件的一總數。
  3. 如申請專利範圍第2項所述的錯誤處理方法，更包括： 若該第一通道所對應的該計數值等於一臨界值，判斷該計數值符合該臨界條件。
  4. 如申請專利範圍第2項所述的錯誤處理方法，其中處理該完成事件的步驟更包括：從該完成事件佇列中取得該完成事件；以及若該完成事件不是該失敗事件，維持該第一通道所對應的該計數值不變。
  5. 如申請專利範圍第1項所述的錯誤處理方法，其中該第二更新運算是在該第一通道處於一穩態以後所執行。
  6. 如申請專利範圍第1項所述的錯誤處理方法，更包括：對每一該些通道配置相對應的一執行中事件佇列，其中每一該些執行中事件佇列用以儲存對應的通道所需執行的一指令，並且該指令是以管線的方式被執行；對每一該些通道配置相對應的一計數單元，其中該第一通道所對應的該計數單元用以更新該第一通道所對應的該計數值；以及對該些通道分配一完成事件佇列，用以儲存該些通道的完成事件。
  7. 如申請專利範圍第1項所述的錯誤處理方法，其中停止該第一通道的該運作的步驟包括：停止透過該第一通道對該可複寫式非揮發性記憶體模組下達指令。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中多個通道耦接在該記憶體控制電路單元與該可複寫式非揮發性記憶體模組之間，其中，該記憶體控制電路單元用以取得對應該些通道中的一第一通道的一完成事件，並且判斷該完成事件是否為一失敗事件，其中，若該完成事件為該失敗事件，該記憶體控制電路單元用以停止該第一通道的一運作，並且對該第一通道所對應的一計數值執行一第一更新運算，其中，若該完成事件不是該失敗事件，該記憶體控制電路單元用以維持該第一通道所對應的該計數值不變，其中，該記憶體控制電路單元用以處理該完成事件，包括：若該完成事件為該失敗事件，該記憶體控制電路單元用以對該第一通道所對應的該計數值執行一第二更新運算；並且若該計數值符合一臨界條件，該記憶體控制電路單元用以恢復該第一通道的該運作。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元取得該完成事件的操作更包括： 該記憶體控制電路單元將該完成事件加入一完成事件佇列當中，其中該第一更新運算是用以增加該第一通道所對應的該計數值，該第二更新運算是用以減少該第一通道所對應的該計數值，並且該計數值是用以表示該完成事件佇列當中，對應該第一通道的該失敗事件的一總數。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第一通道所對應的該計數值等於一臨界值，該記憶體控制電路單元用以判斷該計數值符合該臨界條件。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元處理該完成事件的操作更包括：該記憶體控制電路單元從該完成事件佇列中取得該完成事件；以及若該完成事件不是該失敗事件，該記憶體控制電路單元維持該第一通道所對應的該計數值不變。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該第二更新運算是在該第一通道處於一穩態以後所執行。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中每一該些通道具有相對應的一執行中事件佇列與一計數單元，每一該些執行中事件佇列用以儲存對應的通道所需執行的一指令，並且該指令是以一管線的方式被執行，其中，該第一通道所對應的該計數單元用以更新該第一通道所對應的該計數值， 其中該記憶體控制電路單元更用以對該些通道配置一完成事件佇列以儲存該些通道的完成事件。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元停止該第一通道的該運作的操作包括：該記憶體控制電路單元停止透過該第一通道對該可複寫式非揮發性記憶體模組下達指令。
  15. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組，其中多個通道耦接在該記憶體控制電路單元與該可複寫式非揮發性記憶體模組之間；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中，該記憶體介面用以取得對應該些通道中的一第一通道的一完成事件，並且判斷該完成事件是否為一失敗事件，其中，若該完成事件為該失敗事件，該記憶體介面用以停止該第一通道的一運作，並且該記憶體管理電路對該第一通道所對應的一計數值執行一第一更新運算，其中，若該完成事件不是該失敗事件，該記憶體管理電路用以維持該第一通道所對應的該計數值不變，其中，該記憶體管理電路用以處理該完成事件，包括：若該完成事件為該失敗事件，該記憶體管理電路用以對 該第一通道所對應的該計數值執行一第二更新運算；並且若該計數值符合一臨界條件，該記憶體管理電路用以恢復該第一通道的該運作。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體介面取得該完成事件的步驟更包括：該記憶體介面將該完成事件加入一完成事件佇列當中，其中該第一更新運算是用以增加該第一通道所對應的該計數值，該第二更新運算是用以減少該第一通道所對應的該計數值，並且該計數值是用以表示該完成事件佇列當中，對應該第一通道的該失敗事件的一總數。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中若該第一通道所對應的該計數值等於一臨界值，該記憶體管理電路用以判斷該計數值符合該臨界條件。
  18. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該記憶體管理電路處理該完成事件的操作更包括：該記憶體管理電路從該完成事件佇列中取得該完成事件；以及若該完成事件不是該失敗事件，該記憶體管理電路維持該第一通道所對應的該計數值不變。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該第二更新運算是在該第一通道處於一穩態以後所執行。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其 中每一該些通道具有相對應的一執行中事件佇列與一計數單元，每一該些執行中事件佇列用以儲存對應的通道所需執行的一指令，並且該指令是以一管線的方式被執行，其中，該第一通道所對應的該計數單元用以更新該第一通道所對應的該計數值，其中該記憶體管理電路更用以對該些通道配置一完成事件佇列以儲存該些通道的完成事件。
  21. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體介面停止該第一通道的該運作的操作包括：該記憶體介面停止透過該第一通道對該可複寫式非揮發性記憶體模組下達指令。
TW103100843A 2014-01-09 2014-01-09 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元 TWI467578B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103100843A TWI467578B (zh) 2014-01-09 2014-01-09 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元
US14/248,346 US9229798B2 (en) 2014-01-09 2014-04-09 Error handling method, memory storage device and memory controlling circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103100843A TWI467578B (zh) 2014-01-09 2014-01-09 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI467578B true TWI467578B (zh) 2015-01-01
TW201528269A TW201528269A (zh) 2015-07-16

Family

ID=52784737

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103100843A TWI467578B (zh) 2014-01-09 2014-01-09 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元

Country Status (2)

Country Link
US (1) US9229798B2 (zh)
TW (1) TWI467578B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670595B (zh) * 2017-09-26 2019-09-01 慧榮科技股份有限公司 主動錯誤更正失敗處理方法
CN109558266B (zh) 2017-09-26 2022-06-14 慧荣科技股份有限公司 主动错误更正失败处理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7712111B2 (en) * 2004-06-08 2010-05-04 Covia Labs, Inc. Method and system for linear tasking among a plurality of processing units
US7934052B2 (en) * 2007-12-27 2011-04-26 Pliant Technology, Inc. System and method for performing host initiated mass storage commands using a hierarchy of data structures
TW201305821A (zh) * 2011-07-14 2013-02-01 Lsi Corp 控制快閃記憶體介質系統的方法、裝置及固態記憶體件
TW201309937A (zh) * 2011-08-24 2013-03-01 Ashima Ltd 油壓煞車卡鉗改良裝置
US20130318285A1 (en) * 2012-05-23 2013-11-28 Violin Memory Inc Flash memory controller

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229844A1 (en) * 2002-03-25 2003-12-11 Akash Bansal Graceful degradation of serial channels
JP5834182B2 (ja) * 2010-07-27 2015-12-16 パナソニックＩｐマネジメント株式会社 データ転送制御装置及びデータ転送制御方法
US8719626B2 (en) * 2011-09-28 2014-05-06 International Business Machines Corporation Proactively removing channel paths in error from a variable scope of I/O devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7712111B2 (en) * 2004-06-08 2010-05-04 Covia Labs, Inc. Method and system for linear tasking among a plurality of processing units
US7934052B2 (en) * 2007-12-27 2011-04-26 Pliant Technology, Inc. System and method for performing host initiated mass storage commands using a hierarchy of data structures
TW201305821A (zh) * 2011-07-14 2013-02-01 Lsi Corp 控制快閃記憶體介質系統的方法、裝置及固態記憶體件
TW201309937A (zh) * 2011-08-24 2013-03-01 Ashima Ltd 油壓煞車卡鉗改良裝置
US20130318285A1 (en) * 2012-05-23 2013-11-28 Violin Memory Inc Flash memory controller

Also Published As

Publication number Publication date
US20150193291A1 (en) 2015-07-09
TW201528269A (zh) 2015-07-16
US9229798B2 (en) 2016-01-05

Similar Documents

Publication Publication Date Title
TWI649754B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US9324435B2 (en) Data transmitting method, memory control circuit unit and memory storage apparatus
TWI527040B (zh) 資料寫入方法、記憶體儲存裝置與記憶體控制器
TWI591482B (zh) 資料保護方法、記憶體控制電路單元及記憶體儲存裝置
TWI486765B (zh) 記憶體管理方法、記憶體控制器與記憶體儲存裝置
TWI640997B (zh) 資料保護方法、記憶體控制電路單元與記憶體儲存裝置
US10116335B2 (en) Data processing method, memory storage device and memory control circuit unit
TWI591640B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI537734B (zh) 資料保護方法、記憶體控制器與記憶體儲存裝置
TWI644210B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US20190073298A1 (en) Memory management method, memory control circuit unit and memory storage apparatus
TWI536749B (zh) 解碼方法、記憶體儲存裝置與記憶體控制電路單元
TW201303881A (zh) 資料處理方法、記憶體控制器及記憶體儲存裝置
TWI631460B (zh) 資料讀取方法、記憶體控制電路單元與記憶體儲存裝置
TWI514141B (zh) 記憶體位址管理方法、記憶體控制器與記憶體儲存裝置
TW201432709A (zh) 控制方法、連接器與記憶體儲存裝置
TWI467578B (zh) 錯誤處理方法、記憶體儲存裝置與記憶體控制電路單元
TWI550625B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI494944B (zh) 記憶體模組偵測方法、記憶體控制電路單元及儲存裝置
US10191659B2 (en) Buffer memory management method, memory control circuit unit and memory storage device
TW201802820A (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI573033B (zh) 資料搜尋方法、記憶體儲存裝置及記憶體控制電路單元
TWI569201B (zh) 控制方法、記憶體控制器與資料傳輸系統
TWI582594B (zh) 資料保護方法、記憶體儲存裝置及記憶體控制電路單元
CN104810059A (zh) 错误处理方法、存储器储存装置与存储器控制电路单元