TWI640997B - 資料保護方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

資料保護方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

一種資料保護方法、記憶體控制電路單元與記憶體儲存裝置。本方法包括根據寫入至第一超實體單元的第一資料產生第一暫時奇偶校驗碼組；將寫入至第二超實體單元的第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組；以及當第一超實體單元的所有資料皆為無效資料時，將第二暫時奇偶校驗碼與第一資料執行邏輯運算以產生更新奇偶校驗碼組。

Description

資料保護方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體的資料保護方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組包括多個超實體單元，每一個超實體單元的實體抹除單元分別地包括多個實體程式化單元，每一個超實體單元可具有多個超實體程式化單元。也就是說，每一個超實體單元的其中一個超實體程式化單元是由每一個超實體單元的每一實體抹除單元的其中一個實體程式化單元所組成。特別是，超實體單元的一個超實體程式化單元中不同的實體程式化單元可以同步或部分同地被程式化。
以一個超實體單元包括的多個實體抹除單元分別屬於8個不同的記憶體平面（即plane）為例說明。習知的技術是在對可複寫式非揮發性記憶體模組中儲存的資料進行保護時，利用一組奇偶校驗碼對可複寫式非揮發性記憶體模組中屬於不同記憶體平面的每一個實體抹除單元進行保護。例如，當接收到寫入指令將資料寫入一個超實體單元，在將資料寫入所述超實體單元同時，會根據至每一個實體抹除單元中的資料產生用以保護資料的奇偶校驗碼。由於是以實體抹除單元為保護單元，因此所產生的奇偶校驗碼需要儲存於一個實體抹除單元中。也就是說，以屬於不同記憶體平面的8個實體抹除單元為一組來配置奇偶校驗碼時，需要一個實體抹除單元來儲存奇偶校驗碼，而使整體可儲存空間減少1/8。
基於上述，要以實體抹除單元為資料保護單位，習知的技術需要大量的儲存空間。然而，可複寫式非揮發性記憶體模組的儲存空間是有限的，因此如何能夠在減少所儲存的奇偶校驗碼的資料量下同時維持儲存資料的可靠度，是此領域技術人員所關注的課題。
本發明提供了一種資料保護方法、記憶體控制電路單元以及記憶體儲存裝置。不僅對儲存在可複寫式非揮發性記憶體模組的資料進行有效保護，還可以對一定數目的超實體單元進行保護，節省了儲存奇偶校驗碼所需的空間。
本發明的一範例實施例提出一種資料保護方法，其用於一可複寫式非揮發性記憶體模組。可複寫式非揮發性記憶體模組包括多個超實體單元。此資料保護方法包括：將第一資料寫入至第一超實體單元；根據第一資料產生第一暫時奇偶校驗碼組；將第二資料寫入至第二超實體單元中；將第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組。此外，此資料保護方法更包括當第一超實體單元的所有資料皆為無效資料時，將第二暫時奇偶校驗碼組與儲存在第一超實體單元中的第一資料執行邏輯運算以產生更新奇偶校驗碼組。
在本發明的一範例實施例中，上述的資料保護方法更包括：將所述第一超實體單元和所述第二超實體單元關聯為一第一實體單元陣列；以及將所述更新奇偶校驗碼組作為所述第一實體單元陣列的一第一奇偶校驗碼組。
在本發明的一範例實施例中，上述資料保護方法更包括：在上述第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，將第三資料寫入多個超實體單元的第三超實體單元中；以及將第三資料和第二暫時奇偶校驗碼組執行邏輯運算以產生第三暫時奇偶校驗碼組。
在本發明的一範例實施例中，上述第一超實體單元包括多個實體抹除單元，第一超實體單元的實體抹除單元分別地包括多個實體程式化單元，且第一超實體單元的每一實體抹除單元屬於不同的記憶體平面。
在本發明的一範例實施例中，上述資料保護方法更包括：將第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為新實體單元陣列；將第一實體單元陣列的第一奇偶校驗碼組和所述另一實體單元陣列的另一奇偶校驗碼組執行所述邏輯運算所獲得的值作為對應新實體單元陣列的新奇偶校驗碼組。
在本發明的一範例實施例中，上述關聯至第一實體單元陣列的超實體單元的數目不大於一預先定義門檻值，關聯至另一實體單元陣列的超實體單元的數目不大於預先定義門檻值，並且關聯至新實體單元陣列的超實體單元的數目不大於預先定義門檻值。
在本發明的一範例實施例中，上述邏輯運算為XOR運算。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以電性連接至一主機系統。記憶體介面用以電性連接至可複寫式非揮發性記憶體模組。可複寫式非揮發性記憶體模組包括多個超實體單元。記憶體管理電路電性連接至主機介面與記憶體介面。在此，記憶體管理電路用以將第一資料寫入至第一超實體單元。此外，記憶體管理電路更用以根據第一資料產生第一暫時奇偶校驗碼組，將第二資料寫入至第二超實體單元中，將第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組。此外，當第一超實體單元的所有資料皆為無效資料時，記憶體管理電路更用以將第二暫時奇偶校驗碼組與儲存在第一超實體單元中的第一資料執行邏輯運算以產生更新奇偶校驗碼組。
在本發明的一範例實施例中，記憶體管理電路用以將第一超實體單元和第二超實體單元關聯為第一實體單元陣列；以及記憶體管理電路用以將更新奇偶校驗碼組作為第一實體單元陣列的第一奇偶校驗碼組。
在本發明的一範例實施例中，在第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，上述記憶體管理電路更用以將第三資料寫入第三超實體單元，將第三資料和第二暫時奇偶校驗碼組執行邏輯運算以產生第三暫時奇偶校驗碼組。
在本發明的一範例實施例中，上述記憶體管理電路更用以將第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為新實體單元陣列，將第一實體單元陣列的第一奇偶校驗碼組和另一實體單元陣列的第一奇偶校驗碼組執行邏輯運算所獲得的值作為對應新實體單元陣列的第一奇偶校驗碼組。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接器用以電性連接至主機系統。可複寫式非揮發性記憶體模組包括多個超實體單元。記憶體控制電路單元電性連接至連接器與可複寫式非揮發性記憶體模組。在此，記憶體控制電路單元用以將第一資料寫入至第一超實體單元中，根據第一資料產生第一暫時奇偶校驗碼組，將第二資料寫入至第二超實體單元中，將第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組。此外，當第一超實體單元的所有資料皆為無效資料時，上述記憶體控制電路單元更用以將第二暫時奇偶校驗碼組與儲存在第一超實體單元中的第一資料執行邏輯運算以產生更新奇偶校驗碼組。
在本發明的一範例實施例中，所述記憶體控制電路單元用以將所述第一超實體單元和所述第二超實體單元關聯為一第一實體單元陣列；以及所述記憶體控制電路單元用以將所述更新奇偶校驗碼組作為所述第一實體單元陣列的一第一奇偶校驗碼組。
在本發明的一範例實施例中，在第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，上述記憶體控制電路單元更用以將第三資料寫入第三超實體單元中，將第三資料和第二暫時奇偶校驗碼組執行邏輯運算以產生第三暫時奇偶校驗碼組。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以將第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為新實體單元陣列，將第一實體單元陣列的第一奇偶校驗碼組和另一實體單元陣列的另一奇偶校驗碼組執行邏輯運算所獲得的值作為對應新實體單元陣列的新奇偶校驗碼組。
基於上述，本發明範例實施例的資料保護方法、記憶體控制電路單元以及記憶體儲存裝置，能夠在任一實體抹除單元出現錯誤時，利用其它實體抹除單元的資料以及產生的奇偶校驗碼恢復所述出現錯誤的實體抹除單元儲存的資料，不僅對儲存在可複寫式非揮發性記憶體模組的資料進行有效保護，還可以利用奇偶校驗碼組對一定數目的超實體單元進行保護，同時節省了儲存奇偶校驗碼所需的空間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於安全數位（Secure Digital, SD）介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合序列先進附件（Serial Advanced Technology Attachment, SATA）標準、並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路模組之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路模組的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
在本範例實施例中，錯誤檢查與校正電路512是以低密度奇偶檢查碼（low density parity code，LDPC）來實作。然而，在另一範例實施例中，錯誤檢查與校正電路512也可以BCH碼、迴旋碼（convolutional code）、渦輪碼（turbo code）、位元翻轉（bit flipping）等編碼/解碼演算法來實作。
具體來說，記憶體管理電路202會依據所接收之資料及對應的錯誤檢查與校正碼（以下亦稱為錯誤校正碼）來產生錯誤校正碼框（ECC Frame）並且將錯誤校正碼框寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406讀取資料時，錯誤檢查與校正電路512會根據錯誤校正碼框中的錯誤校正碼來驗證所讀取之資料的正確性。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
在本範例實施例中，可複寫式非揮發性記憶體模組406包括多個實體抹除單元且每一實體抹除單元包括多個實體程式化單元。特別是，記憶體管理電路502會將屬於不同記憶體平面（plane）的數個實體抹除單元組合為一個超實體單元來進行操作（例如，資料寫入操作、資料抹除操作），而超實體單元的每一超實體程式化單元是由每一實體抹除單元的其中一個實體程式化單元所組成。
圖6是根據本發明一範例實施例所繪示之超實體單元的概要方塊圖。
請參照圖6，以超實體單元310為例說明。記憶體管理電路502將實體抹除單元3101、實體抹除單元3102、實體抹除單元3103、實體抹除單元3104、實體抹除單元3105、實體抹除單元3106、實體抹除單元3107、實體抹除單元3108（以下簡稱實體抹除單元3101~3108）群組為超實體單元310。
更具體地說，如圖6所示，實體抹除單元3101的實體程式化單元31011、實體抹除單元3102的實體程式化單元31021、實體抹除單元3103的實體程式化單元31031、實體抹除單元3104的實體程式化單元31041、實體抹除單元3105的實體程式化單元31051、實體抹除單元3106的實體程式化單元31061、實體抹除單元3107的實體程式化單元31071、實體抹除單元3108的實體程式化單元31081共同構成超實體單元310的超實體程式化單元311。在本範例實施例中，超實體單元310所包括的實體抹除單元是屬於不同的記憶體平面，因此，超實體單元310的一個超實體程式化單元311中不同的實體程式化單元可以同時被程式化。
在本範例實施例中，為了方便說明，在本範例實施例中，超實體單元310、超實體單元320、超實體單元330、超實體單元340（以下簡稱超實體單元310~340）分別包括6個超實體程式化單元，然而本發明不限於此。
具體地說，超實體單元310包括超實體程式化單元311~316。超實體單元320包括超實體程式化單元321~326。超實體單元330包括超實體程式化單元331~336。超實體單元340包括超實體程式化單元341~346。
圖7~10是根據本發明一範例實施例所繪示之寫入資料至超實體單元的示意圖。
請參考圖7至圖10， 假設記憶體控制電路單元404從主機系統11接收寫入指令以及對應此寫入指令的第一資料D1，並且要將此第一資料D1寫入至可複寫式非揮發性記憶體模組406的超實體單元310。在此，記憶體管理電路502會先將第一資料D1依照「超實體程式化單元」的大小分為多個子資料，並將此些符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元310中的超實體程式化單元311~316。
在記憶體管理電路502將第一資料D1的符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元310的超實體程式化單元311~316的同時，會根據第一資料D1的多個子資料產生與第一資料D1的多個子資料分別對應的多個第一暫時奇偶校驗碼，並且此些第一暫時奇偶校驗碼構成第一暫時奇偶校驗碼組P1。
當記憶體管理電路502要將第二資料D2寫入至可複寫式非揮發性記憶體模組406的超實體單元320時，記憶體管理電路502會先將第二資料D2依照「超實體程式化單元」的大小分為多個子資料，並將此些符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元320中的超實體程式化單元321~326。
在記憶體管理電路502將第二資料D2的符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元320中的超實體程式化單元321~326的同時，記憶體管理電路502將依序寫入至超實體單元320中的超實體程式化單元321~326的第二資料D2的多個子資料分別與第一暫時奇偶校驗碼組P1的多個第一暫時奇偶校驗碼執行邏輯運算，以對應地產生多個第二暫時奇偶校驗碼，而此些第二暫時奇偶校驗碼構成第二暫時奇偶校驗碼組P2。在此，此邏輯運算例如為XOR運算。
再請參照圖9，當記憶體管理電路502要將第三資料D3寫入至可複寫式非揮發性記憶體模組406的超實體單元330時，記憶體控制電路單元404會先將第三資料D3依照「超實體程式化單元」的大小分為多個子資料，並將此些符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元330中的超實體程式化單元331~336。
在記憶體管理電路502將第三資料D3的符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元330中的超實體程式化單元331~336的同時，記憶體管理電路502將依序寫入至超實體單元330中的超實體程式化單元331~336的第三資料D3的多個子資料分別與第二暫時奇偶校驗碼組P2的多個第二暫時奇偶校驗碼執行邏輯運算，以對應產生多個第三暫時奇偶校驗碼，而此些第三暫時奇偶校驗碼構成第三暫時奇偶校驗碼組P3。
類似地，當記憶體管理電路502要將第四資料D4寫入至可複寫式非揮發性記憶體模組406的超實體單元340時，記憶體管理電路502會先將第四資料D4依照「超實體程式化單元」的大小分為多個子資料，並將此些符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元340中的超實體程式化單元341~346。
在記憶體管理電路502將第四資料D4的符合「超實體程式化單元」的大小的多個子資料依序寫入至超實體單元340中的超實體程式化單元341~346的同時，記憶體管理電路502將依序寫入至超實體單元340中的超實體程式化單元341~346的第四資料D4的多個子資料分別與第三暫時奇偶校驗碼組P3的多個第三暫時奇偶校驗碼執行邏輯運算，以對應產生多個第四暫時奇偶校驗碼，而此些第四暫時奇偶校驗碼構成第四暫時奇偶校驗碼組P4。
特別是，在本範例實施例中，記憶體管理電路502會將與所計算出的暫時奇偶校驗碼組相關的數個超實體單元關聯成一個實體單元陣列，並儲存其對應的奇偶校驗碼組，以在此實體單元陣列之中的任一個超實體單元中的資料無法被校正時，透過所儲存的奇偶校驗碼組來校正錯誤的位元。
圖11是根據本發明一範例實施例所繪示之實體單元陣列的示意圖。
在本範例實施例中，記憶體管理電路502將超實體單元310~340關聯為第一實體單元陣列R1 。將第四暫時奇偶校驗碼組P4的多個第四暫時奇偶校驗碼作為第一實體單元陣列R1的多個第一奇偶校驗碼，此些第一奇偶校驗碼構成所述第一實體單元陣列R1的第一奇偶校驗碼組PA。
在本範例實施例中，當第一實體單元陣列R1的超實體單元310~340中的任一個實體抹除單元發生錯誤位元時，可以根據其他實體抹除單元上儲存的資料以及第一實體單元陣列R1的第一奇偶校驗碼組PA獲得發生錯誤位元的實體抹除單元中原本儲存的資料，從而校正錯誤位元。例如，若儲存在超實體單元310的實體抹除單元3101上的資料發生過多錯誤位元時，則可以根據超實體單元310的實體抹除單元3102~3108中儲存的資料以及第一奇偶校驗碼組PA獲得超實體單元310的實體抹除單元3101原本儲存的資料。也就是說，第一實體單元陣列R1的第一奇偶校驗碼組PA可以保護關聯至第一實體單元陣列R1的超實體單元310~340，即使其中任一個實體抹除單元上的資料發生過多錯誤位元，仍可以恢復此實體抹除單元上儲存的資料。
圖12及圖13是根據本發明一範例實施例所繪示之產生更新奇偶校驗碼組的示意圖。
請參照圖12與圖13，在本範例實施例中，當寫入第一實體單元陣列R1的超實體單元310的第一資料D1皆為無效資料時，此時需要將超實體單元310的所有無效資料刪除。記憶體管理電路502會將第一實體單元陣列R1的第一奇偶校驗碼組PA的第一奇偶校驗碼與儲存在第一實體單元陣列R1的超實體單元310的第一資料D1的子資料執行此邏輯運算，以產生多個第一更新奇偶校驗碼，而此些第一更新奇偶校驗碼會構成第一更新奇偶校驗碼組PA’ 。之後，記憶體管理電路502會對第一實體單元陣列R1的超實體單元310執行抹除操作。也就是說，儲存在第一實體單元陣列R1的超實體單元310的超實體程式化單元311~316的第一資料D1會被刪除。此時，超實體單元310為空的超實體單元，因此，記憶體管理電路502會將其他非為空的超實體單元320~340重新關聯為第一實體單元陣列R1，並且將第一更新奇偶校驗碼組PA’作為重新關聯的第一實體單元陣列R1的第一奇偶校驗碼組PA。
類似地，當第一實體單元陣列R1的超實體單元320的第二資料D2皆為無效資料時，需要將超實體單元320的所有無效資料刪除。記憶體管理電路502會將上述重新關聯的第一實體單元陣列R1的第一奇偶校驗碼組PA的多個第一奇偶校驗碼（即，第一更新奇偶校驗碼組PA’的多個第一更新奇偶校驗碼）與儲存在第一實體單元陣列R1的超實體單元320的第二資料D2的多個子資料執行上述邏輯運算，以產生多個第二更新奇偶校驗碼，而此些第二更新奇偶校驗碼會構成第二更新奇偶校驗碼組PA’’ 。之後，記憶體管理電路502會對第一實體單元陣列R1的超實體單元320執行抹除操作。也就是說，儲存在第一實體單元陣列R1的超實體單元320的超實體程式化單元321~326的第二資料D2會被刪除。此時，超實體單元320為空的超實體單元，記憶體管理電路502會將其他非為空的超實體單元330、超實體單元340重新關聯為第一實體單元陣列R1，並將第二更新奇偶校驗碼組PA’’作為重新關聯的第一實體單元陣列R1的第一奇偶校驗碼組PA。
值得一提的是，在一範例實施例中，當數個實體單元陣列的超實體單元的數目小於預先定義門檻值時，記憶體管理電路502會執行實體單元陣列合併操作。在此，此預先定義門檻值可視為可關聯至一個實體單元陣列的超實體單元的最大數。例如，預先定義門檻值設定為4，也就是說，關聯至一實體單元陣列的超實體單元的數目不大於4個。
圖14~圖16是根據本發明一範例實施例所繪示之執行實體單元陣列合併操作的示意圖。
請參考圖14，第二實體陣列R2包括超實體單元430以及超實體單元440。
在本範例實施例中，關聯為第二實體陣列R2的超實體單元430以及超實體單元440的多個子資料經邏輯運算後產生對應於第二實體陣列R2的第二奇偶校驗碼組PB的多個第二奇偶校驗碼。
如上所述，超實體單元310、超實體單元320的無效資料已被刪除，僅超實體單元330、超實體單元340關聯至第一實體陣列R1，且第一實體單元陣列R1的第一奇偶校驗碼組PA僅保護超實體單元330、超實體單元340。為避免多餘的奇偶校驗碼浪費儲存空間，記憶體管理電路502會將第一實體陣列R1的超實體單元和第二實體單元陣列R2的超實體單元合併為新實體單元陣列R3，將第一實體陣列R1的第一奇偶校驗碼組PA（即，第二更新奇偶校驗碼組PA’’）和第二實體單元陣列R2的第二奇偶校驗碼組PB執行邏輯運算獲得多個新奇偶校驗碼，並且將多個新奇偶校驗碼構成的第一奇偶校驗碼組PC作為對應新實體單元陣列R3的第一奇偶校驗碼組PC，之後，記憶體管理電路502會刪除第一奇偶校驗碼組PA以及第二奇偶校驗碼組PB。
藉由上述方式，不僅可以保證關聯至實體單元陣列的超實體單元的數目不大於預先定義門檻值，並且保證奇偶校驗碼組可以保護最多的超實體單元，還可以刪除多餘的奇偶校驗碼組，以避免浪費儲存空間。
值得一提的是，雖然本發明範例實施例是以可複寫式非揮發性記憶體模組406包括兩個實體單元陣列，每一個實體單元陣列包括4個超實體單元，每一個超實體單元包括6個超實體程式化單元為例來描述。但本發明不限於此。在其他實施例中，可複寫式非揮發性記憶體模組406也可以包括更多或更少的實體單元陣列，每一個實體單元陣列也可以包括更多或更少的超實體單元，每一個超實體單元也可以包括更多或更少的超實體程式化單元。
圖17是根據本發明一範例實施例所繪示的資料保護方法的流程圖。
請參照圖17，在步驟S1701中，記憶體管理電路502會將第一資料寫入至可複寫式非揮發性記憶體模組406的多個超實體單元之中的第一超實體單元。
在步驟S1703中，記憶體管理電路502會根據第一資料產生第一暫時奇偶校驗碼組。在步驟S1705中，記憶體管理電路502會將第二資料寫入至可複寫式非揮發性記憶體模組406的多個超實體單元之中的第二超實體單元。
在步驟S1707中，記憶體管理電路502會將第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組。
圖18是根據本發明另一範例實施例所繪示的資料保護方法的流程圖。
在步驟S1801中，記憶體管理電路502會對第一超實體單元執行有效資料合併操作，且在步驟S1803中判斷第一超實體單元的所有資料是否皆為無效資料。
倘若第一超實體單元的所有資料皆為無效資料時，在步驟S1805中，記憶體管理電路502會將第一奇偶校驗碼組與儲存在第一超實體單元中的第一資料執行邏輯運算以產生更新奇偶校驗碼組。
圖19是根據本發明另一範例實施例所繪示的資料保護方法的流程圖。
請參照圖19，在步驟S1901中，記憶體管理電路502會將第一超實體單元和第二超實體單元關聯為第一實體單元陣列。在步驟S1903中，記憶體管理電路502會將更新奇偶校驗碼組作為第一實體單元陣列的第一奇偶校驗碼組。在步驟S1905中，記憶體管理電路502會將第一實體單元陣列的實體抹除單元和另一實體單元陣列的實體抹除單元合併為新實體單元陣列。在步驟S1907中，記憶體管理電路502會將第一實體單元陣列的第一奇偶校驗碼組和所述另一實體單元陣列的第一奇偶校驗碼組執行邏輯運算所獲得的值作為對應新實體單元陣列的新奇偶校驗碼組。
綜上所述，本發明的資料保護方法、記憶體控制電路單元以及記憶體儲存裝置，能夠在任一實體抹除單元出現過多錯誤位元時，利用其它實體抹除單元的資料以及產生的奇偶校驗碼組恢復所述出現錯誤位元的實體抹除單元儲存的資料，不僅對儲存在可複寫式非揮發性記憶體模組的資料進行有效保護，還可以利用奇偶校驗碼組對一定數目的超實體單元進行保護，節省了奇偶校驗碼組所需的儲存空間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
310、320、330、340、430、440‧‧‧超實體單元
3101、3102、3103、3104、3105、3106、3107、3108‧‧‧實體抹除單元
31011、31021、31031、31041、31051、31061、31071、31081‧‧‧實體程式化單元
311、312、313、314、315、316、321、322、323、324、325、326、331、332、333、334、335、336‧‧‧超實體程式化單元
D1‧‧‧第一資料
D2‧‧‧第二資料
D3‧‧‧第三資料
D4‧‧‧第四資料
P1‧‧‧第一暫時奇偶校驗碼組
P2‧‧‧第二暫時奇偶校驗碼組
P3‧‧‧第三暫時奇偶校驗碼組
P4‧‧‧第四暫時奇偶校驗碼組
PA、PC‧‧‧第一奇偶校驗碼組
PA’ ‧‧‧第一更新奇偶校驗碼組
PA’’ ‧‧‧第二更新奇偶校驗碼組
PB‧‧‧第二奇偶校驗碼組
R1‧‧‧第一實體單元陣列
R2‧‧‧第二實體陣列
R3‧‧‧新實體單元陣列
S1701‧‧‧將第一資料寫入至可複寫式非揮發性記憶體模組406的多個超實體單元之中的第一超實體單元的步驟
S1703‧‧‧根據第一資料產生第一暫時奇偶校驗碼組的步驟
S1705‧‧‧將第二資料寫入至可複寫式非揮發性記憶體模組406的多個超實體單元之中的第二超實體單元的步驟
S1707‧‧‧將第二資料和第一暫時奇偶校驗碼組執行邏輯運算以產生第二暫時奇偶校驗碼組的步驟
S1801‧‧‧ 對第一超實體單元執行有效資料合併操作的步驟
S1803‧‧‧判斷第一超實體單元的所有資料是否皆為無效資料的步驟
S1805‧‧‧將第二暫時奇偶校驗碼組與儲存在第一超實體單元的第一資料執行邏輯運算以產生更新奇偶校驗碼組的步驟
S1901‧‧‧將第一超實體單元和第二超實體單元關聯為第一實體單元陣列的步驟
S1903‧‧‧將更新奇偶校驗碼組作為第一實體單元陣列的第一奇偶校驗碼組的步驟
S1905‧‧‧將第一實體單元陣列的實體抹除單元和另一實體單元陣列的實體抹除單元合併為新實體單元陣列的步驟
S1907‧‧‧將第一實體單元陣列的第一奇偶校驗碼組和另一實體單元陣列的另一奇偶校驗碼組執行邏輯運算所獲得的值作為對應新實體單元陣列的新奇偶校驗碼組的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路模組的概要方塊圖。 圖6是根據本發明一範例實施例所繪示之超實體單元的概要方塊圖。 圖7~10是根據本發明一範例實施例所繪示之寫入資料至超實體單元的示意圖。 圖11是根據本發明一範例實施例所繪示之第一實體單元陣列的示意圖。 圖12及圖13是根據本發明一範例實施例所繪示之產生更新奇偶校驗碼組的示意圖。 圖14~圖16是根據本發明一範例實施例所繪示之執行實體單元陣列合併操作的示意圖。 圖17是根據本發明一範例實施例所繪示的資料保護方法的流程圖。 圖18是根據本發明另一範例實施例所繪示的資料保護方法的流程圖。 圖19是根據本發明另一範例實施例所繪示的資料保護方法的流程圖。

Claims (20)

  1. 一種資料保護方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個超實體單元，所述資料保護方法包括： 將一第一資料寫入至所述多個超實體單元之中的一第一超實體單元； 根據所述第一資料產生一第一暫時奇偶校驗碼組； 將一第二資料寫入至所述多個超實體單元之中的一第二超實體單元； 將所述第二資料和所述第一暫時奇偶校驗碼組執行一邏輯運算以產生一第二暫時奇偶校驗碼組；以及 當所述第一超實體單元的所有資料皆為無效資料時，將所述第二暫時奇偶校驗碼組與儲存在所述第一超實體單元中的所述第一資料執行所述邏輯運算以產生一更新奇偶校驗碼組。
  2. 如申請專利範圍第1項所述的資料保護方法，更包括： 將所述第一超實體單元和所述第二超實體單元關聯為一第一實體單元陣列；以及 將所述更新奇偶校驗碼組作為所述第一實體單元陣列的一第一奇偶校驗碼組。
  3. 如申請專利範圍第2項所述的資料保護方法，更包括： 在所述第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，將一第三資料寫入所述多個超實體單元的一第三超實體單元；以及 將所述第三資料和所述第二暫時奇偶校驗碼組執行所述邏輯運算以產生一第三暫時奇偶校驗碼組。
  4. 如申請專利範圍第1項所述的資料保護方法，其中所述第一超實體單元包括多個實體抹除單元，所述第一超實體單元的實體抹除單元分別地包括多個實體程式化單元，且所述第一超實體單元的每一實體抹除單元屬於不同的記憶體平面。
  5. 如申請專利範圍第2項所述的資料保護方法，更包括： 將所述第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為一新實體單元陣列； 將所述第一實體單元陣列的第一奇偶校驗碼組和所述另一實體單元陣列的一另一奇偶校驗碼組執行所述邏輯運算所獲得的值作為對應所述新實體單元陣列的一新奇偶校驗碼組。
  6. 如申請專利範圍第5項所述的資料保護方法，其中關聯至所述第一實體單元陣列的超實體單元的數目不大於一預先定義門檻值，關聯至所述另一實體單元陣列的超實體單元的數目不大於所述預先定義門檻值，並且關聯至所述新實體單元陣列的超實體單元的數目不大於所述預先定義門檻值。
  7. 如申請專利範圍第1項所述的資料保護方法，其中所述邏輯運算為XOR運算。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括： 一主機介面，用以電性連接至一主機系統； 一記憶體介面，用以電性連接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個超實體單元；以及 一記憶體管理電路，電性連接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以將一第一資料寫入至所述多個超實體單元之中的一第一超實體單元中； 其中所述記憶體管理電路用以根據所述第一資料產生一第一暫時奇偶校驗碼組； 其中所述記憶體管理電路用以將一第二資料寫入至所述多個超實體單元之中的一第二超實體單元中； 其中所述記憶體管理電路用以將所述第二資料和所述第一暫時奇偶校驗碼組執行一邏輯運算以產生一第二暫時奇偶校驗碼組；以及 當所述第一超實體單元的所有資料皆為無效資料時，所述記憶體管理電路用以將所述第二暫時奇偶校驗碼組與儲存在所述第一超實體單元中的所述第一資料執行所述邏輯運算以產生一更新奇偶校驗碼組。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中， 所述記憶體管理電路用以將所述第一超實體單元和所述第二超實體單元關聯為一第一實體單元陣列；以及 所述記憶體管理電路用以將所述更新奇偶校驗碼組作為所述第一實體單元陣列的一第一奇偶校驗碼組。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元， 其中，在所述第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，所述記憶體管理電路用以將一第三資料寫入所述多個超實體單元的一第三超實體單元中；以及 其中，所述記憶體管理電路更用以將所述第三資料和所述第二暫時奇偶校驗碼組執行所述邏輯運算以產生一第三暫時奇偶校驗碼組。
  11. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述第一超實體單元包括多個實體抹除單元，所述第一超實體單元的實體抹除單元分別地包括多個實體程式化單元，且所述第一超實體單元的每一實體抹除單元屬於不同的記憶體平面。
  12. 如申請專利範圍第9項所述的記憶體控制電路單元， 其中，所述記憶體管理電路用以將所述第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為一新實體單元陣列； 其中，所述記憶體管理電路用以將所述第一實體單元陣列的第一奇偶校驗碼組和所述另一實體單元陣列的一另一奇偶校驗碼組執行所述邏輯運算所獲得的值作為對應所述新實體單元陣列的一新奇偶校驗碼組。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元， 其中，關聯至所述第一實體單元陣列的超實體單元的數目不大於一預先定義門檻值，關聯至所述另一實體單元陣列的超實體單元的數目不大於所述預先定義門檻值，並且關聯至所述新實體單元陣列的超實體單元的數目不大於所述預先定義門檻值。
  14. 一種記憶體儲存裝置，包括： 一連接器，用以電性連接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個超實體單元；以及 一記憶體控制電路單元，電性連接至所述連接器與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以將一第一資料寫入至所述多個超實體單元之中的一第一超實體單元； 其中所述記憶體控制電路單元用以根據所述第一資料產生一第一暫時奇偶校驗碼組； 其中所述記憶體控制電路單元用以將一第二資料寫入至所述多個超實體單元之中的一第二超實體單元； 其中所述記憶體控制電路單元用以將所述第二資料和所述第一暫時奇偶校驗碼組執行一邏輯運算以產生一第二暫時奇偶校驗碼組；以及 當所述第一超實體單元的所有資料皆為無效資料時，所述記憶體控制電路單元用以將所述第二暫時奇偶校驗碼組與儲存在所述第一超實體單元中的所述第一資料執行所述邏輯運算以產生一更新奇偶校驗碼組。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中， 所述記憶體控制電路單元用以將所述第一超實體單元和所述第二超實體單元關聯為一第一實體單元陣列；以及 所述記憶體控制電路單元用以將所述更新奇偶校驗碼組作為所述第一實體單元陣列的一第一奇偶校驗碼組。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中， 在所述第一實體單元陣列的第一超實體單元的所有資料皆為無效資料之前，所述記憶體控制電路單元用以將一第三資料寫入所述多個超實體單元的一第三超實體單元；以及 其中所述記憶體控制電路單元用以將所述第三資料和所述第二暫時奇偶校驗碼組執行所述邏輯運算以產生一第三暫時奇偶校驗碼組。
  17. 如申請專利範圍第14項所述的記憶體儲存裝置，其中所述第一超實體單元包括多個實體抹除單元，所述第一超實體單元的實體抹除單元分別地包括多個實體程式化單元，且所述第一超實體單元的每一實體抹除單元屬於不同的記憶體平面。
  18. 如申請專利範圍第15項所述的記憶體儲存裝置， 其中所述記憶體控制電路單元用以將所述第一實體單元陣列的超實體單元和另一實體單元陣列的超實體單元合併為一新實體單元陣列；以及 其中所述記憶體控制電路單元用以將所述第一實體單元陣列的第一奇偶校驗碼組和所述另一實體單元陣列的一另一奇偶校驗碼組執行所述邏輯運算所獲得的值作為對應所述新實體單元陣列的一新奇偶校驗碼組。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中， 關聯至所述第一實體單元陣列的超實體單元的數目不大於一預先定義門檻值，關聯至所述另一實體單元陣列的超實體單元的數目不大於所述預先定義門檻值，並且關聯至所述新實體單元陣列的超實體單元的數目不大於所述預先定義門檻值。
  20. 如申請專利範圍第14項所述的記憶體儲存裝置，其中所述邏輯運算為XOR運算。
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