TWI591640B - 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

Info

Publication number
TWI591640B
TWI591640B TW105100516A TW105100516A TWI591640B TW I591640 B TWI591640 B TW I591640B TW 105100516 A TW105100516 A TW 105100516A TW 105100516 A TW105100516 A TW 105100516A TW I591640 B TWI591640 B TW I591640B
Authority
TW
Taiwan
Prior art keywords
data
unit
memory
processing unit
control circuit
Prior art date
Application number
TW105100516A
Other languages
English (en)
Other versions
TW201725589A (zh
Inventor
志良 仇
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW105100516A priority Critical patent/TWI591640B/zh
Priority to US15/075,202 priority patent/US9823844B2/en
Application granted granted Critical
Publication of TWI591640B publication Critical patent/TWI591640B/zh
Publication of TW201725589A publication Critical patent/TW201725589A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於一種記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於此些電子產品。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。例如，廣泛用於行動電子裝置上的嵌入式多媒體卡(embedded Multi Media Card, eMMC)就是一種以快閃記憶體作為儲存媒體的儲存裝置。
一般來說，使用可複寫式非揮發性記憶體的儲存裝置(如，固態硬碟)，當臨預定事件發生時，會需要在極短的時間內將尚未被寫入至儲存裝置的使用者資料備份(或寫入)至儲存裝置。因此，如何節省備份(或寫入)尚未被寫入的使用者資料所耗費的時間，是此領域技術人員所致力的目標。
本發明提供一種記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置，可有效地節省資料備份的時間。
本發明的一範例實施例提供用於可複寫式非揮發性記憶體模組的一種記憶體管理方法，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元的每一個實體抹除單元具有多個實體程式化單元。所述記憶體管理方法包括接收寫入指令與對應所述寫入指令的第一資料與第一指示資訊，其中所述寫入指令用以指示將所述第一資料寫入至第一邏輯單元，其中所述第一邏輯單元具有多個邏輯子單元，其中所述第一指示資訊用以指示將所述第一資料寫入至所述第一邏輯單元的所述邏輯子單元中的至少一第一邏輯子單元；根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的對位操作；若在所述對位操作的期間沒有發生一預定事件，將經由所述對位操作所獲得的一已對位第一資料寫入至第一實體程式化單元；以及若在所述對位操作的期間發生所述預定事件，停止所述對位操作，並且將對應所述寫入指令的所述第一資料與所述第一指示資訊儲存至所述實體抹除單元中的第一實體抹除單元中，其中所述第一指示資訊作為對應所述第一資料的第一有效位元資訊被儲存至所述第一實體抹除單元中。
在本發明的一實施例中，其中在上述根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的所述對位操作的步驟包括從映射至所述第一邏輯單元的第二實體程式化單元讀取一第二資料；以及根據所述第二資料與所述第一資料產生所述已對位第一資料。
在本發明的一實施例中，上述的記憶體管理方法更包括在所述預定事件發生後，根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資訊對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料。
在本發明的一實施例中，其中所述第一有效位元資訊具有多個有效位元值，其中所述有效位元值的每一個有效位元值分別對應所述第一邏輯單元的所述邏輯子單元的每一個邏輯子單元，其中在所述有效位元值中對應所述至少一第一邏輯子單元的所述有效位元值為第一數值，其中在所述有效位元值中不對應所述至少一第一邏輯子單元的所述有效位元值為第二數值。
在本發明的一實施例中，其中在上述根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資訊對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料的步驟包括辨識所述有效位元值中為第二數值的至少一有效位元值與對應為第二數值的所述至少一有效位元值的至少一第二邏輯子單元；以及根據所述至少一第二邏輯子單元，從映射至所述第一邏輯單元的所述第二實體程式化單元中讀取所述第二資料；以及根據所述第二資料與儲存於所述第一實體抹除單元的所述第一資料產生所述已對位第一資料。
在本發明的一實施例中，其中所述預定事件為電源錯誤事件、快速執行工作佇列事件或清除工作佇列事件。
本發明的一範例實施例提供用於控制記憶體儲存裝置的一種記憶體控制電路單元。所述記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面耦接至主機系統。記憶體介面耦接至可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元的每一個實體抹除單元具有多個實體程式化單元。記憶體管理電路包括第一處理單元、第二處理單元、第三處理單元與第四處理單元。第一處理單元耦接所述記憶體介面。第二處理單元耦接所述第一處理單元。第三處理單元耦接所述主機介面。第四處理單元耦接所述第一處理單元、所述第二處理單元與第三處理單元。所述第三處理單元接收寫入指令與對應所述寫入指令的第一資料與第一指示資訊，其中所述寫入指令用以指示將所述第一資料寫入至第一邏輯單元，其中所述第一邏輯單元具有多個邏輯子單元，其中所述第一指示資訊用以指示將所述第一資料寫入至所述第一邏輯單元的所述邏輯子單元中的至少一第一邏輯子單元。所述第四處理單元與所述第一處理單元根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的對位操作。若在所述對位操作的期間沒有發生預定事件，所述第一處理單元將經由所述對位操作所獲得的已對位第一資料寫入至第一實體程式化單元。以及，若在所述對位操作的期間發生所述預定事件，所述第四處理單元與所述第一處理單元停止所述對位操作，並且所述第一處理單元將對應所述寫入指令的所述第一資料與所述第一指示資訊儲存至所述實體抹除單元中的第一實體抹除單元中，其中所述第一指示資訊作為對應所述第一資料的一第一有效位元資訊被儲存至所述第一實體抹除單元中。
在本發明的一實施例中，其中在上述所述第四處理單元與所述第一處理單元根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的所述對位操作的運作中，所述第一處理單元從映射至所述第一邏輯單元的第二實體程式化單元讀取第二資料。並且，所述第四處理單元根據所述第二資料與所述第一資料產生所述已對位第一資料。
在本發明的一實施例中，在所述預定事件發生後，所述第二處理單元與所述第一處理單元根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料。
在本發明的一實施例中，其中所述第一有效位元資訊具有多個有效位元值，其中所述有效位元值的每一個有效位元值分別對應所述第一邏輯單元的所述邏輯子單元的每一個邏輯子單元，其中在所述有效位元值中對應所述至少一第一邏輯子單元的所述有效位元值為第一數值，其中在所述有效位元值中不對應所述至少一第一邏輯子單元的所述有效位元值為第二數值。
在本發明的一實施例中，其中在上述所述第二處理單元與所述第一處理單元根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料的運作中，所述第一處理單元辨識所述有效位元值中為第二數值的至少一有效位元值與對應為第二數值的所述至少一有效位元值的至少一第二邏輯子單元。所述第一處理單元根據所述至少一第二邏輯子單元，從映射至所述第一邏輯單元的所述第二實體程式化單元中讀取所述第二資料，其中所述第二處理單元根據所述第二資料與儲存於所述第一實體抹除單元的所述第一資料產生所述已對位第一資料。
本發明的一範例實施例提供一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元接收寫入指令與對應所述寫入指令的第一資料與第一指示資訊，其中所述寫入指令用以指示將所述第一資料寫入至第一邏輯單元，其中所述第一邏輯單元具有多個邏輯子單元，其中所述第一指示資訊用以指示將所述第一資料寫入至所述第一邏輯單元的所述邏輯子單元中的至少一第一邏輯子單元。所述記憶體控制電路單元根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的對位操作。若在所述對位操作的期間沒有發生預定事件，所述記憶體控制電路單元將經由所述對位操作所獲得的已對位第一資料寫入至第一實體程式化單元。若在所述對位操作的期間發生所述預定事件，所述記憶體控制電路單元停止所述對位操作，並且將對應所述寫入指令的所述第一資料與所述第一指示資訊儲存至所述實體抹除單元中的第一實體抹除單元中，其中所述第一指示資訊作為對應所述第一資料的第一有效位元資訊被儲存至所述第一實體抹除單元中。
在本發明的一實施例中，其中在上述所述記憶體控制電路單元根據所述第一指示資訊來對所述第一資料執行對應所述第一資料的所述對位操作的運作中，所述記憶體控制電路單元從映射至所述第一邏輯單元的第二實體程式化單元讀取第二資料，其中所述記憶體控制電路單元根據所述第二資料與所述第一資料產生所述已對位第一資料。
在本發明的一實施例中，在所述預定事件發生後，所述記憶體控制電路單元根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料。
在本發明的一實施例中，其中在上述所述記憶體控制電路單元根據儲存於所述第一實體抹除單元的所述第一資料與所述第一有效位元資對所述第一資料執行對應所述第一資料的所述對位操作，以獲得所述已對位第一資料的運作中，所述記憶體控制電路單元辨識所述有效位元值中為第二數值的至少一有效位元值與對應為第二數值的所述至少一有效位元值的至少一第二邏輯子單元。所述記憶體控制電路單元根據所述至少一第二邏輯子單元，從映射至所述第一邏輯單元的所述第二實體程式化單元中讀取所述第二資料，並且根據所述第二資料與儲存於所述第一實體抹除單元的所述第一資料產生所述已對位第一資料。
基於上述，本範例實施例所提供的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置，可在面臨預定事件時，在不需計算對位操作的進度且利用原有的指示資訊的情況下，可以快速地將原本用來對寫入資料進行對位操作的指示資訊與寫入資料儲存至預定的實體抹除單元中，進而節省處理預定事件的時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210、滑鼠211等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址(以下亦稱，實體扇區)，且一個實體扇區的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體扇區，本發明並不限制實體存取位址的大小以及個數。在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面，但本發明不以此為限。
記憶體控制電路單元404會將實體抹除單元410(0)~410-(N)邏輯地分組為資料區、閒置區、系統區與取代區。
邏輯上屬於資料區與閒置區的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區的實體抹除單元是用以替換資料區的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體控制電路單元404會從閒置區中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區的實體抹除單元。邏輯上屬於系統區的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。邏輯上屬於取代區中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區中仍存有正常之實體抹除單元並且資料區的實體抹除單元損壞時，記憶體控制電路單元404會從取代區中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區、閒置區、系統區與取代區之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區、閒置區、系統區與取代區的分組關係會動態地變動。例如，當閒置區中的實體抹除單元損壞而被取代區的實體抹除單元取代時，則原本取代區的實體抹除單元會被關聯至閒置區。
在一實施例中，記憶體控制電路單元404會配置邏輯單元以映射資料區的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元。邏輯單元可以是邏輯區塊(logical block)或是邏輯頁面(logical page)，並且對應地邏輯子單元可以是邏輯頁面(logical page)或邏輯扇區(logical sector)。邏輯區塊用以映射資料區的實體抹除單元。邏輯頁面用以映射對應之實體抹除單元中的實體程式化單元。邏輯扇區用以映射對應之實體程式化單元的實體扇區。並且，當主機系統11欲寫入資料至邏輯區塊或更新儲存於邏輯區塊中的資料時，記憶體控制電路單元404會從閒置區中提取一個實體抹除單元來寫入資料，以輪替資料區的實體抹除單元。
在本範例實施例中，邏輯頁面的大小為4仟位元組（kilobytes，K bytes），與實體程式化單元的大小相同。此外，每一邏輯頁面具有8個邏輯扇區，但本發明不限於此，每一邏輯頁面所具有的邏輯扇區的數目會對應每一邏輯頁面所映射的實體程式化單元所具有的實體扇區的數目而變動(例如，每一邏輯頁面所具有的邏輯扇區的數目可為多於或是少於“8”的數目)。
為了識別每個邏輯單元(如，邏輯區塊)的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體控制電路單元404會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體控制電路單元404會確認此邏輯子單元所屬的邏輯單元，並且對可複寫式非揮發性記憶體模組406下達對應的指令序列以在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元404會在可複寫式非揮發性記憶體模組406中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元404會將邏輯轉實體位址映射表載入至緩衝記憶體來維護。當記憶體控制電路單元404欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體來被更新。相似地，記憶體控制電路單元404會在可複寫式非揮發性記憶體模組406中儲存邏輯轉實體位址子映射表來記錄每一邏輯子單元(如，邏輯頁面)所映射的實體程式化單元。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於eMMC標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、UFS標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、SATA標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code, ECC Code)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。
圖6是根據一範例實施例所繪示之記憶體管理電路的概要方塊圖。
請參照圖6，在本範例實施例中，記憶體管理電路單元502包括第一處理單元610、第二處理單元620、第三處理單元630與第四處理單元640。第一處理單元610耦接記憶體介面506。第二處理單元620耦接第一處理單元610。第三處理單元630耦接主機介面。第四處理單元640耦接第一處理單元610、第二處理單元620與第三處理單元630。
第一處理單元610、第二處理單元620、第三處理單元630與第四處理單元640為具備運算能力的硬體(例如晶片組、處理器等)，可協同管理記憶體管理電路單元502、記憶體控制電路單元404或記憶體儲存裝置10的整體運作。在本範例實施例中，各處理單元可例如是中央處理單元(Central Processing Unit，CPU)、微處理器(micro-processor)、或是其他可程式化之處理單元(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits，ASIC)、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似裝置。此外，記憶體管理電路502亦具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，第一處理單元610、第二處理單元620、第三處理單元630與第四處理單元640會協同執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，第一處理單元610、第二處理單元620、第三處理單元630與第四處理單元640會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作，或是進行管理記憶體儲存裝置10的操作。
圖7是根據一範例實施例所繪示之對應寫入指令的資料與指示資訊的示意圖。
請參照圖7，假設第三處理單元630透過主機介面504，從主機系統11接收寫入指令與對應寫入指令的寫入資料700(亦稱，第一資料)與指示資訊730(亦稱，第一指示資訊)，其中所述寫入指令用以指示將第一資料700寫入至第一邏輯頁面(亦稱，第一邏輯單元)710的邏輯扇區720(0) (亦稱，第一邏輯子單元)。如圖7所繪示，第一邏輯單元710具有8個邏輯子單元720(0)~720(7)，並且第一邏輯單元710的8個邏輯子單元720(0)~720(7)皆已儲存了資料(如，以左斜線表示)。此外，對應所述8個邏輯子單元720(0)~720(7)，第一指示資訊730亦會具有分別對應每一邏輯子單元720(0)~720(7)的位元值740(0)~740(7)(亦稱，第一位元值)。
在本範例實施例中，第一指示資訊的每一第一位元值740(0)~740(7)的數值會根據其所對應的邏輯子單元720(0)~720(7)是否用以儲存第一資料而被標記為第一數值(如，為“1”的數值)或是第二數值(如，為“0”的數值)。舉例來說，在上述的例子，寫入指令用以指示將第一資料700(如圖7所繪示的右斜線部分)寫入至第一邏輯單元710的邏輯子單元720(0)。分別對應邏輯子單元720(0)~720(7)的第一指示資訊730的第一位元值便分別被標記為「“1”、“0”、“0”、“0”、“0”、“0”、“0”、“0”」。也就是說，對應儲存第一資料700的邏輯子單元720(0)的第一位元值740(0)會被標記為 “1”(如，對應第一邏輯子單元的第一位元值會被標記為 “1”)，並且其他第一位元值會被標記為 “0”(如，不對應第一邏輯子單元的第一位元值會被標記為 “0”)。換言之，第一指示資訊730的第一位元值的數值會隨著第一資料700所儲存的邏輯子單元的位置而變化。例如，在另一實施例中，假設寫入指令指示第一資料被寫入至第一邏輯單元710的邏輯子單元720(7)，則對應此寫入指令的第一指示資訊便會被標記為「“0”、“0”、“0”、“0”、“0”、“0”、“0”、“1”」。
值得一提的是，在本範例實施例中，對應儲存第一資料的第一邏輯子單元的第一位元值會被標記為 “1”，並且其他對應非儲存第一資料的邏輯子單元的第一位元值會被標記為 “0”，但本發明不限於此。例如，在其他實施例中，對應儲存第一資料的第一邏輯子單元的第一位元值會被標記為 “0”，並且其他對應非儲存第一資料的邏輯子單元的第一位元值會被標記為 “1”。
在本範例實施例中，當第三處理單元630接收到寫入指令與對應寫入指令的第一資料700與第一指示資訊730後，第三處理單元630會將寫入指令與對應寫入指令的第一資料700與第一指示資訊730下達(或傳送)給第四處理單元640。在一實施例中，當第三處理單元630接收到寫入指令與對應寫入指令的第一資料700與第一指示資訊730後，第三處理單元630會向主機系統回應已處理好此筆寫入指令。
第四處理單元640在接收到寫入指令與對應寫入指令的第一資料700與第一指示資訊730後，會先將第一資料700與第一指示資訊730儲存至寫入緩衝區(Write buffer)，所述寫入緩衝區例如是從記憶體管理電路的隨機存取記憶體中劃分一個用以存取寫入資料與指示資訊的區域。
之後，第四處理單元640會指示第一處理單元610來協同進行對於第一邏輯單元710的對位操作(Load-Align)。以下會配合圖6、圖7與圖8來詳細說明本範例實施例所提供的對位操作的細節。
圖8是根據一範例實施例所繪示之根據指示資訊讀取資料的示意圖。
請參照圖8，如上所述，假設第一邏輯單元710中的第一邏輯子單元720(0)~720(7)已儲存有資料(如圖8所繪示的左斜線部分)。當第一處理單元610接收到來自第四處理單元640的進行對第一邏輯單元710的對位操作的指示時，第一處理單元610會先辨識當前的第一邏輯單元710是否已儲存資料。若第一處理單元610判定當前的第一邏輯單元710已儲存資料，第一處理單元610會將舊有的儲存資料併入至欲寫入至第一邏輯單元710的新的第一資料700。
更詳細來說，第一處理單元610會根據第一指示資訊730來讀取第一邏輯單元710所儲存的舊有的儲存資料。例如，接續上述的例子，第一處理單元610會根據為「“1”、“0”、“0”、“0”、“0”、“0”、“0”、“0”」的第一指示資訊730的第一位元值740(0)~740(7)，經由為第一數值(如， “1”)的第一位元值740(0)來辨識到目前欲寫入的第一資料700是儲存在第一邏輯單元710的邏輯子單元720(0)，並且第一處理單元610亦會經由為第二數值(如，“0”)的第一位元值740(1)~740(7)來辨識到不儲存第一資料700的是邏輯子單元720(1)~720(7)。接著，第一處理單元610會根據對應標記為“0”的第一位元值740(1)~740(7)所對應的邏輯子單元720(1)~720(7)，從第一邏輯子單元710的邏輯子單元720(1)~720(7)讀取舊有的資料(亦稱，第二資料)。例如，根據原本映射至第一邏輯子單元710的實體程式化單元(亦稱，第二實體程式化單元)，從第二實體程式化單元的多個實體扇區中對應至邏輯子單元720(1)~720(7)的實體扇區來讀取第二資料800。
此外，在本範例實施例中，第一處理單元610亦會從第二實體程式化單元的冗餘區(亦稱，第二冗餘區)中，讀取對應第二資料800的有效位元資訊(亦稱，第二有效位元資訊)。具體來說，對應第二實體程式化單元的第二冗餘區儲存第二有效位元資訊820。所述第二有效位元資訊820具有分別對應儲存在第二實體程式化單元的多個實體扇區的資料的多個有效位元值(valid bits)840(0)~840(7)，其中每一有效位元值840(0)~840(7)會被標記為 “0”或是 “1”，以指示每一有效位元值840(0)~840(7)所對應的資料是否是有效的。例如，若一實體扇區的資料是有效的，則對應所述實體扇區的有效位元資訊的位元值會被標記為 “1”。反之，若一實體扇區的資料是無效的(或是無法校正)，則對應所述實體扇區的有效位元資訊的位元值會被標記為 “0”。
接續上述的例子，在本範例實施例中，假設當前第二實體程式化單元所儲存的資料皆為有效資料，則第二有效位元資訊820的有效位元值840(0)~840(7)會為「“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”」。第一處理單元610從當前映射至第一邏輯子單元710的第二實體程式化單元的第二冗餘區中，根據儲存第二資料的邏輯子單元720(1)~720(7)來讀取第二有效位元資訊820中對應第二資料800的有效位元值840(1)~840(7)(如，為「“1”、“1”、“1”、“1”、“1”、“1”、“1”」的對應第二資料800的第二有效位元資訊830)。
接著，第一處理單元610會將第二資料800與對應第二資料800的第二有效位元資訊830(如，有效位元值840(1)~840(7))傳送至第四處理單元640。第四處理單元640將第二資料800與第一資料700進行合併，並且將對應第二資料800的第二有效位元資訊830與第一指示資訊730進行合併，以獲得已對位資料與對應已對位資料的有效位元資訊。
圖9是根據一範例實施例所繪示之已對位資料與對應已對位資料的有效位元資訊的示意圖。
請參照圖9，接續上述的例子，當第四處理單元640接收到第二資料800後，第四處理單元640會將第二資料800與第一資料700合併，成為已對位第一資料900。所述已對位第一資料900會被寫入至第一邏輯單元710中。更詳細地說，已對位第一資料900會包括第一資料700與第二資料800，其中第一資料會被寫入至邏輯子單元720(0)，並且第二資料800會被寫入至邏輯子單元720(1)~720(7)。
當第四處理單元640接收到對應第二資料800的第二有效位元資訊830(如，有效位元值840(1)~840(7))後，第四處理單元640會將對應第二資料800的第二有效位元資訊830與第一指示資訊730合併(如圖8中的箭頭所示)，以調整第一指示資訊730為對應已對位第一資料900的已對位第一指示資訊930。
舉例來說，請再參照圖9，由於對應第二資料800的第二有效位元資訊830的有效位元值840(1)~840(7)為「“1”、“1”、“1”、“1”、“1”、“1”、“1”」，並且有效位元值840(1)~840(7)是對應儲存於邏輯子單元720(1)~720(7)的第二資料800。因此，為「“1”、“1”、“1”、“1”、“1”、“1”、“1”」的有效位元值840(1)~840(7)會被用來替換掉原本位於第一指示資訊730的對應邏輯子單元720(1)~720(7)的為「“0”、“0”、“0”、“0”、“0”、“0”、“0”」的第一位元值740(1)~740(7)。如此一來，經過調整後的第一指示資訊730會成為對應已對位第一資料900的已對位第一指示資訊930，其中已對位第一指示資訊930的位元值940(0)~940(7)被標記為「“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”」。如此一來，第一處理單元610與第四處理單元640對於第一資料700的對位操作便完成了。
在本範例實施例中，在執行對位操作後且完成對位操作之前，第四處理單元640還會判斷預定事件是否發生。所述預定事件例如是電源錯誤事件、快速執行工作佇列事件或清除工作佇列事件。
關於工作佇列，在本範例實施例中，記憶體管理電路502會將欲對可複寫式非揮發性記憶體模組406執行的每一指令的詳細描述儲存至記憶體管理電路的隨機存取記憶體中的特殊區塊(如，快閃記憶體參數單元，Flash Parameter Unit)。也就是說，每一指令的詳細敘述會被儲存至分別對應每一指令的快閃記憶體參數單元中。記憶體管理電路502會使用多個指標來指向至對應每一指令的特殊區塊，以讓記憶體管理電路502可藉由指標來從所述指標所指向的特殊區塊獲得記錄於特殊區塊的指令描述，進而藉由指令描述來執行指令。簡單來說，記憶體管理電路502可以藉由指標來指向對應的指令描述，以執行對應所述指標的指令，進而進行所述指令所對應的工作。此外，記憶體管理電路502還可以記錄且排序多個指標至工作佇列(queue)中，並且藉由執行工作佇列來根據工作佇列中的指標來執行對應的指令/工作。
所述電源錯誤事件例如是第四處理單元640接收到不正常斷電通知時。所述快速執行工作佇列事件例如是第四處理單元640接收到用以指示將當前的工作佇列快速執行完畢的指令時。所述清除工作佇列事件例如是第四處理單元640接收到用以指示將當前的工作佇列清除的指令時。
當第四處理電路640判定有預定事件發生時，第四處理電路640會需要及時將儲存在寫入緩衝區的第一資料與第一指示資訊寫入至可複寫式非揮發性記憶體模組406中。
具體來說，若預定事件發生，第四處理單元640與第一處理單元610會停止執行中的對位操作。第四處理單元640會將第一資料700與第一指示資訊730傳送至第一處理單元610，並且指示第一處理單元610將第一資料700與第一指示資訊730寫入至特殊實體抹除單元(以下亦稱，第一實體抹除單元)中。在本範例實施例中，第一處理單元610會將第一指示資訊作為對應第一資料700的第一有效位元資訊，並且將第一有效位元資訊與第一資料700寫入至第一實體抹除單元中。
在本範例實施例中，所述第一實體抹除單元是用來針對預定事件的操作所預先保留的實體抹除單元。例如，在記憶體儲存裝置10開電後，記憶體管理電路單元502會從系統區或是閒置區選擇一個實體抹除單元做為第一實體抹除單元。應注意的是，本發明並不限於第一實體抹除單元的數目。除了儲存上述的第一資料和第一指示資訊外，第一實體抹除單元還可以針對預定事件來儲存其他資訊。例如，第一實體抹除單元還可以用來儲存邏輯轉實體位址映射表、邏輯轉實體位址子映射表、其它暫存於隨機存取記憶體的管理資訊與其他儲存於寫入緩衝區的資料與對應的指示資訊。在另一實施例中，上述的第一資料和第一指示資訊亦可分別儲存於不同的第一實體抹除單元中。
在本範例實施例中，第二處理單元620會執行對應預定事件的恢復操作。舉例來說，假設預定事件為電源錯誤事件，在恢復電力供應之後，第二處理單元620會執行針對電源錯誤事件的恢復操作。在所述恢復操作中，第二處理單元620會指示第一處理單元610讀取儲存在第一實體抹除單元中的第一資料700與第一有效位元資訊，以使第一處理單元610與第二處理單元620可根據第一資料700與第一有效位元資訊來重新對第一資料700執行對應第一資料700的對位操作。
更詳細來說，在一實施例中，第二處理單元620將所讀取的第一有效位元資訊作為對應第一資料700的第一指示資訊730。接著，相似於上述第四處理單元640與第一處理單元610所進行的對位操作，第二處理單元620與第一處理單元610會重新進行對於第一資料700的對位操作，以獲得已對位第一資料900與對應已對位第一資料的已對位第一指示資訊。相關的細節類似於上述第四處理單元640與第一處理單元610所進行的對位操作，不再贅述於此。應注意的是，相似於第一指示資訊，所讀取的第一有效位元資訊具有多個有效位元值，其中此些有效位元值的每一有效位元值分別對應第一邏輯單元的所述邏輯子單元的每一邏輯子單元，其中在所述有效位元值中對應所述至少一第一邏輯子單元的有效位元值為第一數值，並且在所述有效位元值中不對應至少一第一邏輯子單元的有效位元值為第二數值。
此外，在另一實施例中，第一處理單元610會根據第一有效位元資訊730，辨識第一有效位元資訊730的多個有效位元值中為第二數值(如， “0”)的至少一有效位元值與對應為第二數值的至少一有效位元值的至少一邏輯子單元(亦稱，第二邏輯子單元)，並且根據至少一第二邏輯子單元，從映射至第一邏輯單元(如，所述至少一第二邏輯子單元屬於第一邏輯單元)的第二實體程式化單元中讀取第二資料800。接著，第二處理單元620會根據第二資料與儲存於第一實體抹除單元的第一資料700產生已對位第一資料900。
然而，應注意的是，在重新進行的對位操作中，是由第二處理單元620與第一處理單元610來進行對位操作。換言之，在重新進行的對位操作中，是由第二處理單元620代替第四處理單元640來合併第一資料700與第二資料800，並且根據對應第二資料800的第二有效位元資訊來調整第一指示資訊730，以獲得已對位第一資料與對應已對位第一資料的已對位第一指示資訊930。
此外，如上所述，在本範例實施例中，經由對第一資料700的對位操作所獲得的已對位第一資料900與已對位第一指示資訊930會根據寫入指令被寫入至可複寫式非揮發性記憶體模組406中。
具體來說，第四處理單元640會將所獲得的已對位第一資料900與已對位第一指示資訊930傳送至第二處理單元620，並且第二處理單元620會傳送已對位第一資料900與已對位第一指示資訊930至第一處理單元610。第一處理單元610會將已對位第一指示資訊930作為對應已對位第一資料900的有效位元資訊(亦稱，第三有效位元資訊)。接著，第一處理單元610會將已對位第一資料900寫入至一實體程式化單元(亦稱，第一實體程式化單元)中，並且將第三有效位元資訊寫入至對應第一實體程式化單元的第一冗餘區中。相似地，對於在恢復操作中所重新進行的對位操作，第二處理單元620會將經由重新進行的對位操作所獲得的已對位第一資料900與已對位第一指示資訊930傳送至第一處理單元610。接續的運作如上所述，不再贅述於此。
在本範例實施例中，在將已對位第一資料900寫入至第一實體程式化單元後，第一處理單元610會將第一實體程式化單元映射至第一邏輯單元710。
值得一提的是，上述第一處理單元610、第二處理單元620、第三處理單元630與第四處理單元640的運作也可用來表示記憶體管理電路單元502或記憶體控制電路單元404的整體運作。
圖10是根據一範例實施例所繪示之記憶體管理方法的流程圖。
請參考圖10，在步驟S1001中，記憶體控制電路單元404接收寫入指令與對應寫入指令的第一資料700與第一指示資訊730。在步驟S1003中，記憶體控制電路單元404根據第一指示資訊730來對第一資料700執行對應第一資料700的對位操作，並且判斷預定事件是否發生。
倘若預定事件發生，在步驟S1005中，記憶體控制電路單元404停止對位操作，並且將對應寫入指令的第一資料700與第一指示資訊730儲存至實體抹除單元中的第一實體抹除單元中，其中第一指示資訊730作為對應第一資料700的第一有效位元資訊被儲存至第一實體抹除單元中。
倘若預定事件沒有發生，在步驟S1007中，記憶體控制電路單元404將經由對位操作所獲得的已對位第一資料900寫入至第一實體程式化單元。
綜上所述，本範例實施例所提供的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置，可在面臨預定事件時，在不需計算對位操作的進度且利用原有的指示資訊的情況下，可以快速地將原本用來對寫入資料進行對位操作的指示資訊與寫入資料儲存至預定的實體抹除單元中，進而節省處理預定事件的時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧I/O裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
211‧‧‧滑鼠
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
610‧‧‧第一處理單元
620‧‧‧第二處理單元
630‧‧‧第三處理單元
640‧‧‧第四處理單元
700‧‧‧第一資料
710‧‧‧第一邏輯單元
720(0)~720(7)‧‧‧邏輯子單元
730‧‧‧第一指示資訊
740(0)~740(7)‧‧‧第一指示資訊的位元值(第一位元值)
800‧‧‧第二資料
820‧‧‧第二有效位元資訊
830‧‧‧對應第二資料的第二有效位元資訊
840(0)~840(7)‧‧‧第二有效位元資訊的有效位元值
900‧‧‧已對位第一資料
930‧‧‧已對位第一指示資訊
940(0)~940(7)‧‧‧已對位第一指示資訊的位元值
S1001、S1003、S1005、S1007‧‧‧記憶體管理方法的流程步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6是根據一範例實施例所繪示之記憶體管理電路的概要方塊圖。 圖7是根據一範例實施例所繪示之對應寫入指令的資料與指示資訊的示意圖。 圖8是根據一範例實施例所繪示之根據指示資訊讀取資料的示意圖。 圖9是根據一範例實施例所繪示之已對位資料與對應已對位資料的有效位元資訊的示意圖。 圖10是根據一範例實施例所繪示之記憶體管理方法的流程圖。
S1001、S1003、S1005、S1007‧‧‧記憶體管理方法的流程步驟

Claims (18)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中該些實體抹除單元的每一實體抹除單元具有多個實體程式化單元，該記憶體管理方法包括： 接收一寫入指令與對應該寫入指令的一第一資料與一第一指示資訊，其中該寫入指令用以指示將該第一資料寫入至一第一邏輯單元，其中該第一邏輯單元具有多個邏輯子單元，其中該第一指示資訊用以指示將該第一資料寫入至該第一邏輯單元的該些邏輯子單元中的至少一第一邏輯子單元； 根據該第一指示資訊來對該第一資料執行對應該第一資料的一對位操作； 若在該對位操作的期間沒有發生一預定事件，將經由該對位操作所獲得的一已對位第一資料寫入至一第一實體程式化單元；以及 若在該對位操作的期間發生該預定事件，停止該對位操作，並且將對應該寫入指令的該第一資料與該第一指示資訊儲存至該些實體抹除單元中的一第一實體抹除單元中，其中該第一指示資訊作為對應該第一資料的一第一有效位元資訊被儲存至該第一實體抹除單元中。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中在上述根據該第一指示資訊來對該第一資料執行對應該第一資料的該對位操作的步驟包括： 從映射至該第一邏輯單元的一第二實體程式化單元讀取一第二資料；以及 根據該第二資料與該第一資料產生該已對位第一資料。
  3. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 在該預定事件發生後，根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資訊對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料。
  4. 如申請專利範圍第3項所述的記憶體管理方法，其中該第一有效位元資訊具有多個有效位元值，其中該些有效位元值的每一有效位元值分別對應該第一邏輯單元的該些邏輯子單元的每一邏輯子單元，其中在該些有效位元值中對應該至少一第一邏輯子單元的該有效位元值為一第一數值，其中在該些有效位元值中不對應該至少一第一邏輯子單元的該有效位元值為一第二數值。
  5. 如申請專利範圍第4項所述的記憶體管理方法，其中在上述根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資訊對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料的步驟包括： 辨識該些有效位元值中為第二數值的至少一有效位元值與對應為第二數值的該至少一有效位元值的至少一第二邏輯子單元； 根據該至少一第二邏輯子單元，從映射至該第一邏輯單元的該第二實體程式化單元中讀取該第二資料；以及 根據該第二資料與儲存於該第一實體抹除單元的該第一資料產生該已對位第一資料。
  6. 如申請專利範圍第1項所述的記憶體管理方法，其中該預定事件為一電源錯誤事件、一快速執行工作佇列事件或一清除工作佇列事件。
  7. 一種記憶體控制電路單元，用於控制一記憶體儲存裝置，該記憶體控制電路單元包括： 一主機介面，耦接至一主機系統； 一記憶體介面，耦接至一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中該些實體抹除單元的每一實體抹除單元具有多個實體程式化單元；以及 一記憶體管理電路，包括：       一第一處理單元，耦接該記憶體介面；       一第二處理單元，耦接該第一處理單元；       一第三處理單元，耦接該主機介面；以及       一第四處理單元，耦接該第一處理單元、該第二處理單元與第三處理單元， 其中該第三處理單元接收一寫入指令與對應該寫入指令的一第一資料與一第一指示資訊，其中該寫入指令用以指示將該第一資料寫入至一第一邏輯單元，其中該第一邏輯單元具有多個邏輯子單元，其中該第一指示資訊用以指示將該第一資料寫入至該第一邏輯單元的該些邏輯子單元中的至少一第一邏輯子單元， 其中該第四處理單元與該第一處理單元根據該第一指示資訊來對該第一資料執行對應該第一資料的一對位操作， 其中若在該對位操作的期間沒有發生一預定事件，該第一處理單元將經由該對位操作所獲得的一已對位第一資料寫入至一第一實體程式化單元， 其中若在該對位操作的期間發生該預定事件，該第四處理單元與該第一處理單元停止該對位操作，並且該第一處理單元將對應該寫入指令的該第一資料與該第一指示資訊儲存至該些實體抹除單元中的一第一實體抹除單元中，其中該第一指示資訊作為對應該第一資料的一第一有效位元資訊被儲存至該第一實體抹除單元中。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中在上述該第四處理單元與該第一處理單元根據該第一指示資訊來對該第一資料執行對應該第一資料的該對位操作的運作中， 該第一處理單元從映射至該第一邏輯單元的一第二實體程式化單元讀取一第二資料， 其中該第四處理單元根據該第二資料與該第一資料產生該已對位第一資料。
  9. 如申請專利範圍第7項所述的記憶體控制電路單元，在該預定事件發生後，該第二處理單元與該第一處理單元根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該第一有效位元資訊具有多個有效位元值，其中該些有效位元值的每一有效位元值分別對應該第一邏輯單元的該些邏輯子單元的每一邏輯子單元，其中在該些有效位元值中對應該至少一第一邏輯子單元的該有效位元值為一第一數值，其中在該些有效位元值中不對應該至少一第一邏輯子單元的該有效位元值為一第二數值。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在上述該第二處理單元與該第一處理單元根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料的運作中， 該第一處理單元辨識該些有效位元值中為第二數值的至少一有效位元值與對應為第二數值的該至少一有效位元值的至少一第二邏輯子單元， 其中該第一處理單元根據該至少一第二邏輯子單元，從映射至該第一邏輯單元的該第二實體程式化單元中讀取該第二資料， 其中該第二處理單元根據該第二資料與儲存於該第一實體抹除單元的該第一資料產生該已對位第一資料。
  12. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該預定事件為一電源錯誤事件、一快速執行工作佇列事件或一清除工作佇列事件。
  13. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中該些實體抹除單元的每一實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元接收一寫入指令與對應該寫入指令的一第一資料與一第一指示資訊，其中該寫入指令用以指示將該第一資料寫入至一第一邏輯單元，其中該第一邏輯單元具有多個邏輯子單元，其中該第一指示資訊用以指示將該第一資料寫入至該第一邏輯單元的該些邏輯子單元中的至少一第一邏輯子單元， 其中該記憶體控制電路單元根據該第一指示資訊來對該第一資料執行對應該第一資料的一對位操作， 其中若在該對位操作的期間沒有發生一預定事件，該記憶體控制電路單元將經由該對位操作所獲得的一已對位第一資料寫入至一第一實體程式化單元， 其中若在該對位操作的期間發生該預定事件，該記憶體控制電路單元停止該對位操作，並且將對應該寫入指令的該第一資料與該第一指示資訊儲存至該些實體抹除單元中的一第一實體抹除單元中，其中該第一指示資訊作為對應該第一資料的一第一有效位元資訊被儲存至該第一實體抹除單元中。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在上述該記憶體控制電路單元根據該第一指示資訊來對該第一資料執行對應該第一資料的該對位操作的運作中， 該記憶體控制電路單元從映射至該第一邏輯單元的一第二實體程式化單元讀取一第二資料， 其中該記憶體控制電路單元根據該第二資料與該第一資料產生該已對位第一資料。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，在該預定事件發生後，該記憶體控制電路單元根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該第一有效位元資訊具有多個有效位元值，其中該些有效位元值的每一有效位元值分別對應該第一邏輯單元的該些邏輯子單元的每一邏輯子單元，其中在該些有效位元值中對應該至少一第一邏輯子單元的該有效位元值為一第一數值，其中在該些有效位元值中不對應該至少一第一邏輯子單元的該有效位元值為一第二數值。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在上述該記憶體控制電路單元根據儲存於該第一實體抹除單元的該第一資料與該第一有效位元資對該第一資料執行對應該第一資料的該對位操作，以獲得該已對位第一資料的運作中， 該記憶體控制電路單元辨識該些有效位元值中為第二數值的至少一有效位元值與對應為第二數值的該至少一有效位元值的至少一第二邏輯子單元， 其中該記憶體控制電路單元根據該至少一第二邏輯子單元，從映射至該第一邏輯單元的該第二實體程式化單元中讀取該第二資料， 其中該記憶體控制電路單元根據該第二資料與儲存於該第一實體抹除單元的該第一資料產生該已對位第一資料。
  18. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該預定事件為一電源錯誤事件、一快速執行工作佇列事件或一清除工作佇列事件。
TW105100516A 2016-01-08 2016-01-08 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 TWI591640B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105100516A TWI591640B (zh) 2016-01-08 2016-01-08 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US15/075,202 US9823844B2 (en) 2016-01-08 2016-03-21 Memory management method, memory control circuit unit, and memory storage apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105100516A TWI591640B (zh) 2016-01-08 2016-01-08 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TWI591640B true TWI591640B (zh) 2017-07-11
TW201725589A TW201725589A (zh) 2017-07-16

Family

ID=59274932

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105100516A TWI591640B (zh) 2016-01-08 2016-01-08 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置

Country Status (2)

Country Link
US (1) US9823844B2 (zh)
TW (1) TWI591640B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113419683A (zh) * 2021-07-01 2021-09-21 群联电子股份有限公司 存储器存取方法、存储器存储装置及存储器控制电路单元

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642059B (zh) * 2017-06-02 2018-11-21 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI670595B (zh) * 2017-09-26 2019-09-01 慧榮科技股份有限公司 主動錯誤更正失敗處理方法
CN109558266B (zh) 2017-09-26 2022-06-14 慧荣科技股份有限公司 主动错误更正失败处理方法
KR20200066882A (ko) * 2018-12-03 2020-06-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI410795B (zh) * 2009-06-23 2013-10-01 Phison Electronics Corp 用於快閃記憶體的資料寫入方法及其控制電路與儲存系統
US9244833B2 (en) * 2012-05-30 2016-01-26 Silicon Motion, Inc. Data-storage device and flash memory control method
TWI554886B (zh) * 2015-08-19 2016-10-21 群聯電子股份有限公司 資料保護方法、記憶體控制電路單元及記憶體儲存裝置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113419683A (zh) * 2021-07-01 2021-09-21 群联电子股份有限公司 存储器存取方法、存储器存储装置及存储器控制电路单元
CN113419683B (zh) * 2021-07-01 2023-07-04 群联电子股份有限公司 存储器存取方法、存储器存储装置及存储器控制电路单元

Also Published As

Publication number Publication date
US20170199669A1 (en) 2017-07-13
TW201725589A (zh) 2017-07-16
US9823844B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
TWI595492B (zh) 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置
TWI557561B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI681295B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI622923B (zh) 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置
TWI579696B (zh) 資料重建方法與系統及其記憶體控制電路單元
TWI592799B (zh) 映射表更新方法、記憶體控制電路單元及記憶體儲存裝置
TWI591640B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI591482B (zh) 資料保護方法、記憶體控制電路單元及記憶體儲存裝置
TWI486766B (zh) 資料處理方法、記憶體控制器與記憶體儲存裝置
TWI607309B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI656531B (zh) 平均磨損方法、記憶體控制電路單元與記憶體儲存裝置
TWI602061B (zh) 資料寫入方法、記憶體儲存裝置與記憶體控制電路單元
TWI658361B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI611410B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TW201945927A (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI644210B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI642059B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
CN107045890B (zh) 数据保护方法、存储器控制电路单元及存储器存储装置
TWI798680B (zh) 主機記憶體緩衝區管理方法、記憶體儲存裝置與記憶體控制電路單元
TWI664528B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TW201820114A (zh) 資料寫入方法以及儲存控制器
CN109273033B (zh) 存储器管理方法、存储器控制电路单元与存储器存储装置
TWI597731B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI596477B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
CN106970763B (zh) 存储器管理方法、存储器控制电路单元与存储器存储装置