KR20190018326A - 메모리 시스템 및 그의 동작방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 동작 커맨드에 응답하여 내부 동작을 수행하며 이에 따라 레디/비지 신호를 출력하고, 스테이터스 체크 커맨드에 응답하여 스테이터스 체크 동작을 수행하여 스테이터스 데이터를 출력하는 반도체 메모리 장치, 및 상기 동작 커맨드 및 스테이터스 체크 커맨드를 상기 반도체 메모리 장치로 출력하고, 상기 레디/비지 신호를 기초로 하여 상기 스테이터스 데이터의 유효성을 판단하기 위한 컨트롤러를 포함한다.

Description

메모리 시스템 및 그의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것으로서, 더욱 상세하게는 낸드 칩의 스테이터스 체크 데이터를 효율적으로 관리할 수 있는 메모리 시스템 및 그의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 반도체 메모리 장치의 스테이터스 체크 동작 결과 얻어진 스테이터스 데이터의 유효성 여부를 판단할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 동작 커맨드에 응답하여 내부 동작을 수행하며 이에 따라 레디/비지 신호를 출력하고, 스테이터스 체크 커맨드에 응답하여 스테이터스 체크 동작을 수행하여 스테이터스 데이터를 출력하는 반도체 메모리 장치, 및 상기 동작 커맨드 및 스테이터스 체크 커맨드를 상기 반도체 메모리 장치로 출력하고, 상기 레디/비지 신호를 기초로 하여 상기 스테이터스 데이터의 유효성을 판단하기 위한 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 스테이터스 체크 동작을 수행하여 스테이터스 데이터를 출력하는 반도체 메모리 장치와, 상기 반도체 메모리 장치의 레디/비지 신호에 응답하여 레디/비지 체크 신호를 출력하는 메모리부, 및 상기 레디/비지 체크 신호에 기초하여 상기 스테이터스 데이터의 유효성 여부를 판단하기 위한 프로세서를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 동작 커맨드에 응답하여 내부 동작을 수행하는 단계와, 상기 내부 동작에 따라 신호 레벨이 천이하는 레디/비지 신호를 생성하는 단계와, 상기 레디/비지 신호의 신호 레벨이 천이하는 토글 정보를 저장하는 단계와, 상기 스테이터스 체크 커맨드에 응답하여 스테이터스 체크 동작을 수행하고, 그 결과를 스테이터스 데이터로 생성하는 단계와, 저장된 상기 토글 정보에 따라 레디/비지 체크 신호를 생성하는 단계, 및 상기 레디/비지 체크 신호를 기초로 하여 상기 스테이터스 데이터의 유효성을 판단하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 스테이터스 체크 동작 시 반도체 메모리 장치의 레디비지 신호의 토글 여부를 확인하여 스테이터스 데이터의 유효성을 판단함으로써, 스테이터스 체크 동작의 신뢰성을 개선할 수 있다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 프로세서, 메모리부, 스테이터스 체크 회로 및 R/B 신호 생성 회로 사이에서 통신되는 신호들을 설명하기 위한 도면이다.
도 3은 도 1의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 실시 예를 보여주는 블록도이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 레디/비지 신호를 설명하기 위한 파형도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 프로세서, 메모리부, 스테이터스 체크 회로 및 R/B 신호 생성 회로 사이에서 통신되는 신호들을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 메모리 시스템(300)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 포함하는 제반 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 스테이터스 체크 회로(101) 및 R/B 신호 생성 회로(102)를 포함한다. 스테이터스 체크 회로(101)는 반도체 메모리 장치(100)의 제반 동작 후 컨트롤러(200)로부터 스테이터스 체크 명령이 입력되면, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 해당 메모리 블록의 상태 체크 동작(status check operation)을 수행하여 해당 메모리 블록이 정상적인 제반 동작을 수행한 정상 메모리 블록인지 또는 배드 블록인지를 판단하여 스테이터스 데이터(Status DATA)를 컨트롤러(200)의 프로세서(210)로 출력한다.
R/B 신호 생성 회로(102)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 레디/비지 신호(R/B)를 컨트롤러(200)의 메모리부(202)로 출력한다.
반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지(busy) 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
실시 예로서, R/B 신호 생성 회로(102)는 채널(CH)과 구별되는 레디 비지 라인(미도시)을 통해 컨트롤러(200)에 연결되고, 레디 비지 라인을 통해 레디/비지 신호(R/B)를 출력한다. 예를 들면, 레디/비지 신호(R/B)가 논리값 '하이'로서 디스에이블된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디/비지 신호(R/B)가 논리값 '로우'로 인에이블된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다.
컨트롤러(200)는 프로세서(201) 및 메모리부(202)를 포함한다. 프로세서(201)는 호스트(미도시)로부터 요청되는 명령에 따라 반도체 메모리 장치(100)를 제어하고, 스테이터스 체크 동작 시 스테이터스 데이터(Status DATA)를 입력받아 반도체 메모리 장치(100)의 상태를 판단할 수 있다. 또한 프로세서(201)는 메모리부(202)로부터 레디/비지 체크 신호(R/B_Check)를 입력받아 반도체 메모리 장치(100)가 내부 동작이 수행 완료되었는지 여부를 확인하여 스테이터스 데이터(Status DATA)의 유효성을 판단할 수 있다. 예를 들어, 프로세서(201)는 레디/비지 체크 신호(R/B_Check)에 따라 반도체 메모리 장치(100)가 내부 동작이 수행 완료된 경우에만 스테이터스 데이터(Status DATA)가 유효하다고 판단하고, 레디/비지 체크 신호(R/B_Check)에 따라 반도체 메모리 장치(100)가 내부 동작이 수행되지 않았다고 판단될 경우 반도체 메모리 장치(100)로부터 스테이터스 데이터(Status DATA)가 입력되어도 이를 무료화시켜 스테이터스 체크 동작이 오동작한 것으로 판단할 수 있다.
메모리부(202)는 반도체 메모리 장치(100)의 R/B 신호 생성 회로(102)로부터 레디/비지 신호(R/B)를 입력받으며, 레디/비지 신호(R/B)가 로우 레벨에서 하이 레벨로 천이하는 토글 정보를 저장하고, 저장된 토글 정보를 레디/비지 체크 신호(R/B_Check)로 출력한다. 예를 들어, 반도체 메모리 장치(100)가 내부 동작을 수행한 후 내부 동작이 완료될 경우 R/B 신호 생성 회로(102)는 로우 레벨에서 하이 레벨로 천이하는 레디/비지 신호(R/B)를 출력하고, 메모리부(202)는 레디/비지 신호(R/B)가 로우 레벨에서 하이 레벨로 천이하는 토글 정보를 저장하여 제1 신호 레벨의 레디/비지 체크 신호(R/B_Check)로 출력하거나, 레디/비지 신호(R/B)가 로우 레벨에서 하이 레벨로 천이하지 않을 경우 제2 신호 레벨의 레디/비지 체크 신호(R/B_Check)를 출력한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 컨트롤러(200)의 프로세서(201)는 반도체 메모리 장치(100)가 내부 동작을 수행한 후 입력되는 스테이터스 데이터(Status DATA)만을 유효한 것으로 판단하고, 그 외의 스테이터스 데이터(Status DATA)는 스테이터스 체크 동작의 오동작에 의한 데이터로 판단하여 무효화시킬 수 있다.
컨트롤러(200)는 채널(CH)을 통해 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다. 컨트롤러(200)는 레디/비지 신호(R/B)가 레디 상태를 나타낼 때, 반도체 메모리 장치(100)에 특정 동작을 커맨드할 수 있다. 컨트롤러(200)는 레디/비지 신호(R/B)가 비지 상태를 나타낼 때 레디/비지 신호(R/B)가 레디 상태를 나타낼 때까지 대기하고, 그 후 반도체 메모리 장치(100)를 커맨드할 수 있다.
실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다.
도 3은 도 1의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더욱 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 회로(124), 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택한다.
실시 예로서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
실시 예로서, 어드레스 디코더(121)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 동작한다.
프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터의 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
읽기 및 쓰기 회로(123)는 스테이터스 체크 동작 시 선택된 메모리 블록의 상태(status)를 체크하여 제어 로직(125)으로 출력할 수 있다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결된다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 해당하는 내부 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
제어 로직(125)은 스테이터스 체크 회로(101)와 R/B 신호 생성 회로(102)를 포함한다. 스테이터스 체크 회로(101)와 R/B 신호 생성 회로(102)는 도 1을 참조하여 설명된 스테이터스 체크 회로(101)와 R/B 신호 생성 회로(102)에 해당한다. 제어 로직(125)은 반도체 메모리 장치(100)의 스테이터스 체크 동작 결과를 스테이터스 데이터(DATA)로, 반도체 메모리 장치(100)의 동작 상태에 대한 정보를 레디/비지 신호(R/B)로하여 도 1의 컨트롤러(200)로 출력한다.
도 4는 도 3의 메모리 셀 어레이의 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 5는 도 4의 메모리 블록을 설명하기 위한 회로도이다.
도 4에서는 복수의 메모리 블록들(BLK1~BLKz)을 포함하도록 메모리 셀 어레이가 구성될 수 있으나, 도 5에서는 도면의 도시 및 설명을 위해 메모리 블록(BLK1) 및 메모리 블록(BLK2)이 대표적으로 도시된다. 메모리 블록(BLK1) 및 메모리 블록(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 5를 참조하면, 메모리 블록(BLK1) 및 메모리 블록(BLK2)은 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블록(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블록(BLK2)은 메모리 블록(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블록(BLK2)은 복수의 들(ST1 내지 STm)을 포함하며, 복수의 들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
상술한 바와 같이 메모리 블록(BLK1)과 메모리 블록(BLK2)은 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 레디/비지 신호를 설명하기 위한 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다. 실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드에 응답하여 프로그램 동작, 읽기 동작 또는 소거 동작을 수행한다(S610).
이때 제어 로직(125)의 R/B 신호 생성 회로(102)는 반도체 메모리 장치(100)의 내부 동작 수행 시 도 7과 같이 비지(busy) 구간에서 로우 레벨의 레디/비지 신호(R/B)를 출력한다.
반도체 메모리 장치(100)의 내부 동작이 완료되면, R/B 신호 생성 회로(102)는 도 7과 같이 비지(busy) 구간에서 레디(ready) 구간으로 바뀌는 시점에서 로우 레벨의 레디/비지 신호(R/B)를 하이 레벨로 천이시켜(A) 출력한다.
컨트롤러(200)의 메모리부(202)는 레디/비지 신호(R/B)를 수신하되, 레디/비지 신호(R/B)가 로우 레벨에서 하이 레벨로 천이되는 토글 정보를 저장한다(S620).
컨트롤러(200)는 반도체 메모리 장치(100)의 내부 동작이 완료되면 스테이터스 체크 동작에 대한 커맨드를 반도체 메모리 장치(100)로 송부할 수 있다. 반도체메모리 장치(100)는 스테이터스 체크 동작에 대한 커맨드에 응답하여 스테이터스 체크 동작을 수행한다.
제어 로직(125)은 읽기 및 쓰기 회로(123)로부터 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 해당 메모리 블록의 상태를 체크하도록 제어하고, 제어 로직(125)의 스테이터스 체크 회로(101)는 읽기 및 쓰기 회로(123)로부터 수신된 해당 메모리 블록의 상태 정보에 따라 스테이터스 데이터(Status DATA)를 컨트롤러(200)로 송부한다(S630).
컨트롤러(200)의 메모리부(202)는 저장된 토글 정보를 레디/비지 체크 신호(R/B_Check)로 출력한다. 예를 들어, 반도체 메모리 장치(100)가 내부 동작을 수행한 후 내부 동작이 완료된 경우 메모리부(202)는 레디/비지 신호(R/B)가 로우 레벨에서 하이 레벨로 천이하는 토글 정보를 저장하여 제1 신호 레벨의 레디/비지 체크 신호(R/B_Check)로 출력하고, 반도체 메모리 장치(100)가 내부 동작을 수행하지 않았을 경우 제2 신호 레벨의 레디/비지 체크 신호(R/B_Check)를 출력한다.
컨트롤러(200)의 프로세서(201)는 메모리부(202)로부터 레디/비지 체크 신호(R/B_Check)를 입력받아 반도체 메모리 장치(100)가 내부 동작이 수행 완료되었는지 여부를 확인하여 스테이터스 데이터(Status DATA)의 유효성을 판단한다(S640). 예를 들어, 프로세서(201)는 레디/비지 체크 신호(R/B_Check)에 따라 반도체 메모리 장치(100)가 내부 동작이 수행 완료된 경우에만 스테이터스 데이터(Status DATA)가 유효하다고 판단하고, 레디/비지 체크 신호(R/B_Check)에 따라 반도체 메모리 장치(100)가 내부 동작이 수행되지 않았다고 판단될 경우 반도체 메모리 장치(100)로부터 스테이터스 데이터(Status DATA)가 입력되어도 이를 무료화시켜 스테이터스 체크 동작이 오동작한 것으로 판단한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 컨트롤러(200)의 프로세서(201)는 반도체 메모리 장치(100)가 내부 동작을 수행한 후 입력되는 스테이터스 데이터(Status DATA)만을 유효한 것으로 판단하고, 그 외의 스테이터스 데이터(Status DATA)는 스테이터스 체크 동작의 오동작에 의한 데이터로 판단하여 무효화시킬 수 있다. 이로 인하여 스테이터스 체크 동작의 신뢰성을 개선할 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 도 1에 도시된 메모리부(202)에 대응하며, 프로세싱 유닛(1120)은 도 1에 도시된 프로세서(201)에 대응한다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치
101 : 스테이터스 체크 회로
102 : R/B 신호 생성 회로
200 : 컨트롤러
201 : 프로세서
202 : 메모리부

Claims (20)

  1. 동작 커맨드에 응답하여 내부 동작을 수행하며 이에 따라 레디/비지 신호를 출력하고, 스테이터스 체크 커맨드에 응답하여 스테이터스 체크 동작을 수행하여 스테이터스 데이터를 출력하는 반도체 메모리 장치; 및
    상기 동작 커맨드 및 스테이터스 체크 커맨드를 상기 반도체 메모리 장치로 출력하고, 상기 레디/비지 신호를 기초로 하여 상기 스테이터스 데이터의 유효성을 판단하기 위한 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치는
    상기 내부 동작에 따라 상기 레디/비지 신호를 출력하기 위한 레디/비지 신호 생성 회로; 및
    상기 스테이터스 체크 동작 결과를 상기 스테이터스 데이터로 출력하기 위한 스테이터스 체크 회로를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 컨트롤러는
    상기 레디/비지 신호의 토글 정보를 저장하며, 상기 스테이터스 체크 동작 시 저장된 상기 토글 정보를 레디/비지 체크 신호로 출력하기 위한 메모리부; 및
    상기 레디/비지 체크 신호에 응답하여 상기 스테이터스 데이터의 유효성을 판단하기 위한 프로세서를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 레디/비지 신호 생성 회로는 상기 반도체 메모리 장치가 상기 내부 동작 시 로우 레벨의 상기 레디/비지 신호를 출력하고, 상기 내부 동작이 완료되면 상기 레디/비지 신호를 상기 로우 레벨에서 하이 레벨로 천이시켜 출력하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메모리부는 상기 레디/비지 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이할 경우 토글 정보를 저장하여 제1 신호 레벨의 상기 레디/비지 체크 신호를 출력하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 프로세서는 상기 제1 신호 레벨의 상기 레디/비지 체크 신호에 응답하여 상기 스테이터스 데이터를 유효하다고 판단하는 메모리 시스템.
  7. 제 4 항에 있어서,
    상기 메모리부는 상기 레디/비지 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이하지 않을 경우 제2 신호 레벨의 상기 레디/비지 체크 신호를 출력하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 프로세서는 상기 제2 신호 레벨의 상기 레디/비지 체크 신호에 응답하여 상기 스테이터스 데이터를 무효하다고 판단하는 메모리 시스템.
  9. 스테이터스 체크 동작을 수행하여 스테이터스 데이터를 출력하는 반도체 메모리 장치;
    상기 반도체 메모리 장치의 레디/비지 신호에 응답하여 레디/비지 체크 신호를 출력하는 메모리부; 및
    상기 레디/비지 체크 신호에 기초하여 상기 스테이터스 데이터의 유효성 여부를 판단하기 위한 프로세서를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 프로세서는 상기 반도체 메모리 장치로 동작 커맨드 및 스테이터스 체크 커맨드를 출력하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 반도체 메모리 장치는 상기 동작 커맨드에 응답하여 내부 동작을 수행하고, 상기 스테이터스 체크 커맨드에 응답하여 상기 스테이터스 체크 동작을 수행하며, 상기 내부 동작에 따라 상기 레디/비지 신호를 출력하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 반도체 메모리 장치는 상기 스테이터스 체트 동작 결과를 상기 스테이터스 데이터로 출력하기 위한 스테이터스 체크 회로; 및
    상기 내부 동작에 따라 상기 레디/비지 신호를 출력하는 레디/비지 신호 생성 회로를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 레디/비지 신호 생성 회로는 상기 반도체 메모리 장치가 상기 내부 동작 시 로우 레벨의 상기 레디/비지 신호를 출력하고, 상기 내부 동작이 완료되면 상기 레디/비지 신호를 상기 로우 레벨에서 하이 레벨로 천이시켜 출력하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리부는 상기 레디/비지 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이하는 토글 정보를 저장하며,
    상기 레디/비지 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이한 경우 제1 신호 레벨의 상기 레디/비지 체크 신호를 출력하고, 상기 레디/비지 신호가 천이하지 않았을 경우 제2 신호 레벨의 상기 레디/비지 체크 신호를 출력하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 프로세서는 상기 제1 신호 레벨의 상기 레디/비지 체크 신호에 응답하여 상기 스테이터스 데이터를 유효하다고 판단하고,
    상기 제2 신호 레벨의 상기 레디/비지 체크 신호에 응답하여 상기 스테이터스 데이터를 무효하다고 판단하는 메모리 시스템.
  16. 동작 커맨드에 응답하여 내부 동작을 수행하는 단계;
    상기 내부 동작에 따라 신호 레벨이 천이하는 레디/비지 신호를 생성하는 단계;
    상기 레디/비지 신호의 신호 레벨이 천이하는 토글 정보를 저장하는 단계;
    상기 스테이터스 체크 커맨드에 응답하여 스테이터스 체크 동작을 수행하고, 그 결과를 스테이터스 데이터로 생성하는 단계;
    저장된 상기 토글 정보에 따라 레디/비지 체크 신호를 생성하는 단계; 및
    상기 레디/비지 체크 신호를 기초로 하여 상기 스테이터스 데이터의 유효성을 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제 16 항에 있어서,
    상기 레디/비지 신호는 상기 내부 동작이 수행중일 경우 로우 레벨로 출력되고, 상기 내부 동작이 수행되지 않는 경우 하이 레벨로 생성되는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 레디/비지 신호는 상기 내부 동작이 완료된 경우, 상기 로우 레벨에서 상기 하이 레벨로 천이되어 생성되는 메모리 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 레디/비지 체크 신호는 상기 레디/비지 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이된 경우 상기 토글 정보에 따라 제1 신호 레벨로 생성되고,
    상기 레디/비지 신호가 천이되지 않았을 경우 상기 토글 정보에 따라 제2 신호 레벨로 생성되는 메모리 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제1 신호 레벨의 상기 레디/비지 체크 신호에 따라 상기 스테이터스 데이터는 유효하다고 판단되고,
    상기 제2 신호 레벨의 상기 레디/비지 체크 신호에 따라 상기 스테이터스 데이터는 무효하다고 판단되는 메모리 시스템의 동작 방법.
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