KR20210079107A - 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 - Google Patents

반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함할 수 있다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 제1 커맨드에 대응하여, 상기 메모리 셀 어레이에 대한 제1 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 상기 제1 동작을 제어한다. 상기 제어 로직은, 상기 제1 동작이 수행되는 동안 수신되는 제2 커맨드에 응답하여, 상기 제1 동작의 수행을 중단하고, 상기 제2 커맨드에 대응하는 제2 동작을 수행하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE, CONTROLLER AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 동작 속도가 향상된 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함할 수 있다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 제1 커맨드에 대응하여, 상기 메모리 셀 어레이에 대한 제1 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 상기 제1 동작을 제어한다. 상기 제어 로직은, 상기 제1 동작이 수행되는 동안 수신되는 제2 커맨드에 응답하여, 상기 제1 동작의 수행을 중단하고, 상기 제2 커맨드에 대응하는 제2 동작을 수행하도록 상기 주변 회로를 제어한다.
본 발명의 다른 실시 예에 따라 반도체 메모리 장치의 동작을 제어하는 컨트롤러는 호스트 요청 수신부, 동작 모드 결정부, 레디-비지 신호 수신부 및 커맨드 생성부를 포함한다. 상기 호스트 요청 수신부는 호스트로부터 동작 요청을 수신한다. 상기 동작 모드 결정부는 상기 반도체 메모리 장치의 동작 모드 정보를 저장한다. 상기 레디-비지 신호 수신부는 상기 반도체 메모리 장치로부터 레디-비지 신호를 수신한다. 상기 커맨드 생성부는 상기 동작 요청에 대응하는 동작 커맨드를 생성한다. 상기 레디-비지 신호가 비지 상태인 경우, 상기 커맨드 생성부는 상기 동작 모드 정보에 기초하여 상기 커맨드를 생성한다.
본 기술은 동작 속도가 향상된 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 나타내는 도면이다.
도 4는 도 2의 메모리 셀 어레이(110)의 다른 실시 예를 나타낸 도면이다.
도 5는 도 2의 메모리 셀 어레이(110)의 또다른 실시 예를 나타낸 도면이다.
도 6은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 7은 도 1에 도시된 컨트롤러(200)의 예시적인 실시 예를 나타내는 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 9는 도 8의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다.
도 10a는 도 2에 도시된 제어 로직(130)의 예시적인 실시 예를 나타내는 블록도이다.
도 10b는 도 10a에 도시된 제어 신호 생성부(133)의 예시적인 실시 예를 나타내는 블록도이다.
도 11은 제1 모드에서 반도체 메모리 장치의 동작을 예시적으로 나타내는 순서도이다.
도 12는 제2 모드에서 반도체 메모리 장치의 동작을 예시적으로 나타내는 순서도이다.
도 13은 제1 모드에서 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 14는 제2 모드에서 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 15는 도 7의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 상태 레지스터(미도시)를 포함할 수 있다. 상태 레지스터는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 값을 저장할 수 있다. 상태 레지스터는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 레디-비지 신호를 컨트롤러로 출력한다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다. 이 경우 레디-비지 신호는 “레디 상태”를 나타내는 값을 출력한다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다. 이 경우 레디-비지 신호는 “비지 상태”를 나타내는 값을 출력한다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 반도체 메모리 장치(100)의 제1 동작이 완료되지 않아 비지 상태인 경우에, 반도체 메모리 장치(100)의 동작 모드에 따라서 제2 동작을 위한 커맨드 및 동작 중단 커맨드 중 어느 하나를 반도체 메모리 장치로 전달할 수 있다.
예를 들어, 반도체 메모리 장치(100)의 동작 모드가 제1 모드로 설정된 경우, 반도체 메모리 장치(100)가 비지 상태인 경우에 컨트롤러(200)는 동작 중단 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 이후, 컨트롤러(200)는 제2 동작의 수행을 위한 동작 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 제2 동작의 수행이 완료된 이후에, 컨트롤러(200)는 제1 동작을 재개하기 위한 동작 재개 커맨드를 생성하여, 반도체 메모리 장치(100)로 전달할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는, 컨트롤러(200)로부터의 동작 중단 커맨드에 응답하여 제1 동작을 중단할 수 있다. 또한, 반도체 메모리 장치(100)는 제2 동작의 수행을 위한 동작 커맨드에 응답하여 제2 동작을 수행할 수 있다. 제2 동작이 완료된 이후에 컨트롤러(200)로부터 수신되는 동작 재개 커맨드에 응답하여, 반도체 메모리 장치(100)는 제1 동작의 수행을 재개할 수 있다.
한편, 반도체 메모리 장치(100)의 동작 모드가 제2 모드로 설정된 경우, 반도체 메모리 장치(100)가 비지 상태인 경우에 컨트롤러(200)는 제2 동작의 수행을 위한 동작 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 제2 동작의 수행을 위한 동작 커맨드의 수신에 응답하여, 반도체 메모리 장치(100)는 제1 동작의 수행을 중단하고, 제2 동작을 수행하며, 제2 동작의 수행이 완료된 이후에 제1 동작을 재개할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는, 현재 수행 중인 제1 동작이 완료되지 않아 비지 상태인 경우에도 제1 동작과 상이한 제2 동작의 수행을 위한 커맨드를 컨트롤러(200)로부터 수신할 수 있다. 상기 커맨드의 수신에 응답하여, 반도체 메모리 장치(100)는 상기 제1 동작을 중단하고, 제2 동작을 수행한다. 제2 동작의 수행이 완료된 이후에, 반도체 메모리 장치(100)는 상기 제1 동작의 수행을 재개한다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130) 및 인터페이스(140)를 포함할 수 있다. 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 캐시 버퍼(124)를 포함할 수 있다.
메모리 셀 어레이(110)는 행 라인(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 행 라인(RL)은 소스 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 드레인 선택 라인들(DSL)을 포함할 수 있다. 한편, 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_1)에 포함된 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
다시 도 2를 참조하면, 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 캐시 버퍼(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 캐시 버퍼(124)와 연결된다. 보다 구체적으로, 캐시 버퍼(124)는 제1 내지 제m 페이지 버퍼들(PB1~PBm) 각각에 대응하는 캐시 래치들을 포함할 수 있다.
프로그램 동작 시, 인터페이스(140)를 통해 반도체 메모리 장치(100)로 수신된 데이터는 캐시 버퍼(124)에 임시 저장된다. 이후, 캐시 버퍼(124)에 저장된 데이터는 제1 내지 제m 페이지 버퍼들(PB1~PBm)로 전달될 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)로 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽는다. 읽어진 데이터(DATA)는 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 캐시 버퍼(124)로 전달된다. 캐시 버퍼(124)에 저장된 데이터는 데이터 출력 커맨드에 따라 컨트롤러(200)로 출력될 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
캐시 버퍼(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 캐시 버퍼(124)는 제어 로직(130)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 수신된 데이터(DATA)를 임시 저장한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 임시 저장하였다가 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 캐시 버퍼(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 상태 신호를 출력한다. 예를 들어, 제어 로직(130)은 상태 신호를 인터페이스(140)로 출력할 수 있다. 인터페이스(140)는 수신한 상태 신호에 따라 레디-비지 라인을 통해 레디 신호 또는 비지 신호 중 어느 하나의 신호를 출력할 수 있다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 다른 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 셀 어레이(110)의 또다른 실시 예를 나타낸 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 5에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 메모리 장치(100)는 복수의 라인들을 통해 외부 컨트롤러와 통신한다.
반도체 메모리 장치(100)는 칩 인에이블(CE#) 라인, 커맨드 래치 인에이블(CLE) 라인, 어드레스 래치 인에이블(ALE) 라인, 라이트 인에이블(WE#) 라인, 리드 인에이블(RE#) 라인, 레디-비지(RB#) 라인 및 데이터 입출력(DQ0~DQ7) 라인들을 통해 컨트롤러와 통신한다.
칩 인에이블(CE#) 라인은 해당 반도체 메모리 장치(100)가 동작 가능하다는 신호를 나타낸다. 칩 인에이블(CE#) 라인의 신호는 동일한 채널에 연결된 저장 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE#) 라인의 신호는 로우(low)로 떨어지면서 해당 칩 내의 모든 동작이 가능함을 나타내고, 칩 인에이블(CE#) 라인 신호가 하이(high)이면 해당 칩은 대기(standby) 상태일 수 있다.
레디-비지(RB#) 라인 신호는 칩 내부에서 동작이 수행되는 동안 로우(low)로 떨어져 칩이 외부와 다른 신호를 주고받지 못하도록 하고, 하이(high) 상태면 칩이 레디(ready) 상태임을 나타낸다.
커맨드 래치 인에이블 신호(CLE)는 커맨드(CMD)가 저장 장치에 입력되는 동안 하이(high)가 된다. 어드레스 래치 인에이블 신호(ALE)는 어드레스(ADD)가 저장 장치에 입력되는 동안 때 하이(high)가 된다.
커맨드(CMD) 및 어드레스(ADD)는 라이트 인에이블 신호(WE#)가 하이(high)에서 로우(low)로 천이될 때 선택된 저장 장치에 입력된다.
라이트 인에이블 신호(WE#)는 커맨드 및 어드레스를 저장 장치에 로딩할 때 토글(toggle)되고, 리드 인에이블 신호(RE#)는 데이터를 컨트롤러로 로딩할 때 토글된다.
데이터 입출력(DQ0~DQ7) 라인들은 반도체 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 반도체 메모리 장치(100)로부터 컨트롤러로 데이터를 출력한다. 데이터가 8 비트로 구성되어 있으므로, 데이터 입출력(DQ0~DQ7) 라인들도 8개이다. 다만, 데이터 입출력 라인들의 수는 8개로 제한되지 않으며, 다양한 실시 예에서 16개 또는 32개로 확장될 수 있다.
도 7은 도 1에 도시된 컨트롤러(200)의 예시적인 실시 예를 나타내는 블록도이다.
도 7을 참조하면, 컨트롤러(200)는 호스트 요청 수신부(201), 커맨드 생성부(203), 동작 모드 결정부(205) 및 레디-비지 신호 수신부(207)를 포함한다.
호스트 요청 수신부(201)는 호스트로부터 메모리 시스템(10)의 특정 동작을 위한 동작 요청(RQ)들을 수신할 수 있다. 예를 들어, 동작 요청(RQ)은 메모리 시스템(10) 내 반도체 메모리 장치(100)에 데이터를 저장하기 위한 데이터 기입 요청, 또는 메모리 시스템(10) 내 반도체 메모리 장치(100)에 저장된 데이터를 리드하기 위한 데이터 리드 요청 수 있다. 호스트 요청 수신부(201)는 수신한 동작 요청(RQ)에 대응하는 요청 정보(RQINF)를 생성하여 커맨드 생성부(203)로 전달할 수 있다. 요청 정보(RQINF)는 수신한 동작 요청(RQ)이 어떠한 동작을 수행하기 위한 요청인지 식별하는 정보일 수 있다. 커맨드 생성부(203)는 수신한 요청 정보(RQINF)에 기초하여 커맨드(CMD)를 생성할 수 있다.
동작 모드 결정부(205)는 반도체 메모리 장치(100)의 동작 모드에 관한 정보인 동작 모드 정보(OMD)를 저장할 수 있다. 일 예에서, 반도체 메모리 장치(100)는 제1 모드 또는 제2 모드 중 어느 하나의 모드로 동작할 수 있다. 제1 모드에서, 반도체 메모리 장치(100)가 특정 동작, 예를 들어 제1 동작을 수행하는 동안(비지 상태) 제2 동작을 우선적으로 동작을 수행하도록 하기 위해, 컨트롤러(200)는 동작 중단 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 제1 동작을 수행하는 동안에 동작 중단 커맨드를 수신한 경우, 수행 중이던 동작을 중단한다. 반도체 메모리 장치(100)가 동작을 중단하면, 컨트롤러(200)는 제2 동작에 대응하는 동작 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 동작 커맨드에 응답하여 제2 동작을 수행할 것이다. 제2 동작의 수행이 완료되면, 컨트롤러(200)는 중단되었던 제1 동작을 재개하기 위한 동작 재개 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 동작 재개 커맨드에 응답하여 제1 동작의 수행을 재개할 것이다. 일 실시 예에서, 제1 동작은 상대적으로 긴 시간을 필요로 하는 동작일 수 있다. 예를 들어, 제1 동작은 소거 동작 또는 프로그램 동작일 수 있다. 한편, 제2 동작은 상대적으로 짧은 시간을 필요로 하는 동작일 수 있다. 예를 들어, 제2 동작은 리드 동작일 수 있다. 이 경우, 반도체 메모리 장치(100)가 제2 동작을 수행하도록 하는 동작 커맨드는 리드 커맨드일 수 있다.
제2 모드에서, 반도체 메모리 장치(100)가 특정 동작, 예를 들어 제1 동작을 수행하는 동안(비지 상태) 제2 동작을 우선적으로 동작을 수행하도록 하기 위해, 컨트롤러(200)는 동작 중단 커맨드를 생성하는 대신, 제2 동작을 위한 동작 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 제1 동작을 수행하는 동안에 동작 커맨드를 수신한 경우, 수행 중이던 동작을 중단할 것이다. 이후, 반도체 메모리 장치는 수신한 동작 커맨드에 대응하는 제2 동작을 수행할 것이다. 제2 동작의 수행이 완료된 이후에, 반도체 메모리 장치는 제1 동작의 수행을 재개할 것이다.
즉, 제1 모드에서, 반도체 메모리 장치(100)가 비지 상태인 상황에서 제1 동작을 중단하고 제2 동작을 수행하도록 제어하기 위해, 컨트롤러(200)는 동작 중단 커맨드, 제2 커맨드 및 동작 재개 커맨드를 순차적으로 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 제1 모드는 반도체 메모리 장치(100)가 보다 안정적으로 동작하도록 하는 모드일 수 있다.
반면, 제2 모드에서, 반도체 메모리 장치(100)가 비지 상태인 상황에서 제1 동작을 중단하고 제2 동작을 수행하도록 제어하기 위해, 컨트롤러(200)는 제2 커맨드만을 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 제2 모드는 반도체 메모리 장치(100)가 보다 빠른 속도로 동작하도록 하는 모드일 수 있다.
동작 모드 결정부(205)는 상술한 제1 모드 또는 제2 모드 중 어느 모드로 반도체 메모리 장치(100)가 동작하는지 나타내는 정보인 동작 모드 정보(OMD)를 저장할 수 있다. 반도체 메모리 장치(100)의 동작 모드는 다양한 조건에 따라 변경될 수 있다. 동작 모드 결정부(205)는 동작 모드 정보(OMD)를 커맨드 생성부(203)로 전달할 수 있다.
레디-비지 신호 수신부(207)는 반도체 메모리 장치(100)로부터 레디-비지 신호(RB#)를 수신할 수 있다. 레디-비지 신호 수신부(207)는 수신한 레디-비지 신호(RB#)에 대응하는 레디-비지 정보(RBINF)를 생성하여 커맨드 생성부(203)로 전달할 수 있다. 레디-비지 정보(RBINF)는 수신한 레디-비지 신호(RB#)가 레디 상태를 나타내는지, 또는 비지 상태를 나타내는지 식별하는 정보일 수 있다.
커맨드 생성부(203)는 동작 모드 결정부(205)로부터 수신된 동작 모드 정보(OMD) 및 레디-비지 신호 수신부(207)로부터 수신되는 레디-비지 정보(RBINF)에 기초하여, 동작 요청(RQ)에 따른 커맨드(CMD)를 생성할 수 있다.
예를 들어, 레디-비지 정보(RBINF)를 참조한 결과 반도체 메모리 장치(100)가 현재 레디 상태인 경우, 커맨드 생성부(203)는 동작 요청(RQ)에 대응하는 커맨드(CMD)를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다.
다른 예에서, 레디-비지 정보(RBINF)를 참조한 결과 반도체 메모리 장치(100)가 현재 비지 상태인 경우, 커맨드 생성부(203)는 동작 모드 정보(OMD)에 따라 커맨드를 생성할 수 있다.
반도체 메모리 장치(100)가 현재 비지 상태인 상황에서 동작 모드 정보(OMD)를 참조한 결과 반도체 메모리 장치(100)의 동작 모드가 제1 모드인 경우, 커맨드 생성부(203)는 동작 중단 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신된 동작 중단 커맨드에 응답하여 기존에 수행하고 있던 동작을 중단할 것이다. 이에 따라, 반도체 메모리 장치(100)는 비지 상태에서 레디 상태로 전환될 것이다. 반도체 메모리 장치(100)의 상태가 레디 상태로 전환되면, 커맨드 생성부(203)는 호스트로부터 수신된 동작 요청(RQ)에 대응하는 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 커맨드에 대응하는 동작을 수행하기 시작할 것이다. 이에 따라 반도체 메모리 장치(100)는 레디 상태에서 비지 상태로 전환될 것이다. 반도체 메모리 장치(100)는 수신한 커맨드에 대응하는 동작을 수행을 완료하면, 반도체 메모리 장치(100)는 비지 상태에서 레디 상태로 전환될 것이다. 반도체 메모리 장치(100)의 상태가 레디 상태로 전환되면, 커맨드 생성부(203)는 기존에 수행되고 있던 동작을 재개하기 위한 동작 재개 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치는 수신된 동작 재개 커맨드에 응답하여, 기존에 중단되었던 동작을 다시 재개한다.
반도체 메모리 장치(100)가 현재 비지 상태인 상황에서 동작 모드 정보(OMD)를 참조한 결과 반도체 메모리 장치(100)의 동작 모드가 제2 모드인 경우, 커맨드 생성부(203)는 동작 요청(RQ)에 대응하는 커맨드(CMD)를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신된 커맨드(CMD)에 응답하여, 기존에 수행하고 있던 동작을 중단하고, 수신된 커맨드(CMD)에 대응하는 동작을 수행하며, 이후 중단되었던 기존 동작의 수행을 재개한다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다. 도 8을 참조하면, 컨트롤러(200)는 호스트로부터 동작 요청(RQ)을 수신한다(S110). 단계(S110)는 호스트 요청 수신부(201)에 의해 수행될 수 있다. 이후, 단계(S130)에서, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작 모드를 확인한다. 단계(S130)는 커맨드 생성부(203)에 의해 수행될 수 있다. 커맨드 생성부(203)는 동작 모드 결정부(205)로부터 수신되는 동작 모드 정보(OMD)를 참조하여, 반도체 메모리 장치(100)의 동작 모드를 확인할 수 있다. 동작 모드는 제1 모드 또는 제2 모드일 수 있다. 이후, 단계(S150)에서, 반도체 메모리 장치(100)의 동작 모드에 기초하여, 호스트로부터 수신한 동작 요청(RQ)에 대응하는 동작 커맨드를 반도체 메모리 장치(100)로 전달한다. 단계(S150)의 보다 상세한 구성에 대해서는 도 9를 참조하여 후술하기로 한다.
도 9는 도 8의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다.
도 9를 참조하면, 단계(S150)에서 먼저 반도체 메모리 장치(100)의 레디-비지 상태를 확인한다(S210). 단계(S210)는 커맨드 생성부(203)에 의해 수행될 수 있다. 커맨드 생성부(203)는 레디-비지 신호 수신부(207)를 통해 수신되는 레디-비지 신호(RB#)에 기초하여 반도체 메모리 장치(100)의 레디-비지 상태를 확인할 수 있다.
단계(S220)에서 반도체 메모리 장치(100)가 레디 상태인지 판단한다. 단계(S220)의 판단 결과, 반도체 메모리 장치(100)가 비지 상태인 경우(S220: 아니오), 반도체 메모리 장치(100)의 동작 모드가 제1 모드인지 판단한다(S230). 반도체 메모리 장치(100)의 동작 모드(S230)가 제1 모드인 경우(S230: 예), 반도체 메모리 장치가 수행 중인 제1 동작에 대한 동작 중단 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S240). 단계(S240)의 수행에 따라, 동작 중단 커맨드를 수신한 반도체 메모리 장치(100)는 제1 동작의 수행을 중단할 것이다. 제1 동작의 수행이 중단됨에 따라, 반도체 메모리 장치(100)의 상태가 비지 상태에서 레디 상태로 전환될 것이다.
반도체 메모리 장치(100)가 레디 상태로 전환되면, 컨트롤러(200)는 도 8의 단계(S110)에서 호스트로부터 수신한 동작 요청(RQ)에 대응하는 제2 동작을 위한 동작 커맨드를 생성하고, 생성된 동작 커맨드를 반도체 메모리 장치(100)로 전달한다(S250). 단계(S250)의 수행에 따라, 동작 커맨드를 수신한 반도체 메모리 장치(100)는 호스트로부터의 동작 요청에 대응하는 동작을 수행할 것이다. 상기 동작의 수행을 시작함에 따라 반도체 메모리 장치(100)의 상태가 레디 상태에서 비지 상태로 전환될 것이다. 상기 동작이 완료되면, 반도체 메모리 장치(100)의 상태가 다시 비지 상태에서 레디 상태로 전환될 것이다.
반도체 메모리 장치(100)가 다시 레디 상태로 전환되면, 컨트롤러(200)는 중단되었던 제1 동작을 재개하기 위한 동작 재개 커맨드를 생성하여, 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 동작 재개 커맨드에 응답하여, 중단되었던 제1 동작의 수행을 재개할 것이다.
단계(S230)의 판단 결과 반도체 메모리 장치(100)의 동작 모드(S230)가 제2 모드인 경우(S230: 아니오), 컨트롤러(200)는 호스트로부터 수신한 동작 요청에 대응하는 동작 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다(S270). 반도체 메모리 장치(100)는 수신한 동작 커맨드에 응답하여, 수행 중인 제1 동작을 중단하고, 수신한 동작 커맨드에 대응하는 동작을 수행하며, 이후 중단된 제1 동작의 수행을 재개할 것이다.
한편, 단계(S220)의 판단 결과 반도체 메모리 장치가 레디 상태인 경우(S220: 예), 동작 모드와 무관하게 호스트로부터 수신한 동작 요청에 대응하는 동작 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다(S270).
도 10a는 도 2에 도시된 제어 로직(130)의 예시적인 실시 예를 나타내는 블록도이다.
도 10a를 참조하면, 제어 로직(130)은 커맨드 수신부(131), 제어 신호 생성부(133), 상태 레지스터(135) 및 동작 상태 판단부(137)를 포함한다. 커맨드 수신부(131)는 컨트롤러(100)로부터 커맨드(CMD1)를 수신하여 제어 신호 생성부(133)로 전달한다.
동작 상태 판단부(137)는 반도체 메모리 장치(100)의 동작 상태를 판단하여, 이를 나타내는 상태 정보(SIF)를 생성한다. 상태 정보(SIF)는 반도체 메모리 장치(100)가 현재 동작 중인 상태(비지 상태)인지 또는 동작이 완료된 상태(레디 상태)인지를 나타내는 정보일 수 있다. 상태 정보(SIF)는 상태 레지스터(135) 및 제어 신호 생성부(133)로 전달된다.
제어 신호 생성부(133)는 상태 정보(SIF) 및 커맨드 정보(CMDINF)에 기초하여 제어 신호(CTR)를 생성할 수 있다. 제어 신호(CTR)는 반도체 메모리 장치(100)의 제반 동작을 제어하기 위한 신호들일 수 있다. 예를 들어, 제어 신호(CTR)는 도 2에 도시된 주변 회로(120)의 리드 동작, 프로그램 동작 또는 소거 동작을 제어하기 위한 신호일 수 있다.
상태 레지스터(135)는 반도체 메모리 장치(100)의 동작 상태를 나타내는 값을 저장한다. 상태 레지스터(135)는 동작 상태 판단부(137)로부터 수신된 상태 정보(SIF)에 기초하여, 반도체 메모리 장치(100)의 동작 상태를 나타내는 값을 업데이트한다. 상태 레지스터(135)는 저장된 값에 기초하여 레디-비지 신호(RB#)를 생성한다. 생성된 레디-비지 신호(RB#)는 컨트롤러(200)로 전달된다.
상태 정보(SIF)가 레디 상태를 나타내는 정보인 경우, 제어 신호 생성부(133)는 컨트롤러(200)로부터 전달된 커맨드(CMD1)에 대응하는 동작을 수행하기 위한 제어 신호(CTTR)를 생성한다. 보다 구체적으로, 제어 신호 생성부(133)는 커맨드 수신수(131)로부터 수신되는 커맨드 정보(CMDINF)에 기초하여, 컨트롤러(200)로부터 전달된 커맨드(CMD1)에 대응하는 동작을 수행하기 위한 제어 신호(CTR)를 생성한다.
상태 정보(SIF)가 비지 상태를 나타내는 정보이고, 커맨드(CMD)가 동작 중단 커맨드인 경우 제어 신호 생성부(133)는 수행 중인 동작을 중단하기 위한 제어 신호(CTR)를 생성할 수 있다. 수행 중인 동작이 중단되면, 상태 정보(SIF)는 레디 상태를 나타내도록 변경될 것이고, 이에 따라 상태 레지스터(135)에 저장된 값 또한 레디 상태를 나타내도록 변경될 것이다. 컨트롤러(200)는 이에 따라 우선적으로 수행되어야 할 동작에 대응하는 커맨드, 예를 들면 리드 커맨드를 반도체 메모리 장치(100)로 전달할 것이다. 리드 커맨드는 커맨드 수신부(131)를 통해 제어 신호 생성부(133)로 전달된다. 제어 신호 생성부(133)는 수신한 리드 커맨드에 대응하는 동작을 수행하기 위한 제어 신호(CTR)를 생성할 것이다. 리드 동작이 완료되면, 컨트롤러(200)는 동작 재개 커맨드를 반도체 메모리 장치(100)로 전달할 것이다. 동작 재개 커맨드는 커맨드 수신부(131)를 통해 제어 신호 생성부(133)로 전달된다. 제어 신호 생성부(133)는 수신한 동작 재개 커맨드에 응답하여, 중단되었던 동작을 재개하기 위한 제어 신호(CTR)를 생성할 것이다.
상태 정보(SIF)가 비지 상태를 나타내는 정보이고, 커맨드(CMD)가 특정 동작을 위한 커맨드인 경우, 제어 신호 생성부(133)는 현재 반도체 메모리 장치(100)가 수행 중인 동작을 중단하기 위한 제어 신호(CTR)를 생성할 수 있다. 예를 들어, 반도체 메모리 장치(100)가 소거 동작을 수행하는 경우, 상태 정보(SIF)는 반도체 메모리 장치(100)의 비지 상태를 나타낼 것이다. 이러한 상황에서 제어 신호 생성부(133)가 리드 커맨드를 수신하는 경우, 제어 신호 생성부(133)는 현재 수행 중인 소거 동작을 중단하고, 리드 동작을 수행하기 위한 제어 신호(CTR)를 생성할 수 있다. 이후 리드 동작이 완료되면, 제어 신호 생성부(133)는 중단된 소거 동작을 재개하기 위한 제어 신호(CTR)를 생성한다. 이에 따라 주변 회로(120)는 소거 동작을 재개할 것이다.
도 10b는 도 10a에 도시된 제어 신호 생성부(133)의 예시적인 실시 예를 나타내는 블록도이다.
도 10b를 참조하면, 제어 신호 생성부(133)는 프로그램 동작 제어부(151), 동작 중단 제어부(152), 리드 동작 제어부(153) 및 동작 재개 제어부(154)를 포함할 수 있다. 프로그램 동작 제어부(151)는 상태 정보(SIF) 및 커맨드 정보(CMDINF)에 기초하여, 주변 회로(120)의 프로그램 동작을 제어하기 위한 프로그램 제어 신호(CTRPGM)를 생성할 수 있다. 동작 중단 제어부(152)는 상태 정보(SIF) 및 커맨드 정보(CMDINF)에 기초하여, 주변 회로(120)가 현재 수행하고 있는 동작을 중단하기 위한 중단 제어 신호(CTRSSP)를 생성할 수 있다. 리드 동작 제어부(153)는 상태 정보(SIF) 및 커맨드 정보(CMDINF)에 기초하여, 주변 회로(120)의 리드 동작을 제어하기 위한 리드 제어 신호(CTRRD)를 생성할 수 있다. 동작 재개 제어부(154)는 상태 정보(SIF) 및 커맨드 정보(CMDINF)에 기초하여, 동작 중단 제어부(152)의 제어에 의해 중단되었던 동작을 재개하기 위한 재개 제어 신호(CTRRSM)를 생성할 수 있다.
예를 들어, 커맨드 정보(CMDINF)가 프로그램 동작을 나타내고 상태 정보(SIF)가 반도체 메모리 장치(100)의 레디 상태를 나타내는 경우, 프로그램 동작 제어부(151)는 주변 회로(120)의 프로그램 동작을 제어하기 위한 프로그램 제어 신호(CTRPGM)를 생성할 수 있다.
프로그램 동작이 수행되는 동안 상태 정보(SIF)는 반도체 메모리 장치(100)의 비지 상태를 나타낼 것이다. 이때 수신되는 커맨드 정보(CMDINF)가 리드 커맨드를 나타내는 경우, 먼저 동작 중단 제어부(152)가 현재 수행 중인 프로그램 동작을 중단하기 위한 중단 제어 신호(CTRSSP)를 생성할 수 있다. 프로그램 동작이 중단되면, 상태 정보(SIF)는 반도체 메모리 장치(100)의 레디 상태를 나타낼 것이다. 리드 동작 제어부(153)는 레디 상태의 상태 정보(SIF) 및 리드 커맨드에 대응하는 커맨드 정보(CMDINF)에 응답하여, 주변 회로(120)의 리드 동작을 제어하기 위한 리드 제어 신호(CTRRD)를 생성할 수 있다. 이에 따라 주변 회로(120)는 리드 동작을 시작하고, 리드 동작 동안 상태 정보(SIF)는 반도체 메모리 장치(100)의 비지 상태를 나타낼 것이다.
주변 회로(120)가 리드 동작을 완료하는 경우, 상태 정보(SIF)는 비지 상태에서 레디 상태로 변경될 것이다. 레디 상태의 상태 정보(SIF)에 기초하여, 동작 재개 제어부(154)는 동작 중단 제어부(152)의 제어에 의해 중단되었던 프로그램 동작을 재개하기 위한 재개 제어 신호(CTRRSM)를 생성할 수 있다.
한편, 도 10b에는 도시되지 않았으나, 제어 신호 생성부(133)는 소거 동작 제어부를 더 포함할 수 있다. 소거 동작 제어부는 레디 상태의 상태 정보(SIF) 및 소거 커맨드에 대응하는 커맨드 정보(CMDINF)에 응답하여, 주변 회로(120)의 소거 동작을 제어하기 위한 소거 제어 신호를 생성할 것이다.
도 11은 제1 모드에서 반도체 메모리 장치의 동작을 예시적으로 나타내는 순서도이다.
먼저, 단계(S310)에서 반도체 메모리 장치는 컨트롤러(200)로부터 제1 커맨드를 수신할 수 있다. 예를 들어, 제1 커맨드는 소거 커맨드 또는 프로그램 커맨드일 수 있다. 단계(S320)에서, 반도체 메모리 장치는 수신한 제1 커맨드에 대응하는 제1 동작을 시작할 수 있다. 즉, 단계(S320)에서, 반도체 메모리 장치(100)는 소거 동작 또는 프로그램 동작을 시작할 수 있다.
반도체 메모리 장치가 제1 모드에서 동작하므로, 도 7 내지 도 9를 참조하여 설명한 바와 같이, 현재 반도체 메모리 장치의 동작을 중단하고 새로운 동작을 우선 수행하도록 하기 위해 컨트롤러(200)는 동작 중단 커맨드를 생성하여 반도체 메모리 장치로 전달할 것이다(도 9, S230, S240). 이에 따라, 단계(S330)에서, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 동작 중단 커맨드를 수신할 것이다. 수신한 동작 중단 커맨드에 응답하여, 반도체 메모리 장치(100)는 수행 중이었던 제1 동작을 중단한다(S340).
제1 동작을 중단함에 따라 반도체 메모리 장치(100)의 상태가 레디 상태로 변경되면, 도 9의 단계(S250)를 통해 설명한 바와 같이 컨트롤러(200)는 제2 동작을 위한 동작 커맨드를 생성하여 반도체 메모리 장치로 전달할 것이다. 이에 따라, 단계(S350)에서 반도체 메모리 장치는 컨트롤러로부터 제2 커맨드를 수신할 수 있다. 제2 커맨드는 도 9의 단계(S250)에 기재된 동작 커맨드일 수 있다. 단계(S360)에서, 반도체 메모리 장치는 제2 커맨드에 대응하는 제2 동작을 수행한다. 일 예로서, 제2 커맨드는 리드 커맨드일 수 있고, 제2 동작은 리드 동작일 수 있다.
제2 동작이 완료되면, 도 9의 단계(S260)를 통해 설명한 바와 같이 컨트롤러는 제1 동작을 재개하기 위한 동작 재개 커맨드를 생성하여 반도체 메모리 장치로 전달할 수 있다. 이에 따라, 단계(S370)에서 반도체 메모리 장치는 컨트롤러로부터 동작 재개 커맨드를 수신할 수 있다. 이후 단계(S380)에서, 반도체 메모리 장치는 중단되었던 제1 동작을 재개할 수 있다.
도 12는 제2 모드에서 반도체 메모리 장치의 동작을 예시적으로 나타내는 순서도이다.
먼저, 단계(S410)에서 반도체 메모리 장치는 컨트롤러(200)로부터 제1 커맨드를 수신할 수 있다. 예를 들어, 제1 커맨드는 소거 커맨드 또는 프로그램 커맨드일 수 있다. 단계(S420)에서, 반도체 메모리 장치는 수신한 제1 커맨드에 대응하는 제1 동작을 시작할 수 있다. 즉, 단계(S420)에서, 반도체 메모리 장치(100)는 소거 동작 또는 프로그램 동작을 시작할 수 있다.
반도체 메모리 장치가 제2 모드에서 동작하므로, 도 7 내지 도 9를 참조하여 설명한 바와 같이, 현재 반도체 메모리 장치의 동작을 중단하고 새로운 동작을 우선 수행하도록 하기 위해 컨트롤러(200)는 호스트로부터 수신한 동작 요청에 대응하는 동작 커맨드를 생성하여 반도체 메모리 장치로 전달할 것이다(도 9, S270). 이에 따라, 단계(S430)에서 반도체 메모리 장치는 컨트롤러로부터 제2 커맨드를 수신할 수 있다. 제2 커맨드는 도 9의 단계(S270)에 기재된 동작 커맨드일 수 있다.
단계(S440)에서, 반도체 메모리 장치는 제1 동작이 완료되었는지 여부를 판단한다. 단계(S440)의 판단 결과 제1 동작이 완료되지 않은 경우(S440: 아니오), 반도체 메모리 장치는 제1 동작의 수행을 중단한다(S450). 이후, 반도체 메모리 장치는 단계(S430)에서 수신한 제2 커맨드에 대응하는 제2 동작을 수행한다(S460). 일 예로서, 제2 커맨드는 리드 커맨드일 수 있고, 제2 동작은 리드 동작일 수 있다.
제2 동작이 완료되면, 반도체 메모리 장치(100)는 중단되었던 제1 동작의 수행을 재개한다(S470).
단계(S440)의 판단 결과 제1 동작이 완료된 경우(S440: 예), 반도체 메모리 장치가 레디 상태이므로 수신한 제2 커맨드에 대응하는 제2 동작을 수행한다(S480).
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 반도체 메모리 장치(100)가 제1 동작을 수행 중이라 비지 상태인 상황에서 컨트롤러로부터 제2 동작의 수행을 위한 커맨드를 수신하는 경우, 현재 수행 중인 제1 동작을 중단하고 제2 동작을 수행한다. 이후 제2 동작의 수행이 완료되면 제1 동작을 재개한다. 즉, 동작 중단 커맨드 및 동작 재개 커맨드를 사용하지 않고도 반도체 메모리 장치의 제1 동작 중단, 제2 동작 수행 및 제1 동작 재개를 수행할 수 있다. 이에 따라, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템의 동작 속도가 향상된다.
도 13은 제1 모드에서 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 13을 참조하면, 반도체 메모리 장치(100)와 연결된 데이터 입출력 라인(DQ[7:0])으로 입출력되는 커맨드 및 데이터, 반도체 메모리 장치(100)의 동작 및 레디-비지 신호(RB#)의 상태가 순차적으로 도시되어 있다. 최초에 반도체 메모리 장치(100)는 레디 상태를 갖는다. 시간(t1)에 데이터 입출력 라인(DQ[7:0])을 통해 컨트롤러(200)로부터 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)가 입력된다. 이에 따라 반도체 메모리 장치(100)는 시간(t1)부터 소거 동작을 시작하고, 레디-비지 신호(RB#)가 비지로 변경된다.
이후, 시간(t2)에 호스트로부터 컨트롤러(200)로 리드 요청이 수신된 경우를 가정하기로 한다. 반도체 메모리 장치(100)의 동작 모드가 제1 모드로 설정되어 있고, 시간(t2)에서 반도체 메모리 장치(100)라 비지 상태이다. 따라서, 도 9의 단계(S240)에 따라 컨트롤러(200)는 동작 중단 커맨드(CMDSSP)를 생성하여 데이터 입출력 라인(DQ[7:0])을 통해 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 동작 중단 커맨드(CMDSSP)에 응답하여 소거 동작을 중단한다. 소거 동작이 중단됨에 따라, 시간(t2~t3) 동안 전압 생성부(122) 내 전압 펌프를 디스차지하고, 메모리 셀 어레이(110)와 연결된 워드 라인 및 비트 라인등을 디스차지 할 수 있다. 이와 같은 동작이 완료되면, 시간(t3)에 반도체 메모리 장치(100)가 레디 상태로 변경된다. 이에 따라 시간(t3)에 레디-비지 신호(RB#)가 레디로 변경된다.
도 9의 단계(S250)에 따라, 시간(t4)에 컨트롤러(200)는 리드 커맨드(CMDRD)를 생성하여 데이터 입출력 라인(DQ[7:0])을 통해 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 리드 커맨드(CMDRD)에 응답하여 리드 동작을 수행한다. 리드 동작은 리드 시간(tR)동안 수행될 수 있다. 리드 동작이 완료되면, 시간(t5)에 반도체 메모리 장치(100)가 레디 상태로 변경된다. 이에 따라 시간(t3)에 레디-비지 신호(RB#)가 레디로 변경된다. 리드된 데이터는 도 2에 도시된 캐시 버퍼(124)에 저장되어 있을 것이다. 시간(t5)에 캐시 버퍼(124)에 저장된 데이터의 출력 동작(Dout)이 시작된다. 이에 따라 시간(t5~t6) 동안 데이터 입출력 라인(DQ[7:0])을 통해 리드된 데이터(DATARD)가 컨트롤러(200)로 출력된다.
도 9의 단계(S260)에 따라, 시간(t7)에 컨트롤러(200)는 동작 재개 커맨드(CMDRSM)를 생성하여 데이터 입출력 라인(DQ[7:0])을 통해 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 동작 재개 커맨드(CMDRSM)에 응답하여 중단되었던 소거 동작을 재개한다. 시간(t8)에 소거 동작이 완료되면, 반도체 메모리 장치(100)가 레디 상태로 변경된다. 이에 따라 시간(t8)에 레디-비지 신호(RB#)가 레디로 변경된다.
도 14는 제2 모드에서 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 14를 참조하면, 도 13과 유사하게 반도체 메모리 장치(100)와 연결된 데이터 입출력 라인(DQ[7:0])으로 입출력되는 커맨드 및 데이터, 반도체 메모리 장치(100)의 동작 및 레디-비지 신호(RB#)의 상태가 순차적으로 도시되어 있다. 최초에 반도체 메모리 장치(100)는 레디 상태를 갖는다. 시간(t11)에 데이터 입출력 라인(DQ[7:0])을 통해 컨트롤러(200)로부터 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)가 입력된다. 이에 따라 반도체 메모리 장치(100)는 시간(t11)부터 소거 동작을 시작하고, 레디-비지 신호(RB#)가 비지로 변경된다.
이후, 시간(t12)에 호스트로부터 컨트롤러(200)로 리드 요청이 수신된 경우를 가정하기로 한다. 반도체 메모리 장치(100)의 동작 모드가 제2 모드로 설정되어 있고, 시간(t12)에서 반도체 메모리 장치(100)라 비지 상태이다. 따라서, 도 9의 단계(S270)에 따라 컨트롤러(200)는 리드 요청에 대응하는 리드 커맨드(CMDRD)를 생성하여 데이터 입출력 라인(DQ[7:0])을 통해 반도체 메모리 장치(100)로 전달한다. 도 12의 단계(S450)에 따라, 반도체 메모리 장치(100)는 수신한 리드 커맨드(CMDRD)에 응답하여 소거 동작을 중단한다. 소거 동작이 중단됨에 따라, 시간(t12~t13) 동안 전압 생성부(122) 내 전압 펌프를 디스차지하고, 메모리 셀 어레이(110)와 연결된 워드 라인 및 비트 라인등을 디스차지 할 수 있다. 이와 같은 동작이 완료되면, 시간(t13)에 반도체 메모리 장치(100)는 수신한 리드 커맨드(CMDRD)에 대응하는 리드 동작을 수행한다. 리드 동작은 리드 시간(tR)동안 수행될 수 있다. 리드 동작이 완료되면, 리드된 데이터는 도 2에 도시된 캐시 버퍼(124)에 저장되어 있을 것이다. 시간(t14)에 캐시 버퍼(124)에 저장된 데이터의 출력 동작(Dout)이 시작된다. 이에 따라 시간(t14~t15) 동안 데이터 입출력 라인(DQ[7:0])을 통해 리드된 데이터(DATARD)가 컨트롤러(200)로 출력된다.
한편, 시간(t14)에 반도체 메모리 장치(100)는 중단되었던 소거 동작을 재개할 수 있다. 소거 동작이 캐시 버퍼(124)를 필요로 하지 않으므로, 재개되는 소거 동작과 캐시 버퍼로부터의 데이터 출력 동작(Dout)은 중첩하여 수행될 수 있다. 시간(t16)에 소거 동작이 완료되면, 반도체 메모리 장치(100)가 레디 상태로 변경된다. 이에 따라 시간(t8)에 레디-비지 신호(RB#)가 레디로 변경된다.
도 13 및 도 14를 함께 참조하면, 반도체 메모리 장치가 제1 모드에서 동작하는 경우 동작 중단 커맨드 및 동작 재개 커맨드를 사용하므로 전체 동작 동안 반도체 메모리 장치가 레디 상태를 갖는 기간(t3~t4, t5~t6)이 존재한다. 반면, 반도체 메모리 장치가 제2 모드에서 동작하는 경우 동작 중단 커맨드 및 동작 재개 커맨드 없이 리드 커맨드만으로 소거 동작 중단, 리드 동작 수행 및 소거 동작 재개가 연속하여 이루어진다. 따라서 전체 동작 동안 반도체 메모리 장치가 레디 상태를 갖는 기간이 존재하지 않는다.
따라서, 반도체 메모리 장치가 제2 모드에서 동작하는 경우 제1 모드에 비해 반도체 메모리 장치 및 이를 포함하는 메모리 시스템의 동작 속도가 빨라질 수 있다. 반면, 반도체 메모리 장치가 제1 모드에서 동작하는 경우 제2 모드에 비해 반도체 메모리 장치 및 이를 포함하는 메모리 시스템이 보다 안정적으로 동작할 수 있다.
도 15는 도 7의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 16에서, 복수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 15를 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 주변 회로 121: 어드레스 디코더
122: 전압 생성부 123: 읽기 및 쓰기 회로
124: 캐시 버퍼 130: 제어 로직
140: 인터페이스 200: 컨트롤러
201: 호스트 요청 수신부 203: 커맨드 생성부
205: 동작 모드 결정부 207: 레디-비지 신호 수신부

Claims (17)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 커맨드에 대응하여, 상기 메모리 셀 어레이에 대한 제1 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 상기 제1 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 제어 로직은, 상기 제1 동작이 수행되는 동안 수신되는 제2 커맨드에 응답하여, 상기 제1 동작의 수행을 중단하고, 상기 제2 커맨드에 대응하는 제2 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은:
    상기 제1 및 제2 커맨드를 수신하는 커맨드 수신부;
    상기 반도체 메모리 장치의 동작 상태를 나타내는 상태 정보를 생성하는 동작 상태 판단부;
    상기 상태 정보에 기초하여 레디-비지 신호를 생성하는 상태 레지스터; 및
    상기 상태 정보 및 상기 제1 및 제2 커맨드에 기초하여 상기 주변 회로를 제어하기 위한 제어 신호를 생성하는 제어 신호 생성부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어 로직은,
    상기 제2 동작이 완료되면, 상기 제1 동작의 수행을 재개하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제어 신호 생성부는:
    상기 제1 동작을 수행하기 위한 제어 신호를 생성하는 제1 동작 제어부;
    상기 제1 동작의 수행을 중단하기 위한 제어 신호를 생성하는 동작 중단 제어부;
    상기 제2 동작을 수행하기 위한 제어 신호를 생성하는 제2 동작 제어부; 및
    상기 제1 동작의 수행을 재개하기 위한 제어 신호를 생성하는 동작 재개 제어부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 상태 정보가 비지 상태를 나타내고, 상기 제2 커맨드가 리드 커맨드인 경우,
    상기 동작 중단 제어부는 상기 제1 동작의 수행을 중단하도록 상기 주변 회로를 제어하는 제1 제어 신호를 생성하고,
    상기 제2 동작 제어부는 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 제2 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 상태 정보가 제2 동작이 완료되었음을 나타내는 경우,
    상기 동작 재개 제어부는 상기 제1 동작의 수행을 재개하도록 상기 주변 회로를 제어하는 제3 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 동작이 중단되고, 상기 제2 동작이 수행되며, 상기 제1 동작이 재개되는 동안, 상기 레디-비지 신호는 비지 상태를 나타내는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 동작은 프로그램 동작 및 소거 동작 중 어느 하나인 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 제1 동작이 완료된 이후의 레디 상태에서 수신되는 제3 커맨드에 응답하여,
    상기 제어 로직은, 상기 제3 커맨드에 대응하는 제3 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 제1 동작이 수행되는 동안 수신되는 동작 중단 커맨드에 응답하여,
    상기 제어 로직은, 상기 제1 동작의 수행을 중단하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 제1 동작의 수행이 중단된 상태에서 수신되는 제3 커맨드에 응답하여,
    상기 제어 로직은, 상기 제3 커맨드에 대응하는 제3 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제3 동작의 수행이 완료된 상태에서 수신되는 동작 재개 커맨드에 응답하여,
    상기 제어 로직은, 상기 제1 동작을 재개하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    호스트로부터 동작 요청을 수신하는 호스트 요청 수신부;
    상기 반도체 메모리 장치의 동작 모드 정보를 저장하는 동작 모드 결정부;
    상기 반도체 메모리 장치로부터 레디-비지 신호를 수신하는 레디-비지 신호 수신부; 및
    상기 동작 요청에 대응하는 동작 커맨드를 생성하는 커맨드 생성부를 포함하고,
    상기 레디-비지 신호가 비지 상태인 경우, 상기 커맨드 생성부는 상기 동작 모드 정보에 기초하여 상기 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
  14. 제13 항에 있어서, 상기 동작 모드 정보가 제1 모드를 나타내는 경우,
    상기 커맨드 생성부는, 비지 상태의 상기 레디-비지 신호에 응답하여 동작 중단 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 컨트롤러.
  15. 제14 항에 있어서, 상기 커맨드 생성부는 상기 동작 중단 커맨드를 상기 반도체 메모리 장치로 전달한 이후에, 레디 상태의 상기 레디-비지 신호에 응답하여 상기 동작 커맨드를 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 컨트롤러.
  16. 제15 항에 있어서, 상기 커맨드 생성부는 상기 동작 커맨드를 상기 반도체 메모리 장치로 전달한 이후에, 레디 상태의 상기 레디-비지 신호에 응답하여 상기 동작 재개 커맨드를 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 컨트롤러.
  17. 제13 항에 있어서, 상기 동작 모드가 제2 모드를 나타내는 경우,
    상기 커맨드 생성부는, 비지 상태의 상기 레디-비지 신호에 응답하여 상기 동작 커맨드를 생성하여 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 컨트롤러.
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