KR102632452B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR102632452B1
KR102632452B1 KR1020160134334A KR20160134334A KR102632452B1 KR 102632452 B1 KR102632452 B1 KR 102632452B1 KR 1020160134334 A KR1020160134334 A KR 1020160134334A KR 20160134334 A KR20160134334 A KR 20160134334A KR 102632452 B1 KR102632452 B1 KR 102632452B1
Authority
KR
South Korea
Prior art keywords
signal
output
internal
memory device
semiconductor memory
Prior art date
Application number
KR1020160134334A
Other languages
English (en)
Other versions
KR20180041932A (ko
Inventor
성진용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160134334A priority Critical patent/KR102632452B1/ko
Priority to US15/632,591 priority patent/US10354702B2/en
Publication of KR20180041932A publication Critical patent/KR20180041932A/ko
Application granted granted Critical
Publication of KR102632452B1 publication Critical patent/KR102632452B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 상태 신호 생성기, RB 출력 제어부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 상태 신호 생성기는 상기 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호를 출력한다. 상기 RB 출력 제어부는 상기 내부 상태 신호에 기초하여 레디비지 신호를 출력한다. 상기 제어 로직은 상기 RB 출력 제어부의 출력 전류를 조절하도록 상기 RB 출력 제어부를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시예는, 레디비지 패드로 출력되는 출력 전류를 조절할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 다른 실시예는, 레디비지 패드로 출력되는 출력 전류를 조절할 수 있는 반도체 메모리 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 상태 신호 생성기, RB 출력 제어부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 상태 신호 생성기는 상기 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호를 출력한다. 상기 RB 출력 제어부는 상기 내부 상태 신호에 기초하여 레디비지 신호를 출력한다. 상기 제어 로직은 상기 RB 출력 제어부의 출력 전류를 조절하도록 상기 RB 출력부를 제어한다.
일 실시예에서, 상기 RB 출력 제어부는 RB 신호 수신부 및 RB 출력부를 포함할 수 있다. 상기 RB 신호 수신부는 상기 상태 신호 생성기로부터 상기 내부 상태 신호를 수신하고, 상기 제어 로직으로부터 출력 제어 신호를 수신하여 내부 레디비지 신호를 출력할 수 있다. 상기 RB 출력부는 상기 RB 신호 수신부로부터 수신한 상기 내부 레디비지 신호에 기초하여 상기 레디비지 신호를 출력하되, 상기 출력 제어 신호에 기초하여 출력 전류를 조절할 수 있다.
일 실시예에서, 상기 RB 신호 수신부는 신호 전달부 및 복수의 내부 신호 출력부들을 포함할 수 있다. 상기 신호 전달부는 상기 내부 상태 신호를 전달할 수 있다. 상기 내부 신호 출력부는 상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 상기 내부 레디비지 신호를 생성할 수 있다.
일 실시예에서, 상기 신호 전달부는 인버터(inverter)로 구현될 수 있다.
일 실시예에서, 상기 신호 전달부는 노어 게이트(NOR gate)로 구현될 수 있다.
일 실시예에서, 상기 노어 게이트는 상기 내부 상태 신호 및 대응하는 출력 제어 신호를 부정 논리-합 연산한 결과를 출력할 수 있다.
일 실시예에서, 상기 복수의 내부 신호 출력부 각각은, 상기 신호 전달부에서 출력되는 상기 내부 상태 신호 및 대응하는 상기 출력 제어 신호를 논리곱하여 상기 내부 레디비지 신호로서 출력하는 앤드 게이트(AND gate)로 구현될 수 있다.
일 실시예에서, 상기 RB 출력부는, 상기 내부 레디비지 신호에 기초하여 선택적으로 턴-온되어 상기 레디비지 신호를 출력하는 복수의 출력 구동부를 포함할 수 있다.
일 실시예에서, 상기 복수의 출력 구동부 각각은 레디비지 패드에 연결되고, 턴-온되는 상기 출력 구동부의 개수에 따라 상기 레디비지 패드로 출력되는 출력 전류가 조절될 수 있다.
일 실시예에서, 상기 출력 구동부는 트랜지스터 및 저항을 포함할 수 있다. 상기 트랜지스터는 전원 전압과 연결되고, 상기 내부 레디비지 신호를 게이트 전극으로 입력받을 수 있다. 상기 저항은 상기 트랜지스터와 상기 레디비지 패드 사이에 연결될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호를 수신하는 단계, 출력 전류를 조절하도록 생성되는 출력 제어 신호를 수신하는 단계 및 상기 출력 제어 신호에 기초하여, 내부 상태 신호를 레디비지 신호로서 출력하는 복수의 출력 구동부들을 선택적으로 턴-온하는 단계를 포함한다.
일 실시예에서, 상기 출력 제어 신호에 기초하여, 내부 상태 신호를 레디비지 신호로서 출력하는 복수의 출력 구동부들을 선택적으로 턴-온하는 단계는, 상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 내부 레디비지 신호를 생성하는 단계 및 상기 내부 레디비지 신호를 수신하여 상기 복수의 출력 구동부들 각각에 포함된 트랜지스터들을 선택적으로 턴-온하는 단계를 포함할 수 있다.
일 실시예에서, 상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 내부 레디비지 신호를 생성하는 단계는, 상기 내부 상태 신호를 논리-반전(inverting)시키는 단계 및 상기 논리-반전된 내부 상태 신호와 상기 출력 제어 신호를 논리-곱 연산(AND operation)하여 상기 내부 레디비지 신호를 생성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 내부 레디비지 신호를 생성하는 단계는, 상기 내부 상태 신호 및 제 0 출력 제어 신호를 부정 논리-합 연산(NOR operation)하는 단계 및 상기 부정 논리-합 연산한 결과 신호와 제 1 출력 제어 신호를 논리-곱 연산하여 상기 내부 레디비지 신호를 생성하는 단계를 포함할 수 있다. 여기에서, 상기 제 0 출력 제어 신호 및 상기 제 1 출력 제어 신호는 상기 출력 제어 신호에 포함될 수 있다.
일 실시예에서, 상기 복수의 출력 구동부들 각각에 포함된 트랜지스터들이 선택적으로 턴-온됨으로써, 출력단으로 흐르는 출력 전류가 조절될 수 있다.
본 발명의 일 실시예에 의하면, 레디비지 패드로 출력되는 출력 전류를 조절할 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 레디비지 패드로 출력되는 출력 전류를 조절할 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 상태 신호 생성기와 컨트롤러 사이에서 통신되는 상태 신호의 일 실시예를 설명하기 위한 도면이다.
도 3은 상태 신호 생성기와 컨트롤러 사이에서 통신되는 상태 신호의 다른 실시예를 설명하기 위한 도면이다.
도 4는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시예를 나타낸 도면이다.
도 6은 도 4의 메모리 셀 어레이의 다른 실시예를 나타낸 도면이다.
도 7은 도 4의 메모리 셀 어레이의 또다른 실시예를 나타낸 도면이다.
도 8은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 9는 도 4의 RB 출력 제어부의 일 실시예를 나타내는 블록도이다.
도 10은 도 9의 RB 신호 수신부의 일 실시예를 나타내는 회로도이다.
도 11은 도 9의 RB 출력부의 일 실시예를 나타내는 회로도이다.
도 12는 RB 출력 제어부부의 예시적인 실시예를 나타내는 회로도이다.
도 13은 도 4의 RB 출력 제어부의 다른 실시예를 나타내는 블록도이다.
도 14는 도 13의 RB 신호 수신부의 일 실시예를 나타내는 회로도이다.
도 15는 RB 출력부의 다른 예시적인 실시예를 나타내는 회로도이다.
도 16은 도 13의 RB 출력 제어부의 동작을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 도 4의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 19는 도 18의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 20는 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 2는 상태 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 상태 신호의 일 실시예를 설명하기 위한 도면이다. 도 3은 상태 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 상태 신호의 다른 실시예를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 상태 신호 생성기(101)를 포함한다. 상태 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 상태 신호를 출력한다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
실시예로서, 도 2에 도시된 바와 같이, 상태 신호 생성기(101)는 상태 신호로서 레디비지 신호(RB)를 출력할 수 있다. 상태 신호 생성기(101)는 채널(CH)과 구별되는 레디비지 라인(미도시)을 통해 컨트롤러(200)에 연결되고, 레디비지 라인을 통해 레디비지 신호(RB)를 출력한다. 예를 들면, 레디비지 신호(RB)가 논리값 '하이'로서 디스에이블된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디비지 신호(RB)가 논리값 '로우'로 인에이블된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디비지 신호(RB)의 출력단이 하이 임피던스(high impedance)를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디비지 신호(RB)의 출력단이 로우 임피던스(low impedance)를 갖는 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다.
실시예로서, 도 3에 도시된 바와 같이, 상태 신호 생성기(101)는 상태 신호로서 상태 읽기 응답 신호(SRR)를 출력할 수 있다. 컨트롤러(200)가 채널(CH, 도 1 참조)을 통해 반도체 메모리 장치(100)에 상태 읽기(status read) 신호(SRS)를 전송하고, 상태 신호 생성기(101)는 상태 읽기 신호(SRS)에 대한 응답으로서 채널(CH)을 통해 컨트롤러(200)에 상태 읽기 응답 신호(SRR)를 전송할 것이다. 예를 들면, 상태 읽기 응답 신호(SRR)가 제 1 상태값인 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 상태 읽기 응답 신호(SRR)가 제 2 상태값인 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미한다.
상태 신호가 레디 상태를 나타내는 경우, 컨트롤러(200)는 다음 커맨드를 반도체 메모리 장치(100)에 전송할 수 있다.
다시 도 1을 참조하면, 컨트롤러(200)는 채널(CH)을 통해 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다. 컨트롤러(200)는 상태 신호가 레디 상태를 나타낼 때, 반도체 메모리 장치(100)에 특정 동작을 커맨드할 것이다. 컨트롤러(200)는 상태 신호가 비지 상태를 나타낼 때 상태 신호가 레디 상태를 나타낼 때까지 대기하고, 그 후 반도체 메모리 장치(100)를 커맨드할 것이다.
실시예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다.
실시예로서, 컨트롤러(200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어한다.
호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 실시예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
제조 공정이 고도화됨에 따라, 반도체 메모리 장치는 보다 많은 수의 메모리 칩(memory chip)들을 포함하게 된다. 다수의 메모리 칩들을 포함하는 반도체 메모리 장치에 있어서, 도 2에 도시된 것과 같은 방식으로 레디비지 신호(RB)를 출력하기 위해 레디비지 패드가 컨트롤러(200)와 물리적으로 연결된다. 이러한 구조에서, 도 2 또는 도 3에 도시된 것과 같은 방식으로 레디비지 신호(RB) 또는 상태 읽기 응답 신호를 출력하는 경우, 메모리 칩의 집적량이 많아짐에 따라 출력 전류가 증가하게 된다. 레디비지 신호(RB)의 출력에 필요한 출력 전류가 증가함에 따라, 반도체 메모리 장치의 동작 전력이 상승하게 된다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 레디비지 신호의 출력시 출력 전류를 조절할 수 있으므로, 반도체 메모리 장치의 동작 전력을 감소시킬 수 있다.
도 4는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이(110_1)의 일 실시예를 나타낸 도면이다.
도 4를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130) 및 인터페이스(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 소스 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 드레인 선택 라인들(DSL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 입출력 회로(123)에 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(400)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(100)는 다수의 페이지로 구성된다.
반도체 메모리 장치(1000)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
도 5의 메모리 셀 어레이(110_1)는 도 4의 메모리 셀 어레이(110)의 일 실시예를 나타낸다.
도 5를 참조하면, 메모리 셀 어레이(100_1)에 포함된 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 5에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 4의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
다시 도 4를 참조하면, 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 상태 신호 발생기(101)를 더 포함할 수 있다. 제어 로직(130)은 외부 장치로부터 수신된 커맨드에 대응하는 동작을 수행 여부에 따라 상태 신호 발생기(101)의 출력을 제어할 수 있다.
실시예에서, 상태 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 내부 상태 신호를 출력한다. 예를 들어, 상태 신호 생성기(101)는 내부 상태 신호를 인터페이스(140)로 출력할 수 있다. 인터페이스(140)는 수신한 내부 상태 신호에 따라 레디비지 라인을 통해 레디 신호 또는 비지 신호 중 어느 하나의 신호를 출력할 수 있다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
본 발명의 실시예에 따르면, 인터페이스(140)는 RB 출력 제어부(141)를 포함할 수 있다. RB 출력 제어부(141)는 상태 신호 생성기(101)로부터 수신한 내부 상태 신호를 레디비지 신호로서 출력하되, 출력단에 흐르는 출력 전류를 조절할 수 있다. 이를 위하여, RB 출력 제어부(141)는 RB 신호 수신부 및 RB 출력부를 포함할 수 있다. RB 출력 제어부(141)에 포함되는 RB 신호 수신부 및 RB 출력부의 구체적 구성 및 동작에 대해서는 도 9 내지 17을 참조하여 후술하기로 한다.
인터페이스(140)는 제어 로직(130)에 포함된 상태 신호 생성기(101)로부터 내부 상태 신호를 전달 받아 레디비지 라인을 통해 레디비지 신호를 출력할 수 있다. 레디비지 신호가 논리값 '하이'로서 디스에이블(disable) 된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디비지 신호가 논리값 '로우'로 인에이블(enable) 된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디비지 신호의 출력단이 하이 임피던스를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디비지 신호의 출력단이 로우 임피던스를 갖는 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 도 4에서, 상태 신호 생성기(101)는 제어 로직(130)에 포함된 것으로 도시되었으나, 실시예에 따라 반도체 메모리 장치(100) 제어 로직(130)과 별도로 위치하는 상태 신호 생성기를 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상태 신호 생성기(101)가 내부 상태 신호를 생성하여 RB 출력 제어부(141)로 출력한다. 상기 내부 상태 신호는 메모리 셀 어레이(110)가 내부 동작을 수행하고 있는지 여부를 나타내는 신호이다. 한편, RB 출력 제어부(141)는 상기 내부 상태 신호에 기초하여 레디비지 신호(RB)를 출력한다. 이 경우, 제어 로직(130)은 RB 출력 제어부(141)의 출력 전류를 조절하도록, RB 출력 제어부(141)를 제어할 수 있다. 구체적으로, 제어 로직(130)은 RB 출력 제어부(141)의 출력 전류를 조절하기 위한 출력 제어 신호를 생성할 수 있다. RB 출력 제어부(141)는 레디비지 신호를 출력하되, 상기 출력 제어 신호에 기초하여 출력단의 출력 전류를 조절할 수 있다.
도 6은 도 4의 메모리 셀 어레이(110)의 다른 실시예를 나타낸 도면이다.
도 6을 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 6에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 6을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 6에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 7은 도 4의 메모리 셀 어레이(110)의 또다른 실시예를 나타낸 도면이다.
도 7을 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 7에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 7에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 메모리 블록(BLK1')은 도 6의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 8은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 8을 참조하면, 반도체 메모리 장치(100)는 복수의 라인들을 통해 외부 컨트롤러와 통신한다.
반도체 메모리 장치(100)는 칩 인에이블(CE#) 라인, 커맨드 래치 인에이블(CLE) 라인, 어드레스 래치 인에이블(ALE) 라인, 라이트 인에이블(WE#) 라인, 리드 인에이블(RE#) 라인, 레디비지(RB#) 라인 및 데이터 입출력(DQ0~DQ7) 라인들을 통해 컨트롤러와 통신한다.
칩 인에이블(CE#) 라인은 해당 반도체 메모리 장치(100)가 동작 가능하다는 신호를 나타낸다. 칩 인에이블(CE#) 라인의 신호는 동일한 채널에 연결된 저장 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE#) 라인의 신호는 로우(low)로 떨어지면서 해당 칩 내의 모든 동작이 가능함을 나타내고, 칩 인에이블(CE#) 라인 신호가 하이(high)이면 해당 칩은 대기(standby) 상태일 수 있다.
레디비지(RB#) 라인 신호는 칩 내부에서 동작이 수행되는 동안 로우(low)로 떨어져 칩이 외부와 다른 신호를 주고 받지 못하도록 하고, 하이(high) 이면 칩이 레디(ready) 상태임을 나타낸다.
커맨드 래치 인에이블 신호(CLE)는 커맨드(CMD)가 저장 장치에 입력되는 동안 하이(high)가 된다. 어드레스 래치 인에이블 신호(ALE)는 어드레스(ADD)가 저장 장치에 입력되는 동안 때 하이(high)가 된다.
커맨드(CMD) 및 어드레스(ADD)는 라이트 인에이블 신호(WE#)가 하이(high)에서 로우(low)로 천이될 때 선택된 저장 장치에 입력된다.
라이트 인에이블 신호(WE#)는 커맨드 및 어드레스를 저장 장치에 로딩할 때 토글(toggle)되고, 리드 인에이블 신호(RE#)는 데이터를 컨트롤러로 로딩할 때 토글된다.
데이터 입출력(DQ0~DQ7) 라인들은 반도체 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 반도체 메모리 장치(100)로부터 컨트롤러로 데이터를 출력한다. 데이터가 8 비트로 구성되어 있으므로, 데이터 입출력(DQ0~DQ7) 라인들도 8개이다. 다만, 데이터 입출력 라인들의 수는 8개로 제한되지 않으며, 다양한 실시예에서 16개 또는 32개로 확장될 수 있다.
본 발명의 실시예에 따르면, 반도체 메모리 장치(100)의 레디비지(RB#) 라인으로 레디비지 신호가 출력되는 경우에, 출력 전류를 조절할 수 있다. 보다 구체적으로, 도 4에 도시된 제어 로직(130)이 RB 출력 제어부(141)의 출력 전류를 조절하도록, RB 출력 제어부(141)를 제어할 수 있다. 제어 로직(130)은 RB 출력 제어부(141)의 출력 전류를 조절하기 위한 출력 제어 신호를 생성하고, RB 출력 제어부(141)는 레디비지 신호를 출력하되, 상기 출력 제어 신호에 기초하여 출력단의 출력 전류를 조절할 수 있다. 이 경우, RB 출력 제어부(141)에 포함된 복수의 출력 구동부들이 상기 출력 제어 신호에 의해 선택적으로 턴-온됨으로써, 출력단에 흐르는 출력 전류가 조절된다.
도 9는 도 4의 RB 출력 제어부의 일 실시예를 나타내는 블록도이다.
도 9를 참조하면, RB 출력 제어부(141)는 RB 신호 수신부(300) 및 RB 출력부(400)를 포함한다. RB 신호 수신부(300)는 상태 신호 생성기(101)로부터 내부 상태 신호(INT_RB)를 수신한다. 또한 RB 신호 수신부(300)는 제어 로직(130)으로부터 출력 제어 신호(RB_CNT[M:1])를 수신한다. RB 신호 수신부(300)는 내부 상태 신호(INT_RB) 및 출력 제어 신호(RB_CNT[M:1])에 기초하여 내부 레디비지 신호(RB_OUT[M:1])를 생성한다.
도 9의 실시예에서, 출력 제어 신호(RB_CNT[M:1])는 제 1 출력 제어 신호(RB_CNT[1]) 내지 제 M 출력 제어 신호(RB_CNT[M])를 포함할 수 있다. 도 9에는 자세히 도시되지 않았으나, 상기 M 개의 출력 제어 신호들(RB_CNT[1]~RB_CNT[M])은 동시에, 또는 순차적으로 RB 신호 수신부(300)에 입력될 수 있다. 또한, 출력 제어 신호(RB_CNT[M:1])는 제어 로직(130)에서 생성될 수 있으며, 필요에 따라 컨트롤러(200)에서 생성되어 제어 로직(130)을 통해 전달될 수도 있다. 또다른 경우에, 출력 제어 신호(RB_CNT[M:1])는 메모리 시스템 외부의 호스트에 의해 생성되어 제어 로직(130)을 통해 전달될 수도 있다.
도 9의 실시예에서, 내부 레디비지 신호(RB_OUT[M:1])는 제 1 내부 레디비지 신호(RB_OUT[1]) 내지 제 M 내부 레디비지 신호(RB_OUT[M])를 포함할 수 있다. 도 9에는 자세히 도시되지 않았으나, 상기 M 개의 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M])은 동시에, 또는 순차적으로 RB 출력부(400)에 입력될 수 있다.
RB 출력부(400)는 RB 신호 수신부(300)로부터 수신한 내부 레디비지 신호(RB_OUT[M:1])에 기초하여 레디비지 신호(RB_OUT_T)를 출력할 수 있다. 이 경우 RB 출력부(400)는 내부 레디비지 신호(RB_OUT[M:1])에 따라 레디비지(RB#) 라인으로 흐르는 출력 전류(I_OUT)를 조절할 수 있다. 내부 레디비지 신호(RB_OUT[M:1])가 출력 제어 신호(RB_CNT[M:1])에 기초하여 생성되므로, 결과적으로 출력 전류(I_OUT)는 출력 제어 신호(RB_CNT[M:1])에 기초하여 조절된다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 레디비지 신호(RB_OUR_T)의 출력시 RB 출력 제어부(141)가 출력 제어 신호(RB_CNT[M:1])에 기초하여 출력 전류(I_OUT)를 조절한다. 따라서 반도체 메모리 장치의 소모 전력을 절감할 수 있다.
도 10은 도 9의 RB 신호 수신부의 일 실시예를 나타내는 회로도이다.
도 10을 참조하면, RB 신호 수신부(300)는 신호 전달부(301) 및 복수의 내부 신호 출력부들(303_1, ..., 303_M)을 포함한다. 복수의 내부 신호 출력부들(303_1, ..., 303_M)의 개수는 M으로서, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~RB_CNT[M])을 각각 수신한다. 신호 전달부(301)는 내부 상태 신호(INT_RB)를 전달한다. 도 10의 실시예에서, 신호 전달부(301)는 인버터(inverter)로서 구현되며, 수신한 내부 상태 신호(INT_RB)를 반전하여 반전된 내부 상태 신호(RB_OUT_EN)로서 전달한다.
도 10에 도시된 바와 같이, 내부 신호 출력부들(303_1, ..., 303_M)은 각각 앤드 게이트(AND gate)로 구현되며, 각각의 입력들을 논리곱 연산한 결과를 출력할 수 있다. 즉, 내부 신호 출력부들(303_1, ..., 303_M)은 대응하는 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~RB_CNT[M])에 기초하여 반전된 내부 상태 신호(RB_OUT_EN)를 선택적으로 출력한다. 예를 들어, 제 1 출력 제어 신호(RB_CNT[1])가 논리-하이(high) 값을 갖는 경우, 제 1 내부 신호 출력부(303_1)는 반전된 내부 상태 신호(RB_OUT_EN)를 제 1 내부 레디비지 신호(RB_OUT[1])로서 출력할 수 있다. 제 1 출력 제어 신호(RB_CNT[1])가 논리-로우(low) 값을 갖는 경우, 제 1 내부 신호 출력부(303_1)는 논리-로우 값을 제 1 내부 레디비지 신호(RB_OUT[1])로서 출력할 수 있다. 제 2 내지 제 M 내부 신호 출력부들(303_2, ..., 303_M) 또한 동일한 기능을 수행할 수 있다.
즉, 제 1 내지 제 M 내부 신호 출력부들(303_2, ..., 303_M) 각각은 입력되는 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~RB_CNT[M])에 기초하여 내부 레디비지 신호들(RB_OUT[1]~RB_OUR[M])을 생성한다. 대응하는 출력 제어 신호가 논리-하이 값을 갖는 경우 내부 신호 출력부는 반전된 내부 상태 신호(RB_OUT_EN)를 대응하는 내부 레디비지 신호로서 출력하고, 대응하는 출력 제어 신호가 논리-로우 값을 갖는 경우 내부 신호 출력부는 논리-로우 값을 대응하는 내부 레디비지 신호로서 출력한다.
도 11은 도 9의 RB 출력부의 일 실시예를 나타내는 회로도이다.
도 11을 참조하면, RB 출력부(400)는 복수의 출력 구동부들(401_1, ..., 401_M)을 포함할 수 있다. 상기 복수의 출력 구동부들(401_1, ..., 401_M)은 각각 대응하는 내부 레디비지 신호들(RB_OUT[1]~RB_OUR[M])을 수신하고, 상기 내부 레디비지 신호에 기초하여 선택적으로 턴-온 된다. 한편, RB 출력부(400)의 출력단에는 각 출력 구동부들(401_1, ..., 401_M)의 출력단이 연결되며, 레디비지 신호(RB_OUT_T)가 출력된다.
도 11에 도시된 실시예에서, 복수의 출력 구동부들(401_1, ..., 401_M) 각각은 대응하는 전원 전압들(VSS_1, ..., VSS_M)에 연결되는 트랜지스터들을 포함한다. 전원 전압들(VSS_1, ..., VSS_M)은 동일한 전압값을 가질 수도 있고, 실시예에 따라 서로 다른 값을 가질 수도 있다. 또한, 트랜지스터들의 게이트 전극에는 대응하는 내부 레디비지 신호들(RB_OUT[1]~RB_OUR[M])이 입력된다. 한편, 복수의 출력 구동부들(401_1, ..., 401_M) 각각은 대응하는 트랜지스터와 연결되는 저항을 포함한다.
도 10을 참조하여 전술한 바와 같이, 출력 제어 신호(RB_CNT[M:1])의 전압값에 따라, 반전된 내부 상태 신호(RB_OUT_EN) 또는 논리-로우 신호가 내부 레디비지 신호(RB_OUT[M:1])로서 출력된다. 따라서, 출력 구동부들(401_1, ..., 401_M) 각각은 출력 제어 신호(RB_CNT[M:1])의 전압값에 따라, 반전된 내부 상태 신호(RB_OUT_EN)에 의해 턴-온 되거나 논리-로우 신호에 의해 턴-오프될 수 있다. 한편, 각 출력 구동부들(401_1, ..., 401_M)에 포함되는 저항들이 동일한 저항값을 갖는 경우, 출력 전류(I_OUT)의 크기는 턴-온된 출력 구동부들(401_1, ..., 401_M)의 개수에 비례하게 된다. 예를 들어, 출력 구동부들(401_1, ..., 401_M) 전체가 턴-온되는 경우에 비하여, 출력 구동부들(401_1, ..., 401_M) 중 절반만이 턴-온되는 경우, 출력 전류(I_OUT)의 크기는 절반으로 줄어든다. 본 발명에 따른 반도체 메모리 장치는, 출력 제어 신호(RB_CNT[M:1])에 기초하여 출력 구동부들(401_1, ..., 401_M)을 선택적으로 출력하므로, 출력 전류(I_OUT)의 값을 조절할 수 있다.
제어 로직(130)은 출력 전류(I_OUT)를 조절하기 위해 턴-온될 출력 구동부들(401_1, ..., 401_M)의 개수를 결정할 수 있다. 필요에 따라, 제어 로직(130)은 출력 구동부들(401_1, ..., 401_M) 전체를 턴-온할 것을 결정할 수 있다. 이 경우, 제어 로직(130)은 출력 제어 신호(RB_CNT[M:1])에 포함되는 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~ RB_CNT[M])을 모두 논리-하이값을 갖도록 생성할 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 내부 신호 출력부들(303_1, ..., 303_M)은 반전된 내부 상태 신호(RB_OUT_EN)를 제 1 내지 제 M 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M])로서 출력할 수 있다. 도 11에 도시된 바와 같이, 이에 따라 제 1 내지 제 M 출력 구동부들(410_1, ..., 410_M) 전체는 동일한 값을 갖는 제 1 내지 제 M 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M])을 수신하며, 이에 따라 레디비지 신호(RB_OUT_T)를 출력한다. 이 경우, 출력 전류(I_OUT)는 하나의 출력 구동부가 출력하는 전류의 M 배가 된다.
필요에 따라, 제어 로직(130)은 출력 구동부들(401_1, ..., 401_M) 중 절반을 턴-온할 것을 결정할 수 있다. 이 경우, 제어 로직(130)은 출력 제어 신호(RB_CNT[M:1])에서 제 1 내지 제 M/2 출력 제어 신호들(RB_CNT[1]~ RB_CNT[M/2])은 모두 논리-하이값을 갖도록 생성하고, 제 (M/2+1) 내지 제 M 출력 제어 신호들(RB_CNT[M/2+1]~ RB_CNT[M])은 모두 논리-로우값을 갖도록 할 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 내부 신호 출력부들(303_1, ..., 303_M/2)은 반전된 내부 상태 신호(RB_OUT_EN)를 제 1 내지 제 M/2 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M/2])로서 출력할 수 있다. 또한, 내부 신호 출력부들(303_M/2+1, ..., 303_M)은 논리-로우 값을 갖는 신호를 제 (2/M+1) 내지 제 M 내부 레디비지 신호들(RB_OUT[M/2+1]~RB_OUT[M])로서 출력할 수 있다. 도 11에 도시된 바와 같이, 이에 따라 제 1 내지 제 M/2 출력 구동부들(410_1, ..., 410_M/2)은 내부 상태 신호와 관련된 값을 갖는 제 1 내지 제 M/2 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M/2])을 수신하며, 이에 따라 레디비지 신호(RB_OUT_T)를 출력한다. 또한, 제(M/2+1) 내지 제 M 출력 구동부들(410_M/2+1, ..., 410_M)은 논리-로우 값을 갖는 제 (M/2+1) 내지 제 M 내부 레디비지 신호들(RB_OUT[M/2+1]~RB_OUT[M])을 수신하며, 이에 따라 턴-오프된다. 이 경우, 출력 전류(I_OUT)는 하나의 출력 구동부가 출력하는 전류의 M/2 배가 된다. 이상에서는 예시적으로 절반의 출력 구동부만을 턴-온하는 실시예를 설명하였으나, 필요에 따라 1에서 M개의 출력 구동부들을 턴-온할 수 있는 다양한 실시예 또한 가능함을 알 수 있을 것이다.
한편, 필요에 따라, 제어 로직(130)은 출력 구동부들(401_1, ..., 401_M) 전체를 턴-오프할 것을 결정할 수 있다. 이 경우, 제어 로직(130)은 출력 제어 신호(RB_CNT[M:1])에 포함되는 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~ RB_CNT[M])을 모두 논리-로우값을 갖도록 생성할 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 내부 신호 출력부들(303_1, ..., 303_M)은 논리-로우 값을 갖는 신호를 제 1 내지 제 M 내부 레디비지 신호들(RB_OUT[1]~RB_OUT[M])로서 출력할 수 있다. 도 11에 도시된 바와 같이, 이에 따라 제 1 내지 제 M 출력 구동부들(410_1, ..., 410_M) 전체는 턴-오프될 수 있다. 이 경우, 출력 전류(I_OUT)는 0의 값을 가질 수 있다.
이상에서는 제어 로직(130)이 턴-온될 출력 구동부들(401_1, ..., 401_M)의 개수를 결정하고 이에 따른 출력 제어 신호(RB_CNT[M:1])를 생성하는 것으로 설명하였다. 그러나, 실시예에 따라 전술한 바와 같이 컨트롤러(200)에 의해 턴-온될 출력 구동부들(401_1, ..., 401_M)의 개수가 결정되어 이에 따른 출력 제어 신호(RB_CNT[M:1])가 생성될 수도 있다. 다른 실시예에서, 메모리 시스템 외부의 호스트에 의해 턴-온될 출력 구동부들(401_1, ..., 401_M)의 개수가 결정되고 이에 따른 출력 제어 신호(RB_CNT[M:1])가 생성될 수도 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 필요에 따라 RB 출력 제어부(141) 내에 포함된 복수의 출력 구동부들(401_1, ..., 401_M) 중 턴-온되는 출력 구동부의 개수를 결정할 수 있다. 이에 따라 레디비지 신호의 출력단에 흐르는 출력 전류(I_OUT)의 값을 조절할 수 있다.
도 12는 RB 출력 제어부의 예시적인 실시예를 나타내는 회로도이다.
도 12를 참조하면, RB 신호 수신부(300)가 두 개의 내부 신호 출력부들(303_1, 303_2)을 포함하고, RB 출력부(400)가 두 개의 출력 구동부들(410_1, 410_2)을 포함하는 실시예가 도시되어 있다. 따라서, 제어 로직(130)은 출력 구동부들(410_1, 410_2) 전체를 턴-온하거나, 출력 구동부들(410_1, 410_2) 중 하나만 턴-온하거나, 또는 출력 구동부들(410_1, 410_2) 모두를 턴-오프할 것을 결정할 수 있다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 전체를 턴-온할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 모두 논리-하이 값을 갖게 된다. 이에 따라 반전된 내부 상태 신호(RB_OUT_EN)가 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2])로서 출력되며, 출력 구동부들(410_1, 410_2)은 내부 전원(VSS)에 따라 동일한 신호를 레디비지 신호(RB_OUT_T)로서 출력한다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 중 일부만 턴-온할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 중 어느 하나는 논리-하이 값을 갖고, 다른 하나는 논리-로우 값을 갖게 된다. 이에 따라 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2]) 중 어느 하나는 반전된 내부 상태 신호(RB_OUT_EN)를 갖게 되고, 다른 하나는 논리-로우 신호를 갖게 된다. 따라서, 출력 구동부들(410_1, 410_2) 중 어느 하나는 내부 전원(VSS)에 따른 레디비지 신호(RB_OUT_T)로서 출력하고, 다른 하나는 턴-오프 된다. 이 경우 레디비지 라인(RB#)으로 출력되는 출력 전류(I_OUT)는, 출력 구동부들(410_1, 410_2) 전체를 턴-온되는 경우 레디비지 라인(RB#)으로 출력되는 출력 전류의 절반의 크기를 갖게 된다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 전체를 턴-오프할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 모두 논리-로우 값을 갖게 된다. 이에 따라 논리-로우 값을 갖는 신호가 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2])로서 출력되며, 출력 구동부들(410_1, 410_2)은 턴-오프된다. 따라서 이 경우 레디비지 라인(RB#)에는 실질적으로 전류가 흐르지 않게 된다.
도 12에는 예시적으로 두 개의 내부 신호 출력부들(303_1, 303_2) 및 두 개의 출력 구동부들(410_1, 410_2)을 포함하는 RB 출력 제어부가 도시되어 있으나, 실시예에 따라 3개 이상의 다양한 개수의 내부 신호 출력부들 및 출력 구동부들을 갖는 RB 출력 제어부 또한 가능함을 이해할 수 있을 것이다.
도 13은 도 4의 RB 출력 제어부의 다른 실시예를 나타내는 블록도이다.
도 9를 참조하면, RB 출력 제어부(141)는 RB 신호 수신부(300) 및 RB 출력부(400)를 포함한다. RB 신호 수신부(300)는 상태 신호 생성기(101)로부터 내부 상태 신호(INT_RB)를 수신한다. 또한 RB 신호 수신부(300)는 제어 로직(130)으로부터 출력 제어 신호(RB_CNT[M:0])를 수신한다. RB 신호 수신부(300)는 내부 상태 신호(INT_RB) 및 출력 제어 신호(RB_CNT[M:0])에 기초하여 내부 레디비지 신호(RB_OUT[M:1])를 생성한다. 도 13의 실시예가 도 9의 실시예와 다른 점은, RB 신호 수신부(300)에 입력되는 출력 제어 신호이다. 도 13의 RB 신호 수신부(300)에 대해서는 도 14를 참조하여 더욱 자세히 후술하기로 한다.
도 14는 도 13의 RB 신호 수신부의 일 실시예를 나타내는 회로도이다.
도 14를 참조하면, RB 신호 수신부(300)는 신호 전달부(351) 및 복수의 내부 신호 출력부들(353_1, ..., 353_M)을 포함한다. 복수의 내부 신호 출력부들(353_1, ..., 353_M)의 개수는 M으로서, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~RB_CNT[M])을 각각 수신한다. 신호 전달부(351)는 제 0 출력 제어 신호(RB_CNT[0])를 수신하며, 내부 상태 신호(INT_RB)를 선택적으로 전달한다. 도 14의 실시예에서, 신호 전달부(351)는 노어 게이트(NOR gate)로서 구현된다. 이 경우, 신호 전달부(351)는 입력들을 부정 논리-합 연산한 결과를 출력할 수 있다. 즉, 신호 전달부(351)는, 제 0 출력 제어 신호(RB_CNT[0])에 기초하여 수신한 내부 상태 신호(INT_RB)를 반전하여 반전된 내부 상태 신호(RB_OUT_EN)로서 전달한다. 즉, 제 0 출력 제어 신호(RB_CNT[0])가 논리-로우 값을 갖는 경우, 상기 노어 게이트는 내부 상태 신호(INT_RB)를 반전하는 인버터(inverter)처럼 동작한다. 따라서, 제 0 출력 제어 신호(RB_CNT[0])가 논리-로우 값을 갖는 경우, 도 14에 도시된 RB 신호 수신부(300)는 도 10에 도시된 RB 신호 수신부와 동일하게 동작한다.
제 0 출력 제어 신호(RB_CNT[0])가 논리-로우 값을 갖는 경우, 내부 상태 신호(INT_RB)와 상관없이, 신호 전달부(351)는 논리-로우 값을 출력한다. 따라서, 상기 논리-로우 값을 제 1 입력으로 수신하는 내부 신호 출력부들(353_1, ..., 353_M) 또한 대응하는 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~ RB_CNT[M])과는 상관없이 논리-로우 값을 출력한다. 이에 따라, RB 출력부(400)의 출력 구동부들(401_1, ..., 401_M)은 턴-오프된다. 즉, 도 14에 도시된 실시예에 의하면, 신호 전달부(351)에 입력되는 제 0 출력 제어 신호(RB_CNT[0])를 논리-하이값으로 유지하는 것 만으로, RB 출력부(400)의 전체 출력 구동부들(401_1, ..., 401_M)은 턴-오프할 수 있다. 신호 전달부(351)에 입력되는 제 0 출력 제어 신호(RB_CNT[0])를 논리-로우값으로 유지하는 경우, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[1]~ RB_CNT[M])을 조절함으로써, RB 출력부(400)에서 턴-온되는 출력 구동부들(401_1, ..., 401_M)의 개수를 조절할 수 있다. 이에 따라, 레디비지 라인(RB#)의 출력 전류(I_OUT)의 크기를 제어할 수 있다.
도 15는 RB 출력부의 다른 예시적인 실시예를 나타내는 회로도이다.
도 15를 참조하면, RB 신호 수신부(300)가 두 개의 내부 신호 출력부들(353_1, 353_2)을 포함하고, RB 출력부(400)가 두 개의 출력 구동부들(410_1, 410_2)을 포함하는 실시예가 도시되어 있다. 따라서, 제어 로직(130)은 출력 구동부들(410_1, 410_2) 전체를 턴-온하거나, 출력 구동부들(410_1, 410_2) 중 하나만 턴-온하거나, 또는 출력 구동부들(410_1, 410_2) 모두를 턴-오프할 것을 결정할 수 있다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 전체를 턴-온할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 모두 논리-하이 값을 갖게 된다. 또한, 제 0 출력 제어 신호(RB_CNT[0])는 논리-로우 값을 갖게 된다. 이에 따라 반전된 내부 상태 신호(RB_OUT_EN)가 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2])로서 출력되며, 출력 구동부들(410_1, 410_2)은 내부 전원(VSS)에 따라 동일한 신호를 레디비지 신호(RB_OUT_T)로서 출력한다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 중 일부만 턴-온할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 중 어느 하나는 논리-하이 값을 갖고, 다른 하나는 논리-로우 값을 갖게 된다. 또한, 제 0 출력 제어 신호(RB_CNT[0])는 논리-로우 값을 갖게 된다. 이에 따라 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2]) 중 어느 하나는 반전된 내부 상태 신호(RB_OUT_EN)를 갖게 되고, 다른 하나는 논리-로우 신호를 갖게 된다. 따라서, 출력 구동부들(410_1, 410_2) 중 어느 하나는 내부 전원(VSS)에 따른 레디비지 신호(RB_OUT_T)로서 출력하고, 다른 하나는 턴-오프 된다. 이 경우 레디비지 라인(RB#)으로 출력되는 출력 전류(I_OUT)는, 출력 구동부들(410_1, 410_2) 전체를 턴-온되는 경우 레디비지 라인(RB#)으로 출력되는 출력 전류의 절반의 크기를 갖게 된다.
제어 로직(130)이 출력 구동부들(410_1, 410_2) 전체를 턴-오프할 것으로 결정하는 경우, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2]) 모두 논리-로우 값을 갖도록 할 수 있다. 또는, 제 1 출력 제어 신호(RB_CNT[1]) 및 제 2 출력 제어 신호(RB_CNT[2])와 무관하게, 제 0 출력 제어 신호(RBCNT[0])가 논리-하이 값을 갖도록 할 수 있다. 이에 따라 논리-로우 값을 갖는 신호가 내부 레디비지 신호들(RB_OUT[1], RB_OUT[2])로서 출력되며, 출력 구동부들(410_1, 410_2)은 턴-오프된다. 따라서 이 경우 레디비지 라인(RB#)에는 실질적으로 전류가 흐르지 않게 된다.
도 15에는 예시적으로 두 개의 내부 신호 출력부들(353_1, 353_2) 및 두 개의 출력 구동부들(410_1, 410_2)을 포함하는 RB 출력 제어부가 도시되어 있으나, 실시예에 따라 3개 이상의 다양한 개수의 내부 신호 출력부들 및 출력 구동부들을 갖는 RB 출력 제어부 또한 가능함을 이해할 수 있을 것이다.
도 16은 도 13의 RB 출력 제어부의 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, 제 1 기간(P1), 제 2 기간(P2) 및 제 3 기간(P3) 동안의 내부 상태 신호(INT_RB), 제 0 출력 제어 신호(RB_CNT[0]), 반전된 내부 상태 신호(RB_OUT_EN), 출력 제어 신호(RB_CNT[M:1]), 내부 레디비지 신호(RB_OUT[M:1])가 도시되어 있다.
제 1 기간(P1)은 전체 출력 구동부들(401_1, ..., 401_M)을 턴-온하는 기간을 나타낸다. 이를 위해, 제 0 출력 제어 신호(RB_CNT[0])는 논리-로우 값을 갖게 되고, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[M:1])은 논리-하이 값을 갖게 된다. 따라서, 내부 상태 신호(INT_RB)는 신호 전달부(351)에서 반전되어 반전된 내부 상태 신호(RB_OUT_EN)로 출력되고, 내부 레디비지 신호들(RB_OUT[M:1]) 또한 반전된 내부 상태 신호(RB_OUT_EN)와 동일한 출력을 갖게 된다. 제 1 기간(P1)에서는 전체 출력 구동부들(401_1, ..., 401_M)이 턴-온되므로 출력 전류(I_OUT)가 갖는 전류값이 크다.
제 2 기간(P2)은 전체 출력 구동부들(401_1, ..., 401_M) 중 일부만이 턴-온되는 기간을 나타낸다. 이를 위해, 제 0 출력 제어 신호(RB_CNT[0])는 논리-로우 값을 갖게 되고, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[M:1]) 중 일부는 논리-하이 값을 갖고 일부는 논리-로우 값을 갖게 된다. 따라서, 내부 상태 신호(INT_RB)는 신호 전달부(351)에서 반전되어 반전된 내부 상태 신호(RB_OUT_EN)로 출력되고, 내부 레디비지 신호들(RB_OUT[M:1])들 중 일부는 논리-로우 값을 갖고 일부는 반전된 내부 상태 신호(RB_OUT_EN)와 동일한 출력을 갖게 된다. 제 2 기간(P2)에서는 전체 출력 구동부들(401_1, ..., 401_M) 중 일부만이 턴-온되므로 출력 전류(I_OUT)가 갖는 전류값은 제 1 기간(P1)보다 작다. 제 2 기간(P2)에서 출력 전류(I_OUT)가 갖는 전류값은 턴-온되는 출력 구동부들의 개수에 기초하여 결정될 수 있다.
제 3 기간(P3)은 전체 출력 구동부들(401_1, ..., 401_M)을 턴-오프하는 기간을 나타낸다. 이를 위해, 제 0 출력 제어 신호(RB_CNT[0])는 논리-하이 값을 갖게 된다. 따라서, 내부 상태 신호(INT_RB)와는 상관없이, 신호 전달부(351)의 출력단에서는 논리-로우 값을 갖는 신호가 출력된다. 또는, 제 1 내지 제 M 출력 제어 신호들(RB_CNT[M:1])이 논리-로우 값을 갖도록 할 수 있다. 이에 따라, 내부 레디비지 신호들(RB_OUT[M:1])은 논리-로우 값을 갖는 신호가 되며, 전체 출력 구동부들이 턴-오프된다. 제 3 기간(P3)에서는 출력단에는 실질적으로 전류가 흐르지 않을 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호(INT_RB)를 수신하는 단계(S110), 출력 전류(I_OUT)를 조절하도록 생성되는 출력 제어 신호를 수신하는 단계(S130) 및 상기 출력 제어 신호에 기초하여, 내부 상태 신호(INT_RB)를 레디비지 신호(RB_OUT_T)로서 출력하는 복수의 출력 구동부들(401_1, ..., 401_M)을 선택적으로 턴-온하는 단계(S150)를 포함한다.
출력 제어 신호에 기초하여, 내부 상태 신호(INT_RB)를 레디비지 신호(RB_OUT_T)로서 출력하는 복수의 출력 구동부들(401_1, ..., 401_M)을 선택적으로 턴-온하는 단계(150)는, 출력 제어 신호에 기초하여, 상기 내부 상태 신호(INT_RB)를 선택적으로 출력하여 내부 레디비지 신호(RB_OUT[M:1])를 생성하는 단계 및 상기 내부 레디비지 신호(RB_OUT[M:1])를 수신하여 복수의 출력 구동부들(401_1, ..., 401_M) 각각에 포함된 트랜지스터들을 선택적으로 턴-온하는 단계를 포함한다. 상기 단계들은 도 10 내지 도 12 또는 도 14 내지 도 15를 참조하여 설명한 과정에 의해 수행될 수 있다.
한편, 출력 제어 신호에 기초하여, 상기 내부 상태 신호(INT_RB)를 선택적으로 출력하여 내부 레디비지 신호(RB_OUT[M:1])를 생성하는 단계는, 내부 상태 신호(INT_RB)를 논리-반전시키는 단계, 및 논리-반전된 내부 상태 신호(INT_RB)와 출력 제어 신호(RB_CNT[M:1])를 논리-곱 연산(AND operation)하여 상기 내부 레디비지 신호(RB_OUT[M:1])를 생성하는 단계를 포함할 수 있다. 상기 단계들은 도 10을 참조하여 전술한 과정에 의해 수행될 수 있다.
다른 실시예에서, 상기 출력 제어 신호에 기초하여, 내부 상태 신호(INT_RB)를 선택적으로 출력하여 내부 레디비지 신호(RB_OUT[M:1])를 생성하는 단계는, 상기 내부 상태 신호 및 제 0 출력 제어 신호(RB_CNT[0])를 부정 논리-합 연산(NOR operation)하는 단계, 및 상기 부정 논리-합 연산한 결과 신호와 제 1 출력 제어 신호(RB_CNT[1])를 논리-곱 연산하여 상기 내부 레디비지 신호를 생성하는 단계를 포함할 수 있다. 상기 단계들은 도 14를 참조하여 전술한 과정에 의해 수행될 수 있다. 여기에서, 상기 제 0 출력 제어 신호(RB_CNT[0]) 및 상기 제 1 출력 제어 신호(RB_CNT[1])는 출력 제어 신호((RB_CNT[M:0])에 포함될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 레디비지 신호의 출력시 출력 구동부를 선택적으로 턴-온하여 출력 전류를 조절할 수 있으므로, 반도체 메모리 장치의 동작 전력을 감소시킬 수 있다.
도 18은 도 4의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 4를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 18의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 19에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 18을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 19에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 20는 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 18을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 18 및 도 19를 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 101: 상태 신호 생성기
110: 메모리 셀 어레이 120: 주변 회로
130: 제어 로직 140: 인터페이스
141: RB 출력 제어부 200: 컨트롤러
300: RB 신호 수신부 400: RB 출력부

Claims (16)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호를 출력하는 상태 신호 생성기;
    상기 내부 상태 신호에 기초하여 레디비지 신호를 출력하는 RB 출력 제어부; 및
    상기 RB 출력 제어부의 출력 전류를 조절하도록 상기 RB 출력 제어부를 제어하는 제어 로직을 포함하고,
    상기 RB 출력 제어부는,
    내부 레디비지 신호에 기초하여 선택적으로 턴-온되는 복수의 출력 구동부를 포함하는 RB 출력부를 포함하고,
    상기 복수의 출력 구동부 각각은,
    레디비지 패드에 연결되고, 상기 레디비지 신호를 출력하고,
    상기 RB 출력부는,
    상기 복수의 출력 구동부 중 턴-온되는 출력 구동부의 개수에 따라 상기 레디비지 패드로 출력되는 출력 전류를 조절하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 RB 출력 제어부는,
    상기 상태 신호 생성기로부터 상기 내부 상태 신호를 수신하고, 상기 제어 로직으로부터 출력 제어 신호를 수신하여 상기 내부 레디비지 신호를 출력하는 RB 신호 수신부;를 더 포함하고,
    상기 RB 출력부는,
    상기 내부 레디비지 신호에 기초하여 상기 레디비지 신호를 출력하되, 상기 출력 제어 신호에 기초하여 출력 전류를 조절하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 RB 신호 수신부는
    상기 내부 상태 신호를 전달하는 신호 전달부; 및
    상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 상기 내부 레디비지 신호를 생성하는 복수의 내부 신호 출력부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 신호 전달부는 인버터(inverter)를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 신호 전달부는 노어 게이트(NOR gate)를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 노어 게이트는 상기 내부 상태 신호 및 대응하는 출력 제어 신호를 부정 논리-합 연산한 결과를 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 복수의 내부 신호 출력부 각각은, 상기 신호 전달부에서 출력되는 상기 내부 상태 신호 및 대응하는 상기 출력 제어 신호를 논리곱하여 상기 내부 레디비지 신호로서 출력하는 앤드 게이트(AND gate)를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 삭제
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 출력 구동부는,
    전원 전압과 연결되고 상기 내부 레디비지 신호를 게이트 전극으로 입력받는 트랜지스터; 및
    상기 트랜지스터와 상기 레디비지 패드 사이에 연결되는 저항을 포함하여 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 메모리 셀 어레이가 내부 동작을 수행하고 있는지 여부를 나타내는 내부 상태 신호를 수신하는 단계;
    출력단으로 흐르는 출력 전류를 조절하기 위해 생성되는 출력 제어 신호를 수신하는 단계; 및
    상기 출력 제어 신호에 기초하여, 내부 상태 신호를 레디비지 신호로서 출력하는 복수의 출력 구동부들을 선택적으로 턴-온하는 단계를 포함하고,
    상기 복수의 출력 구동부들을 선택적으로 턴-온하는 단계는,
    상기 출력 제어 신호에 기초하여, 상기 내부 상태 신호를 선택적으로 출력하여 내부 레디비지 신호를 생성하는 단계; 및
    상기 내부 레디비지 신호를 수신하여 상기 복수의 출력 구동부들 각각에 포함된 트랜지스터들을 선택적으로 턴-온하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 내부 레디비지 신호를 생성하는 단계는,
    상기 내부 상태 신호를 논리-반전시키는 단계; 및
    상기 논리-반전된 내부 상태 신호와 상기 출력 제어 신호를 논리-곱 연산하여 상기 내부 레디비지 신호를 생성하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 내부 레디비지 신호를 생성하는 단계는,
    상기 내부 상태 신호 및 제 0 출력 제어 신호를 부정 논리-합 연산하는 단계; 및
    상기 부정 논리-합 연산한 결과 신호와 제 1 출력 제어 신호를 논리-곱 연산하여 상기 내부 레디비지 신호를 생성하는 단계를 포함하고,
    상기 제 0 출력 제어 신호 및 상기 제 1 출력 제어 신호는 상기 출력 제어 신호에 포함되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 출력단으로 흐르는 출력 전류는 상기 복수의 출력 구동부들 중 턴-온된 출력 구동부의 개수에 따라 조절되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 출력 구동부들 각각에 포함된 트랜지스터들이 선택적으로 턴-온됨으로써, 출력단으로 흐르는 출력 전류가 조절되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
KR1020160134334A 2016-10-17 2016-10-17 반도체 메모리 장치 및 그 동작 방법 KR102632452B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160134334A KR102632452B1 (ko) 2016-10-17 2016-10-17 반도체 메모리 장치 및 그 동작 방법
US15/632,591 US10354702B2 (en) 2016-10-17 2017-06-26 Semiconductor memory device with a control logic capable of controlling the ready busy output control unit to adjust an output current to be outputted to a ready/busy pad, and a method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160134334A KR102632452B1 (ko) 2016-10-17 2016-10-17 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20180041932A KR20180041932A (ko) 2018-04-25
KR102632452B1 true KR102632452B1 (ko) 2024-02-05

Family

ID=61904143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160134334A KR102632452B1 (ko) 2016-10-17 2016-10-17 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US10354702B2 (ko)
KR (1) KR102632452B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102408482B1 (ko) * 2017-10-20 2022-06-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN111210855B (zh) * 2019-12-30 2020-09-15 深圳市芯天下技术有限公司 一种多晶元叠封存储器及其输出同步方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471182B1 (ko) 2002-09-03 2005-03-10 삼성전자주식회사 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치
US20050259479A1 (en) 2004-05-18 2005-11-24 Sony Corporation Semiconductor memory device and signal processing system
US20050268025A1 (en) 2004-05-27 2005-12-01 Peter Smith Configurable ready/busy control
US20090207663A1 (en) 2008-02-14 2009-08-20 Sang-Gu Kang Flash Memory Devices Including Ready/Busy Control Circuits and Methods of Testing the Same
US20100149858A1 (en) * 2008-12-16 2010-06-17 Mostafa Naguib Abdulla Providing a Ready-Busy Signal From a Non-Volatile Memory Device to a Memory Controller
US20160246514A1 (en) * 2015-02-23 2016-08-25 Kabushiki Kaisha Toshiba Memory system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3134819B2 (ja) * 1997-06-04 2001-02-13 ソニー株式会社 データ処理装置
US5224070A (en) * 1991-12-11 1993-06-29 Intel Corporation Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory
JP4829029B2 (ja) * 2006-08-02 2011-11-30 株式会社東芝 メモリシステム及びメモリチップ
US20110006349A1 (en) * 2009-07-13 2011-01-13 Toshiba America Electronic Components, Inc. Field effect transistor having channel silicon germanium
US8843692B2 (en) * 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
KR20140093855A (ko) * 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
KR102114112B1 (ko) * 2013-11-19 2020-05-22 에스케이하이닉스 주식회사 데이터 저장 장치
KR102336730B1 (ko) * 2015-09-30 2021-12-07 에스케이하이닉스 주식회사 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법
JP6171066B1 (ja) * 2016-09-01 2017-07-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471182B1 (ko) 2002-09-03 2005-03-10 삼성전자주식회사 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치
US20050259479A1 (en) 2004-05-18 2005-11-24 Sony Corporation Semiconductor memory device and signal processing system
US20050268025A1 (en) 2004-05-27 2005-12-01 Peter Smith Configurable ready/busy control
US20090207663A1 (en) 2008-02-14 2009-08-20 Sang-Gu Kang Flash Memory Devices Including Ready/Busy Control Circuits and Methods of Testing the Same
US20100149858A1 (en) * 2008-12-16 2010-06-17 Mostafa Naguib Abdulla Providing a Ready-Busy Signal From a Non-Volatile Memory Device to a Memory Controller
US20160246514A1 (en) * 2015-02-23 2016-08-25 Kabushiki Kaisha Toshiba Memory system

Also Published As

Publication number Publication date
US20180108389A1 (en) 2018-04-19
KR20180041932A (ko) 2018-04-25
US10354702B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
KR102429452B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102663261B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10002652B1 (en) Memory system and method for operating the same
KR102603243B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102565888B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102461738B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102595291B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102503169B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN109697995B (zh) 半导体存储器装置及其操作方法
US20170220413A1 (en) Memory system, semiconductor memory device and operating method thereof
US10199079B2 (en) Semiconductor memory device
US20200057580A1 (en) Semiconductor memory device and operating method thereof
KR102429456B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102608815B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102665270B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102632452B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20170052029A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102620262B1 (ko) 반도체 메모리 장치, 그 동작 방법 및 메모리 시스템
US20210191664A1 (en) Semiconductor memory device, controller, and operating methods thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant