CN109697995B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器装置，其包括存储器单元阵列、外围电路、就绪繁忙信号生成器和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路对存储器单元阵列执行读取操作、写入操作和擦除操作中的一个。就绪繁忙信号生成器根据半导体存储器装置的操作选择性地输出内部就绪繁忙信号和外部就绪繁忙信号中的一个。控制逻辑控制外围电路和就绪繁忙信号生成器的操作。

Description

半导体存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2017年10月20日提交的申请号为10-2017-0136671的韩国专利申请的优先权，其通过引用而整体并入本文。
技术领域
本公开的各个示例性实施例总体涉及一种电子装置。特别地，实施例涉及一种半导体存储器装置及其操作方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体来实施的存储装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
当电源切断时，易失性存储器丢失存储的数据。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。即使电源切断，非易失性存储器也保留存储的数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、阻变式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器通常被分类为NOR型闪速存储器和NAND型闪速存储器。
发明内容
实施例提供一种能够选择性地输出内部就绪繁忙信号(ready busy signal)和外部就绪繁忙信号的半导体存储器装置。
实施例还提供一种能够选择性地输出内部就绪繁忙信号和外部就绪繁忙信号的半导体存储器装置的操作方法。
根据本公开的方面，提供一种半导体存储器装置，其包括：存储器单元阵列，其包括多个存储器单元；外围电路，其对存储器单元阵列执行读取操作、写入操作和擦除操作中的一个；就绪繁忙信号生成器，其根据半导体存储器装置的操作选择性地输出内部就绪繁忙信号和外部就绪繁忙信号中的一个；以及控制逻辑，其控制外围电路和就绪繁忙信号生成器的操作。
就绪繁忙信号生成器可以包括信号选择器，其接收外部就绪繁忙信号和内部就绪繁忙信号，并从控制逻辑接收状态读取控制信号。信号选择器可以基于状态读取控制信号来选择并输出外部就绪繁忙信号和内部就绪繁忙信号中的一个。
当状态读取控制信号被启用时，信号选择器可以选择并输出内部就绪繁忙信号，并且当状态读取控制信号被停用时，信号选择器可以选择并输出外部就绪繁忙信号。
半导体存储器装置可以从控制器接收状态读取信号。当状态读取信号包括第一命令时，控制逻辑可以将启用的状态读取控制信号输出到就绪繁忙信号生成器，并且当状态读取信号不包括第一命令时，控制逻辑可以将停用的状态读取控制信号输出到就绪繁忙信号生成器。
信号选择器可以为多路复用器。
就绪繁忙信号生成器可以进一步包括外部就绪繁忙信号生成器，其生成外部就绪繁忙信号并且将外部就绪繁忙信号传送到信号选择器。
就绪繁忙信号生成器可以进一步包括内部就绪繁忙信号生成器，其生成内部就绪繁忙信号并且将内部就绪繁忙信号传送到信号选择器。
就绪繁忙信号可以通过和数据输入/输出线分别提供的就绪繁忙线输出。
根据本公开的方面，提供一种半导体存储器装置的操作方法，该方法包括：从控制器接收状态读取信号；确定状态读取信号是否包括第一命令；以及基于确定操作的结果输出就绪繁忙信号。
当确定操作的结果是状态读取信号包括第一命令时，可以在输出操作中输出内部就绪繁忙信号。
当确定操作的结果是状态读取信号不包括第一命令时，可以在输出操作中输出外部就绪繁忙信号。
根据本公开的方面，提供一种半导体存储器装置，其包括：存储器单元阵列，其包括多个存储器单元；外围电路，其对存储器单元阵列执行读取操作、写入操作和擦除操作中的一个；以及就绪繁忙信号生成器，其输出就绪繁忙信号，其中就绪繁忙信号生成器根据半导体存储器装置的操作选择性地输出内部就绪繁忙信号和外部就绪繁忙信号中的一个。
当外围电路正在对存储器单元阵列执行读取操作、写入操作和擦除操作中的一个时，内部就绪繁忙信号可以指示繁忙状态。
外部就绪繁忙信号可以指示半导体存储器装置是否准备好从控制器接收命令。
就绪繁忙信号生成器可以包括信号选择器，其接收外部就绪繁忙信号和内部就绪繁忙信号，并且基于状态读取控制信号选择并输出外部就绪繁忙信号和内部就绪繁忙信号中的一个。
信号选择单元可以为多路复用器。
根据本公开的方面，提供一种半导体存储器装置的操作方法，该方法包括：响应于内部就绪繁忙信号的请求而启用状态读取控制信号；当状态读取控制信号被启用时提供内部就绪繁忙信号；以及当状态读取控制信号被停用时提供外部就绪繁忙信号。内部就绪繁忙信号表示存储器装置是否正在执行操作。外部就绪繁忙信号表示存储器装置是否准备好接收命令。存储器装置响应于命令执行操作。
附图说明
现在将参照附图更全面地描述各个实施例；然而，本公开的方面和特征可以与所公开的实施例不同地配置或布置。因此，本公开不被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本公开的范围。
在附图中，为了清楚说明起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅存在一个元件，或也可存在一个或多个中间元件。相同的附图标记可以始终表示相同的元件。
图1是示出包括根据本公开的实施例的半导体存储器装置和控制器的存储器系统的框图。
图2是示出在就绪繁忙信号生成器和控制器之间传送就绪繁忙信号的实施例的示图。
图3是示出在就绪繁忙信号生成器和控制器之间传送就绪繁忙信号的另一实施例的示图。
图4是示出根据本公开的实施例的图1的半导体存储器装置的结构的框图。
图5是示出图4的存储器单元阵列的实施例的示图。
图6是示出图4的存储器单元阵列的另一实施例的示图。
图7是示出图4的存储器单元阵列的又一实施例的示图。
图8是示出根据本公开的实施例的半导体存储器装置的引脚配置的示图。
图9是示出图4的就绪繁忙信号生成器的实施例的框图。
图10是示出图4的就绪繁忙信号生成器的另一实施例的框图。
图11是示出根据本公开的实施例的执行编程操作时的命令、就绪繁忙信号和内部就绪繁忙信号的时序图。
图12是示出包括在半导体存储器装置中的就绪繁忙信号生成器的实施例的框图。
图13是示出包括在半导体存储器装置中的就绪繁忙信号生成器的另一实施例的框图。
图14是示出图12或图13中所示的信号选择器的实施例的框图。
图15A和图15B是示出根据本公开的实施例的根据状态读取控制信号的选择的就绪繁忙信号的时序图。
图16是描述根据本公开的实施例的半导体存储器装置的操作方法的流程图。
图17是示出包括根据本公开的实施例的半导体存储器装置的存储器系统的框图。
图18是示出图17的存储器系统的应用示例的框图。
图19是示出包括根据本公开的实施例的参照图18描述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅通过说明的方式示出并描述本公开的各个实施例。如本领域技术人员将认识到的，描述的实施例可以以各种不同的方式修改，其所有均不脱离本公开的精神或范围。因此，附图和描述在本质上被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可以直接地连接或联接到另一元件，或者可以在其间插入一个或多个中间元件的情况下间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，这表明该元件不仅可以包括所标识的部件，而且还可以包括一个或多个附加部件，除非另有说明或上下文另有要求。
将参照附图详细地描述本公开的实施例。相同的附图标记用于表示与其它附图中示出的元件相同的元件。在以下描述中，仅可以描述根据实施例理解操作所必需的部分；其它部分的描述可以被省略以便不混淆实施例的重要概念。注意到，参考“实施例”不一定意味着仅有一个实施例，并且不同地参考“实施例”不一定针对相同的实施例。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是示出包括根据本公开的实施例的半导体存储器装置100和控制器200的存储器系统1000的框图。
图2是示出在就绪繁忙信号生成器101和控制器200之间传送就绪繁忙信号的实施例的示图。
图3是示出在就绪繁忙信号生成器101和控制器200之间传送就绪繁忙信号的另一实施例的示图。
参照图1，存储器系统1000可以包括半导体存储器装置100和控制器200。
半导体存储器装置100响应于控制器200的控制而操作。半导体存储器装置100可以包括具有多个存储块的存储器单元阵列。在实施例中，半导体存储器装置100可以是闪速存储器装置。
半导体存储器装置100可以通过通道CH从控制器200接收命令和地址，并且访问由存储器单元阵列中的地址选择的区域。即，半导体存储器装置100响应于命令对由地址选择的区域执行内部操作。
例如，半导体存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作中，半导体存储器装置100可以在地址选择的区域中编程数据。在读取操作中，半导体存储器装置100可以从由地址选择的区域读取数据。在擦除操作中，半导体存储器装置100可以擦除存储在由地址选择的区域中的数据。
半导体存储器装置100可以包括就绪繁忙信号生成器101。就绪繁忙信号生成器101输出指示半导体存储器装置100是否对应于或者占用就绪状态或繁忙状态的状态信号。换言之，状态信号指示半导体存储器装置100是处于就绪状态还是处于繁忙状态。
半导体存储器装置100对应于就绪状态可以意味着半导体存储器装置100已经完成内部操作并且现在待命。例如，半导体存储器装置100对应于就绪状态可以意味着半导体存储器装置100已经响应于命令完成编程操作、读取操作或擦除操作。
半导体存储器装置100对应于繁忙状态可以意味着半导体存储器装置100仍然正在执行内部操作。例如，半导体存储器装置100对应于繁忙状态可以意味着半导体存储器装置100仍然响应于命令正在执行编程操作、读取操作或擦除操作。
在实施例中，如图2所示，就绪繁忙信号生成器101可以将就绪繁忙信号RnB输出到控制器200。就绪繁忙信号生成器101可以通过不同于通道CH的就绪繁忙线(未示出)联接到控制器200，并且通过就绪繁忙线输出就绪繁忙信号RnB。作为示例，就绪繁忙信号RnB被停用为逻辑值“高”可以意味着半导体存储器装置100对应于就绪状态，并且就绪繁忙信号RnB被启用为逻辑值“低”可以意味着半导体存储器装置100对应于繁忙状态。作为另一示例，就绪繁忙信号RnB的输出节点具有高阻抗可以意味着半导体存储器装置100对应于就绪状态，并且就绪繁忙信号RnB的输出节点具有低阻抗可以意味着半导体存储器装置100对应于繁忙状态。
在实施例中，如图3所示，就绪繁忙信号生成器101可以基于来自控制器200的状态读取信号SRS输出就绪繁忙信号RnB作为状态信号。控制器200可以通过通道CH(参见图1)将状态读取信号SRS传输到半导体存储器装置100，并且就绪繁忙信号生成器101可以通过通道CH将作为对状态读取信号SRS的响应的就绪繁忙信号RnB传输到控制器200。在图3所示的实施例中，就绪繁忙信号RnB可以被包括在响应于状态读取信号SRS而被传输到控制器200的状态读取响应信号中。就绪繁忙信号RnB具有第一状态值可以意味着半导体存储器装置100对应于就绪状态，并且就绪繁忙信号RnB具有第二状态值可以意味着半导体存储器装置100对应于繁忙状态。
当状态信号指示就绪状态时，控制器200可以将下一个命令传输到半导体存储器装置100。
再次参照图1，控制器200通过通道CH控制半导体存储器装置100。控制器200响应于来自主机(未示出)的请求来命令半导体存储器装置100。当状态信号指示就绪状态时，控制器200可以命令半导体存储器装置100执行具体操作。当状态信号指示繁忙状态时，控制器200可以待命，直到状态信号指示就绪状态，并且然后命令半导体存储器装置100。
在实施例中，控制器200可以控制半导体存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作中，控制器200可以通过通道CH将编程命令、地址和数据提供给半导体存储器装置100。在读取操作中，控制器200可以通过通道CH将读取命令和地址提供给半导体存储器装置100。在擦除操作中，控制器200可以通过通道CH将擦除命令和地址提供给半导体存储器装置100。
在实施例中，存储器控制器200可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口的部件。RAM被用作处理器的工作存储器、半导体存储器装置100和主机之间的高速缓冲存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理器控制控制器的全部操作。
主机接口可以包括用于在主机和控制器200之间交换数据的协议。作为示例，控制器200通过诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议以及专用协议。
图1至图3所示的就绪繁忙信号RnB是允许控制器200确定半导体存储器装置100的操作状态的外部就绪繁忙信号。还存在用于半导体存储器装置100的实际内部操作的内部就绪繁忙信号。
然而，内部就绪繁忙信号通常不被传送到控制器200。由于就绪繁忙信号RnB通过与参照图2所描述的通道CH不同的单独的就绪繁忙线(未示出)传送，即使在不执行状态读取操作时，控制器200也可以通过就绪忙信号RnB来确定半导体存储器装置100的操作状态。然而，在该情况下，传送到控制器200的就绪繁忙信号RnB是外部就绪繁忙信号。因此，当外部就绪繁忙信号和内部就绪繁忙信号彼此不同时(即，当外部就绪繁忙信号和内部就绪繁忙信号表示半导体存储器装置100的不同状态时)，控制器200不能确定半导体存储器装置100的准确的内部操作状态。稍后将参照图11描述内部就绪繁忙信号和外部就绪繁忙信号的示例。
图4是示出根据本公开的实施例的图1的半导体存储器装置100的结构的框图。图5是示出图4的存储器单元阵列的实施例的示图。在图5中，存储器单元阵列由附图标记110_1标识。
参照图4，半导体存储器装置100可以包括存储器单元阵列110、外围电路180、控制逻辑140和就绪繁忙信号生成器170。同时，外围电路180可以包括地址解码器120、读取/写入电路130和电压生成单元150。
存储器单元阵列110可以通过字线WL、源极选择线(未示出)和漏极选择线(未示出)联接到地址解码器120，并且通过位线BL联接到读取/写入电路130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。BLK1至BLKz通过字线WL、源极选择线(未示出)和漏极选择线(未示出)联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路130。多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元。在多个存储器单元中，联接到相同字线的那些存储器单元被定义为一个页面。即，存储器单元阵列110配置有多个页面。
半导体存储器装置100的存储器单元中的每一个可以用于存储一个数据位的单层单元(SLC)、用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)或用于存储四个数据位的四层单元(QLC)。在各个实施例中，存储器单元阵列110可以包括多个存储器单元，存储器单元中的每一个存储5位或更多位的数据。
图5的存储器单元阵列110_1示出图4的存储器单元阵列110的实施例。
参照图5，包括在存储器单元阵列110_1中的第一存储块BLK1至第z存储块BLKz共同联接到第一位线BL1至第m位线BLm。在图5中，为了便于描述，示出包括在多个存储块BLK1至BLKz中的第一存储块BLK1中的部件，并且省略包括在其它存储块BLK2至BLKz中的每一个中的部件。将理解的是，其它存储块BLK2至BLKz中的每一个与第一存储块BLK1相同。
存储块BLK1可以包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m分别联接到第一位线BL1至第m位线BLm。
第一单元串CS1_1至第m单元串CS1_m中的每一个可以包括漏极选择晶体管DST、串联联接的多个存储器单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST联接到漏极选择线DSL1。第一存储器单元MC1至第n存储器单元MCn分别联接到第一字线WL1至第n字线WLn。源极选择晶体管SST联接到源极选择线SSL1。漏极选择晶体管DST的漏极联接到对应的位线。第一单元串CS1_1至第m单元串CS1_m的漏极选择晶体管分别联接到第一位线BL1至第m位线BLm。源极选择晶体管SST的源极联接到共源线CSL。在实施例中，共源线CSL可以共同联接到第一存储块BLK1至第z存储块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1由地址解码器120控制。共源线CSL由控制逻辑140控制。第一位线BL1至第m位线BLm由读取/写入电路130控制。
再次参照图4，外围电路180驱动存储器单元阵列110。例如，外围电路180可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器120通过字线WL、漏极选择线和源极选择线联接到存储器单元阵列110。地址解码器120响应于控制逻辑140的控制来操作。地址解码器120通过半导体存储器装置100中的输入/输出缓冲器(未示出)从控制逻辑140接收地址ADDR。
地址解码器120解码接收的地址ADDR中的块地址。地址解码器120根据解码的块地址在存储块BLK1至BLKz中选择至少一个存储块。地址解码器120解码接收的地址中的行地址。地址解码器120可以根据解码后的行地址，通过将从电压生成单元150提供的电压施加到字线WL，选择所选择的存储块的至少一个字线WL。
在编程操作中，地址解码器120可以将编程电压施加到选择的字线并且将具有低于编程电压的电平的电平的通过电压施加到未选择的字线。在编程验证操作中，地址解码器120可以将验证电压施加到选择的字线并且将高于验证电压的验证通过电压施加到未选择的字线。
在读取操作中，地址解码器120可以将读取电压施加到选择的字线并且将高于读取电压的通过电压施加到未选择的字线。
在实施例中，以存储块为单位执行半导体存储器装置100的擦除操作。在擦除操作中，输入到半导体存储器装置100的地址ADDR可以包括块地址。地址解码器120可以解码块地址并且根据解码的块地址选择一个存储块。在擦除操作中，地址解码器120可将接地电压施加到联接到选择的存储块的字线。
在实施例中，地址解码器120可以解码对其传输的地址ADDR中的列地址。解码的列地址可以被传输到读取/写入电路130。作为示例，地址解码器120可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压生成单元150可以通过使用供给到半导体存储器装置100的外部电源电压来生成多个电压。电压生成单元150可以响应于控制逻辑140的控制来操作。
在实施例中，电压生成单元150可以通过调节外部电源电压来生成内部电源电压。由电压生成单元150生成的内部电源电压被用作半导体存储器装置100的操作电压。
在实施例中，电压生成单元150可以通过使用外部电源电压或内部电源电压来生成多个电压。电压生成单元150可以生成半导体存储器装置100所需的各种电压。例如，电压生成单元150可以生成多个编程电压、多个通过电压、多个选择的读取电压和多个未选择的读取电压。
例如，电压生成单元150可以包括用于接收内部电源电压的多个泵电容器(pumping capacitors)，并且可以响应于控制逻辑140的控制通过选择性地激活多个泵电容器来生成多个电压。
多个生成的电压可以通过地址解码器120被供给到存储器单元阵列110。
读取/写入电路130可以包括多个页面缓冲器。页面缓冲器中的每一个通过对应的位线BL联接到存储器单元阵列110。页面缓冲器响应于控制逻辑140的控制而操作。
读取/写入电路130与输入/输出电路160通信数据。在编程操作中，读取/写入电路130通过输入/输出电路160接收待存储的数据DATA。
在编程操作中，当编程脉冲被施加到选择的字线时，读取/写入电路130中的多个页面缓冲器可以通过位线BL将通过输入/输出电路160接收的数据DATA传送到选择的存储器单元。选择的页面中的存储器单元根据传输的数据DATA被编程。联接到施加编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保持。在编程验证操作中，页面缓冲器通过位线BL从选择的存储器单元读取页面数据。
在读取操作中，读取/写入电路130通过位线BL从选择的页面中的存储器单元读取数据DATA并且将读取数据DATA输出到输入/输出电路160。
在擦除操作中，读取/写入电路130可以允许位线BL浮动。在实施例中，读取/写入电路130可以包括列选择电路。
输入/输出电路160通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。输入/输出电路160可以响应于控制逻辑140的控制而操作。在编程操作中，输入/输出电路160从外部控制器(未示出)接收待被存储的数据DATA。在读取操作中，输入/输出电路160将从包括在读取/写入电路130的第一页面缓冲器PB1至第m页面缓冲器PBm传送的数据输出到外部控制器。
控制逻辑140可以联接到地址解码器120、电压生成单元150、读取/写入电路130、就绪繁忙信号生成器170和输入/输出电路160。控制逻辑140可以控制半导体存储器装置100的全部操作。控制逻辑140可以响应于从外部装置传输的命令CMD而操作。
就绪繁忙信号生成器170输出就绪繁忙信号RnB，其指示半导体存储器装置100对应于就绪状态或繁忙状态。为此，控制逻辑140将状态读取控制信号C_SR传送到就绪繁忙信号生成器170。就绪繁忙信号生成器170可以基于状态读取控制信号C_SR通过与输入/输出电路160单独的路径将就绪繁忙信号RnB输出到控制器200，但这仅仅是说明性的。在另一实施例中，就绪繁忙信号生成器170可以经由输入/输出电路160将就绪繁忙信号RnB输出到控制器200。在该情况下，输入/输出电路160可以输出就绪信号或繁忙信号中的任何一个。
在图4中，就绪繁忙信号生成器170被示出为与控制逻辑140单独且独立地提供的部件。然而，这仅仅是说明性的；就绪繁忙信号生成器170可以被包括在控制逻辑140中。
接口可以接口连接半导体存储器装置100和外部装置之间的数据通信。根据半导体存储器装置100的种类，接口可以包括NAND接口或NOR接口。
从就绪繁忙信号生成器170生成的就绪繁忙信号RnB可以通过就绪繁忙线输出到控制器200。
作为示例，就绪繁忙信号RnB被停用为逻辑值“高”可以意味着半导体存储器装置100对应于就绪状态，并且就绪繁忙信号RnB被启用为逻辑值“低”可以意味着半导体存储器装置100对应于繁忙状态。作为另一示例，就绪繁忙信号RnB的输出节点具有高阻抗可以意味着半导体存储器装置100对应于就绪状态，并且就绪繁忙信号RnB的输出节点具有低阻抗可以意味着半导体存储器装置100对应于繁忙状态。
如图4所示，半导体存储器装置100通常将就绪繁忙信号RnB作为外部就绪繁忙信号输出到控制器200。在该情况下，由于传送给控制器200的就绪繁忙信号RnB是外部就绪繁忙信号，所以当外部就绪繁忙信号和内部就绪繁忙信号表示半导体存储器装置100的不同状态时，控制器200不能确定半导体存储器装置100的准确的内部操作状态。
图6是示出图4的存储器单元阵列110的另一实施例的示图。在图6中，存储器单元阵列由附图标记110_2标识。
参照图6，存储器单元阵列110_2可以包括多个存储块BLK1至BLKz。在图6中，为了便于描述，示出第一存储块BLK1的内部配置，并且省略其它存储块BLK2至BLKz的内部配置。将理解的是，第二存储块BLK2至第z存储块BLKz与第一存储块BLK1相同。
第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在第一存储块BLK1中，m个单元串被布置在行方向(即，+X方向)上。在图6中，示出两个单元串被布置在列方向(即，+Y方向)上。然而，这是为了便于描述；将理解的是，三个或更多个单元串可以被布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
SST中的每一个可以具有相似的结构，DST中的每一个可以具有相似的结构，并且存储器单元MC1至MCn中的每一个可以具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，用于提供沟道层的柱(pillar)可以被设置在每个单元串中。在实施例中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以被设置在每个单元串中。
每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图6中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以顺序地被布置在与+Z方向相反的方向上并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn顺序地被布置在+Z方向上并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极可以分别联接到第一字线WL1至第n字线WLn。
在实施例中，第一储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当提供虚拟存储器单元时，可以稳定地控制对应单元串的电压或电流。因此，可以提高第一存储块BLK中存储的数据的可靠性。
每个单元串的管道晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串联接到在列方向上延伸的位线。在图6中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
联接到在行方向上布置的单元串中的相同字线的存储器单元构成一个页面。例如，联接到第一行上的单元串CS11至CS1m中的第一字线WL1的存储器单元构成一个页面。联接到第二行上的单元串CS21到CS2m中的第一字线WL1的存储器单元可以构成另一页面。当漏极选择线DSL1和DSL2中的任何一个被选择时，在行方向上布置的单元串可以被选择。当字线WL1至WLn中的任何一个被选择时，可以在选择的单元串中选择一个页面。
图7是示出图4的存储器单元阵列100的又一实施例的示图。在图7中，存储器单元阵列由附图标记110_3标识。
参照图7，存储器单元阵列110可以包括多个存储块BLK1'至BLKz'。在图7中，为了便于描述，示出第一存储块BLK1'的内部配置，并且省略其它存储块BLK2'至BLKz'的内部配置。将理解的是，第二存储块BLK2'至第z存储块BLKz'与第一存储块BLK1'相同。
第一存储块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿着+Z方向延伸。在第一存储块BLK1'中，m个单元串被布置在+X方向上。在图7中，示出两个单元串被布置在+Y方向上。然而，这是为了便于描述；将理解的是，三个或更多个单元串可以被布置在列方向上。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCn之间。在相同行上布置的单元串的源极选择晶体管联接到相同的源极选择线。在第一行上布置的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。在第二行上布置单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图7的存储块BLK1'具有与图6的存储块BLK1的电路类似的电路，除了管道晶体管PT被从每个单元串排除之外。
图8是示出根据本公开的实施例的半导体存储器装置100的引脚配置的示图。
参照图8，半导体存储器装置100通过多条线与外部控制器通信。
半导体存储器装置100通过芯片使能线CE#、命令锁存使能线CLE、地址锁存使能线ALE、写入使能线WE#、读取使能线RE#、就绪繁忙线RB#以及数据输入/输出线DQ0至DQ7与控制器通信。
芯片使能线CE#的信号指示半导体存储器装置100可操作。芯片使能线CE#的信号可以选择性地施加到联接到相同通道的存储装置。当芯片使能线CE#的信号变小时，芯片使能线CE#的信号指示对应芯片中的所有操作都是可能的。当如果芯片使能线CE#的信号为大，则芯片使能线CE#的信号指示对应的芯片处于待命状态。
当在正在执行芯片中的操作的同时就绪繁忙RB#的信号变小时，就绪繁忙线RB#的信号表示芯片不将任何信号传输到外部/从外部接收任何信号。如果就绪繁忙线RB#的信号为大，则就绪繁忙线RB#的信号指示芯片处于就绪状态。
在命令CMD正在被输入到选择的存储装置时，命令锁存使能线CLE的信号变大。在地址ADD正在被输入到选择的存储装置时，地址锁存使能信号ALE的信号变大。
当写入使能线WE#的信号从大变到小时，命令CMD和地址ADD被输入到选择的存储装置。
当命令和地址被加载到存储装置时，写入使能线WE#的信号被切换。当数据被加载到控制器时，写入使能线WE#的信号被切换。
数据输入/输出线DQ0至DQ7允许将命令、地址和数据输入到半导体存储器装置100，或允许将数据从半导体存储器装置100输出到控制器。由于数据由8位构成，因此数据输入/输出线DQ0至DQ7的数量为8。然而，数据输入/输出线的数量不限于8。在各个实施例中，数据输入/输出线的数量可以扩展到16或32。
根据本公开的实施例，内部就绪繁忙信号可以通过就绪繁忙线RB#输出，如果需要，外部就绪繁忙信号也可以通过就绪繁忙线RB#输出。根据本公开的实施例，稍后将参照图12至图16描述用于选择性地输出外部就绪繁忙信号和内部就绪繁忙信号的半导体存储器装置100以及半导体存储器装置的操作方法。
图9是示出图4的就绪繁忙信号生成器170的实施例的框图。
参照图9，就绪繁忙信号生成器170可以包括内部就绪繁忙信号生成器210和外部就绪繁忙信号生成器230。
内部就绪繁忙信号生成器210从控制逻辑140接收状态读取控制信号C_SR。内部就绪繁忙信号生成器210基于状态读取控制信号C_SR生成内部就绪繁忙信号iRnB。内部就绪繁忙信号iRnB可以是指示在半导体存储器装置100中是否正在对存储器单元阵列110执行实际操作的信号。
外部就绪繁忙信号生成器230接收内部就绪繁忙信号iRnB。并且，外部就绪繁忙信号生成器230基于内部就绪繁忙信号iRnB生成就绪繁忙信号RnB。如上所述，就绪繁忙信号RnB是外部就绪繁忙信号。就绪繁忙信号RnB可以是指示半导体存储器装置100是否准备好从控制器200接收后续命令CMD的信号。
即使在半导体存储器装置100中正在对存储器单元阵列110执行操作时，半导体存储器装置100也可以从控制器200接收后续命令。在该情况下，内部就绪繁忙信号iRnB可以指示繁忙状态，而外部就绪繁忙信号RnB可以指示就绪状态。即，存在内部就绪繁忙信号iRnB和外部就绪繁忙信号RnB表示半导体存储器装置100的不同状态的情况。稍后将参照图11描述内部就绪繁忙信号iRnB和外部就绪繁忙信号RnB表示半导体存储器装置100的不同状态的情况。
图10是示出图4的就绪繁忙信号生成器170的另一实施例的框图。
参照图10，就绪繁忙信号生成器170可以包括外部就绪繁忙信号生成器231。不同于图9的实施例，图10的就绪繁忙信号生成器170不包括内部就绪繁忙信号生成器210。在该情况下，内部就绪繁忙信号iRnB可以由控制逻辑140生成以传送到就绪繁忙信号生成器170。外部就绪繁忙信号生成器231可以基于状态读取控制信号C_SR和内部就绪繁忙信号iRnB生成就绪繁忙信号RnB。
图11是示出根据本公开的实施例的执行编程操作时的命令CMD、就绪繁忙信号RnB和内部就绪繁忙信号iRnB的时序图。
参照图11，在第一时间点t1处，控制器200将第一数据输入命令C_Din1传送到半导体存储器装置100。第一数据输入命令C_Din1可以指示第一数据(数据1)已经被输入并且将被首先编程。即，待被编程的数据和地址可以在第一时间点t1和第二时间点t2之间被传送到半导体存储器装置100。
在第一时间点t1和第二时间点t2之间，半导体存储器装置100可以将就绪繁忙信号RnB维持在表示半导体存储器装置100的就绪状态的高电平处。内部就绪繁忙信号iRnB可以指示半导体存储器装置100中是否正在执行操作，与输出到控制器200的就绪繁忙信号RnB分开。因此，内部就绪忙信号iRnB可以保持在高电平就绪状态处，以指示半导体存储器装置100在第一时间点t1和第二时间点t2之间的就绪状态。
通过输入/输出线DQ0至DQ7从控制器200传送到半导体存储器装置100的数据1可以被存储在高速缓冲锁存器(未示出)中。虽然在图4中未示出，但是高速缓冲锁存器可以被包括在输入/输出电路160中。
当在第二时间点t2处完成将第一数据输入命令C_Din1传送到半导体存储器装置100时，半导体存储器装置100可以将数据1从高速缓冲锁存器传输到读取/写入电路130。当数据1正在从高速缓冲锁存器传送到读取/写入电路130时，即，从第二时间点t2至第三时间点t3，内部就绪繁忙信号iRnB变为低电平以表示半导体存储器装置100的繁忙状态。
就绪繁忙信号RnB也变为低电平以表示半导体存储器装置100在从第二时间点t2到第三时间点t3的繁忙状态。
如果数据1到读取/写入电路130的传送在第三时间点t3完成，则内部就绪繁忙信号iRnB和就绪繁忙信号RnB中的每一个变为指示半导体存储器装置100的就绪状态的高电平。
当就绪繁忙信号RnB在第三时间点t3被改变为指示半导体存储器装置100的就绪状态的高电平时，控制器200将第一确认命令CFM1传送到半导体存储器装置100。
当在第四时间点t4处通过输入/输出线DQ0至DQ7接收到第一确认命令CFM1时，半导体存储器装置100开始对数据1执行编程操作。半导体存储器装置100的内部就绪繁忙信号iRnB改变为表示半导体存储器装置100的繁忙状态的低电平。当第一编程循环的程序开始时，半导体存储器装置100将就绪繁忙信号RnB改变为表示半导体存储器装置100的繁忙状态的低电平。
如果在第五时间点t5和第六时间点t6之间执行第一编程循环的程序的同时高速缓冲锁存器准备好接收数据，则半导体存储器装置100将就绪繁忙信号RnB改变为表示半导体存储器装置100的就绪状态的高电平。
当就绪繁忙信号RnB在第六时间点t6处被改变为表示半导体存储器装置100的就绪状态的高电平时，控制器200将第二数据输入命令C_Din2传送到半导体存储器装置100。第二数据输入命令C_Din2可以指示第二数据将被编程。即，待被编程的第二数据和地址可以在第六时间点t6和第七时间点t7之间被传送到半导体存储器装置100。从控制器200传送到半导体存储器装置100的第二数据可以被存储在高速缓冲锁存器(未示出)中。
如果在第七时间点t7处完成将第二数据输入命令C_Din2传送到半导体存储器装置100，则第二数据可以被存储在半导体存储器装置100的高速缓冲锁存器中。
然而，由于对第一数据(数据1)的编程操作未完成并且高速缓冲锁存器存储第二数据(数据2)，因此半导体存储器装置100不能从控制器200接收附加命令。因此，就绪繁忙信号RnB在第八时间点t8至第九时间点t9期间维持表示半导体存储器装置100的繁忙状态的低电平。
如果对数据1的编程操作在第九时间点t9处完成，则内部就绪繁忙信号iRnB和就绪繁忙信号RnB中的每一个改变为表示半导体存储器装置100的就绪状态的高电平。由于就绪繁忙信号RnB在第九时间点t9处被改变为指示半导体存储器装置100的就绪状态的高电平时，因此控制器200将用于第二数据的第二确认命令CFM2传送给半导体存储器装置100。
当在第十时间点t10处通过输入/输出线DQ0至DQ7接收到第二确认命令CFM2时，半导体存储器装置100开始对第二数据执行编程操作。内部就绪繁忙信号iRnB改变为表示半导体存储器装置100的繁忙状态的低电平。当对第二数据的编程操作开始时，半导体存储器装置100将就绪繁忙信号RnB改变为表示半导体存储器装置100的繁忙状态的低电平。
在时间点t10处，当高速缓冲锁存器在正在执行对第二数据的编程操作的同时准备好接收数据时，半导体存储器装置100将就绪繁忙信号RnB改变为表示半导体存储器装置100的就绪状态的高电平。
如参照图11所述的，在第五时间点t5与第八时间点t8之间的时间段P1中，内部就绪繁忙信号iRnB具有与就绪繁忙信号RnB的电平不同的电平。
在半导体存储器装置100中，通常只有就绪繁忙信号RnB被传送到控制器200。因此，控制器200不能使用关于是否正在执行半导体存储器装置100的详细内部操作的信息。如稍后将描述的，在根据本公开的半导体存储器装置及其操作方法中，半导体存储器装置100可以根据控制器200的命令选择性地输出内部就绪繁忙信号iRnB和外部就绪繁忙信号RnB。因此，包括半导体存储器装置100和控制器200的存储器系统的操作可以被灵活地控制。
图12是示出包括在半导体存储器装置100中的就绪繁忙信号生成器300的实施例的框图。
参照图12，就绪繁忙信号生成器300可以替代图4和图9中所示的就绪繁忙信号生成器170。根据本公开的实施例的就绪繁忙信号生成器300可以包括内部就绪繁忙信号生成器310、外部就绪繁忙信号生成器330和信号选择器350。
内部就绪繁忙信号生成器310从控制逻辑140接收状态读取控制信号C_SR。内部就绪繁忙信号生成器310基于状态读取控制信号C_SR生成内部就绪繁忙信号iRnB。内部就绪繁忙信号iRnB可以是指示在半导体存储器装置100中是否正在对存储器单元阵列110执行实际操作的信号。外部就绪繁忙信号生成器330接收内部就绪繁忙信号iRnB。并且，外部就绪繁忙信号生成器330基于内部就绪繁忙信号iRnB生成就绪繁忙信号RnB。如上所述，就绪繁忙信号RnB是外部就绪繁忙信号。就绪繁忙信号RnB可以是指示半导体存储器装置100是否准备好从控制器200接收后续命令CMD的信号。
信号选择器350分别从内部就绪繁忙信号生成器310和外部就绪繁忙信号生成器330接收内部就绪繁忙信号iRnB和就绪繁忙信号RnB。并且，信号选择器350基于状态读取控制信号C_SR选择内部就绪繁忙信号iRnB和就绪繁忙信号RnB中的一个，并且将选择的信号作为选择就绪繁忙信号S_RnB输出。
状态读取控制信号C_SR从控制逻辑140传送。控制逻辑140可以基于从控制器200传送的命令来生成状态读取控制信号C_SR。例如，当从控制器200接收到请求输出内部就绪繁忙信号iRnB的命令时，控制逻辑140可以启用状态读取控制信号C_SR。稍后将参照图15A和图15B描述启用或者禁用作为状态读取控制信号C_SR的被选择的就绪繁忙信号。
图13是示出包括在半导体存储器装置中的就绪繁忙信号生成器301的另一实施例的框图。
参照图13，就绪繁忙信号生成器301可以替代图4和图9中所示的就绪繁忙信号生成器170。根据本公开的实施例的就绪繁忙信号生成器301可以包括外部就绪繁忙信号生成器331和信号选择器351m。与图12的就绪繁忙信号生成器300不同，就绪繁忙信号生成器301不包括内部就绪繁忙信号生成器310。在该情况下，内部就绪繁忙信号iRnB可以由控制逻辑140生成以传送到就绪繁忙信号生成器301。外部就绪繁忙信号生成器331可以基于状态读取控制信号C_SR和内部就绪繁忙信号iRnB生成就绪繁忙信号RnB。
信号选择器351分别从控制逻辑140和外部就绪繁忙信号生成器331接收内部就绪繁忙信号iRnB和就绪繁忙信号RnB。并且，信号选择器351基于状态读取控制信号C_SR选择内部就绪繁忙信号iRnB和就绪繁忙信号RnB中的一个，并且将选择的信号作为选择就绪繁忙信号S_RnB输出。
图14是示出图12或图13中所示的信号选择器350或351的实施例的框图。图15A和图15B是示出根据状态读取控制信号C_SR选择的就绪繁忙信号的时序图。
参照图14，信号选择器350或351可以为多路复用器370。作为示例，多路复用器370是接收两个输入信号并输出一个输出信号的2:1多路复用器。多路复用器370接收内部就绪繁忙信号iRnB和就绪繁忙信号RnB。多路复用器370还接收状态读取控制信号C_SR作为控制信号。多路复用器370基于状态读取控制信号C_SR的电压电平来选择内部就绪繁忙信号iRnB和就绪繁忙信号RnB中的一个，并且输出选择的信号作为选择的就绪繁忙信号S_RnB。
一起参照图14和图15A，当状态读取控制信号C_SR被启用时，多路复用器370选择内部就绪繁忙信号iRnB，并且输出内部就绪繁忙信号iRnB作为选择的就绪繁忙信号S_RnB。因此，如图15A所示，作为选择的就绪繁忙信号S_RnB的内部就绪繁忙信号iRnB可以在时间段P2中被传送到控制器200，在时间段P2中内部就绪繁忙信号iRnB和就绪繁忙信号RnB表示半导体存储器装置100的不同状态。
一起参照图14和图15B，当状态读取控制信号C_SR被停用时，多路复用器370选择就绪繁忙信号RnB，并且输出就绪繁忙信号RnB作为选择的就绪繁忙信号S_RnB。因此，如图15B所示，作为选择的就绪繁忙信号S_RnB的就绪繁忙信号RnB可以在时间段P2中被传送到控制器200，在时间段P2中内部就绪繁忙信号iRnB和就绪繁忙信号RnB表示半导体存储器装置100的不同状态。
如上所述，根据本公开的半导体存储器装置可以包括选择性地输出就绪繁忙信号RnB和内部就绪繁忙信号iRnB的就绪繁忙信号生成器300或301。因此，根据从控制器200接收的命令选择性地输出就绪繁忙信号RnB或内部就绪繁忙信号iRnB。因此，存储器系统的操作灵活性得到提高。
图16是示出根据本公开的实施例的半导体存储器装100的操作方法的流程图。
参照图16，在步骤S110中，半导体存储器装置100从控制器200接收状态读取信号SRS。如图3所示，控制器200传送状态读取信号SRS以确定半导体存储器装置100的操作状态。
然后，在步骤S130中，半导体存储器装置100确定第一命令是否被包括在接收的状态读取信号SRS中。在步骤S130中，第一命令可以是用于请求传送内部就绪繁忙信号的命令。即，半导体存储器装置100的控制逻辑140通过确定第一命令是否被包括在接收的状态读取信号SRS中来生成状态读取控制信号C_SR。
当第一命令被包括在状态读取信号SRS中(即，步骤S130中为“是”)时，控制逻辑140允许状态读取控制信号C_SR被启用并且将启用的状态读取控制信号C_SR传送到就绪繁忙信号生成器300或301。因此，在步骤S150中，信号选择器351选择内部就绪繁忙信号iRnB并将选择的内部就绪繁忙信号iRnB作为选择的就绪繁忙信号S_RnB传送到控制器200。
当第一命令不被包括在状态读取信号SRS中(即，步骤S130中为“否”)时，控制逻辑140允许状态读取控制信号C_SR被停用并且将通用的状态读取控制信号C_SR传送到就绪繁忙信号生成器300或301。因此，信号选择器351选择就绪繁忙信号RnB并将选择的就绪繁忙信号RnB传送到控制器200。因此，在步骤S170中，外部就绪繁忙信号被传送到控制器200。
图17是示出包括根据本公开的实施例的半导体存储器装置的存储器系统1000的框图。
参照图17，存储器系统1000可以包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可以是参照图4描述的半导体存储器装置100，并且可以是包括图12或图13所示的就绪繁忙信号生成器的半导体存储器。因此，以下省略重复的说明。
控制器1200联接到主机(Host)和半导体存储器装置1300。控制器1200响应于来自主机的请求来访问半导体存储器装置1300。例如，控制器1200控制半导体存储器装置1300的读取操作、写入操作、擦除操作和后台操作。控制器1200在半导体存储器装置1300和主机之间提供接口。控制器1200驱动用于控制半导体存储器装置1300的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理器1220、主机接口1230、存储器接口1240和错误校正块1250。
RAM 1210被用作处理器1220的操作存储器、半导体存储器装置1300和主机之间的高速缓冲存储器以及半导体存储器装置1300和主机之间的缓冲存储器中的至少一个。
处理器1220控制控制器1200的整体操作。处理器1220控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理器1220驱动用于控制半导体存储器装置1300的固件。处理器1220可以执行闪存转换层(FTL)的功能。处理器1220可以通过FTL将由主机提供的逻辑块地址(LBA)转换成PBA。FTL可以使用映射表来接收LBA以将LBA转换成PBA。根据映射单元，存在FTL的各种地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1220随机化从主机接收的数据。例如，处理器1220可以通过使用随机化种子来随机化从主机接收到的数据。随机化数据作为待被存储的数据被提供给半导体存储器装置1300并且在存储器单元阵列中被编程。
处理器1220在执行的读取操作中去随机化从半导体存储器装置1300接收的数据。例如，处理器1220可以通过使用去随机化种子来去随机化从半导体存储器装置1300接收的数据。去随机化数据可以被输出到主机。
在实施例中，处理器1220可以通过驱动软件或固件来执行随机化和去随机化。
主机接口1230可以包括用于在主机Host和控制器200之间交换数据的协议。在实施例中，控制器1200通过诸如以下的各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议以及专用协议。
存储器接口1240与半导体存储器装置1300接口连接。例如，存储器接口1240可以包括NAND接口或NOR接口。
错误校正块1250通过使用错误校正码(ECC)来检测和校正从半导体存储器装置1300接收的数据的错误。错误校正块1250可以通过使用ECC来校正关于读取页面数据的错误。错误校正块1250可以通过使用包括低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制、汉明码或其它合适技术的编码调制来校正错误。
在读取操作中，错误校正块1250可以校正读取页面数据的错误。当读取页面数据中的错误位的数量超过可校正位的数量时，解码可能失败。当读取页面数据中的错误位的数量小于或等于可校正位的数量时，解码可能成功。解码成功表示对应的读取命令已经通过。解码失败表示对应的读取命令已经失败。当解码成功时，控制器1200输出页面数据；这样的数据中的任何错误由主机校正。
控制器1200和半导体存储器装置1300可以被集成到单个半导体装置中。在实施例中，控制器1200和半导体存储器装置1300可以被集成到诸如以下的存储卡中：PC卡(个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡，智能媒体卡(SM或SMC)，记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪速存储装置(UFS)。
控制器1200和半导体存储器装置1300可以被集成到单个半导体装置中以构成半导体驱动器(固态硬盘SSD)，其包括将数据存储在半导体存储器中的存储装置。如果存储器系统1000被用作半导体驱动器SSD，则联接到存储器系统1000的主机Host的操作速度可以被显著提高。
作为另一示例，存储器系统1000可以被设置为诸如以下的电子装置的各种部件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传输/接收信息的装置。此外，存储器系统1000可以被设置为构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程网络的各种电子装置中的一种、RFID装置或构成计算系统的各种部件中的一种。
在实施例中，半导体存储器装置1300或存储器系统1000可以以各种形式封装。例如，半导体存储器装置1300或存储器系统1000可以被封装为：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、芯片封装、芯片晶片、片上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图18是示出图17的存储器系统的示例性应用2000的框图。
参照图18，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。多个半导体存储器芯片被划分成多个组。
图18示出多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以被配置和操作为与参照图17描述的半导体存储器装置1300相同。
每个组通过一个公共通道与控制器2200通信。控制器2200类似于参照图17描述的控制器1200。控制器2200通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图18示出特定组中的多个半导体存储器芯片联接到一个通道。然而，存储器系统2000可以被修改，使得组中的每个半导体存储器芯片联接到一个通道。
图19是示出包括参照图18描述的存储器系统的计算系统的框图。
参照图19，计算系统3000可以包括中央处理器3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理器3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供给的数据或由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图19中，示出的是，半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可以直接联接到系统总线3500。在该情况下，控制器2200的功能可以由中央处理器3100和RAM 3200执行。
在图19中，示出的是，提供参照图18描述的存储器系统2000。然而，图19中的存储器系统2000可以是参照图17描述的存储器系统1000。在实施例中，计算系统3000可以包括参照图17和图18描述的存储器系统1000和2000两者。
根据本公开，提供一种能够选择性地输出内部就绪繁忙信号和外部就绪繁忙信号的半导体存储器装置。
进一步地，根据本公开，提供一种能够选择性地输出内部就绪繁忙信号和外部就绪繁忙信号的半导体存储器装置的操作方法。
本文已经公开各个实施例，并且虽然采用特定术语，但是它们仅被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (17)

1.一种半导体存储器装置，其包括：
存储器单元阵列，其包括多个存储器单元；
外围电路，其对所述存储器单元阵列执行读取操作、写入操作和擦除操作中的一个；
就绪繁忙信号生成器，其根据所述半导体存储器装置的操作选择性地输出内部就绪繁忙信号和外部就绪繁忙信号中的一个；以及
控制逻辑，其控制所述外围电路和所述就绪繁忙信号生成器的操作，
其中基于所述内部就绪繁忙信号生成所述外部就绪繁忙信号。
2.根据权利要求1所述的半导体存储器装置，其中所述就绪繁忙信号生成器包括：
信号选择器，其接收所述外部就绪繁忙信号和所述内部就绪繁忙信号，并从所述控制逻辑接收状态读取控制信号，
其中所述信号选择器基于所述状态读取控制信号来选择并输出所述外部就绪繁忙信号和所述内部就绪繁忙信号中的一个。
3.根据权利要求2所述的半导体存储器装置，其中所述信号选择器：
当所述状态读取控制信号被启用时，选择并输出所述内部就绪繁忙信号；以及
当所述状态读取控制信号被停用时，选择并输出所述外部就绪繁忙信号。
4.根据权利要求3所述的半导体存储器装置，
其中所述半导体存储器装置从控制器接收状态读取信号，以及
其中所述控制逻辑：
当所述状态读取信号包括第一命令时，将启用的状态读取控制信号输出到所述就绪繁忙信号生成器；以及
当所述状态读取信号不包括第一命令时，将停用的状态读取控制信号输出到所述就绪繁忙信号生成器。
5.根据权利要求2所述的半导体存储器装置，其中所述信号选择器为多路复用器。
6.根据权利要求2所述的半导体存储器装置，其中所述就绪繁忙信号生成器进一步包括外部就绪繁忙信号生成器，其生成外部就绪繁忙信号并且将所述外部就绪繁忙信号传送到所述信号选择器。
7.根据权利要求2所述的半导体存储器装置，其中所述就绪繁忙信号生成器进一步包括内部就绪繁忙信号生成器，其生成内部就绪繁忙信号并且将所述内部就绪繁忙信号传送到所述信号选择器。
8.根据权利要求1所述的半导体存储器装置，其中所述就绪繁忙信号生成器通过和数据输入/输出线分别提供的就绪繁忙线选择性地输出所述内部就绪繁忙信号或所述外部就绪繁忙信号。
9.一种半导体存储器装置的操作方法，所述方法包括：
从控制器接收状态读取信号；
确定所述状态读取信号是否包括第一命令；以及
基于确定操作的结果，选择性地输出内部就绪繁忙信号或外部就绪繁忙信号，
其中基于所述内部就绪繁忙信号生成所述外部就绪繁忙信号。
10.根据权利要求9所述的方法，其中，当所述确定操作的结果是所述状态读取信号包括所述第一命令时，在输出操作中输出所述内部就绪繁忙信号。
11.根据权利要求9所述的方法，其中，当所述确定操作的结果是所述状态读取信号不包括第一命令时，在输出操作中输出所述外部就绪繁忙信号。
12.一种半导体存储器装置，其包括：
存储器单元阵列，其包括多个存储器单元；
外围电路，其对所述存储器单元阵列执行读取操作、写入操作和擦除操作中的一个；以及
就绪繁忙信号生成器，其输出就绪繁忙信号，
其中所述就绪繁忙信号生成器根据所述半导体存储器装置的操作选择性地输出内部就绪繁忙信号和外部就绪繁忙信号中的一个，以及
其中基于所述内部就绪繁忙信号生成所述外部就绪繁忙信号。
13.根据权利要求12所述的半导体存储器装置，其中，当所述外围电路正在对所述存储器单元阵列执行所述读取操作、所述写入操作和所述擦除操作中的一个时，所述内部就绪繁忙信号指示繁忙状态。
14.根据权利要求12所述的半导体存储器装置，其中所述外部就绪繁忙信号指示所述半导体存储器装置是否准备好从控制器接收命令。
15.根据权利要求12所述的半导体存储器装置，其中所述就绪繁忙信号生成器包括信号选择器，其接收所述外部就绪繁忙信号和所述内部就绪繁忙信号，并且基于状态读取控制信号选择并输出所述外部就绪繁忙信号和所述内部就绪繁忙信号中的一个。
16.根据权利要求15所述的半导体存储器装置，其中所述信号选择器为多路复用器。
17.一种存储器装置的操作方法，所述方法包括：
响应于内部就绪繁忙信号的请求启用状态读取控制信号；
当所述状态读取控制信号被启用时，提供所述内部就绪繁忙信号；以及
当所述状态读取控制信号被停用时，提供外部就绪繁忙信号，
其中所述内部就绪繁忙信号表示所述存储器装置是否正在执行操作，
其中所述外部就绪繁忙信号表示所述存储器装置是否准备好接收命令，以及
其中所述存储器装置响应于所述命令执行操作。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210061171A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20220107578A (ko) * 2021-01-25 2022-08-02 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220142660A (ko) 2021-04-15 2022-10-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102579878B1 (ko) * 2021-11-15 2023-09-19 삼성전자주식회사 상태 입력 핀을 이용하여 메모리 장치의 메모리 동작 상태를 확인하는 메모리 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106354671A (zh) * 2015-07-13 2017-01-25 爱思开海力士有限公司 半导体存储器件及包括其的存储系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375222A (en) * 1992-03-31 1994-12-20 Intel Corporation Flash memory card with a ready/busy mask register
KR20020044907A (ko) * 2000-12-07 2002-06-19 윤종용 다중 플래쉬 메모리 시스템에서의 프로그램 운용 방법
US20040249985A1 (en) * 2001-10-18 2004-12-09 Toshiaki Mori Host network interface device and drive network interface device
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
KR100843546B1 (ko) 2006-11-21 2008-07-04 삼성전자주식회사 멀티 칩 패키지 플래시 메모리 장치 및 그것의 상태 신호독출 방법
KR100908542B1 (ko) * 2007-12-24 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 방법
KR101382563B1 (ko) 2008-02-14 2014-04-07 삼성전자주식회사 레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를테스트하는 방법
KR101061341B1 (ko) * 2009-05-29 2011-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 캠 셀 독출 제어 회로 및 독출 방법
US8560764B2 (en) * 2009-12-21 2013-10-15 Intel Corporation Repurposing NAND ready/busy pin as completion interrupt
KR101703106B1 (ko) * 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
KR102140297B1 (ko) * 2013-12-19 2020-08-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20160058503A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102606468B1 (ko) 2015-11-26 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치에 데이터를 프로그램 하는 프로그램 방법
KR102632452B1 (ko) * 2016-10-17 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106354671A (zh) * 2015-07-13 2017-01-25 爱思开海力士有限公司 半导体存储器件及包括其的存储系统

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Publication number Publication date
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