KR20190044349A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 레디 비지 신호 생성기 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성된다. 상기 레디 비지 신호 생성기는 상기 반도체 메모리 장치의 동작에 따른 내부 레디 비지 신호 및 외부 레디 비지 신호 중 어느 하나를 선택적으로 출력하도록 구성된다. 상기 제어 로직은 상기 주변 회로 및 상기 레디 비지 신호 생성기의 동작을 제어하도록 구성된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시 예는, 내부 레디 비지 신호 및 외부 레디 비지 신호를 선택적으로 출력할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 다른 실시 예는, 내부 레디 비지 신호 및 외부 레디 비지 신호를 선택적으로 출력할 수 있는 반도체 메모리 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 레디 비지 신호 생성기 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성된다. 상기 레디 비지 신호 생성기는 상기 반도체 메모리 장치의 동작에 따른 내부 레디 비지 신호 및 외부 레디 비지 신호 중 어느 하나를 선택적으로 출력하도록 구성된다. 상기 제어 로직은 상기 주변 회로 및 상기 레디 비지 신호 생성기의 동작을 제어하도록 구성된다.
일 실시 예에서, 상기 레디 비지 신호 생성기는 신호 선택부를 포함할 수 있다. 상기 신호 선택부는 상기 외부 레디 비지 신호 및 내부 레디 비지 신호를 수신하고, 상기 제어 로직으로부터 상태 읽기 제어 신호를 수신할 수 있다. 상기 신호 선택부는 상기 상태 읽기 제어 신호에 기초하여 상기 외부 레디 비지 신호 및 내부 레디 비지 신호 중 어느 하나를 선택하여 출력할 수 있다.
일 실시 예에서, 상기 신호 선택부는 상기 상태 읽기 제어 신호가 활성화된 경우 상기 내부 레디 비지 신호를 선택하여 출력하고, 상기 상태 읽기 제어 신호가 비활성화된 경우 상기 외부 레디 비지 신호를 선택하여 출력할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치는 컨트롤러로부터 상태 읽기 신호를 수신할 수 있다. 또한 상기 제어 로직은 상기 상태 읽기 신호가 제1 커맨드를 포함하는 경우 상기 활성화된 상태 읽기 제어 신호를 상기 레디 비지 신호 생성기로 출력하고, 상기 상태 읽기 신호가 제1 커맨드를 포함하지 않는 경우 상기 비활성화된 상태 읽기 제어 신호를 상기 레디 비지 신호 생성기로 출력할 수 있다.
일 실시 예에서, 상기 신호 선택부는 멀티 플렉서(multiplexer)로 구성될 수 있다.
일 실시 예에서, 상기 레디 비지 신호 생성기는 외부 레디 비지 신호를 생성하여 상기 신호 선택부로 전달하는 외부 레디 비지 신호 생성부를 더 포함할 수 있다.
일 실시 예에서, 상기 레디 비지 신호 생성기는 내부 레디 비지 신호를 생성하여 상기 신호 선택부로 전달하는 내부 레디 비지 신호 생성부를 더 포함할 수 있다.
일 실시 예에서, 상기 레디 비지 신호 생성기는 데이터 입출력 라인과는 별도로 구비된 레디 비지 라인을 통해 출력될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 컨트롤러로부터 상태 읽기 신호를 수신하고, 상기 상태 읽기 신호가 제1 커맨드를 포함하는지 여부를 판단하며, 상기 판단 결과에 기초하여 레디 비지 신호를 출력한다.
일 실시 예에서, 상기 상태 읽기 신호가 제1 커맨드를 포함하는 경우, 상기 판단 결과에 기초하여 레디 비지 신호를 출력하는 단계에서는 내부 레디 비지 신호를 출력할 수 있다.
일 실시예에서, 상기 상태 읽기 신호가 제1 커맨드를 포함하지 않는 경우, 상기 판단 결과에 기초하여 레디 비지 신호를 출력하는 단계에서는 외부 레디 비지 신호를 출력할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 레디 비지 신호 생성기를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성된다. 상기 레디 비지 신호 생성기는 레디 비지 신호를 출력하도록 구성된다. 여기에서, 상기 레디 비지 신호 생성기는 상기 반도체 메모리 장치의 동작에 따른 내부 레디 비지 신호 및 외부 레디 비지 신호 중 어느 하나를 선택적으로 출력하도록 구성된다.
일 실시 예에서, 상기 내부 레디 비지 신호는 상기 주변 회로가 상기 메모리 셀 어레이에 대한 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하는 경우 비지 상태를 가리키는 신호일 수 있다.
일 실시 예에서, 상기 외부 레디 비지 신호는 상기 반도체 메모리 장치가 컨트롤러로부터 커맨드를 수신할 수 있는지 여부를 나타내는 신호일 수 있다.
일 실시 예에서, 상기 레디 비지 신호 생성기는 상기 외부 레디 비지 신호 및 내부 레디 비지 신호를 수신하고, 상태 읽기 제어 신호에 기초하여 상기 외부 레디 비지 신호 및 내부 레디 비지 신호 중 어느 하나를 선택하여 출력하도록 구성되는 신호 선택부를 포함할 수 있다.
일 실시 예에서, 상기 신호 선택부는 멀티 플렉서(multiplexer)로 구성될 수 있다.
본 발명의 일 실시 예에 의하면, 내부 레디 비지 신호 및 외부 레디 비지 신호를 선택적으로 출력할 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 내부 레디 비지 신호 및 외부 레디 비지 신호를 선택적으로 출력할 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 레디 비지 신호 생성기와 컨트롤러 사이에서 통신되는 레디 비지 신호의 일 실시 예를 설명하기 위한 도면이다.
도 3은 레디 비지 신호 생성기와 컨트롤러 사이에서 통신되는 레디 비지 신호의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 6은 도 4의 메모리 셀 어레이의 다른 실시 예를 나타낸 도면이다.
도 7은 도 4의 메모리 셀 어레이의 또다른 실시 예를 나타낸 도면이다.
도 8은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 9는 도 4의 레디 비지 신호 생성기의 일 실시 예를 나타내는 블록도이다.
도 10은 도 4의 레디 비지 신호 생성기의 다른 실시 예를 나타내는 블록도이다.
도 11은 프로그램 동작의 진행에 따른 커맨드, 레디 비지 신호 및 내부 레디 비지 신호를 보여주는 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 레디 비지 신호 생성기의 예시적인 실시 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 레디 비지 신호 생성기의 다른 실시 예를 나타내는 블록도이다.
도 14는 도 12 또는 도 13에 도시된 신호 선택부(350, 351)의 일 실시 예를 나타내는 블록도이다.
도 15a 및 도 15b는 상태 읽기 제어 신호에 따른 선택 레디 비지 신호를 설명하기 위한 타이밍도이다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 2는 레디 비지 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 레디 비지 신호의 일 실시 예를 설명하기 위한 도면이다. 도 3은 레디 비지 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 상태 신호의 다른 실시 예를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 레디 비지 신호 생성기(101)를 포함한다. 레디 비지 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 상태 신호를 출력한다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
실시 예로서, 도 2에 도시된 바와 같이, 레디 비지 신호 생성기(101)는 레디 비지 신호(RnB)를 컨트롤러(200)로 출력할 수 있다. 레디 비지 신호 생성기(101)는 채널(CH)과 구별되는 레디 비지 라인(미도시)을 통해 컨트롤러(200)에 연결될 수 있고, 상기 레디 비지 라인을 통해 레디 비지 신호(RnB)를 출력할 수 있다. 예를 들면, 레디 비지 신호(RnB)가 논리값 '하이'로서 디스에이블된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RnB)가 논리값 '로우'로 인에이블된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디 비지 신호(RnB)의 출력단이 하이 임피던스(high impedance)를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RnB)의 출력단이 로우 임피던스(low impedance)를 갖는 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다.
예시적으로, 도 3에 도시된 바와 같이, 레디 비지 신호 생성기(101)는 컨트롤러(200)로부터의 상태 읽기(status read) 신호에 기초하여, 상태 신호로서 레디 비지 신호(RnB)를 출력할 수 있다. 컨트롤러(200)가 채널(CH, 도 1 참조)을 통해 반도체 메모리 장치(100)에 상태 읽기(status read) 신호(SRS)를 전송하고, 레디 비지 신호 생성기(101)는 상태 읽기 신호(SRS)에 대한 응답으로서 채널(CH)을 통해 컨트롤러(200)에 레디 비지 신호(RnB)를 전송할 것이다. 도 3에 도시된 실시 예에서, 레디 비지 신호(RnB)는 상태 읽기 신호(SRS)에 응답하여 컨트롤러(200)로 전달되는 상태 읽기 응답 신호에 포함될 수 있다. 레디 비지 신호(RnB)가 제 1 상태 값인 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RnB)가 제 2 상태값인 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미한다.
상태 신호가 레디 상태를 나타내는 경우, 컨트롤러(200)는 다음 커맨드를 반도체 메모리 장치(100)에 전송할 수 있다.
다시 도 1을 참조하면, 컨트롤러(200)는 채널(CH)을 통해 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다. 컨트롤러(200)는 상태 신호가 레디 상태를 나타낼 때, 반도체 메모리 장치(100)에 특정 동작을 커맨드할 것이다. 컨트롤러(200)는 상태 신호가 비지 상태를 나타낼 때 상태 신호가 레디 상태를 나타낼 때까지 대기하고, 그 후 반도체 메모리 장치(100)를 커맨드할 것이다.
예시적으로, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다.
예시적으로, 컨트롤러(200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어한다.
호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
도 1 내지 도 3에서 도시된 레디 비지 신호(RnB)는, 컨트롤러(200)의 입장에서 반도체 메모리 장치(100)의 동작 상태를 판단하도록 하는 외부 레디 비지 신호(external ready busy signal)이다. 한편, 반도체 메모리 장치(100)의 실제 내부 동작에 대한 신호인 내부 레디 비지 신호(internal ready busy signal)가 존재하나, 통상적으로 상기 내부 레디 비지 신호는 컨트롤러(200)로 전달되지 않는다. 도 2를 참조하여 설명한 바와 같이, 레디 비지 신호 생성기(101)는 채널(CH)과 구별되는 별도의 레디 비지 라인(미도시)을 통해 전달되므로, 컨트롤러(200)의 입장에서는 상태 읽기 동작을 수행하지 않더라도 반도체 메모리 장치(100)의 동작 상태를 레디 비지 신호(RnB)를 통해 알 수 있다. 그러나, 이 경우 컨트롤러(200)로 전달되는 레디 비지 신호(RnB)는 외부 레디 비지 신호이므로, 컨트롤러(200)는 외부 레디 비지 신호와 내부 레디 비지 신호가 상이한 경우에 있어서, 반도체 메모리 장치(100)의 정확한 내부 동작 상태를 알 수 없다. 내부 레디 비지 신호와 외부 레디 비지 신호의 예시에 대해서는 도 11을 참조하여 후술하기로 한다.
도 4는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이(110_1)의 일 실시예를 나타낸 도면이다.
도 4를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(180), 제어 로직(140), 입출력 회로(160) 및 레디 비지 신호 생성기(170)를 포함할 수 있다. 한편, 주변 회로(180)는 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인(WL), 소스 선택 라인(미도시) 및 드레인 선택 라인(미도시)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인(WL), 소스 선택 라인(미도시) 및 드레인 선택 라인(미도시)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
도 5의 메모리 셀 어레이(110_1)는 도 4의 메모리 셀 어레이(110)의 일 실시예를 나타낸다.
도 5를 참조하면, 메모리 셀 어레이(100_1)에 포함된 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 5에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(130)에 의해 제어된다.
다시 도 4를 참조하면, 주변 회로(180)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(180)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(120)는 워드 라인(WL), 드레인 선택 라인, 소스 선택 라인을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(140)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 생성부(150)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(120)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(120)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(120)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(120)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시예에서, 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(130)에 전달될 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(150)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(150)는 제어 로직(140)의 제어에 응답하여 동작한다.
실시예로서, 전압 생성부(150)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(150)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시예로서, 전압 생성부(150)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(150)는 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(150)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(150)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(120)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들을 포함한다. 각 페이지 버퍼들은 대응하는 비트 라인(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 상기 페이지 버퍼들은 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 입출력 회로(160)와 데이터를 통신한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 입출력 회로(160)를 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 읽기 및 쓰기 회로(130) 내 복수의 페이지 버퍼들은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 입출력 회로(160)를 통해 수신한 데이터(DATA)를 비트 라인들(BL)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 상기 페이지 버퍼들은 선택된 메모리 셀들로부터 비트 라인들(BL)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(130)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(160)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시예로서, 읽기 및 쓰기 회로(130)는 열 선택 회로를 포함할 수 있다.
입출력 회로(160)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 입출력 회로(160)는 제어 로직(140)의 제어에 응답하여 동작한다. 프로그램 시에, 입출력 회로(160)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 입출력 회로(160)는 읽기 동작 시, 읽기 및 쓰기 회로(130)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(140)은 어드레스 디코더(120), 전압 생성부(150), 읽기 및 쓰기 회로(130), 레디 비지 신호 생성기(170) 및 입출력 회로(160)에 연결될 수 있다. 제어 로직(140)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(140)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
레디 비지 신호 생성기(170)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 레디 비지 신호(RnB)를 출력한다. 이를 위해, 제어 로직(140)은 상태 읽기 제어 신호(C_SR)를 레디 비지 신호 생성기(170)로 전달한다. 레디 비지 신호 생성기(170)는 상태 읽기 제어 신호(C_SR)에 기초하여 레디 비지 신호(RnB)를 입출력 회로(160)와는 별도의 경로를 통해 컨트롤러로 출력할 수 있다. 다만 이는 예시적인 것으로서, 다른 실시 예에서 레디 비지 신호 생성기(170)는 레디 비지 신호(RnB)를 입출력 회로(160)를 경유하여 컨트롤러로 출력할 수도 있다. 이 경우 입출력 회로(160)는 레디 신호 또는 비지 신호 중 어느 하나의 신호를 출력할 수 있다.
도 4에서, 레디 비지 신호 생성기(170)는 제어 로직(140)과 별도로 구비되는 구성 요소로 도시되어 있다. 그러나, 이는 예시적인 것으로서, 레디 비지 신호 생성기(170)는 제어 로직(140)에 포함되도록 구현될 수도 있다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
레디 비지 신호 생성기(170)로부터 생성된 레디 비지 신호(RnB)는 레디 비지 라인을 통해 컨트롤러로 출력될 수 있다. 레디 비지 신호(RnB)가 논리값 '하이'로서 디스에이블(disable) 된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RnB)가 논리값 '로우'로 인에이블(enable) 된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디 비지 신호(RnB)의 출력단이 하이 임피던스를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RnB)의 출력단이 로우 임피던스를 갖는 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다.
도 4에 도시된 바와 같이, 통상적인 반도체 반도체 메모리 장치(170)는 외부 레디 비지 신호인 레디 비지 신호(RnB)를 컨트롤러(200)로 출력하도록 구성된다. 이 경우 컨트롤러(200)로 전달되는 레디 비지 신호(RnB)는 외부 레디 비지 신호이므로, 컨트롤러(200)는 외부 레디 비지 신호와 내부 레디 비지 신호가 상이한 경우에 있어서, 반도체 메모리 장치(100)의 정확한 내부 동작 상태를 알 수 없다.
도 6은 도 4의 메모리 셀 어레이(110)의 다른 실시 예를 나타낸 도면이다.
도 6을 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 6에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 6을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 6에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 7은 도 4의 메모리 셀 어레이(110)의 또 다른 실시 예를 나타낸 도면이다.
도 7을 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 7에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 7에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 메모리 블록(BLK1')은 도 6의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 8은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 8을 참조하면, 반도체 메모리 장치(100)는 복수의 라인들을 통해 외부 컨트롤러와 통신한다.
반도체 메모리 장치(100)는 칩 인에이블(CE#) 라인, 커맨드 래치 인에이블(CLE) 라인, 어드레스 래치 인에이블(ALE) 라인, 라이트 인에이블(WE#) 라인, 리드 인에이블(RE#) 라인, 레디 비지(RB#) 라인 및 데이터 입출력(DQ0~DQ7) 라인들을 통해 컨트롤러와 통신한다.
칩 인에이블(CE#) 라인은 해당 반도체 메모리 장치(100)가 동작 가능하다는 신호를 나타낸다. 칩 인에이블(CE#) 라인의 신호는 동일한 채널에 연결된 저장 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE#) 라인의 신호는 로우(low)로 떨어지면서 해당 칩 내의 모든 동작이 가능함을 나타내고, 칩 인에이블(CE#) 라인 신호가 하이(high)이면 해당 칩은 대기(standby) 상태일 수 있다.
레디 비지(RB#) 라인 신호는 칩 내부에서 동작이 수행되는 동안 로우(low)로 떨어져 칩이 외부와 다른 신호를 주고 받지 못하도록 하고, 하이(high) 이면 칩이 레디(ready) 상태임을 나타낸다.
커맨드 래치 인에이블 신호(CLE)는 커맨드(CMD)가 저장 장치에 입력되는 동안 하이(high)가 된다. 어드레스 래치 인에이블 신호(ALE)는 어드레스(ADD)가 저장 장치에 입력되는 동안 때 하이(high)가 된다.
커맨드(CMD) 및 어드레스(ADD)는 라이트 인에이블 신호(WE#)가 하이(high)에서 로우(low)로 천이될 때 선택된 저장 장치에 입력된다.
라이트 인에이블 신호(WE#)는 커맨드 및 어드레스를 저장 장치에 로딩할 때 토글(toggle)되고, 리드 인에이블 신호(RE#)는 데이터를 컨트롤러로 로딩할 때 토글된다.
데이터 입출력(DQ0~DQ7) 라인들은 반도체 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 반도체 메모리 장치(100)로부터 컨트롤러로 데이터를 출력한다. 데이터가 8 비트로 구성되어 있으므로, 데이터 입출력(DQ0~DQ7) 라인들도 8개이다. 다만, 데이터 입출력 라인들의 수는 8개로 제한되지 않으며, 다양한 실시예에서 16개 또는 32개로 확장될 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치(100)의 레디 비지(RB#) 라인으로 외부 레디 비지 신호뿐만 아니라 필요에 따라 내부 레디 비지 신호 또한 출력할 수 있다. 본 발명의 실시 예에 따라 외부 레디 비지 신호 및 내부 레디 비지 신호를 선택적으로 출력하는 반도체 메모리 장치 및 그 동작 방법에 대해서는 도 12 내지 도 16을 참조하여 후술하기로 한다.
도 9는 도 4의 레디 비지 신호 생성기의 일 실시 예를 나타내는 블록도이다. 도 9를 참조하면, 레디 비지 신호 생성기(200)는 내부 레디 비지 신호 생성부(210) 및 외부 레디 비지 신호 생성부(230)를 포함한다. 내부 레디 비지 신호 생성부(210)는 제어 로직(140)으로부터 상태 읽기 제어 신호(C_SR)를 수신한다. 내부 레디 비지 신호 생성부(210)는 상태 읽기 제어 신호(C_SR)에 기초하여 내부 레디 비지 신호(iRnB)를 생성한다. 내부 레디 비지 신호(iRnB)는 반도체 메모리 장치(100)의 내부에 있어서 메모리 셀 어레이(110)에 대한 실제적인 동작이 수행되는지 여부를 나타내는 신호일 수 있다. 한편, 외부 레디 비지 신호 생성부(230)는 내부 레디 비지 신호(iRnB)를 수신한다. 또한, 외부 레디 비지 신호 생성부(230)는 내부 레디 비지 신호(iRnB)에 기초하여 레디 비지 신호(RnB)를 생성한다. 전술한 바와 같이, 여기서 레디 비지 신호(RnB)는 외부 레디 비지 신호(external ready busy signal)이다. 레디 비지 신호(RnB)는 반도체 메모리 장치(100)가 컨트롤러(200)로부터 후속 커맨드(CMD)를 수신할 수 있는지 여부를 나타내는 신호일 수 있다.
반도체 메모리 장치(100) 내부적으로 메모리 셀 어레이(110)에 대한 동작이 수행 중이더라도, 컨트롤러(200)로부터 후속 커맨드를 수신할 수 있는 경우가 존재한다. 이 경우, 내부 레디 비지 신호(iRnB)는 비지 상태를 가리키나, 외부 레디 비지 신호(RnB)는 레디 상태를 가리킬 수 있다. 즉, 내부 레디 비지 신호(iRnB)와 외부 레디 비지 신호(RnB)가 상이한 경우가 발생한다. 내부 레디 비지 신호(iRnB)와 외부 레디 비지 신호(RnB)가 상이한 경우에 대해서는 도 11을 참조하여 후술하기로 한다.
도 10은 도 4의 레디 비지 신호 생성기의 다른 실시 예를 나타내는 블록도이다. 도 10을 참조하면, 레디 비지 신호 생성기(201)는 외부 레디 비지 신호 생성부(231)를 포함한다. 도 9의 레디 비지 신호 생성기(200)와 달리, 도 10의 레디 비지 신호 생성기(201)는 내부 레디 비지 신호 생성기(201)를 포함하지 않는다. 이 경우, 내부 레디 비지 신호(iRnB)는 제어 로직(140)에서 생성되어 레디 비지 신호 생성기(201)로 전달될 수 있다. 외부 레디 비지 신호 생성부(231)는 상태 읽기 제어 신호(C_SR) 및 내부 레디 비지 신호(iRnB)에 기초하여 레디 비지 신호(RnB)를 생성할 수 있다.
도 11은 프로그램 동작의 진행에 따른 커맨드(CMD), 레디 비지 신호(RnB) 및 내부 레디 비지 신호(iRnB)를 보여주는 타이밍도이다. 도 11을 참조하면, 제1 시간(t1)에, 컨트롤러(200)는 제1 데이터 입력 커맨드(C_Din1)를 반도체 메모리 장치(100)로 전달한다. 제1 데이터 입력 커맨드(C_Din1)는 첫번째로 프로그램할 제1 데이터(Data1)가 입력됨을 가리킬 수 있다. 즉, 제1 시간(t1)과 제2 시간(t2) 사이에 프로그램할 데이터 및 어드레스가 반도체 메모리 장치(100)로 전달될 수 있다.
제1 시간(t1)과 제2 시간(t2) 사이에 반도체 메모리 장치(100)는 레디 비지 신호(RnB)를 하이 레벨의 레디 상태로 유지할 수 있다. 내부 레디 비지 신호(iRnB)는 반도체 메모리 장치(100)가 컨트롤러(200)로 출력하는 레디 비지 신호(RnB)와 별도로, 반도체 메모리 장치(100)의 내부에서 동작이 수행되는지를 가리킬 수 있다. 이에 따라 제1 시간(t1)과 제2 시간(t2) 사이에 내부 레디 비지 신호(iRnB)는 하이 레벨의 레디 상태로 유지될 수 있다.
컨트롤러(200)로부터 입출력 라인들(DQ0~DQ7)을 통해 반도체 메모리 장치(100)로 전달된 제1 데이터(Data1)는 캐시 래치(미도시)에 저장될 수 있다. 도 4에 도시되지는 않았으나, 캐시 래치는 입출력 회로(160) 내에 포함될 수 있다. 제1 데이터 입력 커맨드의 전송이 제2 시간(t2)에 완료됨에 따라, 반도체 메모리 장치(100)는 캐시 래치에 저장된 제1 데이터(Data1)를 읽기 및 쓰기 회로(130)에 전달할 수 있다. 캐시 래치에 저장된 제1 데이터(Data1)가 읽기 및 쓰기 회로(130)에 전달되는 동안, 즉 제2 시간(t2) 내지 제3 시간(t3) 동안 반도체 메모리 장치(100)의 내부 레디 비지 신호(iRnB)는 로우 레벨의 비지 상태로 전환된다. 레디 비지 신호(RnB) 또한 로우 레벨의 비지 상태로 전환된다. 제1 데이터(Data1)가 읽기 및 쓰기 회로(130)에 전달 완료되면, 제3 시간(t3)에, 내부 레디 비지 신호(iRnB)와 레디 비지 신호(RnB)가 각각 하이 레벨의 레디 상태로 전환된다.
제3 시간(t3)에 레디 비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(200)는 제1 확인 커맨드(CFM1)를 반도체 메모리 장치(100)로 전달한다. 입출력 라인들(DQ0~DQ7)을 통해 제1 확인 커맨드(CFM1)가 수신됨에 따라, 제4 시간(t4)에, 반도체 메모리 메모리 장치(100)는 제1 데이터(Data1)에 대한 프로그램을 시작한다. 반도체 메모리 장치(100)의 내부 레디 비지 신호(iRnB)는 로우 레벨의 비지 상태로 천이한다. 첫 번째 프로그램 루프의 프로그램이 시작될 때, 반도체 메모리 장치(100)는 레디 비지 신호(RnB)를 로우 레벨의 비지 상태로 천이한다. 첫 번째 프로그램 루프의 프로그램이 수행되는 동안 캐시 래치가 데이터를 수신할 수 있는 상태가 되면, 제5 시간(t5)과 제6 시간(t6) 사이에, 반도체 메모리 장치(100)는 레디 비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다.
제6 시간(t6)에 레디 비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(200)는 제2 데이터 입력 커맨드(C_Din2)를 반도체 메모리 장치(100)로 전달한다. 제2 데이터 입력 커맨드(C_Din2)는 두번째로 프로그램할 데이터가 입력됨을 가리킬 수 있다. 즉, 제6 시간(t6)과 제7 시간(t7) 사이에 프로그램할 제2 데이터 및 어드레스가 반도체 메모리 장치(100)로 전달될 수 있다. 제7 시간(t7)에 프로그램 데이터 입력이 완료되면, 반도체 메모리 장치(100)의 캐시 래치에 제2 데이터의 입력이 완료된다. 그러나, 제1 데이터(Data1)에 대한 프로그램 동작이 완료되지 않았으므로, 제8 시간(t8) 내지 제9 시간(t9) 동안 레디 비지 신호(RnB)는 로우 레벨의 비지 상태를 유지한다.
제9 시간(t9)에 제1 데이터에 대한 프로그램 동작이 완료되면, 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB)가 하이 레벨의 레디 상태로 천이한다. 컨트롤러(200)는 레디 비지 신호(RnB)가 하이 레벨로 천이하였으므로, 제2 데이터에 대한 제2 확인 커맨드(CFM2)를 반도체 메모리 장치(100)로 전달한다. 입출력 라인들(DQ0~DQ7)을 통해 제2 확인 커맨드(CFM2)가 수신됨에 따라, 제10 시간(t10)에, 반도체 메모리 메모리 장치(100)는 제2 데이터(Data1)에 대한 프로그램을 시작한다. 반도체 메모리 장치(100)의 내부 레디 비지 신호(iRnB)는 로우 레벨의 비지 상태로 천이한다. 제2 데이터에 대한 프로그램이 시작될 때, 반도체 메모리 장치(100)는 레디 비지 신호(RnB)를 로우 레벨의 비지 상태로 천이한다. 제2 데이터에 대한 프로그램이 수행되는 동안 캐시 래치가 데이터를 수신할 수 있는 상태가 되는 제10 시간에, 반도체 메모리 장치(100)는 레디 비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다.
도 11을 통하여 설명한 바와 같이, 제5 시간(t5) 내지 제8 시간(t8) 사이의 기간(P1)에 내부 레디 비지 신호(iRnB)는 레디 비지 신호(RnB)와 상이한 레벨을 갖는다. 통상적인 반도체 메모리 장치(100)의 경우, 컨트롤러(200)로는 레디 비지 신호(RnB)만이 전달된다. 따라서 반도체 메모리 장치(100)의 상세한 내부 동작 여부에 대한 정보를 컨트롤러(200)가 활용할 수 없는 문제가 있다. 후술하는 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 컨트롤러(200)의 커맨드에 따라, 반도체 메모리 장치(100)는 내부 레디 비지 신호(iRnB) 및 통상적인 레디 비지 신호(RnB)를 선택적으로 출력할 수 있다. 이에 따라, 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템의 동작을 유연성 있게 제어할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 레디 비지 신호 생성기의 예시적인 실시 예를 나타내는 블록도이다.
도 12를 참조하면, 레디 비지 신호 생성기(300)는 도 4에 도시된 레디 비지 신호 생성기(170)를 대체하도록 구성될 수 있다. 본 발명의 일 실시 예에 따른 레디 비지 신호 생성기(300)는 내부 레디 비지 신호 생성부(310), 외부 레디 비지 신호 생성부(330) 및 신호 선택부(350)를 포함한다.
내부 레디 비지 신호 생성부(310)는 제어 로직(140)으로부터 상태 읽기 제어 신호(C_SR)를 수신한다. 내부 레디 비지 신호 생성부(310)는 상태 읽기 제어 신호(C_SR)에 기초하여 내부 레디 비지 신호(iRnB)를 생성한다. 내부 레디 비지 신호(iRnB)는 반도체 메모리 장치(100)의 내부에 있어서 메모리 셀 어레이(110)에 대한 실제적인 동작이 수행되는지 여부를 나타내는 신호일 수 있다. 한편, 외부 레디 비지 신호 생성부(330)는 내부 레디 비지 신호(iRnB)를 수신한다. 또한, 외부 레디 비지 신호 생성부(330)는 내부 레디 비지 신호(iRnB)에 기초하여 레디 비지 신호(RnB)를 생성한다. 전술한 바와 같이, 여기서 레디 비지 신호(RnB)는 외부 레디 비지 신호(external ready busy signal)이다. 레디 비지 신호(RnB)는 반도체 메모리 장치(100)가 컨트롤러(200)로부터 후속 커맨드(CMD)를 수신할 수 있는지 여부를 나타내는 신호일 수 있다.
신호 선택부(350)는 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB)를 수신한다. 또한 신호 선택부(350)는 상태 읽기 제어 신호(C_SR)에 기초하여 선택 레디 비지 신호(S_RnB)를 출력한다. 즉, 신호 선택부(350)는 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB) 중 어느 하나를 선택하여, 선택 레디 비지 신호(S_RnB)로서 출력할 수 있다.
상태 읽기 제어 신호(C_SR)는 제어 로직(140)으로부터 전달된다. 한편, 제어 로직(140)은 컨트롤러(200)로부터 전달되는 커맨드에 기초하여 상태 읽기 제어 신호(C_SR)를 생성할 수 있다. 예를 들어, 내부 레디 비지 신호(iRnB)를 출력할 것을 요청하는 커맨드가 컨트롤러(200)로부터 수신된 경우, 제어 로직(140)은 상태 읽기 제어 신호(C_SR)를 활성화(Enable)할 수 있다. 상태 읽기 제어 신호(C_SR)를 활성화 또는 비활성화에 따른 선택 레디 비지 신호의 출력에 대해서는 도 15a 및 도 15b를 참조하여 후술하기로 한다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 레디 비지 신호 생성기의 다른 실시 예를 나타내는 블록도이다.
도 13을 참조하면, 레디 비지 신호 생성기(301)는 도 4에 도시된 레디 비지 신호 생성기(170)를 대체하도록 구성될 수 있다. 본 발명의 다른 실시 예에 따른 레디 비지 신호 생성기(301)는 외부 레디 비지 신호 생성부(331) 및 신호 선택부(351)를 포함한다. 도 12의 레디 비지 신호 생성기(300)와 달리, 도 13의 레디 비지 신호 생성기(301)는 내부 레디 비지 신호 생성기(310)를 포함하지 않는다. 이 경우, 내부 레디 비지 신호(iRnB)는 제어 로직(140)에서 생성되어 레디 비지 신호 생성기(301)로 전달될 수 있다. 외부 레디 비지 신호 생성부(331)는 상태 읽기 제어 신호(C_SR) 및 내부 레디 비지 신호(iRnB)에 기초하여 레디 비지 신호(RnB)를 생성할 수 있다.
신호 선택부(351)는 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB)를 수신한다. 또한 신호 선택부(351)는 상태 읽기 제어 신호(C_SR)에 기초하여 선택 레디 비지 신호(S_RnB)를 출력한다. 즉, 신호 선택부(351)는 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB) 중 어느 하나를 선택하여, 선택 레디 비지 신호(S_RnB)로서 출력할 수 있다.
도 14는 도 12 또는 도 13에 도시된 신호 선택부(350, 351)의 일 실시 예를 나타내는 블록도이다. 도 15a 및 도 15b는 상태 읽기 제어 신호에 따른 선택 레디 비지 신호를 설명하기 위한 타이밍도이다.
도 14를 참조하면, 신호 선택부(350, 351)는 멀티 플렉서(multiplexer; 370)로서 구성될 수 있다. 예시적으로, 멀티 플렉서(370)는 2개의 입력 신호를 수신하여 하나의 출력 신호를 생성하는 2:1 멀티 플렉서이다. 멀티 플렉서(370)는 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB)를 수신한다. 한편, 멀티 플렉서(370)는 제어 신호로서 상태 읽기 제어 신호(C_SR)를 수신한다. 멀티 플렉서(370)는 상태 읽기 제어 신호(C_SR)의 전압 레벨에 기초하여, 내부 레디 비지 신호(iRnB) 및 레디 비지 신호(RnB) 중 어느 하나를 선택하여 선택 레디 비지 신호(S_RnB)로서 출력한다.
도 15a를 함께 참조하면, 상태 읽기 제어 신호(C_SR)가 활성화된 경우, 멀티 플렉서(370)는 내부 레디 비지 신호(iRnB)를 선택하여 선택 레디 비지 신호(S_RnB)로서 출력한다. 따라서, 도 15a에 도시된 바와 같이, 내부 레디 비지 신호(iRnB)와 레디 비지 신호(RnB)가 상이한 구간(P2)에서, 내부 레디 비지 신호(iRnB)에 따라 비지 상태가 컨트롤러(200)로 전달될 것이다.
한편, 도 15b를 함께 참조하면, 상태 읽기 제어 신호(C_SR)가 비활성화된 경우, 멀티 플렉서(370)는 레디 비지 신호(RnB)를 선택하여 선택 레디 비지 신호(S_RnB)로서 출력한다. 따라서, 도 15b에 도시된 바와 같이, 내부 레디 비지 신호(iRnB)와 레디 비지 신호(RnB)가 상이한 구간(P2)에서, 레디 비지 신호(RnB)에 따라 레디 상태가 컨트롤러(200)로 전달될 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 레디 비지 신호(RnB)와 내부 레디 비지 신호(iRnB)를 선택적으로 출력하는 레디 비지 신호 생성기(300, 301)를 포함한다. 따라서, 컨트롤러(200)로부터 수신한 커맨드에 따라 레디 비지 신호(RnB) 또는 내부 레디 비지 신호(iRnB)가 선택적으로 출력된다. 이에 따라, 메모리 시스템의 동작 유연성이 증대된다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16을 참조하면, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 상태 읽기 신호(SRS)를 수신한다(S110). 도 3에 도시된 바와 같이, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작 상태을 알기 위해 상태 읽기 신호(SRS)를 전달한다.
이후에, 반도체 메모리 장치는 수신한 상태 읽기 신호(SRS)에 제1 커맨드가 포함되는지 여부를 판단한다(S130). 단계(S130)에서, 제1 커맨드는 "내부 레디 비지 신호를 전송할 것을 요청하는 커맨드"일 수 있다. 즉, 반도체 메모리 장치(100)의 제어 로직(140)은 수신한 상태 읽기 신호(SRS)에 제1 커맨드가 포함되는지 여부를 판단하여 상태 읽기 제어 신호(C_SR)를 생성한다. 상태 읽기 신호(SRS)에 제1 커맨드가 포함된 경우(단계(S130)의 판단 결과가 "예"), 제어 로직(140)은 상태 읽기 제어 신호(C_SR)를 활성화하여 레디 비지 신호 생성기(300, 301)로 전달한다. 이에 따라, 신호 선택부(351)는 내부 레디 비지 신호(iRnB)를 선택하여 선택 레디 비지 신호(S_RnB)로서 컨트롤러로 전달한다(S150). 상태 읽기 신호(SRS)에 제1 커맨드가 포함되지 않은 경우(단계(S130)의 판단 결과가 "아니오"), 제어 로직(140)은 상태 읽기 제어 신호(C_SR)를 비활성화하여 레디 비지 신호 생성기(300, 301)로 전달한다. 이에 따라, 신호 선택부(351)는 레디 비지 신호(RnB)를 선택하여 선택 레디 비지 신호(S_RnB)로서 컨트롤러로 전달한다. 이에 따라 외부 레디 비지 신호가 컨트롤러로 전달된다(S170).
도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 4를 참조하여 설명된 반도체 메모리 장치(100)로서, 도 12 및 도 13에 도시된 레디 비지 신호 생성기를 포함하는 반도체 메모리일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 18에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 17을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 18에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 입출력 회로 170: 레디 비지 신호 생성기
180: 주변 회로 200: 컨트롤러

Claims (16)

  1. 반도체 메모리 장치로서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성되는 주변 회로;
    상기 반도체 메모리 장치의 동작에 따른 내부 레디 비지 신호 및 외부 레디 비지 신호 중 어느 하나를 선택적으로 출력하도록 구성되는 레디 비지 신호 생성기; 및
    상기 주변 회로 및 상기 레디 비지 신호 생성기의 동작을 제어하도록 구성되는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 레디 비지 신호 생성기는:
    상기 외부 레디 비지 신호 및 내부 레디 비지 신호를 수신하고, 상기 제어 로직으로부터 상태 읽기 제어 신호를 수신하는 신호 선택부를 포함하고,
    상기 신호 선택부는 상기 상태 읽기 제어 신호에 기초하여 상기 외부 레디 비지 신호 및 내부 레디 비지 신호 중 어느 하나를 선택하여 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 신호 선택부는:
    상기 상태 읽기 제어 신호가 활성화된 경우 상기 내부 레디 비지 신호를 선택하여 출력하고,
    상기 상태 읽기 제어 신호가 비활성화된 경우 상기 외부 레디 비지 신호를 선택하여 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 반도체 메모리 장치는 컨트롤러로부터 상태 읽기 신호를 수신하고,
    상기 제어 로직은:
    상기 상태 읽기 신호가 제1 커맨드를 포함하는 경우 상기 활성화된 상태 읽기 제어 신호를 상기 레디 비지 신호 생성기로 출력하고,
    상기 상태 읽기 신호가 제1 커맨드를 포함하지 않는 경우 상기 비활성화된 상태 읽기 제어 신호를 상기 레디 비지 신호 생성기로 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제2 항에 있어서,
    상기 신호 선택부는 멀티 플렉서(multiplexer)로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 레디 비지 신호 생성기는:
    외부 레디 비지 신호를 생성하여 상기 신호 선택부로 전달하는 외부 레디 비지 신호 생성부를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제2 항에 있어서, 상기 레디 비지 신호 생성기는:
    내부 레디 비지 신호를 생성하여 상기 신호 선택부로 전달하는 내부 레디 비지 신호 생성부를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 레디 비지 신호 생성기는 데이터 입출력 라인과는 별도로 구비된 레디 비지 라인을 통해 출력되는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 컨트롤러로부터 상태 읽기 신호를 수신하는 단계;
    상기 상태 읽기 신호가 제1 커맨드를 포함하는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 레디 비지 신호를 출력하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 상태 읽기 신호가 제1 커맨드를 포함하는 경우, 상기 판단 결과에 기초하여 레디 비지 신호를 출력하는 단계에서는 내부 레디 비지 신호를 출력하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제9 항에 있어서, 상기 상태 읽기 신호가 제1 커맨드를 포함하지 않는 경우, 상기 판단 결과에 기초하여 레디 비지 신호를 출력하는 단계에서는 외부 레디 비지 신호를 출력하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성되는 주변 회로; 및
    레디 비지 신호를 출력하도록 구성되는 레디 비지 신호 생성기를 포함하는 반도체 메모리 장치로서,
    상기 레디 비지 신호 생성기는 상기 반도체 메모리 장치의 동작에 따른 내부 레디 비지 신호 및 외부 레디 비지 신호 중 어느 하나를 선택적으로 출력하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 내부 레디 비지 신호는 상기 주변 회로가 상기 메모리 셀 어레이에 대한 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하는 경우 비지 상태를 가리키는 신호인 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 외부 레디 비지 신호는 상기 반도체 메모리 장치가 컨트롤러로부터 커맨드를 수신할 수 있는지 여부를 나타내는 신호인 것을 특징으로 하는, 반도체 메모리 장치.
  15. 제12 항에 있어서, 상기 레디 비지 신호 생성기는:
    상기 외부 레디 비지 신호 및 내부 레디 비지 신호를 수신하고, 상태 읽기 제어 신호에 기초하여 상기 외부 레디 비지 신호 및 내부 레디 비지 신호 중 어느 하나를 선택하여 출력하도록 구성되는 신호 선택부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 신호 선택부는 멀티 플렉서(multiplexer)로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
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